JP2008141173A - メモリ素子 - Google Patents

Abstract

【課題】１ビット以上のデータを格納し得るフラッシュメモリ素子を提供する。
【解決手段】フラッシュメモリ素子は、第１の導電型の不純物をドープした領域１１０と、第１の導電型の不純物をドープした領域１１０上に、第２の導電型の不純物をドープした第１のポリシリコン層１２０と、第１のポリシリコン層１２０上に、第１の導電型の不純物をドープした第２のポリシリコン層１３０と、第１のポリシリコン層１２０及び第２のポリシリコン層１３０の両側面に形成されたＯＮＯ層等の電子捕獲層１４０と、電子捕獲層１４０の側面に形成された制御ゲート１６０と、を含み、第１の不純物をドープした領域１１０と第２のポリシリコン層１３０とは、それぞれ垂直構造のソース／ドレーン領域を形成する。
【選択図】図２

Description

本発明は、メモリ素子に関する。

フラッシュメモリ素子は、プログラミング及び消去特性を備えたＥＰＲＯＭと、電気的にプログラミング及び消去特性を確保するＥＥＰＲＯＭとの長所を生かして製造された素子である。

図１は、フラッシュメモリ素子を示す図である。

図１に示すように、フラッシュメモリ素子は、シリコン基板１上に形成された薄膜のトンネル酸化膜３と、トンネル酸化膜３上に形成されたフローティングゲート４と、フローティングゲート４上に形成された絶縁膜５と、絶縁膜５上に形成された制御ゲート６と、シリコン基板１に形成されたソース及びドレーン領域２とからなる。

フラッシュメモリ素子は、１ビットのデータを格納し、合わせて、電気的にプログラミング及び消去を遂行する。

本発明の目的は、メモリ素子を提供することにある。

本発明の他の目的は、１ビット以上のデータを格納し得るメモリ素子を提供することにある。

上記目的を達成するために、本発明のメモリ素子は、第１の導電型の不純物をドープした領域と、前記第１の導電型の不純物をドープした領域上に、第２の導電型の不純物をドープした第１のポリシリコン層と、前記第１のポリシリコン層上に、前記第１の導電型の不純物をドープした第２のポリシリコン層と、前記第１のポリシリコン層の側面に形成された電子捕獲層と、前記電子捕獲層の側面に形成された制御ゲートとを備える。

また、本発明のメモリ素子は、第１の導電型の不純物をドープした領域と、前記第１の導電型の不純物をドープした領域上に、第２の導電型の不純物をドープした第１のポリシリコン層と、前記第１のポリシリコン層上に、前記第１の導電型の不純物をドープした第２のポリシリコン層と、前記第１のポリシリコン層の両側面に形成された電子捕獲層と、前記電子捕獲層の側面に形成された第１の制御ゲート及び第２の制御ゲートとを備える。

また、本発明のメモリ素子は、ソース領域及びドレーン領域と、前記ソース領域とドレーン領域との間に形成されるチャネル領域と、前記チャネル領域に接する電子捕獲層と、前記電子捕獲層に接する制御ゲートとを備え、前記ソース領域とチャネル領域とドレーン領域とは垂直方向に配列され、前記チャネル領域と電子捕獲層と制御ゲートとは水平方向に配列されることを特徴とする。

また、本発明のメモリ素子は、第１の方向に配列されたソース領域と、共通チャネル領域及びドレーン領域と、前記共通チャネル領域で電子を捕獲する複数の電子捕獲層と、制御電圧が印加される複数の制御ゲートとを備える。

本実施例によるフラッシュメモリ素子によれば、垂直構造のソース／ドレーン間に形成されたチャネルの両側に電子捕獲層を備えることで、小さなサイズで２ビットのデータを格納できる。

また、マルチ−レベルビット(Multi-level Bit)技術を適用すれば、一個のセルで４ビット〜８ビットまで格納できる。

以下、添付図面に基づき、本発明の好適な実施形態を詳細に説明する。

実施形態の説明において、各層(膜)、領域、パッド、パターン又は構造物が、基板、各層(膜)、領域、パッド又はパターンの“上部”又は“下部”に形成されると記載される場合において、その意味は各層(膜)、領域、パッド、パターン又は構造物が、直接基板、各層(膜)、領域、パッド又はパターンに接触して形成される場合であると解釈することができ、また他の層(膜)、他の領域、他のパッド、他のパターン又は他の構造物が、その間に追加的に形成される場合であると解釈することもできる。よって、その意味は、発明の技術的思想によって判断されるべきである。

（第１の実施例）
図２は、第１の実施例によるフラッシュメモリ素子を示す図、図３は、図２のフラッシュメモリ素子をＸ軸方向に切断した断面図である。

図２及び図３によれば、第１の実施例によるフラッシュメモリ素子は、第１の導電型の不純物のドープした領域１１０が半導体基板(図示せず)上に形成される。このとき、第１の導電型の不純物は、リン又は砒素のようなＮ型不純物、或いは、ホウ素のようなＰ型不純物になり得る。

但し、本実施例では、第１の導電型の不純物はＮ型不純物とし、半導体基板はＮ型不純物をドープした基板とする。

第１の導電型の不純物をドープした領域１１０上に形成された第１のポリシリコン層１２０には、第１の導電型の不純物と、他の第２の導電型の不純物とがドープされる。第１の導電型の不純物がＮ型不純物である場合、第２の導電型の不純物はＰ型不純物であって、第１のポリシリコン層１２０はＰ型ウェルを形成することになる。

第１のポリシリコン層１２０上に形成された第２のポリシリコン層１３０には、第１の導電型の不純物がドープされる。

よって、第１の導電型の不純物をドープした領域１１０、第１のポリシリコン層１２０及び第２のポリシリコン層１３０は、Ｎ型不純物／Ｐ型不純物／Ｎ型不純物を順次ドープして積層される垂直構造をなす。

第１のポリシリコン層１２０及び第２のポリシリコン層１３０の両側面には、電子捕獲層１４０が形成される。

電子捕獲層１４０は絶縁膜からなるが、本実施例では、第１の酸化膜１４１、窒化膜１４２及び第２の酸化膜１４３の順に積層されたＯＮＯ層で形成される。

詳しくは、ＳｉＯ２−Ｓｉ３Ｎ４−ＳｉＯ２、ＳｉＯ２−Ｓｉ３Ｎ４−Ａｌ２Ｏ３、ＳｉＯ２−Ｓｉ３Ｎ４−Ａｌ２Ｏ３、ＳｉＯ２−Ｓｉ３Ｎ４−ＳｉＯ２−Ｓｉ３Ｎ４−ＳｉＯ２等の多様な形態の構造膜質の何れか一つが形成される。

電子捕獲層１４０上には、ポリシリコンで形成された第１の制御ゲート１５０及び第２の制御ゲート１６０が形成される。

詳しくは、第１の導電型の不純物がドープした領域１１０上と、第１のポリシリコン層１２０及び第２のポリシリコン層１３０の両側面とに、第１の制御ゲート１５０及び第２の制御ゲート１６０が形成される。

（第２の実施例）
図４は、第２の実施例によるフラッシュメモリ素子を示す図である。

図４によれば、第２の実施例によるフラッシュメモリ素子では、第２のポリシリコン層１３０は、第１の制御ゲート１５０及び第２の制御ゲート１６０よりも高く形成される。

（第３の実施例）
図５は、第３の実施例によるフラッシュメモリ素子を示す図である。

図５によれば、第３の実施例によるフラッシュメモリ素子では、第１のポリシリコン層１２０及び第２のポリシリコン層１３０の側面に形成された電子捕獲層１４０が、第１の酸化膜１４１、窒化膜１４２及び第２の酸化膜１４３の順に積層されたＯＮＯ層で形成される。

詳しくは、ＳｉＯ２−Ｓｉ３Ｎ４−ＳｉＯ２、ＳｉＯ２−Ｓｉ３Ｎ４−Ａｌ２Ｏ３、ＳｉＯ２−Ｓｉ３Ｎ４−Ａｌ２Ｏ３、ＳｉＯ２−Ｓｉ３Ｎ４−ＳｉＯ２−Ｓｉ３Ｎ４−ＳｉＯ２等の多様な形態の構造膜質の何れか一つが形成される。

一方、第１の制御ゲート１５０及び第２の制御ゲート１６０と、第１の不純物がドープした領域１１０との間には、ＯＮＯ層と異なる構造の絶縁膜１４４が形成される。

（第４の実施例）
図６は、第４の実施例によるフラッシュメモリ素子を示す図である。

図６によれば、第４の実施例によるフラッシュメモリ素子は、第１の不純物がドープした領域１１０に、所定部分の突出された突出部１１１が形成される。

第１のポリシリコン層１２０は、突出部１１１上に形成される。このとき、突出部１１１は、第１の導電型の不純物がドープした領域１１０と同一の材質である。

（第５の実施例）
図７は、第５の実施例によるフラッシュメモリ素子を示す図である。

図７によれば、第５の実施例によるフラッシュメモリ素子は、半導体基板１００上にトレンチ１０３を備えた絶縁層１０５が形成され、第１の導電型の不純物のドープした領域１１０がトレンチ１０３内に形成される。

（第６の実施例）
図８は、第６の実施例によるフラッシュメモリ素子を示す図である。

図８によれば、第６の実施例によるフラッシュメモリ素子は、半導体基板１００は、Ｐ型半導体基板であり、Ｐ型の半導体基板１００の所定領域上にＮ型ポリシリコン層として第１の導電型の不純物のドープした領域１１０が形成され、第１の導電型の不純物のドープした領域１１０の両側面には絶縁層１０５が形成される。

（第７の実施例）
図９は、第７の実施例によるフラッシュメモリ素子を示す図である。

図９によれば、第７の実施例によるフラッシュメモリ素子は、Ｐ型ポリシリコンで形成された第２の不純物のドープした領域２１０が形成され、第２の不純物がドープした領域２１０の上に、Ｎ型不純物をドープしてＮ型ウェルを形成する第１のポリシリコン層２２０と、Ｐ型不純物をドープした第２のポリシリコン層２３０とが形成される。

第１のポリシリコン層２２０及び第２のポリシリコン層２３０の両側面には、電子捕獲層２４０が形成される。

電子捕獲層２４０上には、ポリシリコンで形成された第１の制御ゲート２５０及び第２の制御ゲート２６０が形成される。

前述した実施例によるフラッシュメモリ素子によれば、第１の不純物をドープした領域１１０及び第２の不純物をドープした領域２１０と、第２のポリシリコン層１３０、２３０とは、それぞれ垂直構造のソース／ドレーン領域を形成することになる。

このとき、Ｐ型不純物をドープしてＰ型ウェルを形成した第１のポリシリコン層１２０と、Ｎ型不純物をドープしてＮ型ウェルを形成した第１のポリシリコン層２２０とは、それぞれ電荷(又は正孔)の移動経路であるチャネル役割を果すことになる。

また、第１の酸化膜１４１、窒化膜１４２及び第２の酸化膜１４３の順に積層されたＯＮＯ層で形成された電子捕獲層１４０は、窒化膜１４２で電荷がプログラミング又は消去される。また、第１の酸化膜１４１は、チャネルから窒化膜１４２に電荷がトンネリングされるためのトンネリング酸化膜の役割を果し、第２の酸化膜１４３は、窒化膜１４２から第１の制御ゲート１５０及び第２の制御ゲート１６０に電荷が移動することを防止するためのブロッキング酸化膜の役割を果す。

すなわち、第１の制御ゲート１５０に電圧が印加されると、ソース役割を果す第１の不純物のドープした領域１１０から電子(又は正孔)が排出され、排出された電子は電子捕獲層１４０内の窒化膜１４２にプログラミングされ、第１の制御ゲート１５０の電圧が除去されると、窒化膜１４２にプログラミングされた電子(又は正孔)は消去される。

同様に、第２の制御ゲート１６０に電圧が印加されると、ソース役割を果す第１の不純物のドープした領域１１０から電子(又は正孔)が排出されて窒化膜１４２にプログラミングされ、第２の制御ゲート１６０の電圧が除去されると、窒化膜１４２にプログラミングされた電子(又は正孔)は消去される。

なお、本発明の詳細な説明では具体的な実施形態について説明したが、本発明の要旨から逸脱しない範囲内で多様に変形できる。よって、本発明の範囲は、前述の実施形態に限定されるものではなく、特許請求の範囲の記載及びこれと均等なものに基づいて定められるべきである。

フラッシュメモリ素子を示す図である。 第１の実施例によるフラッシュメモリ素子を示す図である。 図２のフラッシュメモリ素子をＸ軸方向に切断した断面図である。 第２の実施例によるフラッシュメモリ素子を示す図である。 第３の実施例によるフラッシュメモリ素子を示す図である。 第４の実施例によるフラッシュメモリ素子を示す図である。 第５の実施例によるフラッシュメモリ素子を示す図である。 第６の実施例によるフラッシュメモリ素子を示す図である。 第７の実施例によるフラッシュメモリ素子を示す図である。

符号の説明

１００・・半導体基板、１０３・・トレンチ、１０５・・絶縁層、１１０・・領域、１１１・・突出部、１２０・・第１のポリシリコン層、１３０・・第２のポリシリコン層、１４０・・電子捕獲層、１４１・・第１の酸化膜、１４２・・窒化膜、１４３・・第２の酸化膜、１４４・・絶縁膜、１５０・・第１の制御ゲート、１６０・・第２の制御ゲート。

Claims (20)

1. 第１の導電型の不純物をドープした領域と、
   前記第１の導電型の不純物をドープした領域上に、第２の導電型の不純物をドープした第１のポリシリコン層と、
   前記第１のポリシリコン層上に、前記第１の導電型の不純物をドープした第２のポリシリコン層と、
   前記第１のポリシリコン層の側面に形成された電子捕獲層と、
   前記電子捕獲層の側面に形成された制御ゲートと、を備える
   ことを特徴とするメモリ素子。
2. 前記電子捕獲層は、第１の酸化膜と、窒化膜と、第２の酸化膜と、を備える
   ことを特徴とする請求項１に記載のメモリ素子。
3. 前記電子捕獲層は、ＳｉＯ２−Ｓｉ３Ｎ４−ＳｉＯ２、ＳｉＯ２−Ｓｉ３Ｎ４−Ａｌ２Ｏ３、ＳｉＯ２−Ｓｉ３Ｎ４−Ａｌ２Ｏ３、ＳｉＯ２−Ｓｉ３Ｎ４−ＳｉＯ２−Ｓｉ３Ｎ４−ＳｉＯ２の何れか一つである
   ことを特徴とする請求項１に記載のメモリ素子。
4. 前記第２のポリシリコン層は、前記制御ゲートよりも突出して形成される
   ことを特徴とする請求項１に記載のメモリ素子。
5. 前記第１の導電型の不純物をドープした領域には突出部が形成され、前記第１のポリシリコン層は前記突出部上に形成される
   ことを特徴とする請求項１に記載のメモリ素子。
6. 前記第１の導電型の不純物をドープした領域の両側には、絶縁層が形成される
   ことを特徴とする請求項１に記載のメモリ素子。
7. 第１の導電型の不純物をドープした領域と、
   前記第１の導電型の不純物をドープした領域上に、第２の導電型の不純物をドープした第１のポリシリコン層と、
   前記第１のポリシリコン層上に、前記第１の導電型の不純物をドープした第２のポリシリコン層と、
   前記第１のポリシリコン層の両側面に形成された電子捕獲層と、
   前記電子捕獲層の側面に形成された第１の制御ゲート及び第２の制御ゲートと、を備える
   ことを特徴とするメモリ素子。
8. 前記電子捕獲層は、第１の酸化膜と、窒化膜と、第２の酸化膜と、を備える
   ことを特徴とする請求項７に記載のメモリ素子。
9. 前記電子捕獲層は、ＳｉＯ２−Ｓｉ３Ｎ４−ＳｉＯ２、ＳｉＯ２−Ｓｉ３Ｎ４−Ａｌ２Ｏ３、ＳｉＯ２−Ｓｉ３Ｎ４−Ａｌ２Ｏ３、ＳｉＯ２−Ｓｉ３Ｎ４−ＳｉＯ２−Ｓｉ３Ｎ４−ＳｉＯ２の何れか一つである
   ことを特徴とする請求項７に記載のメモリ素子。
10. 前記第２のポリシリコン層は、前記制御ゲートよりも突出して形成される
    ことを特徴とする請求項７に記載のメモリ素子。
11. 前記第１の導電型の不純物をドープした領域には突出部が形成され、前記第１のポリシリコン層は前記突出部上に形成される
    ことを特徴とする請求項７に記載のメモリ素子。
12. 前記第１の導電型の不純物をドープした領域の両側には、絶縁層が形成される
    ことを特徴とする請求項７に記載のメモリ素子。
13. 前記電子捕獲層は、第２のポリシリコン層の両側面にも形成される
    ことを特徴とする請求項７に記載のメモリ素子。
14. 前記電子捕獲層は、前記第１の導電型の不純物をドープした領域と、前記第１及び第２の制御ゲートと、の間にも形成される
    ことを特徴とする請求項７に記載のメモリ素子。
15. 前記第１の導電型の不純物をドープした領域と、前記第１及び第２の制御ゲートとの間に絶縁層が形成される
    ことを特徴とする請求項７に記載のメモリ素子。
16. ソース領域と、
    ドレーン領域と、
    前記ソース領域とドレーン領域との間に形成されるチャネル領域と、
    前記チャネル領域に接する電子捕獲層と、
    前記電子捕獲層に接する制御ゲートと、を備え、
    前記ソース領域、チャネル領域及びドレーン領域は垂直方向に配列され、前記チャネル領域と電子捕獲層と、制御ゲートと、は水平方向に配列される
    ことを特徴とするメモリ素子。
17. 前記チャネル領域と、電子捕獲層と、制御ゲートとは、少なくとも一部分が同一の水平面上に形成される
    ことを特徴とする請求項１６に記載のメモリ素子。
18. 前記電子捕獲層は、第１の酸化膜と、窒化膜と、第２の酸化膜と、が水平方向に配列される
    ことを特徴とする請求項１６に記載のメモリ素子。
19. 前記電子捕獲層は、前記チャネル領域の両側面に形成される
    ことを特徴とする請求項１６に記載のメモリ素子。
20. 第１の方向に配列されたソース領域と共通チャネル領域とドレーン領域と、
    前記共通チャネル領域で電子を捕獲する複数の電子捕獲層と、
    制御電圧が印加される複数の制御ゲートと、を備える
    ことを特徴とするメモリ素子。

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