JP2019091871A - フェーシングバーを有するｎａｎｄフラッシュメモリ装置およびその製造方法 - Google Patents

フェーシングバーを有するｎａｎｄフラッシュメモリ装置およびその製造方法 Download PDF

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Abstract

【課題】フェーシングバーを有するＮＡＮＤフラッシュメモリ装置及びその製造方法を提供する。【解決手段】セルトランジスタなどに適用される１個または積層される多数個のトランジスタがフェーシングバーＦＢＡＲの両側面に伝送チャネルを有するように形成される。【効果】フェーシングバーの高さを容易に増大することができるので、セルトランジスタをはじめとする単位トランジスタ、ひいてはセルストリングのレイアウト面積を最小化しながらも、セルトランジスタの伝送チャネルの長さを十分に拡張することができる。その結果、全体的な動作特性が向上する。【選択図】図２ａ

Description

本発明はＮＡＮＤフラッシュメモリ装置およびその製造方法に関するもので、特に、フェーシングバーを有するＮＡＮＤフラッシュメモリ装置およびその製造方法に関するものである。
ＮＡＮＤフラッシュメモリ装置は、不揮発性メモリ装置の一つであって、図１に図示されるように、多数個のセルストリング（ＳＴＧ＜１：ｍ＞）が配列されるストリングアレイ（ＳＴＡＲＲ）を含む。セルストリング（ＳＴＧ＜１：ｍ＞）のそれぞれは、対応するビットライン（ＢＬ＜１：ｍ＞）と共通ソースラインＣＳＬとの間に直列に連結されるドレイン選択トランジスタＤＳＴ、多数個のセルトランジスタ（ＭＣ＜１：ｎ＞）およびソース選択トランジスタＳＳＴからなる。この時、ドレイン選択トランジスタＤＳＴ、多数個のセルトランジスタ（ＭＣ＜１：ｎ＞）およびソース選択トランジスタＳＳＴは、それぞれドレイン選択信号（ＸＤＳ）、対応するワードライン（ＷＬ＜１：ｎ＞）およびソース選択信号（ＸＳＳ）が印加されて伝送チャネルを形成する。そして、ＮＡＮＤフラッシュメモリ装置の特性向上のために、前記セルトランジスタＭＣと類似する形態のダミートランジスタ（図示されず）がセルストリングＳＴＧの適切な位置に配置されてもよい。
この時、前記セルトランジスタ（ＭＣ＜１：ｎ＞）は、伝送チャネルを形成するための信号が印加される制御ゲートＣＧＴと、伝送チャネルの電荷をトラップするトラップゲートＴＧＴを有するトランジスタであって、本明細書において、「トラップ型トランジスタ」と呼称され得る構造である。そして、ドレイン選択トランジスタＤＳＴとソース選択トランジスタＳＳＴは、伝送チャネルを形成するための信号が印加される制御ゲートＣＧＴを有する伝送チャネルを形成するものの、トラップゲートを有さないトランジスタであって、本明細書において、「伝送型トランジスタ」と呼称され得る。
一方、最近ＮＡＮＤフラッシュメモリ装置がますます高集積化されている。この時、平面上に伝送チャネルが形成される既存のＮＡＮＤフラッシュメモリ装置の場合、セルトランジスタＭＣのチャネルの長さが短くなる。これに伴い、既存のＮＡＮＤフラッシュメモリ装置の場合、短チャネル効果（ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）、シリコン基板の漏洩電流、ＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）、ＤＩＢＬ（Ｄｒａｉｎ Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ）、プログラムディスターバンス（ｐｒｏｇｒａｍ ｄｉｓｔｕｒｂａｎｃｅ）、喪失するトラップ電荷比の増大などの現象が発生し、隣接したセルトランジスタの干渉効果によるしきい電圧（ｔｈｅｒｓｈｏｌｄ ｖｏｌｔａｇｅ）の変化などの問題が発生する。
本発明の目的は、レイアウト面積を最小化しながらも、セルストリングを構成するトランジスタの伝送チャネルの長さが容易に拡張できることによって、全体的な動作特性が向上するＮＡＮＤフラッシュメモリ装置およびその製造方法を提供することにある。
前記の目的を達成するための本発明の一面は、ＮＡＮＤフラッシュメモリ装置に関するものである。本発明のＮＡＮＤフラッシュメモリ装置は、半導体基板の平面に対して一定の幅と高さで突出して水平の第１方向に拡張され、前記多数個のアクティブ領域によって多数個の素子形成区間に区分される前記フェーシングバーであって、前記多数個のアクティブ領域は前記第１方向と交差する水平の第２方向に並んで拡張され互いに電気的に分離される前記フェーシングバー；および前記フェーシングバーの両側面に形成され、それぞれが前記アクティブ領域上に形成されるように前記第１方向に拡張される導電性のベース電極ガードを含む第１側面構造物および第２側面構造物であって、前記多数個の素子形成区間に対応して、多数個の第１アクティブ構造物と第２アクティブ構造物に区分される前記第１側面構造物および前記第２側面構造物を具備する。この時、前記多数個の第１アクティブ構造物のそれぞれと前記第２アクティブ構造物のそれぞれは、各々の制御ゲートに印加される電圧により前記フェーシングバーの側面に各々の伝送チャネルの少なくとも一部分が形成されるものの、前記各々の制御ゲートは前記ベース電極ガードの一部として形成されるベーストランジスタを含む。そして、同じ前記素子形成区間に対応する前記第１アクティブ構造物の前記ベーストランジスタと前記第２アクティブ構造物の前記ベーストランジスタは、一つのセルストリングの一部として形成される。
前記の目的を達成するための本発明の他の一面は、ＮＡＮＤフラッシュメモリ装置の製造方法に関することである。本発明のＮＡＮＤフラッシュメモリ装置の製造方法は、半導体基板に分離トレンチを形成してアクティブ領域を形成するアクティブ領域形成段階；前記アクティブ領域が形成された前記半導体基板にフェーシングバーを形成するフェーシングバー形成段階；前記フェーシングバーの側面に接して補助物質層とモールド層を積層する積層段階；前記補助物質層を除去してモールドを形成するモールド形成段階；前記モールドが形成された前記フェーシングバーの側面にゲート物質を蒸着するゲート物質蒸着段階；前記フェーシングバーの側面に蒸着した前記ゲート物質を食刻してトランジスタのゲート電極を形成するゲート形成段階；および前記ゲート物質が食刻された領域の上部に蓋層を形成してエアギャップを確保するエアギャップ形成段階を具備する。
前記のような本発明のＮＡＮＤフラッシュメモリ装置およびその製造方法では、セルトランジスタなどに適用され得る１個または垂直に積層される多数個のトランジスタがフェーシングバーの両側面に伝送チャネルを有するように形成される。これによって、レイアウト面積を最小化しながらも、セルトランジスタの伝送チャネルの長さが十分に拡張され得る。その結果、本発明のＮＡＮＤフラッシュメモリ装置およびその製造方法によると、全体的な動作特性が向上する。
一般のＮＡＮＤフラッシュメモリ装置のストリングアレイを示す図面。 本発明のＮＡＮＤフラッシュメモリ装置を概念的に示す図面であって、セルストリングアレイの一部が図示される斜視図。 本発明のＮＡＮＤフラッシュメモリ装置を概念的に示す図面であって、セルストリングアレイの一部が図示される平面図。 図２ａのアクティブ構造物対の一例を説明するための図面であって、図２ａのＡ−Ａ’線の断面を概念的に示す。 図２ａのアクティブ構造物対の他の一例を説明するための図面であって、図２ａのＡ−Ａ’線の断面を概念的に示す。 図３ａを等価的に示す回路。 本発明の一実施例に係るＮＡＮＤフラッシュメモリ装置の製造方法を示すフローチャート。 本発明のＮＡＮＤフラッシュメモリ装置の製造方法において、アクティブ領域形成段階（Ｓ１００）における図２ａのＢ−Ｂ’線の断面を示す図面。 本発明のＮＡＮＤフラッシュメモリ装置の製造方法において、フェーシングバー形成段階（Ｓ２００）における図２ａのＡ−Ａ’線の断面を示す図面。 本発明のＮＡＮＤフラッシュメモリ装置の製造方法において、積層段階（Ｓ３００）における図２ａのＡ−Ａ’線の断面を示す図面。 本発明のＮＡＮＤフラッシュメモリ装置の製造方法において、モールド形成段階（Ｓ４００）における図２ａのＡ−Ａ’線の断面を示す図面。 本発明のＮＡＮＤフラッシュメモリ装置の製造方法において、ゲート物質蒸着段階（Ｓ５００）における図２ａのＡ−Ａ’線の断面を示す図面。 本発明のＮＡＮＤフラッシュメモリ装置の製造方法において、ゲート形成段階（Ｓ６００）における図２ａのＡ−Ａ’線の断面を示す図面。 本発明のＮＡＮＤフラッシュメモリ装置の製造方法において、エアギャップ形成段階（Ｓ７００）における図２ａのＡ−Ａ’線の断面を示す図面。
以下、添付した図面を参照して、本発明の実施例をより詳細に説明する。
図２ａおよび図２ｂは、本発明のＮＡＮＤフラッシュメモリ装置を概念的に示す図面であって、それぞれセルストリングアレイの一部が図示される斜視図および平面図である。図２ａおよび図２ｂでは、理解の明確化のために、主な構成要素だけが図示される。
図２ａおよび図２ｂを参照すると、本発明のＮＡＮＤフラッシュメモリ装置は、フェーシングバーＦＢＡＲと、第１および第２側面構造物ＰＳＩＤａ、ＰＳＩＤｂを具備する。
本発明のＮＡＮＤフラッシュメモリ装置に含まれる前記フェーシングバーＦＢＡＲの個数は少なくとも一つであって、多数個であることが好ましい。そして、一対をなす前記第１および第２側面構造物ＰＳＩＤａ、ＰＳＩＤｂの個数は前記フェーシングバーＦＢＡＲの個数に対応する。
前記フェーシングバーＦＢＡＲは半導体基板１００の平面に対して一定の幅と高さで突出して水平の第１方向（本実施例では、Ｘ方向）に拡張され、多数個のアクティブ領域ＲＡＣＴ＜１＞、ＲＡＣＴ＜２＞によって多数個の素子形成区間ＰＦＡに区分される。ここで、前記多数個のアクティブ領域ＲＡＣＴ＜１＞、ＲＡＣＴ＜２＞は水平の第２方向（本実施例では、Ｙ方向）に並んで拡張され電気的に分離される。この時、前記「第１方向」と前記「第２方向」は交差し、好ましくは直交する。
前記第１側面構造物ＰＳＩＤａおよび前記第２側面構造物ＰＳＩＤｂのそれぞれは対応する前記フェーシングバーＦＢＡＲの両側面に形成され、それぞれが前記「第１方向」に拡張される導電性のベース電極ガードＢＧＵＣを含む。
そして、実施例によって前記第１側面構造物ＰＳＩＤａおよび前記第２側面構造物ＰＳＩＤｂのそれぞれは、ベーストラップガードＢＧＵＴをさらに含む。この時、前記ベーストラップガードＢＧＵＴは対応する前記ベース電極ガードＢＧＵＣと前記フェーシングバーＦＢＡＲの側面の間に前記「第１方向」に拡張されるように形成され、電荷をトラップ（ｔｒａｐ）することができる。
また、好ましくは、前記第１側面構造物ＰＳＩＤａおよび前記第２側面構造物ＰＳＩＤｂのそれぞれは、導電性の積層電極ガードＳＧＵＣおよび積層トラップガードＳＧＵＴをさらに含む。この時、前記積層電極ガードＳＧＵＣは、前記ベース電極ガードＢＧＵＣの上部に前記「第１方向」に拡張されるように形成される。前記積層トラップガードＳＧＵＴは、対応する前記積層電極ガードＳＧＵＣと前記フェーシングバーＦＢＡＲの側面の間に前記「第１方向」に拡張されるように形成され、電荷をトラップ（ｔｒａｐ）することができる。
この時、前記ベース電極ガードＢＧＵＣ、前記ベーストラップガードＢＧＵＴ、前記積層電極ガードＳＧＵＣおよび前記積層トラップガードＳＧＵＴは前記多数個のアクティブ領域ＲＡＣＴ＜１＞、ＲＡＣＴ＜２＞上に跨って形成される。
そして、前記第１側面構造物ＰＳＩＤａは前記多数個の素子形成区間ＰＦＡに対応して多数個の第１アクティブ構造物ＰＡＴａに区分され得、前記第２側面構造物ＰＳＩＤｂは前記多数個の素子形成区間ＰＦＡに対応して多数個の第２アクティブ構造物ＰＡＴｂに区分され得る。
この時、同じ前記素子形成区間ＰＦＡに対応する前記第１アクティブ構造物ＰＡＴａと第２アクティブ構造物ＰＡＴｂは一対をなす。
図３ａおよび図３ｂはそれぞれ図２ａの一対をなす第１および第２アクティブ構造物ＰＡＴａ、ＰＡＴｂの一例および他の一例を説明するための図面であって、図２ａのＡ−Ａ’線の断面を概念的に示す。図３ａおよび図３ｂでは、理解の明確化のために、主な構成要素だけが図示される。
図３ａおよび図３ｂを参照すると、前記一対をなす第１および第２アクティブ構造物ＰＡＴａ、ＰＡＴｂのそれぞれは対応する前記フェーシングバーＦＢＡＲの両側面（図面で左側と右側）に形成される。
そして、前記第１および前記第２アクティブ構造物ＰＡＴａ、ＰＡＴｂのそれぞれには、１個のトランジスタが形成されてもよく、積層される２個以上のトランジスタが形成されてもよい。
本明細書では、前記第１および前記第２アクティブ構造物ＰＡＴａ、ＰＡＴｂのそれぞれに２個のトランジスタが積層される例が代表的に図示されて記述される。この時、一番下に形成されるトランジスタは「ベーストランジスタＢＴＲ」と呼ばれ得る。そして、前記ベーストランジスタＢＴＲの上部に積層されて形成されるトランジスタは「積層トランジスタＳＴＲ」と呼ばれ得る。
この時、前記ベーストランジスタＢＴＲ＜１１＞、ＢＴＲ＜１２＞、ＢＴＲ＜１３＞、ＢＴＲ＜１４＞のすべては、図３ａのように、伝送チャネルを形成するための電圧が印加される制御ゲートＣＧＴと電荷をトラップするトラップゲートＴＧＴを含む「トラップ型トランジスタ」で具現され得る。このような前記ベーストランジスタＢＴＲ＜１１＞、ＢＴＲ＜１２＞、ＢＴＲ＜１３＞、ＢＴＲ＜１４＞はいずれも、本発明のＮＡＮＤフラッシュメモリ装置で、「セルトランジスタＭＣ」に適用され得る。
この場合、前記ベーストランジスタＢＴＲ＜１１＞、ＢＴＲ＜１２＞、ＢＴＲ＜１３＞、ＢＴＲ＜１４＞の前記制御ゲートＣＧＴおよび前記トラップゲートＴＧＴは対応する前記ベース電極ガードＢＧＵＣおよび前記ベーストラップガードＢＧＵＴの一部として形成される。
また、図３ｂのように、前記フェーシングバーＦＢＡＲの一側面に形成される前記ベーストランジスタＢＴＲ＜１１＞および前記積層トランジスタＳＴＲ＜１１＞は「伝送型トランジスタ」で具現され得る。この場合、伝送型トランジスタで具現された前記ベーストランジスタＢＴＲ＜１１＞および前記積層トランジスタＳＴＲ＜１１＞は、同じタイミングでゲーティングされるように形成されることによって、本発明のＮＡＮＤフラッシュメモリ装置で、「ドレイン選択トランジスタＤＳＴ」または「ソース選択トランジスタＳＳＴ」に適用され得る。
そして、前記ベーストランジスタＢＴＲに積層されて形成されるトランジスタは「積層トランジスタＳＴＲ」と呼ばれ得る。すなわち、積層トランジスタＳＴＲ＜１１＞、ＳＴＲ＜１２＞、ＳＴＲ＜１３＞、ＳＴＲ＜１４＞のそれぞれは、対応する前記ベーストランジスタＢＴＲ＜１１＞、ＢＴＲ＜１２＞、ＢＴＲ＜１３＞、ＢＴＲ＜１４＞に直列に連結されるように積層されて形成される。
図３ａおよび図３ｂの実施例において、前記積層トランジスタＳＴＲ＜１１＞、ＳＴＲ＜１２＞、ＳＴＲ＜１３＞、ＳＴＲ＜１４＞は、伝送チャネルを形成するための電圧が印加される制御ゲートＣＧＴと電荷をトラップするトラップゲートＴＧＴを含む「トラップ型トランジスタ」で具現され得る。このような前記積層トランジスタＳＴＲ＜１１＞、ＳＴＲ＜１２＞、ＳＴＲ＜１３＞、ＳＴＲ＜１４＞はいずれも本発明のＮＡＮＤフラッシュメモリ装置で、「セルトランジスタＭＣ」として採用されてもよい。
この場合、前記積層トランジスタＳＴＲ＜１１＞、ＳＴＲ＜１２＞、ＳＴＲ＜１３＞、ＳＴＲ＜１４＞の前記制御ゲートＣＧＴおよび前記トラップゲートＴＧＴは対応する前記積層電極ガードＳＧＵＣおよび前記積層トラップガードＳＧＵＴの一部として形成される。
そして、本明細書において、対応する前記フェーシングバーＦＢＡＲの左側および右側に形成されるベーストランジスタＢＴＲ＜１１＞／ＢＴＲ＜１２＞、ＢＴＲ＜１３＞／ＢＴＲ＜１４＞および積層トランジスタＳＴＲ＜１１＞／ＳＴＲ＜１２＞、ＳＴＲ＜１３＞／ＳＴＲ＜１４＞はそれぞれ「一対」で呼ばれ得る。
引き続き、図３ａおよび図３ｂを参照して、前記ベーストランジスタＢＴＲ＜１１＞、ＢＴＲ＜１２＞、ＢＴＲ＜１３＞、ＢＴＲ＜１４＞および前記積層トランジスタＳＴＲ＜１１＞、ＳＴＲ＜１２＞、ＳＴＲ＜１３＞、ＳＴＲ＜１４＞の伝送チャネルに対して詳察する。
前記ベーストランジスタＢＴＲ＜１１＞〜ＢＴＲ＜１４＞の伝送チャネルは少なくとも一部分が対応するフェースバーＦＢＡＲの側面に形成される。すなわち、前記ベーストランジスタＢＴＲ＜１１＞〜ＢＴＲ＜１４＞の伝送チャネルは対応するフェースバーＦＢＡＲの側面と半導体水平面に形成される。
したがって、本発明のＮＡＮＤフラッシュメモリ装置によると、セルトランジスタＭＣ等のトランジスタのためのレイアウト面積が最小化することによって、全体的なレイアウト面積が最小化する。
この時、対をなす前記積層トランジスタＳＴＲ＜１１＞／ＳＴＲ＜１２＞、ＳＴＲ＜１３＞／ＳＴＲ＜１４＞の伝送チャネルは動作時に対応するフェーシングバーＦＢＡＲの上部で電気的に連結される。そして、隣り合うフェーシングバーＦＢＡＲに形成される前記ベーストランジスタＢＴＲ＜１２＞、ＢＴＲ＜１３＞の伝送チャネルと半導体基板１００の水平面を通じて電気的に連結される。
これに伴い、前記ベーストランジスタＢＴＲ＜１１＞、ＢＴＲ＜１２＞、ＢＴＲ＜１３＞、ＢＴＲ＜１４＞および前記積層トランジスタＳＴＲ＜１１＞、ＳＴＲ＜１２＞、ＳＴＲ＜１３＞、ＳＴＲ＜１４＞は、図３ｃに図示されるように、互いに直列に連結されて一つのセルストリングＳＴＧの一部として利用され得る。
引き続き、本発明のＮＡＮＤフラッシュメモリ装置の製造方法について記述する。
図４は本発明の一実施例に係るＮＡＮＤフラッシュメモリ装置の製造方法を示すフローチャートである。そして、図５ａ〜図５ｇは本発明のＮＡＮＤフラッシュメモリ装置の製造方法において遂行段階に沿った断面を示す図面である。この時、図５ａは図２ａのＢ−Ｂ’線の断面を示し、図５ｂ〜図５ｇは図２ａのＡ−Ａ’線の断面を示す。
そして、本明細書では、前記ベーストランジスタＢＴＲ＜１１＞〜ＢＴＲ＜１４＞がいずれも「トラップ型トランジスタ」で具現される例が代表的に図示されて記述される。
図４を参照すると、本発明のＮＡＮＤフラッシュメモリ装置の製造方法は、アクティブ領域形成段階（Ｓ１００）、フェーシングバー形成段階（Ｓ２００）、積層段階（Ｓ３００）、モールド形成段階（Ｓ４００）、ゲート物質蒸着段階（Ｓ５００）およびゲート形成段階（Ｓ６００）を具備し、好ましくは、エアギャップ形成段階（Ｓ７００）をさらに具備する。
前記アクティブ領域形成段階（Ｓ１００）では、図５ａに図示されるように、半導体基板１００に分離トレンチＴＲＨが形成される。この時、前記分離トレンチＴＲＨを形成する作業は、前記アクティブ領域ＲＡＣＴ＜１＞、ＲＡＣＴ＜２＞をマスキングするフォトマスク（ｐｈｏｔｏ ｍａｓｋ）等を利用して行われ得る。以後、酸化層のような絶縁物が前記分離トレンチＴＲＨに埋め立てられて前記アクティブ領域ＲＡＣＴ＜１＞、ＲＡＣＴ＜２＞が確保される。
前記フェーシングバー形成段階（Ｓ２００）では、図５ｂに図示されるように、前記アクティブ領域ＲＡＣＴが形成された半導体基板１００が食刻（ｅｔｃｈｉｎｇ）され、前記フェーシングバーＦＢＡＲ＜１＞、ＦＢＡＲ＜２＞が形成される。この時、前記フェーシングバーＦＢＡＲ＜１＞、ＦＢＡＲ＜２＞は一定の幅と高さを有し、水平の第１方向に拡張されるように形成される。そして、前記フェーシングバーＦＢＡＲ＜１＞、ＦＢＡＲ＜２＞を形成する作業は、前記フェーシングバーＦＢＡＲ＜１＞、ＦＢＡＲ＜２＞の領域をマスキングするフォトマスク（ｐｈｏｔｏ ｍａｓｋ）等を利用して行われ得る。
そして、図示してはいないが、前記フェーシングバーＦＢＡＲ＜１＞、ＦＢＡＲ＜２＞と半導体基板１００の水平面に後で形成されるトランジスタの接合と伝送チャネルの形成のためのチャネル不純物が注入され得る。
このようなチャネル不純物の注入などによって、前記ベーストランジスタ（ＢＴＲ＜１２＞、図３ａおよび図３ｂ参照）と前記ベーストランジスタ（ＢＴＲ＜１３＞、図３ａおよび図３ｂ参照）の接合は電気的に連結され得る。そして、同じフェーシングバーＦＢＡＲ＜１＞、ＦＢＡＲ＜２＞を利用して一番上の積層トランジスタ対（ＳＴＲ＜１１＞／ＳＴＲ＜１２＞、ＳＴＲ＜１３＞／ＳＴＲ＜１４＞、図３ａおよび図３ｂ参照）の接合も電気的に連結され得る。
前記積層段階（Ｓ３００）では、図５ｃに図示されるように、前記フェーシングバーＦＢＡＲ＜１＞、ＦＢＡＲ＜２＞の側面に積層数に応じた補助物質層１１０とモールド層１２０が交互に（ａｌｔｅｒｎａｔｉｖｅｌｙ）積層される。ここで、前記「積層数」は積層されるトランジスタの個数であって、前記フェーシングバーＦＢＡＲ＜１＞、ＦＢＡＲ＜２＞の一側面に形成されるベーストランジスタＢＴＲと積層トランジスタＳＴＲの合計の個数に該当する。
この時、前記補助物質層１１０としてはシリコン窒化膜が使われ得、前記モールド層１２０としてはシリコン酸化膜が使われ得る。
前記モールド形成段階（Ｓ４００）では、前記積層段階（Ｓ３００）で積層された前記補助物質層１１０が除去される。その結果、前記モールド形成段階（Ｓ４００）では、図５ｄに図示されるように、前記モールド層１２０が残存してモールドＭＯＤを形成する。
このような前記補助物質層１１０の除去作業は前記フェーシングバーＦＢＡＲ＜１＞、ＦＢＡＲ＜２＞の間の一定のスペース領域ＲＳＰＡを食刻して確保した後、食刻工程を通じて行われ得る。
前記ゲート物質蒸着段階（Ｓ５００）では、図５ｅに図示されるように、前記モールドＭＯＤが形成された前記フェーシングバーＦＢＡＲ＜１＞、ＦＢＡＲ＜２＞の側面にゲート物質１３０が蒸着される。この時、前記ゲート物質１３０の蒸着は前記フェーシングバーＦＢＡＲ＜１＞、ＦＢＡＲ＜２＞の側面にチャネル酸化膜１３１、トラップ電極物質１３３、誘電膜１３５および制御電極物質１３７が順に蒸着されて形成される。
この時、前記チャネル酸化膜１３１は薄いシリコン酸化膜で形成され得、前記トラップ電極物質１３３はシリコン窒化膜で形成され得る。そして、前記誘電膜１３５は高い誘電率の誘電体で形成され得、前記制御電極物質１３７はドープされたポリシリコン、タングステン（Ｗ）、チタニウムＴｉ等の伝導性が高い物質で形成され得る。
参考として、ベーストランジスタが「伝送型トランジスタ」の場合には、前記トラップ電極物質１３３の形成は省略される。
このような前記ゲート物質１３０を蒸着する方法は、当業者にとっては容易なことであるため、これに対する具体的な記述は省略する。
前記ゲート形成段階（Ｓ６００）では、図５ｆに図示されるように、前記フェーシングバーＦＢＡＲ＜１＞、ＦＢＡＲ＜２＞の側面に蒸着した前記ゲート物質１３０が食刻されてトランジスタのゲート電極ＧＴが形成される。
この時、前記フェーシングバーＦＢＡＲ＜１＞、ＦＢＡＲ＜２＞の側面に残存した前記トラップ電極物質１３３は、前記ベーストラップガード（ＢＧＵＴ、図２ａおよび図２ｂ参照）および前記積層トラップガード（ＳＧＵＴ、図２ａおよび図２ｂ参照）として形成される。そして、前記フェーシングバーＦＢＡＲ＜１＞、ＦＢＡＲ＜２＞の側面に残存した前記制御電極物質１３７は前記ベース電極ガード（ＢＧＵＣ、図２ａおよび図２ｂ参照）および前記積層電極ガード（ＳＧＵＣ、図２ａおよび図２ｂ参照）として形成される。
前記ゲート物質１３０の食刻作業は、前記モールド層１２０をストッパー（ｓｔｏｐｐｅｒ）として利用して遂行できる。
前記エアギャップ形成段階（Ｓ７００）では、図５ｇに図示されるように、前記ゲート物質１３０が食刻された領域の上部に蓋層１５０を形成してエアギャップＧＡＩが確保される。
この時、前記蓋層１５０は概略次のような方法で形成され得る。すなわち、酸化膜１４１を形成した後、ハードマスク組成物（ＳＯＨ：Ｓｐｉｎ−Ｏｎ Ｈａｒｄｍａｓｋ、図示されず）がコーティング（ｃｏａｔｉｎｇ）される。その後、前記ハードマスク組成物が平坦化された後に、原子層蒸着膜（ＡＬＤ：ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ、１５０）が形成される。以後、前記ハードマスク組成物が焼却（ａｓｈｉｎｇ）されて除去されることによって、前記蓋層１５０が形成される。これによって、前記エアギャップＧＡＩが確保される。
一方、前記ビットラインＢＬ、前記共通ソースラインＣＳＬ等の必要な信号および／または電圧を提供するためのコンタクトおよびメタル形成のための工程は当業者であれば容易に具現することができる。特に、複数個のトランジスタが積層されて形成される構造のＮＡＮＤフラッシュメモリ装置で、ワードラインに利用される制御ゲートが階段式に延びることによって、コンタクトおよびメタルの形成を容易に行うことができるという点も当業者にとっては自明である。したがって、本明細書では、それに対する具体的な記述は省略する。
整理すると、本発明のＮＡＮＤフラッシュメモリ装置およびその製造方法では、セルトランジスタなどに適用され得る１個または積層される多数個のトランジスタがフェーシングバーの両側面に伝送チャネルを有するように形成される。この場合、フェーシングバーの高さを容易に増大できるため、セルトランジスタをはじめとする単位トランジスタ、ひいてはセルストリングのレイアウト面積を最小化しながらも、セルトランジスタの伝送チャネルの長さを十分に拡張できる。
その結果、本発明のＮＡＮＤフラッシュメモリ装置およびその製造方法によると、短チャネル効果（ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）、シリコン基板の漏洩電流、ＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）、ＤＩＢＬ（Ｄｒａｉｎ Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ）、プログラムディスターバンス（ｐｒｏｇｒａｍ ｄｉｓｔｕｒｂａｎｃｅ）等の現象が大きく緩和され、喪失されるトラップ電荷の比も大きく改善される。
また、前記のような本発明のＮＡＮＤフラッシュメモリ装置およびその製造方法では、フェーシングバーの幅の調節が容易であり、フェーシングバーの間に容易にエアギャップを形成することができる。したがって、本発明のＮＡＮＤフラッシュメモリ装置およびその製造方法によると、隣接したセルトランジスタの干渉効果によるしきい電圧（ｔｈｅｒｓｈｏｌｄ ｖｏｌｔａｇｅ）の変化が抑制されることによって、全体的なセルトランジスタのしきい電圧の散布が減少して特性が改善される。
そして、前記のような本発明のＮＡＮＤフラッシュメモリ装置およびその製造方法では、蒸着および食刻のような相当数の工程がフェーシングバーを利用して行われる。したがって、本発明のＮＡＮＤフラッシュメモリ装置およびその製造方法によると、さらなるフォトマスク工程および材料が要求されないため、製造費用が最小化する。
以上、添付図面を参照しながら本発明の一実施例を説明したが、これは例示のものに過ぎず、当該技術分野での通常の知識を持った者であればこれから多様な変形及び等価の他の実施例が可能である点を理解可能であろう。したがって、本発明の真正な技術的保護範囲は本発明の特許請求範囲の技術的思想によって決められるべきである。

Claims (6)

  1. ＮＡＮＤフラッシュメモリ装置において、
    半導体基板の平面に対して一定の幅と高さで突出して水平の第１方向に拡張され、前記多数個のアクティブ領域によって多数個の素子形成区間に区分される前記フェーシングバーであって、前記多数個のアクティブ領域は前記第１方向と交差する水平の第２方向に並んで拡張され互いに電気的に分離される前記フェーシングバー；および
    前記フェーシングバーの両側面に形成され、それぞれが前記アクティブ領域上に形成されるように前記第１方向に拡張される導電性のベース電極ガードを含む第１側面構造物および第２側面構造物であって、前記多数個の素子形成区間に対応して、多数個の第１アクティブ構造物と第２アクティブ構造物に区分される前記第１側面構造物および前記第２側面構造物を具備し、
    前記多数個の第１アクティブ構造物のそれぞれと前記第２アクティブ構造物のそれぞれは、
    各々の制御ゲートに印加される電圧により前記フェーシングバーの側面に各々の伝送チャネルの少なくとも一部分が形成されるものの、前記各々の制御ゲートは前記ベース電極ガードの一部として形成されるベーストランジスタを含み、
    同じ前記素子形成区間に対応する前記第１アクティブ構造物の前記ベーストランジスタと前記第２アクティブ構造物の前記ベーストランジスタは、
    一つのセルストリングの一部として形成されることを特徴とする、ＮＡＮＤフラッシュメモリ装置。
  2. 前記ベーストランジスタの伝送チャネルは、
    前記フェーシングバーの側面と前記半導体基板の平面に形成されることを特徴とする、請求項１に記載のＮＡＮＤフラッシュメモリ装置。
  3. 前記第１側面構造物と前記第２側面構造物のそれぞれは、
    前記ベース電極ガードと前記フェーシングバーの側面の間に前記第１方向に拡張されるように形成され、電荷をトラップできるベーストラップガードをさらに含み、
    前記ベーストランジスタは、
    前記ベーストラップガードの一部として形成されるトラップゲートを有するトラップ型トランジスタであることを特徴とする、請求項１に記載のＮＡＮＤフラッシュメモリ装置。
  4. 前記第１側面構造物および前記第２側面構造物のそれぞれは、
    前記ベース電極ガードの上部に前記第１方向に拡張されるように形成される導電性の積層電極ガード；および、
    前記積層電極ガードと前記フェーシングバーの側面の間に前記第１方向に拡張されるように形成され、電荷をトラップできる積層トラップガードをさらに含み、
    前記第１アクティブ構造物および前記第２アクティブ構造物のそれぞれは、
    各々の制御ゲートに印加される電圧により前記フェーシングバーの側面に各々の伝送チャネルが形成されるものの、前記各々の制御ゲートは前記積層電極ガードの一部として形成される前記積層トランジスタをさらに含み、
    前記積層トランジスタは、
    対応する前記ベーストランジスタと直列に連結されて前記一つのセルストリングの一部として形成され、前記積層トラップガードの一部として形成されるトラップゲートを有するトラップ型トランジスタであることを特徴とする、請求項１に記載のＮＡＮＤフラッシュメモリ装置。
  5. ＮＡＮＤフラッシュメモリ装置の製造方法において、
    半導体基板に分離トレンチを形成してアクティブ領域を形成するアクティブ領域形成段階；
    前記アクティブ領域が形成された前記半導体基板にフェーシングバーを形成するフェーシングバー形成段階；
    前記フェーシングバーの側面に接して補助物質層とモールド層を積層する積層段階；
    前記補助物質層を除去してモールドを形成するモールド形成段階；
    前記モールドが形成された前記フェーシングバーの側面にゲート物質を蒸着するゲート物質蒸着段階；
    前記フェーシングバーの側面に蒸着した前記ゲート物質を食刻してトランジスタのゲート電極を形成するゲート形成段階を具備することを特徴とする、ＮＡＮＤフラッシュメモリ装置の製造方法。
  6. 前記ＮＡＮＤフラッシュメモリ装置の製造方法は、
    前記ゲート物質が食刻された領域の上部に蓋層を形成してエアギャップを確保するエアギャップ形成段階をさらに具備することを特徴とする、請求項５に記載のＮＡＮＤフラッシュメモリ装置の製造方法。
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