TWI684264B - 半導體記憶裝置及其製造方法 - Google Patents
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Abstract
一種半導體記憶體裝置包括一基板、一堆疊體及一柱狀部分。該堆疊體設置於該基板上方，且該柱狀部分設置於該堆疊體內部。該堆疊體包括一第一堆疊體及第二堆疊體以及該第一堆疊體與該第二堆疊體之間的一第三電極層，該第一堆疊體包括在一第一方向上堆疊之第一電極層，該第二堆疊體包括在該第一方向上堆疊之第二電極層。該柱狀部分包括該第一堆疊體內部之一第一柱狀部分、該第二堆疊體內部之一第二柱狀部分以及該第一柱狀部分與第二柱狀部分之間的一連結部分。該連結部分包括在與該第一方向交叉之一第二方向上具有一第一厚度之一第一部分。該第一厚度比該連結部分中之其他部分在該第二方向上的一厚度寬。
Description
實施例係關於一種半導體記憶體裝置及其製造方法。
已提出其中以三維方式配置記憶體單元之半導體記憶體裝置。在此半導體記憶體裝置中，包括多個電極層之堆疊體形成於一基板上；且一通道及一電荷儲存膜形成於延伸穿過堆疊體之記憶體孔洞內部。當堆疊成堆疊體的電極層之數目增加時，多個堆疊體各自包括較小數目個電極層且延伸穿過其之記憶體孔洞依序累積。然而，變得難以在經由多個堆疊體連接之記憶體電洞中形成通道及電荷儲存膜。
根據一個實施例，一種半導體記憶體裝置包括一基板、一堆疊體及一柱狀部分。該堆疊體設置於該基板上方，該堆疊體包括彼此分隔開之經堆疊複數個電極層，該複數一個電極層在第一方向上堆疊。該柱狀部分設置於該堆疊體內部。該柱狀部分包括一半導體部分及一記憶體膜，該半導體部分在該第一方向上延伸，該記憶體膜設置於該堆疊體與該半導體部分之間。該複數個電極層包括複數個第一電極層、複數個第二電極層以及設置於該複數個第一電極層與該複數個第二電極層之間的一第三電極層。該堆疊體包括一第一堆疊體及一第二堆疊體，該第一堆疊體包括該複數個第一電極層且定位於該基板側，該第二堆疊體包括該複數個第二電極層，該第三電極層定位於該第一堆疊體與該第二堆疊體之間。該柱狀部分包括一第一柱狀部分、一第二柱狀部分及一連結部分，該第一柱狀部分設置於該第一堆疊體內部，該第二柱狀部分設置於該第二堆疊體內部，該連結部分設置於該第一柱狀部分與該第二柱狀部分之間。該連結部分包括一第一部分，該第一部分在與該第一方向交叉之一第二方向上具有一第一厚度，該第一厚度比該連結部分中之其他部分在該第二方向上的一厚度寬，該第一部分包括在該第一方向上設置於該第三電極層之一上表面與一下表面之間的一部分。
根據實施例，提供改良記憶體單元之操作特性的一種半導體記憶體裝置及一種製造該半導體記憶體裝置之方法。
在下文中，參考圖式描述本發明之實施例。應注意，示意性地或在概念上說明圖式，且所說明的諸如每一組件之寬度及厚度等尺寸之間的關係及其比率未必與實際情況相同。此外，可在圖式中用彼此不同之尺寸及比率說明共同組件。
亦應在說明書及圖式中指出，在前述圖式中提及之共同組件用相同符號表示，且不加以精確描述或在適當時經省略。 第一實施例
圖1為示出一半導體記憶體裝置1之橫截面圖。
如圖1中所示出，基板10設置於半導體記憶體裝置1中。基板10為半導體基板且包括矽(Si)，諸如單晶矽等。
在說明書中，平行於基板10之上表面10a的兩個相互正交之方向經視為X方向及Y方向。正交於X方向及Y方向之一方向經視為Z方向。
堆疊體15及一柱狀部分CL另外設置於半導體記憶體裝置1中。堆疊體15包括一第一堆疊體15a、一絕緣層22a、一電極層21、一絕緣層22b及一第二堆疊體15b。
第一堆疊體15a設置於基板10上。第一堆疊體15a包括多個電極層11及多個絕緣層12。第一堆疊體15a中的電極層11之堆疊數目係任意的。
舉例而言，第一堆疊體15a之多個電極層11包括一源極側選擇閘極及字線。舉例而言，源極側選擇閘極對應於第一堆疊體15a之多個電極層11當中的最下部層之電極層11；且字線對應於除最下部層之電極層11以外的電極層11。舉例而言，第一堆疊體15a之多個電極層11當中的最上部層之電極層11a可為虛擬電極層。
此處，虛擬電極層為在讀取操作或程式化操作中未經選擇之電極層並且對應於未經供應針對記憶體單元之程式化電壓或讀取電壓之電極層。虛擬電極層充當電晶體(虛擬單元)之控制閘極，其環繞通道52且其間插置電荷儲存膜42。然而，不對虛擬單元之電荷儲存膜42執行資料程式化；且虛擬單元不充當在其中程式化並保留資料之記憶體單元。
當程式化資料時，虛擬電極層保持在例如與將未程式化的未選定記憶體單元之電極層11之電勢相同的電勢下，且因此，資料未經程式化至虛擬單元。此外，當讀取資料時，虛擬電極層保持在與將不自其讀出資料的未選定記憶體單元之電極層11之電勢相同的電勢下，且因此，不自虛擬單元讀出資料。
不為虛擬電極層之電極層11對應於能夠在讀取操作及/或程式化操作中選擇之電極層11。
電極層11各自包括導電材料且包括例如金屬，諸如鎢(W)等。由例如鎢製成之主要部分及由例如氮化鈦(TiN)製成並且覆蓋主要部分之表面的阻擋金屬層可設置於每一電極層11中。
絕緣層12設置於基板10上及電極層11之間。絕緣層12包括例如氧化矽(SiO)。
絕緣層22a設置於第一堆疊體15a上。舉例而言，絕緣層22a包括與絕緣層12相同之材料，例如氧化矽。舉例而言，絕緣層22a在Z方向上之厚度(厚度W1)大於絕緣層12中的每一個在Z方向上之厚度。
電極層21設置於絕緣層22a上。電極層21為虛擬電極層。舉例而言，電極層21包括與電極層11相同之材料，例如鎢。
絕緣層22b設置於電極層21上。舉例而言，絕緣層22b包括與絕緣層12相同之材料，例如氧化矽。舉例而言，絕緣層22b在Z方向上之厚度大於絕緣層12中的每一個在Z方向上之厚度。
第二堆疊體15b設置於絕緣層22b上。第二堆疊體15b包括多個電極層11及多個絕緣層12。舉例而言，第二堆疊體15b之組分與第一堆疊體15a之組分相同。電極層11與絕緣層12在Z方向上交替地配置於第二堆疊體15b中。第二堆疊體15b中的電極層11之堆疊數目係任意的。
舉例而言，第二堆疊體15b之多個電極層11包括漏極側選擇閘極及字線。舉例而言，漏極側選擇閘極對應於第二堆疊體15b之多個電極層11中的最上部層之電極層11；且字線對應於除最上部層之電極層11以外的電極層11。舉例而言，第二堆疊體15b之多個電極層11中的最下部層之電極層11b可為虛擬電極層。
記憶體孔洞MH (通孔)設置於堆疊體15中。柱狀部分CL定位於記憶體孔洞MH內部。在其中多次提供柱狀部分CL之情況下，舉例而言，多個柱狀部分CL以網格組態配置於X方向及Y方向上。
柱狀部分CL包括一核心絕緣膜51、通道52及一記憶體膜55。記憶體膜55包括一隧穿絕緣膜41、電荷儲存膜42及阻擋絕緣膜43。
核心絕緣膜51包括例如氧化矽。舉例而言，核心絕緣膜51以一柱狀組態在Z方向上延伸。核心絕緣膜51可不包括在柱狀部分CL中。
通道52設置於核心絕緣膜51之周邊。通道52為半導體部分且包括例如矽。通道52包括例如由結晶之非晶矽製成的多晶矽。通道52以一管狀組態在Z方向上延伸。通道52之下端連接至基板10以用作記憶體單元陣列之源極。
由矽或類似物形成之插塞(未說明)設置於核心絕緣膜51之上端。插塞之周邊由通道52環繞；且插塞之上端經由接觸件或類似物連接至位元線(未說明)。
隧穿絕緣膜41設置於通道52之周邊。隧穿絕緣膜41包括例如氧化矽。雖然在圖1中示出之實例中，隧穿絕緣膜41包括單層膜，諸如氧化矽膜或類似物，但隧穿絕緣膜41可包括多個膜。在其中隧穿絕緣膜41包括多個膜之情況下，氧化矽膜及氮化矽薄膜之堆疊膜或氧化矽膜及氮氧化矽膜之堆疊膜可用於隧穿絕緣膜41。
隧穿絕緣膜41在電荷儲存膜42與通道52之間提供勢壘。當程式化時，電子自通道52穿過隧穿絕緣膜41到達電荷儲存膜42中，且藉此，將資訊程式化於記憶體單元中。另一態樣，當抹除時，電洞自通道52穿過隧穿絕緣膜41到達電荷儲存膜42中，且消除電荷儲存膜42中之電子電荷。藉此，抹除儲存於記憶體單元中之資訊。
電荷儲存膜42設置於隧穿絕緣膜41之周邊。電荷儲存膜42包括例如氮化矽(SiN)。
包括電荷儲存膜42之記憶體單元形成於通道52及電極層11 (字線)之每一交叉部分處。電荷儲存膜42具有將電荷陷獲其中之陷阱位點。記憶體單元之臨限值電壓取決於陷獲電荷之量或陷阱位點狀態諸如存在或不存在電荷而改變。藉此，記憶體單元儲存資訊。
阻擋絕緣膜43設置於電荷儲存膜42之周邊。阻擋絕緣膜43包括例如氧化矽。雖然在圖1中示出之實例中，阻擋絕緣膜43包括單層膜，諸如氧化矽膜或類似物，但阻擋絕緣膜43可包括多個膜。在其中阻擋絕緣膜43包括多個膜之情況下，氧化矽膜及金屬氧化物膜(諸如氧化鋁膜或類似物)之堆疊膜用於阻擋絕緣膜43。當形成電極層11時，舉例而言，阻擋絕緣膜43保護電荷儲存膜42免於蝕刻。阻擋絕緣膜43防止儲存在電荷儲存膜42中之電荷放電至電極層11中及/或防止電子自電極層11向後隧穿至柱狀部分CL中。
柱狀部分CL包括一第一柱狀部分CL1、一第二柱狀部分CL2及一連結部分C1。第一柱狀部分CL1、第二柱狀部分CL2及連結部分C1形成為記憶體孔洞MH內部之一個主體。
第一柱狀部分CL1為定位於第一堆疊體15a內部的柱狀部分CL之一部分。第一柱狀部分CL1包括核心絕緣膜51、通道52、隧穿絕緣膜41、電荷儲存膜42及阻擋絕緣膜43。
第二柱狀部分CL2為定位於第二堆疊體15b內部的柱狀部分CL之一部分。第二柱狀部分CL2包括核心絕緣膜51、通道52、隧穿絕緣膜41、電荷儲存膜42及阻擋絕緣膜43。舉例而言，第二柱狀部分CL2在X方向(Y方向)上之厚度與第一柱狀部分CL1在X方向(Y方向)上之厚度實質上相同。其中形成第一柱狀部分CL1及第二柱狀部分CL2之記憶體孔洞MH可具有歸因於製造製程之孔洞直徑變化；但在本文中，當尺寸差異大致為製造製程中致使之變化時，第一柱狀部分CL1及第二柱狀部分CL2之尺寸(諸如其厚度)經視為彼此實質上相等。當在Z方向上檢視時，第二柱狀部分CL2之一部分不與第一柱狀部分CL1重疊。
連結部分C1為定位於絕緣層22a、電極層21及絕緣層22b內部的柱狀部分CL之一部分。連結部分C1定位於第一柱狀部分CL1與第二柱狀部分CL2之間。連結部分C1包括核心絕緣膜51、通道52、隧穿絕緣膜41、電荷儲存膜42及阻擋絕緣膜43。
連結部分C1包括一支撐部分P1及一凸起部分P2。支撐部分P1定位於絕緣層22a內部。支撐部分P1在Z方向上具有厚度W1。支撐部分P1在Z方向上之厚度W1與絕緣層22a在Z方向上之厚度實質上相同。厚度W1例如不小於40奈米且不大於110奈米。
凸起部分P2定位於電極層21及絕緣層22b內部，且為其中X方向(Y方向)上之厚度在連結部分C1內部較寬的部分。凸起部分P2之一部分定位於電極層21之上表面與下表面之間。在圖1中示出之實例中，凸起部分P2在X方向(Y方向)上之厚度與支撐部分P1相比較寬。舉例而言，凸起部分P2在X方向(Y方向)上之厚度不小於支撐部分P1在X方向(Y方向)上之厚度之1.05倍且不大於該厚度之1.15倍。凸起部分P2在Z方向上具有厚度W2。凸起部分P2在Z方向上之厚度W2與電極層21及絕緣層22b在Z方向上之厚度的總和實質上相同。厚度W2例如不小於50奈米且不大於110奈米。舉例而言，考慮凸起部分P2之形成過程(圖4至圖6之過程)，厚度W2為約70奈米。
連結部分C1在Z方向上之厚度為厚度W1與厚度W2之總和。厚度W1對應於連結部分C1之凸起部分P2與第一堆疊體15a之最上層之電極層11a之間在Z方向上的距離。
在連結部分C1 (支撐部分P1)中提供不足夠厚度部分f1及足夠厚度部分s1。不足夠厚度部分f1為包括記憶體膜55且對應於記憶體膜55之厚度與足夠厚度部分s1相比不足夠之部分的部分。不足夠厚度部分f1定位於絕緣層22a內部。足夠厚度部分s1為包括記憶體膜55並對應於除不足夠厚度部分f1以外之部分的部分。在圖1中示出之實例中，不足夠厚度部分f1在X方向上之厚度比足夠厚度部分s1在X方向上之厚度薄。
在半導體記憶體裝置1中，各自包括電荷儲存膜42之多個記憶體單元沿著X方向、Y方向及Z方向以三維網格組態組態且包括在記憶體單元陣列中；且資料可儲存在記憶體單元中之每一者中。
現將描述用於製造根據實施例的半導體記憶體裝置之方法。
圖2至圖13為示出用於製造半導體記憶體裝置1之方法之圖式。圖2至圖13中示出之區域對應於圖1中示出之區域。
首先，如圖2所示，藉由使用例如化學氣相沈積(CVD)沿著Z方向交替堆疊絕緣層12與犧牲層61，在基板10上形成堆疊體15c。舉例而言，絕緣層12由氧化矽形成；且犧牲層61由氮化矽形成。
接著，使用例如CVD在堆疊體15c上形成絕緣層22a；且在絕緣層22a上形成犧牲層71。隨後，在犧牲層71上形成絕緣層22b。舉例而言，絕緣層22a及絕緣層22b由氧化矽形成；且犧牲層71由與犧牲層61相同之材料(例如，氮化矽)形成。
接著，如圖3中所示，在堆疊體15c、絕緣層22a、犧牲層71及絕緣層22b中形成一通孔H1。經由使用遮罩之光微影製程及使用反應性離子蝕刻(RIE)或類似者之蝕刻製程形成通孔H1。通孔H1延伸穿過絕緣層22b、犧牲層71、絕緣層22a及堆疊體15c，並且到達基板10。在形成多個通孔H1之情況下，當在Z方向上檢視時，多個通孔H1例如配置於網格組態中。
接著，如圖4中所示出，藉由沈積非晶矽等，在通孔H1內部形成犧牲膜81。犧牲膜81可以由其中非晶矽結晶之多晶矽形成。
隨後，經由使用諸如RIE等之蝕刻製程，移除通孔H1內部的定位於通孔H1之上部部分處的犧牲膜81之一部分。執行犧牲膜81之回蝕，使得犧牲膜81之上表面81a定位於犧牲層71之上表面與下表面之間。
接著，藉由在通孔H1之部分中執行濕式蝕刻移除絕緣層22b之一部分，在其中移除犧牲膜81之部分，如圖5中所示。藉此，暴露犧牲層71之一部分；且通孔H1之上部部分之寬度在X方向及Y方向上變寬。
接著，如圖6所示，經由使用諸如RIE等之蝕刻製程，移除暴露之犧牲層71之一部分。藉此，通孔H1之上部部分在X方向、Y方向及Z方向上變寬；且暴露絕緣層22a之一部分及包括上表面81a的犧牲膜81之一部分。
接著，如圖7中所示，藉由用非晶矽(或多晶矽)填充通孔H1之內部，重新形成犧牲膜81；且隨後，藉由諸如RIE等蝕刻，移除絕緣層22b上之犧牲膜81。藉此，犧牲膜81之上表面81a與絕緣層22b之上表面定位於實質上相同之平面中。
接著，如圖8中所示，藉由使用例如CVD沿著Z方向交替地堆疊犧牲層61及絕緣層12，在絕緣層22b及犧牲膜81上形成堆疊體15d。
接著，如圖9所示，經由使用遮罩之光微影過程及使用諸如RIE等之蝕刻製程，在堆疊體15d中形成通孔H2。通孔H2延伸穿過堆疊體15d，並且到達犧牲膜81。在蝕刻製程中，堆疊體15d之絕緣層12及犧牲層61具有相對於犧牲膜81之選擇性；且犧牲膜81用作蝕刻止擋件；但可藉由通孔H2之過蝕刻移除犧牲膜81之一部分。
接著，如圖10所示，藉由在通孔H2中執行濕式蝕刻，選擇性地移除犧牲膜81。舉例而言，膽鹼水溶液(TMY)用作濕式蝕刻之蝕刻劑。藉此，形成穿過堆疊體15c、絕緣層22a、犧牲層71、絕緣層22b及堆疊體15d之記憶體孔洞MH。
接著，如圖11中所示，藉由使用例如CVD沈積氧化矽，在記憶體孔洞MH之內表面上形成阻擋絕緣膜43；且藉由沈積氮化矽，在阻擋絕緣膜43上形成電荷儲存膜42。隨後，藉由沈積氧化矽，在電荷儲存膜42上形成隧穿絕緣膜41。藉此，形成包括隧穿絕緣膜41、電荷儲存膜42及阻擋絕緣膜43之記憶體膜55。
接著，如圖12中所示，例如藉由諸如RIE及類似者之選擇性蝕刻，在記憶體孔洞MH之底部表面移除隧穿絕緣膜41、電荷儲存膜42及阻擋絕緣膜43，使得暴露基板10之上表面10a。
此處，在其中例如使通孔H2 (在圖9之製程中形成)在X-Y平面中之位置相對於通孔H1 (在圖3之製程中形成)在X-Y平面中之位置偏移的情況下，經由在記憶體孔洞MH之底部表面針對記憶體膜55之蝕刻製程，容易移除記憶體膜55的由絕緣層22a環繞之部分。藉此，在記憶體孔洞MH之內壁表面上形成不足夠厚度部分f1。不足夠厚度部分f1定位於絕緣層22a內部，且對應於其中記憶體膜55之厚度小於足夠厚度部分s1之厚度之部分。
接著，如圖13中所示，藉由沈積矽形成通道52；且藉由沈積氧化矽形成核心絕緣膜51。藉此，在記憶體孔洞MH內部形成包括第一柱狀部分CL1、第二柱狀部分CL2及連結部分C1之柱狀部分CL。第一柱狀部分CL1、第二柱狀部分CL2及連結部分C1各自包括核心絕緣膜51、通道52、隧穿絕緣膜41、電荷儲存膜42及阻擋絕緣膜43。此外，連結部分C1包括支撐部分P1及凸起部分P2。此外，通道52接觸基板10。
隨後，形成多個狹縫(未說明)以便在Z方向上延伸穿過堆疊體15c、絕緣層22a、犧牲層71、絕緣層22b及堆疊體15d。
接著，如圖1中所示，藉由經由該狹縫之蝕刻，移除犧牲層61及71。舉例而言，在其中犧牲層61及71由氮化矽形成之情況下，藉由經由使用磷酸作為蝕刻劑之濕式蝕刻，經由狹縫移除犧牲層61及71，形成間隙。隨後，藉由經由狹縫沈積諸如鎢或類似物之金屬，填充間隙之內部，且在間隙中形成電極層11及21。藉此，堆疊體15c及15d之犧牲層61置換成電極層11；且形成分別包括電極層11及絕緣層12之第一堆疊體15a及第二堆疊體15b。第一堆疊體15a對應於下部堆疊體；且第二堆疊體15b對應於上部堆疊體。
隨後，在柱狀部分CL上形成接觸件及位元線，使得位元線經由接觸件連接至通道52。因此，製造根據實施例之半導體記憶體裝置1。
接著，現將描述實施例之優點。
圖14A為示出根據一參考實例的一半導體記憶體裝置之一部分之橫截面圖。
圖14B為示出根據第一實施例的半導體記憶體裝置之一部分之橫截面圖。
在圖14A及圖14B中，示出各自對應於圖1中示出之橫截面之一部分的橫截面。
在具有三維結構之一半導體記憶體裝置中，當堆疊體之堆疊數目增加時，用多個步驟形成堆疊體及記憶體孔洞。舉例而言，如圖14A中所示，上部堆疊體15f設置於下部堆疊體15e上；且柱狀部分CL在Z方向上在穿過堆疊體15e及堆疊體15f形成之記憶體孔洞MH內部延伸。柱狀部分CL包括核心絕緣膜51、通道52及記憶體膜55。核心絕緣膜51、通道52及記憶體膜55經由柱狀部分CL之連結部分C2形成於堆疊體15e及堆疊體15f內部。連結部分C2定位於為堆疊體15e之最上部層的絕緣層12內部。
當形成記憶體孔洞MH時，例如，存在其中歸因於堆疊體15f內部之通孔相對於堆疊體15e中之通孔在X-Y平面中的位置偏移而在記憶體孔洞MH之內壁表面上形成不足夠厚度部分f2之情況。不足夠厚度部分f2定位於堆疊體15e及/或連結部分C2內部，對應於其中記憶體膜55之厚度與其他部分相比不足夠之部分。歸因於不足夠厚度部分f2，容易在記憶體單元之操作中發生在堆疊體15e之電極層11及柱狀部分CL之通道52之間的電流洩漏。
此處，可考慮藉由使連結部分C2之凸起部分P2與為堆疊體15e之多個電極層11之最上部層的電極層11a之間在Z方向上之距離d1加寬，抑止在不足夠厚度部分f2處產生之電流洩漏。然而，當距離d1加寬時，電極層11a與為堆疊體15f之多個電極層11之最下部層的電極層11b之間在Z方向上之距離加寬。相反地，需要確保對應於凸起部分P2在Z方向上之厚度的距離d2足以執行使用蝕刻或類似者之凸起部分P2之形成過程。
因此，藉由加寬距離d1，加寬對應於距離d1與距離d2之總和的連結部分C2之總厚度。藉此，電極層11a與電極層11b之間的距離延長；且單元電流量傾向於在記憶體單元之操作中減小。因此，容易在記憶體單元中發生操作特性之降級。
在根據實施例之半導體記憶體裝置1中，連結部分C1設置於柱狀部分CL中，使得凸起部分P2具有在X方向(及Y方向)上之寬厚度。此外，電極層21在Z方向上定位於凸起部分P2之上表面與下表面之間。提供連結部分C1及電極層21使得有可能在抑止發生洩漏電流之同時抑止在記憶體單元之操作中單元電流量之減小。
舉例而言，如圖14B中所示，當確保連結部分C1之凸起部分P2與第一堆疊體15a之多個電極層11之最上部層的電極層11a之間在Z方向上之大距離d1時，由於在遠離第一堆疊體15a之最上部層之電極層11a的位置處提供不足夠厚度部分f1而抑止洩漏電流。
此外，藉由加寬距離d1，即使在其中連結部分C1之厚度(距離d1與距離d2之總和)加寬之情況下，因為電極層21定位於第一堆疊體15a與第二堆疊體15b之間而抑止在記憶體單元之操作中單元電流量之減小。因此，抑止記憶體單元之操作特性的降級。因為可在不改變對應於凸起部分P2在Z方向上之厚度的距離d2之情況下確保恆定距離，因此容易地在凸起部分P2之形成過程中形成凸起部分P2。
根據實施例，提供改良記憶體單元之操作特性的半導體記憶體裝置及製造該半導體記憶體裝置之方法。
現將描述該實施例之一修改。
圖15為示出根據第一實施例之修改的半導體記憶體裝置1A之橫截面圖。
在該修改中，在基板10與第一堆疊體15a之間提供基礎層90。除此之外，組態與該實施例相同；且因而省略詳細描述。
如圖15中所示出，基礎層90設置於半導體記憶體裝置1A中。基礎層90在基礎層90之上表面側中包括用作記憶體單元陣列之源極並且連接至通道52的一互連層；且在互連層下方，基礎層90包括未說明之電路元件、互連件等作為一單元下方電路。意即，在該修改中，第一堆疊體15a之基礎不限於基板10；且基礎層90中形成有電路元件、互連件等，或基板10可形成為基礎。 第二實施例
圖16為示出一半導體記憶體裝置2之橫截面圖。
根據該實施例的半導體記憶體裝置2之連結部分C1之組態不同於第一實施例之半導體記憶體裝置1之組態。除此之外，該組態與第一實施例相同；且因而省略詳細描述。
如圖16中所示出，柱狀部分CL經組態成記憶體孔洞MH內部由第一柱狀部分CL1、第二柱狀部分CL2及連結部分C1形成之一個主體。
舉例而言，類似於第一實施例，第二柱狀部分CL2在X方向(Y方向)上之厚度與第一柱狀部分CL1在X方向(Y方向)上之厚度實質上相同。另一態樣，當自Z方向檢視時，第二柱狀部分CL2與第一柱狀部分CL1大量重疊。第一柱狀部分CL1及第二柱狀部分CL2在Z方向上延伸，其間插置包括支撐部分P1及凸起部分P2之連結部分C1。在其中第二柱狀部分CL2在Z方向上與第一柱狀部分CL1實質上重疊之情況下，在支撐部分P1中不形成不足夠厚度部分f1。因此，柱狀部分CL可由具有諸如圖16中示出之位置關係及組態之第一柱狀部分CL1、第二柱狀部分CL2及連結部分C1形成。
第二實施例之優點與第一實施例之效應相同。
雖然已描述某些實施例，但此等實施例僅作為實例而提出，且其並不意欲限制本發明之範疇。實際上，本文中所描述之新穎實施例可以多種其他形式體現；此外，可在不脫離本發明之精神的情況下對本文中所描述之實施例之形式進行各種省略、取代及改變。所附申請專利範圍及其等效內容意欲涵蓋諸如將屬於本發明之範疇及精神的形式或修改。
本申請案係基於並主張2017年10月20日申請之日本專利申請案第2017-203535號之優先權權益；該專利申請案之全部內容以引用之方式併入本文中。
1‧‧‧半導體記憶體裝置2‧‧‧半導體記憶體裝置10‧‧‧基板10a‧‧‧上表面11‧‧‧電極層11a‧‧‧電極層11b‧‧‧電極層12‧‧‧絕緣層15‧‧‧堆疊體15a‧‧‧第一堆疊體15b‧‧‧第二堆疊體15c‧‧‧堆疊體15d‧‧‧堆疊體15e‧‧‧下部堆疊體15f‧‧‧上部堆疊體21‧‧‧電極層22a‧‧‧絕緣層22b‧‧‧絕緣層41‧‧‧隧穿絕緣膜42‧‧‧電荷儲存膜43‧‧‧阻擋絕緣膜51‧‧‧核心絕緣膜52‧‧‧通道55‧‧‧記憶體膜61‧‧‧犧牲層71‧‧‧犧牲層81‧‧‧犧牲膜81a‧‧‧犧牲膜之上表面90‧‧‧基礎層C1‧‧‧連結部分CL‧‧‧柱狀部分CL1‧‧‧第一柱狀部分CL2‧‧‧第二柱狀部分f1‧‧‧不足夠厚度部分H1‧‧‧通孔H2‧‧‧通孔MH‧‧‧記憶體孔洞P1‧‧‧支撐部分P2‧‧‧凸起部分s1‧‧‧足夠厚度部分W1‧‧‧厚度W2‧‧‧厚度
圖1為示出根據第一實施例的一半導體記憶體裝置之橫截面圖； 圖2至13為示出根據第一實施例的半導體記憶體裝置之製造方法之橫截面圖； 圖14A為示出根據一參考實例的一半導體記憶體裝置之一部分之橫截面圖； 圖14B為示出根據第一實施例的半導體記憶體裝置之一部分之橫截面圖； 圖15為示出根據第一實施例之一變化形式的一半導體記憶體裝置之橫截面圖；且 圖16為示出根據第二實施例的一半導體記憶體裝置之橫截面圖。
1‧‧‧半導體記憶體裝置
10‧‧‧基板
10a‧‧‧上表面
11‧‧‧電極層
11a‧‧‧電極層
11b‧‧‧電極層
12‧‧‧絕緣層
15‧‧‧堆疊體
15a‧‧‧第一堆疊體
15b‧‧‧第二堆疊體
21‧‧‧電極層
22a‧‧‧絕緣層
22b‧‧‧絕緣層
41‧‧‧隧穿絕緣膜
42‧‧‧電荷儲存膜
43‧‧‧阻擋絕緣膜
51‧‧‧核心絕緣膜
52‧‧‧通道
55‧‧‧記憶體膜
C1‧‧‧連結部分
CL‧‧‧柱狀部分
CL1‧‧‧第一柱狀部分
CL2‧‧‧第二柱狀部分
f1‧‧‧不足夠厚度部分
MH‧‧‧記憶體孔洞
P1‧‧‧支撐部分
P2‧‧‧凸起部分
s1‧‧‧足夠厚度部分
W1‧‧‧厚度
W2‧‧‧厚度
Claims (19)
- 一種半導體記憶體裝置，其包含：一基板；一堆疊體，其設置於該基板上方，該堆疊體包括彼此分隔開之經堆疊複數個電極層，該複數個電極層在一第一方向上堆疊；一柱狀部分，其設置於該堆疊體內部，該柱狀部分包括一半導體部分及一記憶體膜，該半導體部分在該第一方向上延伸，該記憶體膜設置於該堆疊體與該半導體部分之間；一第一中間絕緣層，其面向該第三電極層之該下表面，該第一中間絕緣層設置於該第一堆疊體與該第三電極層之間；及一第二中間絕緣層，其面向該第三電極層之該上表面，該第二中間絕緣層設置於該第二堆疊體與該第三電極層之間；該複數個電極層包括複數個第一電極層、複數個第二電極層以及設置於該複數個第一電極層及該複數個第二電極層之間的一第三電極層，該堆疊體包括一第一堆疊體及一第二堆疊體，該第一堆疊體包括該複數個第一電極層且定位於該基板側上，該第二堆疊體包括該複數個第二電極層，該第三電極層定位於該第一堆疊體與該第二堆疊體之間，該柱狀部分包括一第一柱狀部分、一第二柱狀部分及一連結部分，該第一柱狀部分設置於該第一堆疊體內部，該第二柱狀部分設置於該第二堆疊體內部，該連結部分設置於該第一柱狀部分與該第二柱狀部分之間，該連結部分包括一第一部分，該第一部分在與該第一方向交叉之一第二方向上具有一第一厚度，該第一厚度比該連結部分中之其他部分在該 第二方向上的一厚度寬，該第一部分包括在該第一方向上定位於該第三電極層之一上表面與一下表面之間的一部分；該堆疊體進一步包括一第一層間絕緣層及一第二層間絕緣層，該第一層間絕緣層定位於該第一堆疊體內部之該複數個第一電極層之間，該第二層間絕緣層定位於該第二堆疊體內部之該複數個第二電極層之間，該第一中間絕緣層及該第二中間絕緣層各自在該第一方向上之一厚度大於該第一層間絕緣層在該第一方向上之一厚度，該第一中間絕緣層及該第二中間絕緣層各自在該第一方向上之該厚度大於該第二層間絕緣層在該第一方向上之一厚度，該連結部分進一步包括設置於該第一柱狀部分與該第一部分之間的一第二部分。
- 如請求項1之半導體記憶體裝置，其中該第三電極層為一虛擬電極層。
- 如請求項1之半導體記憶體裝置，其中該連結部分之該第一部分之該第一厚度大於該第一柱狀部分在該第二方向上之一厚度及該第二柱狀部分在該第二方向上之一厚度。
- 如請求項1之半導體記憶體裝置，其中該記憶體膜包括一薄膜部分，且在該連結部分之該第一部分與該第二部分之間的一邊界處，該薄膜部分在該第二方向上之一厚度小於該記憶體膜之其他部分在該第二方向上之一厚度。
- 如請求項4之半導體記憶體裝置，其中該薄膜部分在該第二方向上之一厚度在自該邊界朝向該複數個第一電極層之一方向上變厚。
- 如請求項1之半導體記憶體裝置，其中該連結部分之該第二部分在該第二方向上之一厚度比該連結部分之該第一部分之該第一厚度薄，且該第二部分在該第二方向上之該厚度與該第一柱狀部分在該第二方向上之一厚度實質上相同。
- 如請求項1之半導體記憶體裝置，其中提供該半導體部分以使得該第一部分處的一外周邊在該第二方向上之一寬度比該第一柱狀部分處的該外周邊在該第二方向上之一寬度寬，且該第一部分處的該外周邊在該第二方向上之該寬度比該第二柱狀部分處的該外周邊在該第二方向上之一寬度寬。
- 如請求項1之半導體記憶體裝置，其中該柱狀部分進一步包括在該第一方向上延伸之一絕緣主體，該絕緣主體定位於該半導體部分之一內側上。
- 如請求項8之半導體記憶體裝置，其中提供該絕緣主體以使得該第一部分處的一外周邊在該第二方向上之一寬度比該第一柱狀部分處的該外周邊在該第二方向上之一寬度寬，且該 第一部分處的該外周邊在該第二方向上之該寬度比該第二柱狀部分處的該外周邊在該第二方向上之一寬度寬。
- 一種半導體記憶體裝置，其包含：一基板；一堆疊體，其設置於該基板上方，該堆疊體包括一第一堆疊體、一第一中間絕緣層、一中間電極層、一第二中間絕緣層及一第二堆疊體，該第一堆疊體包括在一第一方向上堆疊之複數個第一電極層，該複數個第一電極層彼此分隔開，該第一中間絕緣層設置於該第一堆疊體上，該中間電極層設置於該第一中間絕緣層上，該第二中間絕緣層設置於該中間電極層上，該第二堆疊體設置於該第二中間絕緣層上，該第二堆疊體包括在該第一方向上堆疊之複數個第二電極層，該複數個第二電極層彼此分隔開；及一柱狀部分，其設置於該堆疊體內部，該柱狀部分包括一半導體部分及一記憶體膜，該半導體部分在該第一方向上延伸，該記憶體膜設置於該堆疊體與該半導體部分之間，該柱狀部分包括一第一部分、一第二部分及一凸起部分，該第一部分至少定位於該第一堆疊體內部，該第二部分至少定位於該第二堆疊體內部，該第一部分在與該第一方向交叉之一第二方向上具有一第一厚度，該第一厚度實質上等於該第二部分在一第二方向上之一第二厚度，該凸起部分設置於該第一部分與該第二部分之間，該凸起部分在該第二方向上之一厚度比該第一厚度及該第二厚度厚，在該第一方向上提供至少自該中間電極層之一下表面至該第二中間絕緣層之一上表面的該凸起部分。
- 如請求項10之半導體記憶體裝置，其中該中間電極層為一虛擬電極層。
- 如請求項10之半導體記憶體裝置，其中該複數個第一電極層當中之一最上部第一電極層為一虛擬電極層，且該複數個第二電極層當中之一最下部第二電極層為一虛擬電極層。
- 如請求項10之半導體記憶體裝置，其中該第一堆疊體進一步包括定位於該複數個第一電極層之間的一第一層間絕緣層，該第二堆疊體進一步包括定位於該複數個第二電極層之間的一第二層間絕緣層，該第一中間絕緣層及該第二中間絕緣層在該第一方向上之厚度比該第一層間絕緣層在該第一方向上之一厚度厚，且該第一中間絕緣層及該第二中間絕緣層在該第一方向上之厚度比該第二層間絕緣層在該第一方向上之一厚度厚。
- 如請求項10之半導體記憶體裝置，其中該記憶體膜包括設置於其中該柱狀部分之該第一部分連結至該柱狀部分之該凸起部分的一位置處之一部分，該記憶體膜之該部分在該第二方向上之一厚度比該記憶體膜之其他部分在該第二方向上之一厚度薄。
- 如請求項10之半導體記憶體裝置，其中該記憶體膜包括該第一中間絕緣層內部之一部分，該記憶體膜之該部分在該第二方向上之一厚度在自該中間電極層朝向該複數個第一電極層之一最上部第一電極層之一方向上變厚。
- 如請求項10之半導體記憶體裝置，其中該記憶體膜包括設置於該堆疊體與該半導體部分之間的一第一膜、設置於該第一膜與該半導體部分之間的一電荷儲存膜以及設置於該電荷儲存膜與該半導體部分之間的一第二膜。
- 如請求項10之半導體記憶體裝置，其中該柱狀部分之該第二部分設置於使得當在該第一方向上檢視時該第二部分之一中心自該柱狀部分之該第一部分之一中心偏移的一位置處。
- 一種用於製造一半導體記憶體裝置之方法，其包含：藉由交替地堆疊一第一絕緣層與一第一層，在一基礎上形成一第一堆疊體；在該第一堆疊體上形成一第二絕緣層；在該第二絕緣層上形成一第二層；在該第二層上形成一第三絕緣層；在該第一堆疊體、該第二絕緣層、該第二層及該第三絕緣層中形成在一第一方向上延伸之一第一通孔； 在該第一通孔內部形成一第一膜；自該第一通孔之一上部部分移除該第一膜之一部分；移除該第三絕緣層之一部分以暴露該第二層之一部分，自該第一通孔之一部分朝向彼此交叉且正交於該第一方向之一第二方向及一第三方向移除該第三絕緣層之該部分，在該第一通孔中移除該第一膜之該部分；移除該第二層之一暴露部分以暴露該第二絕緣層之一部分；在該第一通孔之一上部部分內部形成一第二膜，該上部部分包括其中在該第二層之該暴露部分之該移除之後移除該第三絕緣層的該部分；藉由交替地堆疊一第三層與一第四絕緣層，在該第三絕緣層及該第二膜上形成一第二堆疊體；在該第二堆疊體中形成在該第一方向上延伸之一第二通孔，該第二通孔到達該第二膜；移除穿過該第二通孔之該第一通孔內部的該第一膜及該第二膜；在該第一通孔之一內壁表面上及在該第二通孔之一內壁表面上形成一記憶體膜；在該第一通孔及該第二通孔內部之該記憶體膜上形成一半導體部分；在該第一堆疊體、該第二絕緣層、該第二層、該第三絕緣層及該第二堆疊體中形成在該第一方向上延伸之一狹縫；經由該狹縫移除該第一堆疊體之該第一層、該第二層及該第二堆疊體之該第三層；及在藉由該第一層、該第二層及該第三層之該移除形成的間隙內部形成電極層。
- 如請求項18之用於製造半導體記憶體裝置之方法，其進一步包含移除定位於該第一通孔之一底部表面上的該記憶體膜以暴露該基礎之一部分。
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