JP2021182596A - 半導体記憶装置及びその製造方法 - Google Patents

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Abstract

【課題】好適な特性を有し好適に製造可能な半導体記憶装置及びその製造方法を提供する。【解決手段】実施形態に係る半導体記憶装置は、第１方向に並ぶ複数の導電層と、第１方向に延伸する第１絶縁層と、複数の導電層及び第１絶縁層の間に設けられた第１半導体層と、複数の導電層及び第１半導体層の間に設けられたゲート絶縁膜と、を備える。複数の導電層は、第１方向において隣り合う第１導電層及び第２導電層を含む。第１半導体層の、第１導電層と対向する領域を第１領域とし、第２導電層と対向する領域を第２領域とし、第１領域と第２領域との間の領域を第３領域とし、第１領域の厚みをｔ１とし、第２領域の厚みをｔ２とすると、第３領域は、厚みがｔ１及びｔ２よりも大きくなる領域を含み、第３領域の厚みの最小値は、ｔ１−２ｎｍよりも大きく、ｔ２−２ｎｍよりも大きい。【選択図】図４

Description

本実施形態は、半導体記憶装置及びその製造方法に関する。
基板と、基板の表面と交差する第１方向に並ぶ複数の導電層と、第１方向に延伸する半導体層と、複数の導電層及び第１半導体層の間に設けられたゲート絶縁膜と、を備える半導体記憶装置が知られている。
米国特許出願公開第２０１０／００１９３１０号明細書
好適な特性を有し好適に製造可能な半導体記憶装置及びその製造方法を提供する。
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に並ぶ複数の導電層と、第１方向に延伸する第１絶縁層と、複数の導電層及び第１絶縁層の間に設けられた第１半導体層と、複数の導電層及び第１半導体層の間に設けられたゲート絶縁膜と、を備える。第１方向、並びに、第１方向と交差する第２方向に延伸し、複数の導電層、第１絶縁層、第１半導体層及びゲート絶縁膜の一部を含む断面において、複数の導電層は、第１方向において隣り合う第１導電層及び第２導電層を含む。また、第１絶縁層は、第２方向において第１の幅を有する第１絶縁部と、第２方向において第１の幅よりも小さい第２の幅を有し第１方向における位置が第１絶縁部と異なる第２絶縁部と、を備える。また、第１半導体層の、第１絶縁部と第１導電層との間に設けられ第１導電層と対向する領域を第１領域とし、第２絶縁部と第２導電層との間に設けられ第２導電層と対向する領域を第２領域とし、第１領域と第２領域との間の領域を第３領域とし、第１領域の第１絶縁層側の面からゲート絶縁膜までの最短距離をｔ１とし、第２領域の第１絶縁層側の面からゲート絶縁膜までの最短距離をｔ２とすると、第３領域の第１絶縁層側の面は、ゲート絶縁膜までの最短距離がｔ１及びｔ２よりも大きくなる領域を含み、第３領域の第１絶縁層側の面のゲート絶縁膜までの最短距離は、ｔ１−２ｎｍよりも大きく、ｔ２−２ｎｍよりも大きい。
一の実施形態に係る製造方法では、基板に、複数の第１の層及び複数の第２の層を交互に形成し、複数の第１の層及び複数の第２の層を貫通する第１貫通孔を形成し、複数の第１の層及び複数の第２の層に、複数の第３の層及び複数の第４の層を交互に形成し、複数の第３の層及び複数の第４の層を貫通して第１貫通孔と連通する第２貫通孔を形成し、第１貫通孔及び第２貫通孔の内周面にゲート絶縁膜及び第１半導体層を形成し、第１半導体層に酸化処理を行って第１酸化膜を形成する。
第１の構成例に係るメモリダイＭＤの模式的な平面図である。 図１に示す構造をＡ−Ａ´線で切断し、矢印の方向に見た模式的な断面図である。 図２のＡで示した部分の模式的な拡大図である。 図２のＢで示した部分の模式的な拡大図である。 図２のＣで示した部分の模式的な拡大図である。 第１の構成例に係るメモリダイＭＤの製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 同製造方法を示す模式的な断面図である。 第２の構成例に係るメモリダイの模式的な断面図である。 第２の構成例に係るメモリダイの模式的な断面図である。 第３の構成例に係るメモリダイの模式的な断面図である。 第３の構成例に係るメモリダイの模式的な断面図である。 第３の構成例に係るメモリダイＭＤの製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 第４の構成例に係るメモリダイの模式的な断面図である。 図３８のＢで示した部分の模式的な拡大図である。 第５の構成例に係るメモリダイの模式的な断面図である。 第６の構成例に係るメモリダイの模式的な断面図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントロールダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
また、本明細書において、円筒状又は円環状の部材又は貫通孔等について「径方向」と言った場合には、これら円筒又は円環の中心軸と垂直な平面において、この中心軸に近付く方向又はこの中心軸から離れる方向を意味することとする。また、「径方向の厚み」等と言った場合には、この様な平面において、中心軸から内周面までの距離と、中心軸から外周面までの距離との差分を意味する事とする。
［第１の構成例］
［メモリダイＭＤの構造］
図１は、第１の構成例に係るメモリダイＭＤの模式的な平面図である。図１に示す様に、メモリダイＭＤは、半導体基板１００を備える。図示の例において、半導体基板１００にはＸ方向に並ぶ２つのメモリセルアレイ領域ＲＭＣＡが設けられる。メモリセルアレイ領域ＲＭＣＡには、Ｙ方向に並ぶ複数のメモリブロック構造ＢＬＫが設けられる。これら複数のメモリブロック構造ＢＬＫは、それぞれ、複数のメモリセルを備える。また、半導体基板１００のＹ方向の端部には、Ｘ方向に延伸する周辺回路領域ＲＰＣが設けられている。周辺回路領域ＲＰＣには、例えば、メモリセルに電圧を供給する制御回路が設けられている。
図２は、図１に示す構造をＡ−Ａ´線で切断し、矢印の方向に見た模式的な断面図である。図２に示す様に、半導体基板１００の上方には、メモリセルアレイ層ＬＭＣＡ１が設けられている。また、メモリセルアレイ層ＬＭＣＡ１の上方には、メモリセルアレイ層ＬＭＣＡ２が設けられている。メモリセルアレイ層ＬＭＣＡ１及びメモリセルアレイ層ＬＭＣＡ２には、Ｙ方向に並ぶ複数のメモリブロック構造ＢＬＫが設けられている。また、Ｙ方向において隣り合う２つのメモリブロック構造ＢＬＫの間には、コンタクト構造ＳＴが設けられている。
半導体基板１００は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型のシリコン（Ｓｉ）からなる半導体基板である。半導体基板１００の表面には、例えば、Ｐ型の不純物を含むＰ型ウェル領域１００Ｐが設けられている。
メモリブロック構造ＢＬＫは、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体層１２０と、複数の導電層１１０及び複数の半導体層１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。
導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、ワード線及びメモリセルのゲート電極等として機能する。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
導電層１１０の下方には、導電層１１１が設けられている。導電層１１１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１１及び導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
半導体層１２０は、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体層１２０は、複数のメモリセル等のチャネル領域として機能する。半導体層１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体層１２０は、略有底円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。
半導体層１２０は、メモリセルアレイ層ＬＭＣＡ１に含まれる領域１２０Ｌと、メモリセルアレイ層ＬＭＣＡ２に含まれる領域１２０Ｕと、を備える。また、半導体層１２０は、領域１２０Ｌの上端及び領域１２０Ｕの下端の間に設けられた領域１２０Ｊと、領域１２０Ｕの上方に設けられた不純物領域１２１と、を備える。また、領域１２０Ｌの下方には、半導体層１２２が設けられている。
領域１２０Ｌは、Ｚ方向に延伸する略円筒状の領域である。領域１２０Ｌの外周面は、それぞれメモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０によって囲われており、これら複数の導電層１１０と対向している。尚、領域１２０Ｌの下端部（例えば、メモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０よりも下方に位置する部分）の径方向の幅Ｗ１２０ＬＬは、領域１２０Ｌの上端部（例えば、メモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０よりも上方に位置する部分）の径方向の幅Ｗ１２０ＬＵよりも小さい。
領域１２０Ｕは、Ｚ方向に延伸する略円筒状の領域である。領域１２０Ｕの外周面は、それぞれメモリセルアレイ層ＬＭＣＡ２に含まれる複数の導電層１１０によって囲われており、これら複数の導電層１１０と対向している。尚、領域１２０Ｕの下端部（例えば、メモリセルアレイ層ＬＭＣＡ２に含まれる複数の導電層１１０よりも下方に位置する部分）の径方向の幅Ｗ１２０ＵＬは、領域１２０Ｕの上端部（例えば、メモリセルアレイ層ＬＭＣＡ２に含まれる複数の導電層１１０よりも上方に位置する部分）の径方向の幅Ｗ１２０ＵＵ及び上記幅Ｗ１２０ＬＵよりも小さい。
領域１２０Ｊは、メモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０よりも上方に設けられ、メモリセルアレイ層ＬＭＣＡ２に含まれる複数の導電層１１０よりも下方に設けられている。尚、領域１２０Ｊの径方向の幅Ｗ１２０Ｊは、上記幅Ｗ１２０ＬＵ，Ｗ１２０ＵＵよりも大きい。
不純物領域１２１は、例えば、リン（Ｐ）等のＮ型の不純物を含む。不純物領域１２１は、図示しないコンタクトを介してビット線に接続される。
半導体層１２２は、半導体基板１００のＰ型ウェル領域１００Ｐに接続されている。半導体層１２２は、例えば、単結晶シリコン（Ｓｉ）等からなる。半導体層１２２の外周面は、導電層１１１によって囲われており、導電層１１１と対向している。半導体層１２２と導電層１１１との間には、酸化シリコン等の絶縁層１２３が設けられている。
絶縁層１２５は、メモリセルアレイ層ＬＭＣＡ１に含まれる領域１２５Ｌと、メモリセルアレイ層ＬＭＣＡ２に含まれる領域１２５Ｕと、を備える。また、絶縁層１２５は、領域１２５Ｌの上端及び領域１２５Ｕの下端の間に設けられた領域１２５Ｊを備える。
領域１２５Ｌは、Ｚ方向に延伸する略円柱状の領域である。領域１２５Ｌの外周面は、それぞれ半導体層１２０の領域１２０Ｌによって囲われている。尚、領域１２５Ｌの下端部（例えば、メモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０よりも下方に位置する部分）の径方向の幅は、領域１２５Ｌの上端部（例えば、メモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０よりも上方に位置する部分）の径方向の幅よりも小さい。
領域１２５Ｕは、Ｚ方向に延伸する略円柱状の領域である。領域１２５Ｕの外周面は、それぞれ半導体層１２０の領域１２０Ｕによって囲われている。尚、領域１２５Ｕの下端部（例えば、メモリセルアレイ層ＬＭＣＡ２に含まれる複数の導電層１１０よりも下方に位置する部分）の径方向の幅は、領域１２５Ｌの上端部の径方向の幅、及び、領域１２５Ｕの上端部（例えば、メモリセルアレイ層ＬＭＣＡ２に含まれる複数の導電層１１０よりも上方に位置する部分）の径方向の幅よりも小さい。
領域１２５Ｊは、メモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０よりも上方に設けられ、メモリセルアレイ層ＬＭＣＡ２に含まれる複数の導電層１１０よりも下方に設けられている。尚、領域１２５Ｊの径方向の幅Ｗ１２０Ｊは、上記領域１２５Ｌ，１２５Ｕの上端部の幅よりも大きい。
ゲート絶縁膜１３０は、半導体層１２０の外周面を覆う略円筒状の形状を有する。ゲート絶縁膜１３０は、例えば図３に示す様に、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２及びブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等の電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体層１２０の外周面に沿ってＺ方向に延伸する。尚、図３には、ゲート絶縁膜１３０が窒化シリコン等の絶縁性の電荷蓄積膜１３２を備える例を示した。しかしながら、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
コンタクト構造ＳＴは、例えば図２に示す様に、Ｚ方向及びＸ方向に延伸する導電層１４０と、導電層１４０の側面に設けられた絶縁層１４１と、を備える。導電層１４０は、半導体基板１００のＰ型ウェル領域１００Ｐに設けられたＮ型の不純物領域に接続されている。導電層１４０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。導電層１４０は、例えば、ソース線の一部として機能する。
［半導体層１２０の厚み］
次に、図４及び図５を参照して、半導体層１２０の厚みについて説明する。図４は、図２のＢで示した部分の模式的な拡大図である。図５は、図２のＣで示した部分の模式的な拡大図である。
尚、以下の説明において半導体層１２０等の厚みに言及した場合、この厚みは、種々の方法によって規定することが可能である。例えば、メモリダイＭＤを切断して断面を露出させ、この断面をＳＥＭ（Scanning electron microscopy）やＴＥＭ（Transmission electron microscopy）等によって観察することが考えられる。次に、例えば、観察された断面において、半導体層１２０の一方側の面に点を設定し、この点から、半導体層１２０の他方側の面までの最短距離を半導体層１２０の厚みとしても良い。また、例えば、半導体層１２０の一方側の面に法線を設定し、この法線に沿って半導体層１２０の一方側の面から他方側の面までの距離を測定し、この距離を半導体層１２０の厚みとしても良い。
図４の例では、半導体層１２０の領域１２０Ｌにおける厚みをＴ１２０Ｌ１として示している。また、半導体層１２０の領域１２０Ｕにおける厚みをＴ１２０Ｕとして示している。図示の例において、厚みＴ１２０Ｌ１，Ｔ１２０Ｕは、お互いに一致する。例えば、これらの厚みは、有効数字１桁又は２桁の範囲で一致しても良い。
また、図示の例では、半導体層１２０の領域１２０Ｊが、領域１２０Ｌの上端部から径方向外側に延伸する略直線状の領域１２０Ｊ１と、領域１２０Ｕの下端部から径方向外側に延伸する略直線状の領域１２０Ｊ２と、これらの領域１２０Ｊ１，１２０Ｊ２の間に設けられＺ方向に延伸する略直線状の領域１２０Ｊ３と、を備えている。図には、半導体層１２０のこれらの領域１２０Ｊ１，１２０Ｊ２，１２０Ｊ３における厚みを、それぞれ、Ｔ１２０Ｊ１，Ｔ１２０Ｊ２，Ｔ１２０Ｊ３として示している。図示の例において、これらの厚みＴ１２０Ｊ１，Ｔ１２０Ｊ２，Ｔ１２０Ｊ３は、上述した厚みＴ１２０Ｌ１，Ｔ１２０Ｕと一致する。例えば、これらの厚みは、有効数字１桁又は２桁の範囲で一致しても良い。
また、図示の例では、半導体層１２０の領域１２０Ｊ及び領域１２０Ｌの間に設けられた部分における厚み、並びに、領域１２０Ｊ及び領域１２０Ｕの間に設けられた部分における厚みを、Ｔ１２０Ｊ４として示している。厚みＴ１２０Ｊ４は、上記厚みＴ１２０Ｌ１，Ｔ１２０Ｕ，Ｔ１２０Ｊ１，Ｔ１２０Ｊ２，Ｔ１２０Ｊ３と略一致しても良いし、これらの厚みより小さくても良い。例えば、厚みＴ１２０Ｊ４は、有効数字１桁又は２桁の範囲で、上記厚みＴ１２０Ｌ１，Ｔ１２０Ｕ，Ｔ１２０Ｊ１，Ｔ１２０Ｊ２，Ｔ１２０Ｊ３のいずれかと一致しても良い。また、厚みＴ１２０Ｊ４は、これらの厚みから２ｎｍだけ減算した大きさと一致しても良いし、この大きさより大きくても良い。厚みＴ１２０Ｊ４は、半導体層１２０の厚みの最小値又は極小値であっても良い。
また、図示の例では、半導体層１２０の、上記領域１２０Ｊ１及び上記領域１２０Ｊ３の間に設けられた部分における厚み、並びに、上記領域１２０Ｊ２及び上記領域１２０Ｊ３の間に設けられた部分における厚みを、Ｔ１２０Ｊ５として示している。厚みＴ１２０Ｊ５は、上述した厚みＴ１２０Ｌ１，Ｔ１２０Ｕ，Ｔ１２０Ｊ１，Ｔ１２０Ｊ２，Ｔ１２０Ｊ３，Ｔ１２０Ｊ４のいずれよりも大きい。例えば、厚みＴ１２０Ｊ５は、有効数字１桁又は２桁の範囲で、上記厚みＴ１２０Ｌ１，Ｔ１２０Ｕ，Ｔ１２０Ｊ１，Ｔ１２０Ｊ２，Ｔ１２０Ｊ３，Ｔ１２０Ｊ４より大きくても良い。厚みＴ１２０Ｊ５は、半導体層１２０の厚みの最大値又は極大値であっても良い。尚、図示の例では、半導体層１２０の内側（絶縁層１２５側）の面に点Ｐ１を設定し、半導体層１２０の外側（導電層１１０及び絶縁層１０１側）の面のうち、上記点Ｐ１までの距離が最小となる点を点Ｐ２とし、点Ｐ１と点Ｐ２との距離を厚みＴ１２０Ｊ５とした例を示している。
図５の例では、半導体層１２０の領域１２０Ｌが、複数の導電層１１０及び絶縁層１２５の間に設けられＺ方向に延伸する領域１２０Ｌ１と、この領域１２０Ｌ１の下端部から径方向内側に延伸する領域１２０Ｌ２と、この領域１２０Ｌ２の径方向内側の端部から下方に延伸し半導体層１２２の上面に接続された領域１２０Ｌ３と、を備えている。半導体層１２０の領域１２０Ｌ１における厚みは、領域１２０Ｌの下端近傍においても、上端近傍と同様の厚みＴ１２０Ｌ１であっても良い。
また、図示の例では、半導体層１２０の、上記領域１２０Ｌ２及び上記領域１２０Ｌ３の間に設けられた部分における厚みを、Ｔ１２０Ｌ２として示している。厚みＴ１２０Ｌ２は、上記厚みＴ１２０Ｌ１，Ｔ１２０Ｕ，Ｔ１２０Ｊ１，Ｔ１２０Ｊ２，Ｔ１２０Ｊ３と略一致しても良いし、これらの厚みより小さくても良い。例えば、厚みＴ１２０Ｌ２は、有効数字１桁又は２桁の範囲で、上記厚みＴ１２０Ｌ１と一致しても良い。また、厚みＴ１２０Ｌ２は、厚みＴ１２０Ｌ１から２ｎｍだけ減算した大きさと一致しても良いし、この大きさより大きくても良い。厚みＴ１２０Ｌ２は、半導体層１２０の厚みの最小値又は極小値であっても良い。尚、図示の例では、半導体層１２０の内側（絶縁層１２５側）の面に点Ｐ３を設定し、半導体層１２０の外側（導電層１１０及び絶縁層１０１側）の面のうち、上記点Ｐ３までの距離が最小となる点を点Ｐ４とし、点Ｐ３と点Ｐ４との距離を厚みＴ１２０Ｌ２とした例を示している。
また、図示の例では、半導体層１２０の領域１２０Ｌの、上記領域１２０Ｌ３内の所定位置における厚みを、Ｔ１２０Ｌ３として示している。厚みＴ１２０Ｌ３は、上述した厚みＴ１２０Ｌ１，Ｔ１２０Ｌ２のいずれよりも大きい。例えば、厚みＴ１２０Ｌ３は、有効数字１桁又は２桁の範囲で、上記厚みＴ１２０Ｌ１，Ｔ１２０Ｌ２より大きくても良い。厚みＴ１２０Ｌ３は、半導体層１２０の厚みの最大値又は極大値であっても良い。尚、図示の例では、半導体層１２０の内側（絶縁層１２５側）の面に点Ｐ５を設定し、半導体層１２０の外側（導電層１１０及び絶縁層１０１側）の面のうち、上記点Ｐ５までの距離が最小となる点を点Ｐ６とし、点Ｐ５と点Ｐ６との距離を厚みＴ１２０Ｌ３とした例を示している。
［製造方法］
次に、図６〜図２９を参照して、メモリダイＭＤの製造方法について説明する。図６〜図１７及び図２４〜図２９は、同製造方法について説明するための模式的な断面図であり、図２に対応する断面を示している。図１８、図２０及び図２２は、同製造方法について説明するための模式的な断面図であり、図４に対応する断面を示している。図１９、図２１及び図２３は、同製造方法について説明するための模式的な断面図であり、図５に対応する断面を示している。
メモリダイＭＤの製造に際しては、まず、半導体基板１００の周辺回路領域ＲＰＣ（図１）に、周辺回路を構成する複数のトランジスタを形成する。
次に、例えば図６に示す様に、半導体基板１００上に、複数の犠牲層１１０Ａ及び絶縁層１０１を形成する。犠牲層１１０Ａは、例えば、窒化シリコン（ＳｉＮ）等からなる。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等の方法によって行う。尚、複数の犠牲層１１０Ａ及び絶縁層１０１は、図１を参照して説明したメモリセルアレイ領域ＲＭＣＡのメモリセルアレイ層ＬＭＣＡ１に形成される。
次に、例えば図７に示す様に、図２等を参照して説明した半導体層１２０に対応する位置に、複数のメモリホールＭＨを形成する。メモリホールＭＨは、Ｚ方向に延伸し、絶縁層１０１及び犠牲層１１０Ａを貫通し、半導体基板１００の上面を露出させる貫通孔である。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図８に示す様に、メモリホールＭＨの底面に半導体層１２２を形成する。この工程は、例えば、エピタキシャル成長等の方法によって行う。
次に、例えば図８に示す様に、半導体層１２２の上面に、酸化膜１２２Ａを形成する。この工程は、例えば、選択酸化処理等の方法によって行う。
次に、例えば図８に示す様に、メモリホールＭＨの内部に、犠牲層１２０Ａを形成する。犠牲層１２０Ａは、例えば、アモルファスシリコン等からなる。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図９に示す様に、犠牲層１２０Ａの上端部分を除去し、メモリホールＭＨの内周面の一部を露出させる。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図１０に示す様に、絶縁層１０１の一部を除去して、メモリホールＭＨの上端部分の内径を広げる。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、例えば図１１に示す様に、メモリホールＭＨの内部に、犠牲層１２０Ａを形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図１２に示す様に、図１１に示す構造の上面に、複数の犠牲層１１０Ａ及び絶縁層１０１を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。尚、複数の犠牲層１１０Ａ及び絶縁層１０１は、図１を参照して説明したメモリセルアレイ領域ＲＭＣＡのメモリセルアレイ層ＬＭＣＡ２に形成される。
次に、例えば図１３に示す様に、図２等を参照して説明した半導体層１２０に対応する位置に、複数のメモリホールＭＨを形成する。メモリホールＭＨは、Ｚ方向に延伸し、絶縁層１０１及び犠牲層１１０Ａを貫通し、犠牲層１２０Ａの上面を露出させる貫通孔である。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図１４に示す様に、メモリホールＭＨ内に形成された犠牲層１２０Ａ及び酸化膜１２２Ａを除去する。この工程は、例えば、ウェットエッチング及びＲＩＥ等の方法によって行う。尚、この工程では、酸化膜１２２Ａを除去しなくても良い。
次に、例えば図１５に示す様に、メモリホールＭＨの内部に、ゲート絶縁膜１３０を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図１６に示す様に、ゲート絶縁膜１３０の、絶縁層１０１の上面を覆う部分及び半導体層１２２の上面を覆う部分を除去する。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図１７〜図１９に示す様に、半導体層１２２の上面及びゲート絶縁膜１３０の内周面に、半導体層１２０を形成する。この工程では、例えば、ＣＶＤ等の方法により、半導体層１２２の上面及びゲート絶縁膜１３０の内周面にアモルファスシリコン等の半導体層を形成する。次に、アニール処理等によってこの半導体層の結晶構造を改質し、多結晶シリコン等の半導体層１２０を形成する。
次に、例えば図２０及び図２１に示す様に、半導体層１２０の一部を酸化して、酸化膜１２０Ｂを形成する。この工程は、例えば、酸化処理等によって行われる。
次に、例えば図２２及び図２３に示す様に、酸化膜１２０Ｂを選択的に除去する。この工程は、例えば、ウェットエッチング等によって行われる。この工程は、例えば、酸化膜１２０Ｂのエッチングレートが、半導体層１２０のエッチングレートよりも十分小さくなる様な条件で行われる。
次に、例えば図２４に示す様に、メモリホールＭＨの内部に、絶縁層１２５を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図２５に示す様に、半導体層１２０の上端部に、不純物領域１２１を形成する。この工程は、例えば、ＲＩＥ及びＣＶＤ等の方法によって行う。
次に、例えば図２６に示す様に、溝ＳＴＡを形成する。溝ＳＴＡは、Ｚ方向及びＸ方向に延伸し、絶縁層１０１及び犠牲層１１０ＡをＹ方向に分断し、半導体基板１００の上面を露出させる溝である。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図２７に示す様に、溝ＳＴＡを介して犠牲層１１０Ａを除去する。これにより、Ｚ方向に配設された複数の絶縁層１０１と、この絶縁層１０１を支持するメモリホールＭＨ内の構造（半導体層１２０、ゲート絶縁膜１３０及び絶縁層１２５）を含む中空構造が形成される。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、例えば図２８に示す様に、絶縁層１２３を形成する。この工程は、例えば、酸化処理等の方法によって行う。
次に、例えば図２９に示す様に、導電層１１０を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
その後、溝ＳＴＡにコンタクト構造ＳＴ（図２）を形成し、図示しない配線等を形成することにより、メモリダイＭＤが形成される。
［第２の構成例］
図３０及び図３１は、第２の構成例に係るメモリダイの一部の構成を示す模式的な断面図である。第２の構成例に係るメモリダイは、第１の構成例に係るメモリダイＭＤと異なり、半導体層１２０を備えていない。そのかわりに、第２の構成例に係るメモリダイは、半導体層２２０を備えている。
半導体層２２０は、メモリセルアレイ層ＬＭＣＡ１に含まれる領域２２０Ｌと、メモリセルアレイ層ＬＭＣＡ２に含まれる領域２２０Ｕと、を備える。また、半導体層２２０は、領域２２０Ｌの上端及び領域２２０Ｕの下端の間に設けられた領域２２０Ｊを備える。
図３０の例では、半導体層２２０の領域２２０Ｌにおける厚みをＴ２２０Ｌ１として示している。また、半導体層２２０の領域２２０Ｕにおける厚みをＴ２２０Ｕとして示している。
また、図示の例では、半導体層２２０の領域２２０Ｊが、領域２２０Ｌの上端部から径方向外側に延伸する略直線状の領域２２０Ｊ１と、領域２２０Ｕの下端部から径方向外側に延伸する略直線状の領域２２０Ｊ２と、これらの領域２２０Ｊ１，２２０Ｊ２の間に設けられＺ方向に延伸する略直線状の領域２２０Ｊ３と、を備えている。図には、半導体層２２０のこれらの領域２２０Ｊ１，２２０Ｊ２，２２０Ｊ３における厚みを、それぞれ、Ｔ２２０Ｊ１，Ｔ２２０Ｊ２，Ｔ２２０Ｊ３として示している。
また、図示の例では、半導体層２２０の領域２２０Ｊ及び領域２２０Ｌの間に設けられた部分における厚み、並びに、領域２２０Ｊ及び領域２２０Ｕの間に設けられた部分における厚みを、Ｔ２２０Ｊ４として示している。
また、図示の例では、半導体層２２０の、上記領域２２０Ｊ１及び上記領域２２０Ｊ３の間に設けられた部分における厚み、並びに、上記領域２２０Ｊ２及び上記領域２２０Ｊ３の間に設けられた部分における厚みを、Ｔ２２０Ｊ５として示している。尚、図示の例では、半導体層２２０の内側（絶縁層１２５側）の面に点Ｐ１を設定し、半導体層２２０の外側（導電層１１０及び絶縁層１０１側）の面のうち、上記点Ｐ１までの距離が最小となる点を点Ｐ２とし、点Ｐ１と点Ｐ２との距離を厚みＴ２２０Ｊ５とした例を示している。
図３０に示す様に、第２の構成例における厚みＴ２２０Ｊ５は、上述した厚みＴ２２０Ｌ１，Ｔ２２０Ｕ，Ｔ２２０Ｊ１，Ｔ２２０Ｊ２，Ｔ２２０Ｊ３，Ｔ２２０Ｊ４と同程度である。
図３１の例では、半導体層２２０の領域２２０Ｌが、複数の導電層１１０及び絶縁層１２５の間に設けられＺ方向に延伸する領域２２０Ｌ１と、この領域２２０Ｌ１の下端部から径方向内側に延伸する領域２２０Ｌ２と、この領域２２０Ｌ２の径方向内側の端部から下方に延伸し半導体層１２２の上面に接続された領域２２０Ｌ３と、を備えている。半導体層２２０の領域２２０Ｌ１における厚みは、図３０を参照して説明した様に、Ｔ２２０Ｌ１である。
また、図示の例では、半導体層２２０の、上記領域２２０Ｌ２及び上記領域２２０Ｌ３の間に設けられた部分における厚みを、Ｔ２２０Ｌ２として示している。尚、図示の例では、半導体層２２０の内側（絶縁層１２５側）の面に点Ｐ３を設定し、半導体層２２０の外側（導電層１１０及び絶縁層１０１側）の面のうち、上記点Ｐ３までの距離が最小となる点を点Ｐ４とし、点Ｐ３と点Ｐ４との距離を厚みＴ２２０Ｌ２とした例を示している。
また、図示の例では、半導体層２２０の領域２２０Ｌの、上記領域２２０Ｌ３内の所定位置における厚みを、Ｔ２２０Ｌ３として示している。尚、図示の例では、半導体層２２０の内側（絶縁層１２５側）の面に点Ｐ５を設定し、半導体層２２０の外側（導電層１１０及び絶縁層１０１側）の面のうち、上記点Ｐ５までの距離が最小となる点を点Ｐ６とし、点Ｐ５と点Ｐ６との距離を厚みＴ２２０Ｌ３とした例を示している。
図３１に示す様に、第２の構成例における厚みＴ２２０Ｌ３は、上述した厚みＴ２２０Ｌ１，Ｔ２２０Ｌ２と同程度である。
次に、第２の構成例に係るメモリダイの製造方法について説明する。第２の構成例に係るメモリダイは、基本的には、第１の構成例に係るメモリ第ＭＤと同様に製造可能される。ただし、第２の構成例に係るメモリダイの製造に際しては、図２０〜図２３を参照して説明した工程を行わない。
［第３の構成例］
図３２及び図３３は、第３の構成例に係るメモリダイの一部の構成を示す模式的な断面図である。第３の構成例に係るメモリダイは、第１の構成例に係るメモリダイＭＤと異なり、半導体層１２０を備えていない。そのかわりに、第３の構成例に係るメモリダイは、半導体層３２０を備えている。
半導体層３２０は、メモリセルアレイ層ＬＭＣＡ１に含まれる領域３２０Ｌと、メモリセルアレイ層ＬＭＣＡ２に含まれる領域３２０Ｕと、を備える。また、半導体層３２０は、領域３２０Ｌの上端及び領域３２０Ｕの間に設けられた領域３２０Ｊを備える。
図３２の例では、半導体層３２０の領域３２０Ｌにおける厚みをＴ３２０Ｌ１として示している。また、半導体層３２０の領域３２０Ｕにおける厚みをＴ３２０Ｕとして示している。
また、図示の例では、半導体層３２０の領域３２０Ｊが、領域３２０Ｌの上端部から径方向外側に延伸する領域３２０Ｊ１と、領域３２０Ｕの下端部から径方向外側に延伸する領域３２０Ｊ２と、これらの領域３２０Ｊ１，３２０Ｊ２の間に設けられＺ方向に延伸する略直線状の領域３２０Ｊ３と、を備えている。図には、半導体層３２０のこれらの領域３２０Ｊ１，３２０Ｊ２，３２０Ｊ３における厚みを、それぞれ、Ｔ３２０Ｊ１，Ｔ３２０Ｊ２，Ｔ３２０Ｊ３として示している。
また、図示の例では、半導体層３２０の領域３２０Ｊ及び領域３２０Ｌの間に設けられた部分、並びに、領域３２０Ｊ及び領域３２０Ｕの間に設けられた部分における厚みを、Ｔ３２０Ｊ４として示している。
また、図示の例では、半導体層３２０の、上記領域３２０Ｊ１及び上記領域３２０Ｊ３の間に設けられた部分における厚み、並びに、上記領域３２０Ｊ２及び上記領域３２０Ｊ３の間に設けられた部分における厚みを、Ｔ３２０Ｊ５として示している。尚、図示の例では、半導体層３２０の内側（絶縁層１２５側）の面に点Ｐ１を設定し、半導体層３２０の外側（導電層１１０及び絶縁層１０１側）の面のうち、上記点Ｐ１までの距離が最小となる点を点Ｐ２とし、点Ｐ１と点Ｐ２との距離を厚みＴ３２０Ｊ５とした例を示している。
図３２に示す様に、第３の構成例における厚みＴ３２０Ｊ４は、上述した厚みＴ３２０Ｌ１，Ｔ３２０Ｕ，Ｔ３２０Ｊ１，Ｔ３２０Ｊ２，Ｔ３２０Ｊ３よりも小さい。厚みＴ３２０Ｊ４と厚みＴ３２０Ｌ１，Ｔ３２０Ｕ，Ｔ３２０Ｊ１，Ｔ３２０Ｊ２，Ｔ３２０Ｊ３との差は、２ｎｍよりも大きい。
図３３の例では、半導体層３２０の領域３２０Ｌが、複数の導電層１１０及び絶縁層１２５の間に設けられＺ方向に延伸する領域３２０Ｌ１と、この領域３２０Ｌ１の下端部から径方向内側に延伸する領域３２０Ｌ２と、この領域３２０Ｌ２の径方向内側の端部から下方に延伸し半導体層１２２の上面に接続された領域３２０Ｌ３と、を備えている。半導体層３２０の領域３２０Ｌ１における厚みは、領域３２０Ｌ１の下端部において、上端近傍における厚みＴ３２０Ｌ１より大きい厚みＴ３２０Ｌ１´である。
また、図示の例では、半導体層３２０の、上記領域３２０Ｌ２及び上記領域３２０Ｌ３の間に設けられた部分における厚みを、Ｔ３２０Ｌ２として示している。尚、図示の例では、半導体層３２０の内側（絶縁層１２５側）の面に点Ｐ３を設定し、半導体層３２０の外側（導電層１１０及び絶縁層１０１側）の面のうち、上記点Ｐ３までの距離が最小となる点を点Ｐ４とし、点Ｐ３と点Ｐ４との距離を厚みＴ３２０Ｌ２とした例を示している。
また、図示の例では、半導体層３２０の、上記領域３２０Ｌ３内の所定位置における厚みを、Ｔ３２０Ｌ３として示している。尚、図示の例では、半導体層３２０の内側（絶縁層１２５側）の面に点Ｐ５を設定し、半導体層３２０の外側（導電層１１０及び絶縁層１０１側）の面のうち、上記点Ｐ５までの距離が最小となる点を点Ｐ６とし、点Ｐ５と点Ｐ６との距離を厚みＴ３２０Ｌ３とした例を示している。
図３３に示す様に、第３の構成例における厚みＴ３２０Ｌ２は、上述した厚みＴ３２０Ｌ１´，Ｔ３２０Ｌ３よりも小さい。厚みＴ３２０Ｌ２と厚みＴ３２０Ｌ１´，Ｔ３２０Ｌ３との差は、２ｎｍよりも大きい。
次に、第３の構成例に係るメモリダイの製造方法について説明する。第３の構成例に係るメモリダイは、基本的には、第１の構成例に係るメモリ第ＭＤと同様に製造可能される。ただし、第３の構成例に係るメモリダイの製造に際しては、図２０〜図２３を参照して説明した工程を行わない。また、図１７〜図１９を参照して説明した工程を行った後、図２４を参照して説明した工程を行う前に、例えば図３４及び図３５に示す様に、半導体層１２０の一部を除去する。この工程は、例えば、ウェットエッチング等によって行う。
［第１〜第３の構成例の比較］
上述の通り、第１〜第３の構成例に係るメモリダイの製造に際しては、図１７〜図１９を参照して説明した工程が行われる。図１７〜図１９を参照して説明した工程においては、上述の通り、メモリホールＭＨの内部にアモルファスシリコン等の半導体膜を形成し、その後でアニール処理等によってこの半導体層の結晶構造を改質する。
ここで、アニール処理等のタイミングにおけるアモルファスシリコン等の半導体膜の厚みが大きいほど、完成品における半導体層１２０，２２０，３２０における結晶粒の大きさを大きくすることが出来る。これにより、導電層１１０に電圧を印可した場合に半導体層１２０に流れる電流（以下、「ＯＮ電流」と呼ぶ場合がある。）を大きくすることが出来る。一方、完成品における半導体層１２０，２２０，３２０の厚みが小さいほど、導電層１１０に電圧を印可しない場合に半導体層１２０，２２０，３２０に流れる電流（以下、「ＯＦＦ電流」又は「リーク電流」と呼ぶ場合がある。）を小さくすることが出来る。
ここで、第２の構成例に係るメモリダイの製造工程においては、図２０〜図２３を参照して説明した工程を行わない。従って、第２の構成例においては、図１７〜図１９を参照して説明した工程において形成される半導体層の厚みが、完成品における半導体層２２０の厚み（図３０及び図３１を参照して説明した厚み）と同程度である。
一方、第３の構成例に係るメモリダイの製造工程においては、図１７〜図１９を参照して説明した工程において半導体層を形成し、図３４及び図３５を参照して説明した工程において半導体層１２０の一部を除去している。従って、第３の構成例においては、図１７〜図１９を参照して説明した工程において形成される半導体層の厚みが、完成品における半導体層３２０の厚み（図３２及び図３３を参照して説明した厚み）よりも大きい。この様な方法によれば、ＯＮ電流が大きく、且つ、ＯＦＦ電流（リーク電流）が小さいメモリダイを製造可能である。
しかしながら、第３の構成例に係るメモリダイの製造工程においては、図３４及び図３５を参照して説明した工程において、半導体層１２０の厚みの調整が難しい場合がある。例えば、半導体層１２０のうち、メモリホールＭＨ内の角部に形成された部分は、その他の部分よりも早く除去されてしまう場合がある。この様な場合、例えば、図３４及び図３５を参照して説明した工程において、例えば図３６及び図３７に示す様に、この様な角部において半導体層１２０が上下に分断されてしまう場合がある。これにより、メモリダイの歩留まりが悪化してしまう恐れがある。
ここで、第１の構成例に係るメモリダイＭＤの製造工程においては、図２０及び図２１を参照して説明した工程において半導体層１２０の一部を酸化して酸化膜１２０Ｂを形成し、図２２及び図２３を参照して説明した工程において酸化膜１２０Ｂを選択的に除去する。従って、第１の構成例においても、図１７〜図１９を参照して説明した工程において形成される半導体層の厚みが、完成品における半導体層３２０の厚み（図４及び図５を参照して説明した厚み）よりも大きい。従って、ＯＮ電流が大きく、且つ、ＯＦＦ電流（リーク電流）が小さいメモリダイを製造可能である。
また、この様な方法によれば、第３の構成例に係るメモリダイの製造に際して生じ得る上記現象（半導体層１２０のうちメモリホールＭＨ内の角部に形成された部分がその他の部分よりも早く除去されてしまう現象）を抑制可能である。従って、メモリダイの歩留まりの悪化を抑制可能である。
［第４の構成例］
図３８は、第４の構成例に係るメモリダイの一部の構成を示す模式的な断面図である。第４の構成例に係るメモリダイは、基本的には第１の構成例に係るメモリダイＭＤと同様に構成されている。ただし、第４の構成例に係るメモリダイは半導体層１２０及び絶縁層１２５を備えておらず、そのかわりに半導体層４２０及び絶縁層４２５を備えている。
半導体層４２０は、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体層４２０は、複数のメモリセル等のチャネル領域として機能する。半導体層４２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体層４２０は、略有底円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層４２５が設けられている。
半導体層４２０は、メモリセルアレイ層ＬＭＣＡ１に含まれる領域４２０Ｌと、メモリセルアレイ層ＬＭＣＡ２に含まれる領域４２０Ｕと、を備える。また、半導体層４２０は、領域４２０Ｕの上方に設けられた不純物領域１２１を備える。
領域４２０Ｌは、Ｚ方向に延伸する略円筒状の領域である。領域４２０Ｌの外周面は、それぞれメモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０によって囲われており、これら複数の導電層１１０と対向している。尚、領域４２０Ｌの下端部（例えば、メモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０よりも下方に位置する部分）の径方向の幅Ｗ４２０ＬＬは、領域４２０Ｌの上端部（例えば、メモリセルアレイ層ＬＭＣＡ１に含まれる複数の導電層１１０よりも上方に位置する部分）の径方向の幅Ｗ４２０ＬＵよりも小さい。
領域４２０Ｕは、Ｚ方向に延伸する略円筒状の領域である。領域４２０Ｕの外周面は、それぞれメモリセルアレイ層ＬＭＣＡ２に含まれる複数の導電層１１０によって囲われており、これら複数の導電層１１０と対向している。尚、領域４２０Ｕの下端部（例えば、メモリセルアレイ層ＬＭＣＡ２に含まれる複数の導電層１１０よりも下方に位置する部分）の径方向の幅Ｗ４２０ＵＬは、領域４２０Ｕの上端部（例えば、メモリセルアレイ層ＬＭＣＡ２に含まれる複数の導電層１１０よりも上方に位置する部分）の径方向の幅Ｗ４２０ＵＵ及び上記幅Ｗ４２０ＬＵよりも小さい。
絶縁層４２５は、基本的には第１の構成例に係る絶縁層１２５と同様に構成されている。ただし、絶縁層４２５は、上述した領域１２５Ｊを備えていない。
［半導体層４２０の厚み］
次に、図３９を参照して、半導体層４２０の厚みについて説明する。図３９は、図３８のＢで示した部分の模式的な拡大図である。
図３９の例では、半導体層４２０の領域４２０Ｌが、複数の導電層１１０及び絶縁層４２５の間に設けられＺ方向に延伸する領域４２０Ｌ１と、この領域４２０Ｌ１の上端部及び領域４２０Ｕの下端部の間に設けられ領域４２０Ｌ１の上端部から径方向内側に延伸する領域４２０Ｌ２と、を備えている。
図示の例では、半導体層４２０の領域４２０Ｌ１における厚みをＴ４２０Ｌ１として示している。また、半導体層４２０の領域４２０Ｌ２における厚みをＴ４２０Ｌ２として示している。また、半導体層４２０の領域４２０Ｕにおける厚みをＴ４２０Ｕとして示している。図示の例において、厚みＴ４２０Ｌ１，Ｔ４２０Ｌ２，Ｔ４２０Ｕは、お互いに一致する。例えば、これらの厚みは、有効数字１桁又は２桁の範囲で一致しても良い。
また、図示の例では、半導体層４２０の領域４２０Ｌ２及び領域４２０Ｕの間に設けられた部分における厚みを、Ｔ４２０Ｌ３として示している。厚みＴ４２０Ｌ３は、上記厚みＴ４２０Ｌ１，Ｔ４２０Ｌ２，Ｔ４２０Ｕと略一致しても良いし、これらの厚みより小さくても良い。例えば、厚みＴ４２０Ｌ３は、有効数字１桁又は２桁の範囲で、上記厚みＴ４２０Ｌ１，Ｔ４２０Ｌ２，Ｔ４２０Ｕのいずれかと一致しても良い。また、厚みＴ４２０Ｌ３は、これらの厚みから２ｎｍだけ減算した大きさと一致しても良いし、この大きさより大きくても良い。厚みＴ４２０Ｌ３は、半導体層４２０の厚みの最小値又は極小値であっても良い。
また、図示の例では、半導体層４２０の領域４２０Ｌ１及び領域４２０Ｌ２の間に設けられた部分における厚みを、Ｔ４２０Ｌ４として示している。厚みＴ４２０Ｌ４は、上述した厚みＴ４２０Ｌ１，Ｔ４２０Ｌ２，Ｔ４２０Ｕのいずれよりも大きい。例えば、厚みＴ４２０Ｌ４は、有効数字１桁又は２桁の範囲で、上記厚みＴ４２０Ｌ１，Ｔ４２０Ｌ２，Ｔ４２０Ｕより大きくても良い。厚みＴ４２０Ｌ４は、半導体層４２０の厚みの最大値又は極大値であっても良い。尚、図示の例では、半導体層４２０の内側（絶縁層４２５側）の面に点Ｐ１を設定し、半導体層４２０の外側（導電層１１０及び絶縁層１０１側）の面のうち、上記点Ｐ１までの距離が最小となる点を点Ｐ２とし、点Ｐ１と点Ｐ２との距離を厚みＴ４２０Ｌ４とした例を示している。
次に、第４の構成例に係るメモリダイの製造方法について説明する。第４の構成例に係るメモリダイは、基本的には、第１の構成例に係るメモリダイＭＤと同様に製造可能される。ただし、第４の構成例に係るメモリダイの製造に際しては、図９〜図１１を参照して説明した工程を行わない。
［第５の構成例］
図４０は、第５の構成例に係るメモリダイの一部の構成を示す模式的な断面図である。第５の構成例に係るメモリダイは、基本的には第１の構成例に係るメモリダイＭＤと同様に構成されている。ただし、第５の構成例に係るメモリダイは半導体層１２０を備えておらず、そのかわりに半導体層５２０を備えている。半導体層５２０は、基本的には第１の構成例に係る半導体層１２０と同様に構成されている。ただし、第５の構成例に係る半導体層５２０は、領域１２０Ｊ１を備えていない。
図示の例では、半導体層５２０の、上記領域１２０Ｌ及び上記領域１２０Ｊ３の間に設けられた部分における厚み、並びに、上記領域１２０Ｊ２及び上記領域１２０Ｊ３の間に設けられた部分における厚みを、Ｔ５２０Ｊ５として示している。厚みＴ５２０Ｊ５は、上述した厚みＴ１２０Ｌ１，Ｔ１２０Ｕ，Ｔ１２０Ｊ２，Ｔ１２０Ｊ３，Ｔ１２０Ｊ４のいずれよりも大きい。例えば、厚みＴ５２０Ｊ５は、有効数字１桁又は２桁の範囲で、上記厚みＴ１２０Ｌ１，Ｔ１２０Ｕ，Ｔ１２０Ｊ２，Ｔ１２０Ｊ３，Ｔ１２０Ｊ４より大きくても良い。厚みＴ５２０Ｊ５は、半導体層５２０の厚みの最大値又は極大値であっても良い。尚、図示の例では、半導体層５２０の内側（絶縁層１２５側）の面に点Ｐ１を設定し、半導体層５２０の外側（導電層１１０及び絶縁層１０１側）の面のうち、上記点Ｐ１までの距離が最小となる点を点Ｐ２とし、点Ｐ１と点Ｐ２との距離を厚みＴ５２０Ｊ５とした例を示している。
［第６の構成例］
図４１は、第６の構成例に係るメモリダイの一部の構成を示す模式的な断面図である。第６の構成例に係るメモリダイは、基本的には第４の構成例に係るメモリダイＭＤと同様に構成されている。ただし、第６の構成例に係るメモリダイは半導体層４２０を備えておらず、そのかわりに半導体層６２０を備えている。半導体層６２０は、基本的には第４の構成例に係る半導体層４２０と同様に構成されている。ただし、第６の構成例に係る半導体層６２０は、領域４２０Ｊ２を備えていない。
図示の例では、半導体層６２０の領域４２０Ｕの下端部に設けられた部分における厚みを、Ｔ６２０Ｌ３として示している。厚みＴ６２０Ｌ３は、上記厚みＴ４２０Ｌ１，Ｔ４２０Ｕと略一致しても良いし、これらの厚みより小さくても良い。例えば、厚みＴ６２０Ｌ３は、有効数字１桁又は２桁の範囲で、上記厚みＴ４２０Ｌ１，Ｔ４２０Ｕのいずれかと一致しても良い。また、厚みＴ６２０Ｌ３は、これらの厚みから２ｎｍだけ減算した大きさと一致しても良いし、この大きさより大きくても良い。厚みＴ６２０Ｌ３は、半導体層６２０の厚みの最小値又は極小値であっても良い。
また、図示の例では、半導体層６２０の領域４２０Ｌ１の上端部に設けられた部分における厚みを、Ｔ６２０Ｌ４として示している。厚みＴ６２０Ｌ４は、上述した厚みＴ４２０Ｌ１，Ｔ４２０Ｕのいずれよりも大きい。例えば、厚みＴ６２０Ｌ４は、有効数字１桁又は２桁の範囲で、上記厚みＴ４２０Ｌ１，Ｔ４２０Ｕより大きくても良い。厚みＴ６２０Ｌ４は、半導体層６２０の厚みの最大値又は極大値であっても良い。尚、図示の例では、半導体層６２０の内側（絶縁層４２５側）の面に点Ｐ１を設定し、半導体層６２０の外側（導電層１１０及び絶縁層１０１側）の面のうち、上記点Ｐ１までの距離が最小となる点を点Ｐ２とし、点Ｐ１と点Ｐ２との距離を厚みＴ６２０Ｌ４とした例を示している。
［その他の実施形態］
以上、いくつかの構成例に係る半導体記憶装置及びその製造方法について説明した。しかしながら、これらの半導体記憶装置及びその製造方法はあくまでも例示であり、具体的な態様は適宜調整可能である。
例えば、上述した半導体層１２０，２２０，３２０，４２０，５２０，６２０は、半導体層１２２を介して半導体基板１００と電気的に接続されている。しかしながら、この様な構成は例示に過ぎず、具体的な構成等は適宜変更可能である。例えば、上記半導体層１２２は省略可能である。また、上述した半導体層１２０，２２０，３２０，４２０，５２０，６２０は、半導体基板１００のかわりに、Ｘ方向及びＹ方向の少なくとも一方に延伸する半導体層と電気的に接続されていても良い。
また、例えば、第１及び第４〜第６の構成例に係る半導体記憶装置の製造方法としては、図２０〜図２３を参照して説明した工程を一回実行する例について説明した。しかしながら、この様な方法は例示に過ぎず、具体的な方法は適宜変更可能である。例えば、図２０〜図２３を参照して説明した工程は、複数回に分けて繰り返し行っても良い。また、図２０及び図２１を参照して説明した工程では、酸化処理のかわりに窒化処理又はその他の処理を行って窒化膜又はその他の膜を形成しても良い。また、図２２及び図２３を参照して説明した工程では、この窒化膜又はその他の膜を選択的に除去しても良い。また、酸化処理、窒化処理又はその他の処理によって形成される膜（例えば、酸化膜１２０Ｂ、窒化膜又はその他の膜）が絶縁性の膜である場合には、図２２及び図２３を参照して説明した工程を省略しても良い。
また、例えば、第１〜第６の構成例に係る半導体記憶装置の製造に際しては、図６及び図１２を参照して説明した工程において複数の犠牲層１２０Ａ及び絶縁層１０１を形成し、図２７を参照して説明した工程において犠牲層１２０Ａを除去し、図２９を参照して説明した工程において導電層１１０を形成する。しかしながら、この様な方法は例示に過ぎず、具体的な方法は適宜変更可能である。例えば、図６及び図１２を参照して説明した工程において複数の犠牲層及び導電層１１０を形成し、図２７を参照して説明した工程において犠牲層を除去し、図２９を参照して説明した工程において絶縁層１０１を形成しても良い。また、図６及び図１２を参照して説明した工程において複数の導電層１１０及び絶縁層１０１を形成し、図２７を参照して説明した工程及び図２９を参照して説明した工程を省略しても良い。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
基板…１００、導電層…１１０、半導体層…１２０、絶縁層…１２５、ゲート絶縁膜…１３０、領域…１２０Ｌ，１２０Ｕ，１２０Ｊ，１２０Ｊ１，１２０Ｊ２，１２０Ｊ３。

Claims (10)

  1. 基板と、
    前記基板の表面と交差する第１方向に並ぶ複数の導電層と、
    前記第１方向に延伸する第１絶縁層と、
    前記複数の導電層及び前記第１絶縁層の間に設けられた第１半導体層と、
    前記複数の導電層及び前記第１半導体層の間に設けられたゲート絶縁膜と
    を備え、
    前記第１方向、並びに、前記第１方向と交差する第２方向に延伸し、前記複数の導電層、前記第１絶縁層、前記第１半導体層及び前記ゲート絶縁膜の一部を含む断面において、
    前記複数の導電層は、前記第１方向において隣り合う第１導電層及び第２導電層を含み、
    前記第１絶縁層は、
    前記第２方向において第１の幅を有する第１絶縁部と、
    前記第２方向において前記第１の幅よりも小さい第２の幅を有し、前記第１方向における位置が前記第１絶縁部と異なる第２絶縁部と
    を備え、
    前記第１半導体層の、前記第１絶縁部と前記第１導電層との間に設けられ、前記第１導電層と対向する領域を第１領域とし、
    前記第１半導体層の、前記第２絶縁部と前記第２導電層との間に設けられ、前記第２導電層と対向する領域を第２領域とし、
    前記第１半導体層の、前記第１領域と前記第２領域との間の領域を第３領域とし、
    前記第１領域の前記第１絶縁層側の面から前記ゲート絶縁膜までの最短距離をｔ１とし、
    前記第２領域の前記第１絶縁層側の面から前記ゲート絶縁膜までの最短距離をｔ２とすると、
    前記第３領域の前記第１絶縁層側の面は、前記ゲート絶縁膜までの最短距離がｔ１及びｔ２よりも大きくなる領域を含み、
    前記第３領域の前記第１絶縁層側の面の前記ゲート絶縁膜までの最短距離は、ｔ１−２ｎｍよりも大きく、ｔ２−２ｎｍよりも大きい
    半導体記憶装置。
  2. 前記断面において、前記第３領域の前記第１絶縁層側の面の前記ゲート絶縁膜までの最短距離は、ｔ１及びｔ２の少なくとも一方と等しい
    請求項１記載の半導体記憶装置。
  3. 前記断面において、
    前記第３領域の一部であって、前記第２方向に延伸する領域を第４領域とし、
    前記第３領域の一部であって、前記第１領域と前記第４領域との間の領域を第５領域とし、
    前記第３領域の一部であって、前記第２領域と前記第４領域との間の領域を第６領域とすると、
    前記第５領域の前記第１絶縁層側の面は、前記ゲート絶縁膜までの最短距離がｔ１及びｔ２よりも大きくなる領域を含み、
    前記第６領域の前記第１絶縁層側の面の前記ゲート絶縁膜までの最短距離は、ｔ１−２ｎｍよりも大きく、ｔ２−２ｎｍよりも大きい
    請求項１又は２記載の半導体記憶装置。
  4. 前記断面において、前記第６領域の前記第１絶縁層側の面の前記ゲート絶縁膜までの最短距離は、ｔ１及びｔ２の少なくとも一方と等しい
    請求項３記載の半導体記憶装置。
  5. 前記断面において、
    前記第１半導体層の、前記第１方向における一端部に設けられた領域を第７領域とすると、
    前記第７領域の前記第１絶縁層側の面は、前記ゲート絶縁膜までの最短距離がｔ１及びｔ２よりも大きくなる領域を含む
    請求項１〜４のいずれか１項記載の半導体記憶装置。
  6. 前記断面において、前記第７領域の前記第１絶縁層側の面の前記ゲート絶縁膜までの最短距離は、ｔ１−２ｎｍよりも大きく、ｔ２−２ｎｍよりも大きい
    請求項５記載の半導体記憶装置。
  7. 前記断面において、前記第７領域の前記第１絶縁層側の面の前記ゲート絶縁膜までの最短距離は、ｔ１及びｔ２の少なくとも一方と等しい
    請求項６記載の半導体記憶装置。
  8. 前記基板及び前記第１半導体層の間に設けられ、前記基板及び前記第１半導体層に接続された第２半導体層を備え、
    前記第７領域は、前記第２半導体層に接続されている
    請求項５〜７のいずれか１項記載の半導体記憶装置。
  9. 基板に、複数の第１の層及び複数の第２の層を交互に形成し、
    前記複数の第１の層及び複数の第２の層を貫通する第１貫通孔を形成し、
    前記複数の第１の層及び複数の第２の層に、複数の第３の層及び複数の第４の層を交互に形成し、
    前記複数の第３の層及び複数の第４の層を貫通して前記第１貫通孔と連通する第２貫通孔を形成し、
    前記第１貫通孔及び前記第２貫通孔の内周面に、ゲート絶縁膜及び第１半導体層を形成し、
    前記第１半導体層に酸化処理を行って第１酸化膜を形成する
    半導体記憶装置の製造方法。
  10. 前記第１酸化膜を除去し、
    前記第１半導体層に酸化処理を行って第２酸化膜を形成する
    請求項９記載の製造方法。
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