CN110140204B - 半导体装置及其制造方法 - Google Patents
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Abstract
根据实施方式，半导体装置包含堆叠体及柱状部。所述堆叠体包含：第1堆叠部，包含介隔绝缘体堆叠在第1方向的多个电极层；第2堆叠部，包含介隔绝缘体堆叠在第1方向的多个电极层，且相对于所述第1堆叠部在所述第1方向上隔开配置；及连结部，设置在所述第1堆叠部与所述第2堆叠部之间，且包含具有比所述绝缘体高的相对介电常数的高介电层。所述柱状部包含：第1部分，设置在所述第1堆叠部内，且沿所述堆叠体的第1方向延伸；第2部分，设置在所述第2堆叠部内，且沿所述第1方向延伸；及中间部，设置在所述连结部内，且连接到所述第1部分与所述第2部分。
Description
技术领域
本发明的实施方式涉及一种半导体装置及其制造方法。
背景技术
提出一种将存储单元配置成3维的3维结构的半导体存储装置。在制造此种半导体存储装置时，在包含多个导电层的堆叠体形成孔。随着堆叠体的堆叠数增加，难以统一形成孔。提出一种通过重复形成孔与形成堆叠体(堆叠部)，对于堆叠数较多的堆叠体也能容易地形成孔的方法。在以所述方法制造的半导体存储装置中，有可能使单元电流降低。
[背景技术文献]
[专利文献]
[专利文献1]日本专利特开2015-177013号公报
发明内容
[发明所要解决的问题]
实施方式提供一种能够抑制单元电流降低的半导体装置。
[解决问题的技术手段]
根据实施方式，半导体装置具备堆叠体及柱状部。所述堆叠体包含：第1堆叠部，包含介隔绝缘体堆叠在第1方向的多个电极层；第2堆叠部，包含介隔绝缘体堆叠在所述第1方向的多个电极层，且相对于所述第1堆叠部在所述第1方向上隔开配置；及连结部，设置在所述第1堆叠部与所述第2堆叠部之间，且包含具有比所述绝缘体高的相对介电常数的高介电层。所述柱状部包含：第1部分，设置在所述第1堆叠部内，且沿所述堆叠体的第1方向延伸；第2部分，设置在所述第2堆叠部内，且沿所述第1方向延伸；及中间部，设置在所述连结部内，且连接到所述第1部分与所述第2部分。
附图说明
图1是表示第1实施方式的半导体装置的示意性立体图。
图2是第1实施方式的半导体装置的示意性剖视图。
图3(a)～图3(c)是表示第1实施方式的半导体装置的柱状部的示意性剖视图。
图4是表示第1实施方式的半导体装置的制造方法的一个例子的流程图。
图5(a)及图5(b)是表示第1实施方式的半导体装置的制造方法的示意性剖视图。
图6(a)及图6(b)是表示第1实施方式的半导体装置的制造方法的示意性剖视图。
图7(a)及图7(b)是表示第1实施方式的半导体装置的制造方法的示意性剖视图。
图8(a)及图8(b)是表示第1实施方式的半导体装置的制造方法的示意性剖视图。
图9是第2实施方式的半导体装置的示意性剖视图。
图10是第3实施方式的半导体装置的示意性剖视图。
图11(a)及图11(b)是表示第3实施方式的半导体装置的示意性剖视图。
图12(a)及图12(b)是表示第3实施方式的半导体装置的示意性剖视图。
图13(a)及图13(b)是表示第3实施方式的半导体装置的示意性剖视图。
图14是表示第3实施方式的半导体装置的示意性剖视图。
图15是第4实施方式的半导体装置的示意性剖视图。
具体实施方式
以下，参照附图对实施方式进行说明。另外，各图式中，对相同要素标注相同符号。实施方式的半导体装置是具有存储单元阵列的半导体存储装置。
(第1实施方式：半导体装置)
图1是第1实施方式的半导体装置的存储单元阵列1的示意性立体图。图1中，将相对于衬底10的主表面10a平行的方向也就是彼此正交的2个方向设为X方向(第1方向)及Y方向(第2方向)，且将相对于所述X方向及Y方向两个方向正交的方向设为Z方向(堆叠体100的堆叠方向)。
＜存储单元阵列1＞
如图1所示，第1实施方式的半导体装置包含存储单元阵列1。存储单元阵列1例如设置在衬底10的主表面10a上。衬底10是例如半导体衬底。半导体衬底例如包含硅。衬底10的导电型为例如p型。
存储单元阵列1包含堆叠体100、源极线SL、上层布线80、多个柱状部CL及多条位线BL。堆叠体100设置在衬底10的主表面10a上。堆叠体100包含多个电极层41、及多个绝缘体40。
电极层41介隔绝缘体40堆叠。电极层41包含导电物。导电物例如包含钨。绝缘体40也可为硅氧化膜等绝缘物，还可包含空隙。电极层41的堆叠数为任意。
多个电极层41包含至少1个源极侧选择栅极SGS、多条字线WL、及至少1个漏极侧选择栅极SGD。
源极侧选择栅极SGS为源极侧选择晶体管STS的栅极电极。源极侧选择晶体管STS例如设置在堆叠体100的最下层。漏极侧选择栅极SGD为漏极侧选择晶体管STD的栅极电极。漏极侧选择晶体管STD例如设置在堆叠体100的最上层。在漏极侧选择晶体管STD与源极侧选择晶体管STS之间，串联连接着多个存储单元MC。字线WL为存储单元MC的栅极电极。电极层41的堆叠数为任意。
源极线SL设置在堆叠体100内。源极线SL沿Z方向及X方向延伸。源极线SL将堆叠体100沿Y方向分离成多个。由源极线SL分离的各区域被称为“区块”。
源极线SL包含导电物。导电物例如包含钨及钛中的至少一种。源极线SL与衬底10电连接。
上层布线80设置在源极线SL上。上层布线80沿Y方向延伸。上层布线80与沿Y方向排列的多条源极线SL电连接。上层布线80与未图示的周边电路电连接。
柱状部CL设置在由源极线SL分离的堆叠体100内。柱状部CL沿Z方向延伸。柱状部CL例如形成为圆柱状或椭圆柱状。柱状部CL在区块内例如配置成的交错格子状或正方形格子状。漏极侧选择晶体管STD、源极侧选择晶体管STS及存储单元MC配置在柱状部CL。
位线BL设置在柱状部CL上。位线BL沿Y方向延伸。柱状部CL的上端部经由第1接触部Cb及第2接触部V1而与1条位线BL电连接。各位线BL与从各区块逐一选出的柱状部CL电连接。柱状部CL的下端部经由衬底10而与源极线SL电连接。
＜堆叠体100＞
图2是第1实施方式的半导体装置的示意性剖视图。
图3(a)～图3(c)是表示第1实施方式的半导体装置的柱状部的示意性剖视图。
图3(a)是表示图2所示的A1-A2线处的截面的示意性剖视图。图3(b)是表示图2所示的B1-B2线处的截面的示意性剖视图。图3(c)是表示图2所示的C1-C2线处的截面的示意性剖视图。
如图2所示，堆叠体100包含第1堆叠部100a、连结部45及第2堆叠部100b。第1堆叠部100a设置在衬底10上。连结部45设置在第1堆叠部100a上。第2堆叠部100b设置在连结部45上。各堆叠部100a、100b的堆叠数为任意。连结部45沿Z方向的厚度例如比1层的绝缘体40的厚度厚。
连结部45包含高介电层75。作为高介电层75，使用相对介电常数高的材料。例如，高介电层75包含选自由碳氮化硅、氧化铪、氧化锆、及氧化铝组成的群中的1种以上。作为高介电层75，例如，也可使用含碳氮化硅层、硅酸铪层、硅酸铝层、硅酸锆层等。高介电层75的相对介电常数比绝缘体40的相对介电常数高。第1实施方式中，高介电层75设置在整个连结部45。
第1堆叠部100a及第2堆叠部100b也可包含作为虚拟字线WLD发挥作用的电极层41。例如，在第1堆叠部100a中，最接近连结部45的电极层41作为虚拟字线WLD发挥作用。例如，在第2堆叠部100b中，最接近连结部45的电极层41作为虚拟字线WLD发挥作用。
＜柱状部CL＞
柱状部CL包含第1部分CLa、中间部CLm及第2部分CLb。第1部分设置在第1堆叠部100a内。中间部CLm设置在连结部45内。第2部分CLb设置在第2堆叠部100b内。
中间部CLm连接第1部分CLa及第2部分CLb。如图3(a)～图3(c)所示，从Z方向观察时，中间部CLm的最大直径Rm大于第1部分CLa上端的直径Ra。从Z方向观察时，中间部CLm的最大直径Rm大于第2部分CLb下端的直径Rb。在邻接的2个柱状部CL内，各中间部CLm之间的最短距离D1比各第2部分CLb下端之间的距离D2短。
柱状部CL包含存储膜30、半导体主体20及核心层50。存储膜30、半导体主体20及核心层50沿Z方向延伸。
存储膜30的形状为例如筒状。半导体主体20设置在存储膜30上。核心层50被半导体主体20包围。
存储膜30包含阻断绝缘膜31、电荷蓄积部32及信道绝缘膜33。阻断绝缘膜31设置在半导体主体20与堆叠体100之间。电荷蓄积部32设置在半导体主体20与阻断绝缘膜31之间。信道绝缘膜33设置在半导体主体20与电荷蓄积部32之间。
阻断绝缘膜31例如包含氧化硅。阻断绝缘膜31例如在删除动作时，抑制电荷从电极层41向电荷蓄积部32反向隧道效应。
电荷蓄积部32例如包含氮化硅。电荷蓄积部32除氮化硅外，也可包含氧化铪。电荷蓄积部32包含在膜中捕获电荷的捕获点。电荷在捕获点被捕获。存储单元MC的阈值根据电荷蓄积部32中有无被捕获的电荷或电荷量而变化。由此，存储单元MC保存信息。
信道绝缘膜33例如包含氧化硅。信道绝缘膜32是电荷蓄积部32与半导体主体20之间的电位势垒。信道绝缘膜33在从半导体主体20对电荷蓄积部32注入电荷时(写入动作)、及从电荷蓄积部32对半导体主体20释放电荷时(删除动作)，由电荷隧穿。
半导体主体20与衬底10电连接。半导体主体20例如包含硅。硅为例如使非晶硅结晶化的多晶硅。核心层50设置在半导体主体20上。核心层50例如包含氧化硅。
柱状部CL设置在形成于堆叠体100的孔内。随着堆叠体100的堆叠数增加，难以形成孔。作为容易形成孔的方法之一，有分多次形成堆叠体(堆叠部100a、堆叠部100b等)与孔的方法。形成在各堆叠部100a、100b的各孔在连结部45内连通。
在连结部45中，形成的孔的直径扩大。由此，各孔的连接变得容易。为确保形成在连结部45上的孔的加工容限，连结部45的膜厚比绝缘体40厚。通过将连结部45设置得充分厚，抑制例如上部的孔穿透到连结部45的下层(电极层41等)。
但是，从电极层41施加到半导体主体20的边缘电场的强度依存于绝缘体40及连结部45的膜厚。
考虑连结部45包含与绝缘体40相同的材料(例如，氧化硅)的情况。在所述情况下，施加到连结部45内的半导体主体20的边缘电场的强度比施加到绝缘体40包围的半导体主体20的边缘电场的强度弱。其结果，有连结部45内的半导体主体20的电阻比各堆叠部100a、100b的半导体主体20的电阻高，从而可能造成单元电流降低的情况。此外，连结部45内的半导体主体20具有角部20p。角部20p中，与角部20p的周边相比，从电极层41施加的边缘电场易集中。因此，与各堆叠部100a、100b内的半导体主体20相比，难以在连结部45内的半导体主体20引发信道(反转层)。由此，有在角部20p周边引发信道时，必须对电极层41施加高电压的情况。
相对于此，在第1实施方式中，作为连结部45，使用高介电层75。因此，能够提高施加到连结部45内的半导体主体20的边缘电场的强度。由此，连结部45内的半导体主体20的电阻比使用与绝缘体40相同的材料作为连结部45的情况低。其结果，能够抑制单元电流降低。
角部20p的周边被高介电层75包围。因此，角部20p的周边与未被高介电层75包围的情况相比，易引发信道。由此，无须对电极层41施加高电压，而能够在半导体主体20容易地引发信道。
(第1实施方式：制造方法)
说明第1实施方式的半导体装置的制造方法的一个例子。
图4是表示第1实施方式的半导体装置的制造方法的一个例子的流程图。
图5(a)～图8(b)是表示第1实施方式的半导体装置的制造方法的示意性剖视图。
＜形成第1堆叠部100af＞
如图5(a)所示，在衬底10上形成第1堆叠部100af(步骤S110)。第1堆叠部100af通过交替堆叠置换部件41f与绝缘体40而形成。例如，置换部件41f与绝缘体40沿Z方向交替堆叠。置换部件41f是之后被置换成电极层41的部件。置换部件41f的材料从能够与绝缘体40取得蚀刻选择比的材料中选择。例如，选择氧化硅作为绝缘体40时，对于置换部件41f，可选择氮化硅。
＜形成连结部45＞
在第1堆叠部100af上形成连结部45(步骤S120)。在第1实施方式中，作为连结部45，形成着高介电层75。作为高介电层75，选择具有比绝缘体40高的相对介电常数的高电介质。例如，高介电层75使用包含选自由碳氮化硅、氧化铪、氧化锆、及氧化铝组成的群中的1种以上而形成。例如，高介电层75在Z方向上的厚度形成得比绝缘体40在Z方向上的厚度厚。
＜形成第1孔MHa＞
如图5(b)所示，形成第1孔MHa(步骤S130)。第1孔MHa在连结部45及第1堆叠部100af内沿Z方向延伸。第1孔MHa贯通连结部45及第1堆叠部100af，到达衬底10。例如，第1孔MHa通过RIE(反应性离子蚀刻)等各向异性蚀刻而形成。
＜形成第1牺牲膜61＞
如图6(a)所示，在第1孔MHa内形成第1牺牲膜61(步骤S140)。第1牺牲膜61从衬底10上表面形成到连结部45的中途为止。作为第1牺牲膜61，例如选择非晶硅。
＜形成凹槽部45r＞
如图6(b)所示，使露出于第1孔MHa的连结部45的侧面后退。由此，在连结部45形成凹槽部45r(步骤S150)。凹槽部45r例如通过对露出于第1孔MHa的连结部45的侧面实施各向同性蚀刻而形成。
＜形成第2牺牲膜62＞
如图7(a)所示，在凹槽部45r内形成第2牺牲膜62(步骤S160)。凹槽部45r由第2牺牲膜62埋入。第2牺牲膜62的上表面与连结部45的上表面成为同一平面。作为第2牺牲膜62，例如选择非晶硅。
＜形成第2堆叠部100bf＞
如图7(b)所示，在连结部45上及牺牲膜61上形成第2堆叠部100bf(步骤S170)。第2堆叠部100bf与第1堆叠部100af同样，成交替堆叠着置换部件41f与绝缘体40的状态。由此，形成包含第1堆叠部100af、连结部45及第2堆叠部100bf的堆叠体100f。
＜形成第2孔MHb＞
在第2堆叠部100b内形成第2孔MHb(步骤S180)。第2孔MHb贯通第2堆叠部100b，到达第2牺牲膜62。此时，从Z方向观察时，第2牺牲膜62的最大直径大于第2孔MHb下端的直径。由此，能够扩大对第2孔MHb的位置偏移的容许范围。例如，第2孔MHb通过RIE(反应性离子蚀刻)等各向异性蚀刻而形成。
＜去除第1牺牲膜61及第2牺牲膜62＞
如图8(a)所示，经由第2孔MHb去除第1牺牲膜61及第2牺牲膜62(步骤S190)。由此，第2孔MHb经由凹槽部45r而与第1孔MHa相连。由此，第1孔MHa、凹槽部45r及第2孔MHb成为孔MH。
＜形成柱状部CL＞
如图8(b)所示，在孔MH内形成图3所示的柱状部CL(步骤S200)。柱状部CL经过存储膜30的形成步骤、半导体主体20的形成步骤、及核心层50的形成步骤而形成。半导体主体20与衬底10相接。
＜形成电极层70、布线层LI、位线BL等＞
如图1及图2所示，去除堆叠体100内的置换部件41f。在去除置换部件41f后的空间形成电极层41(步骤S210)。例如，形成分断堆叠体100的狭缝ST。狭缝ST例如沿X方向及Z方向伸展。通过对所述狭缝ST供给蚀刻剂而去除置换部件41f。电极层41介隔狭缝ST设置在去除置换部件41f后的空间。由此，第1堆叠部100af成为第1堆叠部100a。第2堆叠部100bf成为第2堆叠部100b。堆叠体100f成为堆叠体100。
如图1所示，在狭缝ST的侧壁形成绝缘膜(未图示)。在狭缝ST内形成源极线SL。源极线SL经由衬底10而与半导体主体20电连接。
在堆叠体100上形成上层布线80、位线BL等，且形成第1实施方式的半导体装置。
另外，所述的制造方法在取代置换部件41f而选择金属部件(例如钨)的情况下也能够实施。由此，能够削减去除置换部件41f的步骤、及形成电极层41的步骤。另外，在后述的实施方式中，也可选择金属部件来取代置换部件41f。
通过分2次进行堆叠体(堆叠部)的形成与孔的形成，而易于形成孔。此外，作为连结部45，形成高介电层75。由此，也能够抑制单元电流降低。在角部20p的周围形成着高介电层75。由此，能够在半导体主体20容易地引发信道。
(第2实施方式：半导体装置)
图9是第2实施方式的半导体装置的示意性剖视图。
如图9所示，在第2实施方式的半导体装置设置着3个以上堆叠部(例如，第1堆叠部100a、第2堆叠部100b、第3堆叠部100c及第4堆叠部100d等)。各堆叠部(例如，第1～第4堆叠部100a～100d)在衬底10上沿Z方向堆积。在各堆叠部之间，作为连结部45(例如，第1～第3连结部45a～45c)，设置着高介电层(第1～第3高介电层75a～75c)。
在第2实施方式中，也使用高介电层(第1～第3高介电层75a～75c)作为连结部(例如，第1～第3连结部45a～45c)。因此，在设置着多个连结部的情况下，也能够抑制单元电流降低。另外，在角部20p的周边，设置着高介电层75。因此，能够在半导体主体20容易地引发信道。
(第2实施方式：制造方法)
第2实施方式的半导体装置能够通过重复多次堆叠部的形成与孔的形成而形成。
通过分多次进行堆叠体(堆叠部)的形成与孔的形成，而使孔的形成变得容易。此外，在第2实施方式中，也形成高介电层75(第1～第3高介电层75a～75c)作为连结部(例如，第1～第3连结部45a～45c)。由此，也能够抑制单元电流降低。
(第3实施方式：半导体装置)
图10是第3实施方式的半导体装置的示意性剖视图。
如图10所示，第3实施方式的半导体装置与第1实施方式的半导体装置不同之处在于：连结部46包含绝缘层76及77、及高介电层75具有突出部75p。绝缘层76设置在第1堆叠部100a与第2堆叠部100b之间。绝缘层77设置在绝缘层76与第2堆叠部100b之间。高介电层75设置在绝缘层76与绝缘层77之间。
突出部75p为大致圆状。突出部75p包围中间部CLm的一部分。例如，突出部75p的一部分与半导体主体20相接。从Z方向观察时，被突出部75p包围的中间部CLm的最大直径R1小于被绝缘层77包围的中间部CLm的最大直径R2。从Z方向观察时，被突出部75p包围的中间部CLm的最大直径R1小于第1部分CLa下端的直径R3。此时，在邻接的2个柱状部CL中，被高介电层75包围的中间部CLm的最短距离D3比第1部分CLa上端的距离D4更长。从Z方向观察时，突出部75p与第1堆叠部100a内的存储膜30重叠。
在第3实施方式中，连结部46也包含高介电层75。由此，能够抑制单元电流降低。另外，在角部20p的周边设置着高介电层75。因此，能够在半导体主体20容易地引发信道。
(第3实施方式：制造方法)
说明第3实施方式的半导体装置的制造方法的一个例子。
图11(a)～图14是表示第3实施方式的半导体装置的示意性剖视图。
＜形成第1堆叠部100af～第1孔MHa＞
例如，根据参照图5(a)说明的制造方法，实施直到形成第1孔MHa为止的步骤(步骤S110～S130)，取得图11(a)所示的结构。此时，连结部46经过在第1堆叠部100af上形成绝缘层76的步骤、形成高介电层75的步骤、在高介电层75上形成绝缘层77的步骤而形成。作为绝缘层76及绝缘层77，选择与绝缘体40相同的材料。例如，作为绝缘层76及绝缘层77，选择氧化硅。
＜形成牺牲膜61＞
例如，根据参照图5(b)及图6(a)说明的制造方法，实施直到形成第1牺牲膜61为止的步骤(步骤S140)，取得图11(b)所示的结构。凹槽部46r使绝缘层77后退而形成。
＜形成第2堆叠部100bf～去除牺牲膜61＞
例如，根据参照图6(b)及图7(a)说明的制造方法，实施直到去除第1牺牲膜61且形成孔MH为止的步骤(步骤S150～S190)。其后，使露出于孔MH的置换部件41f的侧面、绝缘体40的侧面及绝缘层76的侧面后退，取得图12(a)所示的结构。
如图12(b)所示，使孔MH内的第1堆叠部100af、第2堆叠部100bf、绝缘层76及绝缘层77的露出面后退。例如，对孔MH的侧面实施蚀刻。由此，孔MH内的第1堆叠部100af、第2堆叠部100bf、绝缘层76及绝缘层77的露出面后退。由此，在高介电层75形成朝孔MH内突出的突出部75p。此时的蚀刻例如也可改变蚀刻剂而分成多次进行。
另外，在置换部件41f为氮化硅，绝缘体40、绝缘层76及绝缘层77为氧化硅的情况下，也可对孔MH内供给氧化剂。由此，孔MH内的置换部件41f的露出面被氧化。其后，也可通过进行蚀刻，使第1堆叠部100af、第2堆叠部100bf、绝缘层76及绝缘层77的露出面后退。由此，能够统一加工孔MH，且抑制在孔MH内形成凹凸。
＜柱状部CL的形成＞
如图13(a)所示，在孔MH的内壁形成存储膜30。例如，在孔MH的内壁形成阻断绝缘膜31。在阻断绝缘膜31上形成电荷蓄积部32。在电荷蓄积部32上形成信道绝缘膜33。由此，形成存储膜30。
如图13(b)所示，在存储膜30上形成第1半导体膜20a。其后，通过RIE等各向异性蚀刻，去除形成在孔MH底部的存储膜30及第1半导体膜20a。此时，保留孔MH侧壁的存储膜30及第1半导体膜20a。由此，在孔MH的底部，衬底10的上表面露出。此处，有第1孔MHa的中心轴与第2孔MHb的中心轴错开的情况。在所述情况下，也去除形成在孔MH侧壁的存储膜30的一部分。由此，在孔MH的侧壁形成去除了存储膜30的一部分的凹槽部30r。凹槽部30r形成在突出部75p的侧壁的一部分。例如，通过形成凹槽部30r，突出部75p的一部分露出于孔MH内。
如图14所示，在存储膜30上及凹槽部30r内形成第2半导体膜20b。通过第1半导体膜20a与第2半导体膜20b而形成半导体主体20。
在半导体主体20上形成核心层50。由此，形成柱状部CL(步骤S200)。
＜形成电极层70～形成位线BL等＞
例如，根据参照图2及图1说明的制造方法，实施直到形成位线BL等为止的步骤(步骤S210)，而形成第4实施方式的半导体装置。
考虑未设置具有突出部75p的高介电层75的构成。在所述情况下，形成在第1孔MHa侧壁的存储膜30有可能与形成在孔MH底部的存储膜30同时被去除。由此，在形成半导体主体20时，可能与电极层70发生短路。
相对于此，在第3实施方式中，高介电层75具有突出部75p。此时，突出部75p在形成在第1孔MHa侧壁的存储膜30上形成。因此，从Z方向观察时，形成在第1孔MHa侧壁的存储膜30与突出部75p重叠。在去除孔MH底部的存储膜30时，突出部75p发挥保护作用。由此，抑制形成在第1孔MHa侧壁的存储膜30被去除。由此，能够抑制半导体主体20与电极层70之间发生短路。
另外，在第3实施方式中，绝缘层76设置在高介电层75与第2堆叠部100b之间。由此，能够降低在形成半导体主体20与半导体支柱11的连接部分(图13(a)的凹槽部30r)时，去除第1堆叠部100a内的存储膜30的可能性。
(第4实施方式：半导体装置)
图15是第4实施方式的半导体装置的示意性剖视图。
如图15所示，第4半导体装置与第4实施方式的半导体装置不同之处在于：在衬底10与柱状部CL之间设置着半导体支柱11。
＜半导体支柱11＞
在堆叠体100内设置着半导体支柱11。半导体支柱11与衬底10及半导体主体20相接。半导体支柱11被至少1个电极层41包围。半导体支柱11例如从衬底10的上表面通过外延生长法形成。
在第4实施方式中，连结部46也包含高介电层75。由此，能够抑制单元电流降低。另外，在角部20p的周边设置着高介电层75。因此，能够在半导体主体20容易地引发信道。
以上，根据所述的各实施方式，提供能够抑制单元电流降低的半导体装置。
以上，虽对本发明的若干个实施方式加以说明，但所述实施方式均作为例子而提示，并未意图限定发明的范围。所述新颖的实施方式能够以其他各种形态实施，在不脱离发明主旨的范围内，能够进行各种省略、置换、变更。所述实施方式或其变化均包含在发明的范围或主旨内，且包含在权利要求范围所记载的发明及其等效物的范围内。
Claims (19)
1.一种半导体装置，具备堆叠体及柱状部，
所述堆叠体包含：
第1堆叠部，包含介隔绝缘体堆叠在第1方向的多个电极层；
第2堆叠部，包含介隔绝缘体堆叠在第1方向的多个电极层，且相对于所述第1堆叠部在所述第1方向上隔开配置；及
连结部，设置在所述第1堆叠部与所述第2堆叠部之间，且包含具有比所述绝缘体高的介电常数的高介电层；
所述柱状部包含：
第1部分，设置在所述第1堆叠部内，且沿第1方向延伸；
第2部分，设置在所述第2堆叠部内，且沿所述第1方向延伸；及
中间部，设置在所述连结部内，且连接到所述第1部分与所述第2部分；且
所述连结部在所述高介电层与所述第2堆叠部之间包含绝缘层，
从所述第1方向观察时，被所述高介电层包围的所述中间部的最大直径小于所述第1部分下端的直径。
2.根据权利要求1所述的半导体装置，其中所述高介电层设置在整个所述连结部内。
3.一种半导体装置，具备堆叠体及柱状部，
所述堆叠体包含：
第1堆叠部，包含介隔绝缘体堆叠在第1方向的多个电极层；
第2堆叠部，包含介隔绝缘体堆叠在第1方向的多个电极层，且相对于所述第1堆叠部在所述第1方向上隔开配置；及
连结部，设置在所述第1堆叠部与所述第2堆叠部之间，且包含具有比所述绝缘体高的介电常数的高介电层；
所述柱状部包含：
第1部分，设置在所述第1堆叠部内，且沿第1方向延伸；
第2部分，设置在所述第2堆叠部内，且沿所述第1方向延伸；及
中间部，设置在所述连结部内，且连接到所述第1部分与所述第2部分；且
从所述第1方向观察时，所述中间部的最大直径小于所述第2部分下端的直径。
4.一种半导体装置，具备堆叠体及柱状部，
所述堆叠体包含：
第1堆叠部，包含介隔绝缘体堆叠在第1方向的多个电极层；
第2堆叠部，包含介隔绝缘体堆叠在第1方向的多个电极层，且相对于所述第1堆叠部在所述第1方向上隔开配置；及
连结部，设置在所述第1堆叠部与所述第2堆叠部之间，且包含具有比所述绝缘体高的介电常数的高介电层；
所述柱状部包含：
第1部分，设置在所述第1堆叠部内，且沿第1方向延伸；
第2部分，设置在所述第2堆叠部内，且沿所述第1方向延伸；及
中间部，设置在所述连结部内，且连接到所述第1部分与所述第2部分；且
所述高介电层包含选自由氧化铪、氧化铝、碳氮化硅、及氧化锆组成的群中的至少一种。
5.一种半导体装置，具备堆叠体及柱状部，
所述堆叠体包含：
第1堆叠部，包含介隔绝缘体堆叠在第1方向的多个电极层；
第2堆叠部，包含介隔绝缘体堆叠在第1方向的多个电极层，且相对于所述第1堆叠部在所述第1方向上隔开配置；及
连结部，设置在所述第1堆叠部与所述第2堆叠部之间，且包含具有比所述绝缘体高的介电常数的高介电层；
所述柱状部包含：
第1部分，设置在所述第1堆叠部内，且沿第1方向延伸；
第2部分，设置在所述第2堆叠部内，且沿所述第1方向延伸；及
中间部，设置在所述连结部内，且连接到所述第1部分与所述第2部分；且
沿所述第1方向，所述高介电层的厚度比所述绝缘体的厚度厚。
6.根据权利要求1所述的半导体装置，其中
所述柱状部包含：
半导体主体，沿所述第1方向延伸；及
电荷蓄积部，设置在所述半导体主体与所述第1堆叠部之间及所述半导体主体与所述第2堆叠部之间。
7.根据权利要求6所述的半导体装置，其中所述半导体主体具有被所述连结部包围的角部。
8.一种半导体装置，具备堆叠体以及第1柱状部及第2柱状部，
所述堆叠体包含：
第1电极层；
连结部，介隔第1绝缘体设置在所述第1电极层上，且包含具有比所述第1绝缘体高的介电常数的高介电层；及
第2电极层，介隔第2绝缘体设置在所述连结部上；
所述第1柱状部及第2柱状部设置在所述堆叠体内，且沿所述堆叠体的第1方向延伸并邻接；且
被所述连结部包围的部分中的所述第1柱状部与所述第2柱状部间的最短距离，比被所述第2绝缘体包围的部分中的所述第1柱状部与所述第2柱状部间的最短距离短。
9.根据权利要求8所述的半导体装置，其中所述高介电层设置在整个所述连结部内。
10.根据权利要求8所述的半导体装置，其中所述连结部在所述高介电层与所述第2绝缘体之间包含绝缘层；且
被所述高介电层包围的部分中的所述第1柱状部与所述第2柱状部之间的最短距离，比被所述第1绝缘体包围的部分中的所述第1柱状部与所述第2柱状部之间的最短距离长。
11.根据权利要求8所述的半导体装置，其中所述高介电层包含氧化铪。
12.根据权利要求8所述的半导体装置，其中所述高介电层的厚度比所述第1绝缘体的厚度及所述第2绝缘体的厚度厚。
13.根据权利要求8所述的半导体装置，其还具备：
半导体主体，设置在所述柱状部内，且沿所述第1方向延伸；及
电荷蓄积部，设置在所述半导体主体与第1电极层之间及所述半导体主体与所述第2电极层之间。
14.根据权利要求13所述的半导体装置，其中所述半导体主体具有被所述连结部包围的角部。
15.一种半导体装置的制造方法，具备以下步骤：
形成包含介隔绝缘体堆叠的多个置换部件的第1堆叠部；
在所述第1堆叠部上形成连结部，所述连结部包含具有比所述绝缘体高的相对介电常数的高介电层；
形成贯通所述连结部及所述第1堆叠部的第1孔；
在所述第1孔内形成牺牲膜；
在所述连结部上及所述牺牲膜上，形成包含介隔所述绝缘体堆叠的所述多个置换部件的第2堆叠部；
形成贯通所述第2堆叠部且到达所述牺牲膜的第2孔；
经由所述第2孔去除所述牺牲膜；及
在所述第1孔的侧壁及所述第2孔的侧壁形成柱状部。
16.根据权利要求15所述的半导体装置的制造方法，其中
形成所述牺牲膜的步骤包含以下步骤：
在从所述第1堆叠部内到所述连结部内的一部分为止的所述第1孔内，形成第1牺牲膜；
使露出于所述第1孔的所述连结部的侧面后退，形成凹槽部；及
在所述凹槽部形成第2牺牲膜。
17.根据权利要求15所述的半导体装置的制造方法，其还具备如下步骤：在去除所述牺牲膜的步骤后，经由所述第1孔及所述第2孔，使所述多个置换部件的侧面后退。
18.根据权利要求17所述的半导体装置的制造方法，其中
使所述多个置换部件的侧面后退的步骤包含以下步骤：
对所述第1孔及所述第2孔内供给氧化剂；及
将蚀刻剂导入到所述第1孔及所述第2孔内。
19.根据权利要求15所述的半导体装置的制造方法，其中形成所述连结部的步骤包含将所述高介电层的厚度形成得比所述绝缘体的厚度厚。
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Address after: Tokyo Applicant after: Kaixia Co.,Ltd. Address before: Tokyo Applicant before: TOSHIBA MEMORY Corp. |
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