TWI655736B - 半導體裝置及其製造方法 - Google Patents
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Abstract
根據實施形態，半導體裝置包含積層體、及柱狀部。積層體包含：第1積層部，其包含介隔絕緣體而積層於第1方向之複數個電極層；第2積層部，其包含介隔絕緣體而積層於第1方向之複數個電極層，且相對於第1積層部沿第1方向隔開而配置；及連結部，其設置於第1積層部與第2積層部之間，且包含具有較絕緣體更高之介電常數之高介電層。柱狀部包含：第1部分，其設置於第1積層部內，且於積層體之第1方向延伸；第2部分，其設置於第2積層部內，且於第1方向延伸；及中間部，其設置於連結部內，且連接於第1部分與第2部分。
Description
本發明之實施形態係關於半導體裝置及其製造方法。
提案有將記憶體胞配置為3維之3維構造之半導體記憶裝置。於此種半導體記憶裝置之製造中，於包含複數個導電層之積層體形成孔。隨著積層體之積層數增加，統一形成孔變得困難。提案有藉由重複孔之形成與積層體(積層部)之形成，對於積層數較多之積層體亦可容易地形成孔的方法。於以該方法製造之半導體記憶裝置，有可能使胞電流降低。 [先前技術文獻] [專利文獻] [專利文獻1]日本專利特開2015-177013號公報
[發明所欲解決之問題] 實施形態係提供可抑制胞電流降低之半導體裝置。 [解決問題之技術手段] 根據實施形態，半導體裝置具備積層體、及柱狀部。上述積層體包含：第1積層部，其包含介隔絕緣體而積層於第1方向之複數個電極層；第2積層部，其包含介隔絕緣體而積層於上述第1方向之複數個電極層，且相對於上述第1積層部沿上述第1方向隔開而配置；及連結部，其設置於上述第1積層部與上述第2積層部之間，且包含具有較上述絕緣體更高之介電常數之高介電層。上述柱狀部包含：第1部分，其設置於上述第1積層部內，且於上述積層體之第1方向延伸；第2部分，其設置於上述第2積層部內，且於上述第1方向延伸；及中間部，其設置於上述連結部內，且連接於上述第1部分與上述第2部分。
以下，參照圖式對實施形態進行說明。另，各圖式中，對相同要件附註相同符號。實施形態之半導體裝置係具有記憶體胞陣列之半導體記憶裝置。 (第1實施形態：半導體裝置) 圖1係第1實施形態之半導體裝置之記憶體胞陣列1之模式立體圖。於圖1中，將相對於基板10之主表面10a平行之方向即彼此正交之2個方向設為X方向(第1方向)及Y方向(第2方向)，且將相對於該等X方向及Y方向兩者正交之方向設為Z方向(積層體100之積層方向)。 ＜記憶體胞陣列1＞ 如圖1所示，第1實施形態之半導體裝置包含記憶體胞陣列1。記憶體胞陣列1例如設置於基板10之主表面10a上。基板10係例如半導體基板。半導體基板例如包含矽。基板10之導電型係例如p型。 記憶體胞陣列1包含積層體100、源極線SL、上層配線80、複數個柱狀部CL、及複數條位元線BL。積層體100設置於基板10之主表面10a上。積層體100包含複數個電極層41、及複數個絕緣體40。 電極層41介隔絕緣體40積層。電極層41包含導電物。導電物例如包含鎢。絕緣體40亦可為矽氧化膜等絕緣物，又可包含空氣隙。電極層41之積層數為任意。 複數個電極層41包含至少1個源極側選擇閘極SGS、複數條字元線WL、及至少1個汲極側選擇閘極SGD。 源極側選擇閘極SGS係源極側選擇電晶體STS之閘極電極。源極側選擇電晶體STS例如設置於積層體100之最下層。汲極側選擇閘極SGD係汲極側選擇電晶體STD之閘極電極。汲極側選擇電晶體STD例如設置於積層體100之最上層。於汲極側選擇電晶體STD、與源極側選擇電晶體STS之間，串聯連接複數個記憶體胞MC。字元線WL係記憶體胞MC之閘極閘極。電極層41之積層數為任意。 源極線SL設置於積層體100內。源極線SL於Z方向及X方向延伸。源極線SL係將積層體100沿Y方向分離成複數個。由源極線SL分離之各區域被稱為“區塊”。 源極線SL包含導電物。導電物例如包含鎢及鈦之至少一者。源極線SL係與基板10電性連接。 上層配線80設置於源極線SL上。上層配線80於Y方向延伸。上層配線80與沿Y方向排列之複數條源極線SL電性連接。上層配線80與未圖示之周邊電路電性連接。 柱狀部CL設置於由源極線SL分離之積層體100內。柱狀部CL於Z方向延伸。柱狀部CL例如形成為圓柱狀或橢圓柱狀。柱狀部CL係於區塊內例如配置成之字陣列狀或方形陣列狀。汲極側選擇電晶體STD、源極側選擇電晶體STS及記憶體胞MC配置於柱狀部CL。 位元線BL設置於柱狀部CL上。位元線BL於Y方向延伸。柱狀部CL之上端部係經由第1接觸部Cb及第2接觸部V1而與1條位元線BL電性連接。各位元線BL係與自各區塊各選出1者之柱狀部CL電性連接。柱狀部CL之下端部係經由基板10而與源極線SL電性連接。 ＜積層體100＞ 圖2係第1實施形態之半導體裝置之模式剖視圖。 圖3(a)～圖3(c)係顯示第1實施形態之半導體裝置之柱狀部之模式剖視圖。 圖3(a)係顯示圖2所示之A1-A2線之剖面之模式剖視圖。圖3(b)係顯示圖2所示之B1-B2線之剖面之模式剖視圖。圖3(c)係顯示圖2所示之C1-C2線之剖面之模式剖視圖。 如圖2所示，積層體100包含第1積層部100a、連結部45、及第2積層部100b。第1積層部100a係設置於基板10上。連結部45係設置於第1積層部100a上。第2積層部100b係設置於連結部45上。各積層部100a、100b之積層數為任意。沿Z方向，連結部45之厚度例如較1層之絕緣體40之厚度更厚。 連結部45包含高介電層75。作為高介電層75，使用介電常數高之材料。例如，高介電層75包含選自由矽碳氮化物、鉿氧化物、鋯氧化物、及鋁氧化物所組成之群之1者以上。作為高介電層75，例如，亦可使用含矽碳氮化物層、矽酸鉿層、矽酸鋁層、矽酸鋯層等。高介電層75之介電常數較絕緣體40之介電常數更高。於第1實施形態中，高介電層75設置於連結部45整體。 第1積層部100a及第2積層部100b亦可包含作為虛設字元線WLD發揮功能之電極層41。例如，於第1積層部100a中，最接近連結部45之電極層41作為虛設字元線WLD發揮功能。例如，於第2積層部100b中，最接近連結部45之電極層41作為虛設字元線WLD發揮功能。 ＜柱狀部CL＞ 柱狀部CL包含第1部分CLa、中間部CLm、及第2部分CLb。第1部分設置於第1積層部100a內。中間部CLm設置於連結部45內。第2部分CLb設置於第2積層部100b內。 中間部CLm連接第1部分CLa、及第2部分CLb。如圖3(a)～圖3(c)所示，自Z方向而視，中間部CLm之最大徑Rm大於第1部分CLa之上端之徑Ra。自Z方向而視，中間部CLm之最大徑Rm大於第2部分CLb之下端之徑Rb。於鄰接之2個柱狀部CL中，各中間部CLm之間之最短距離D1較各第2部分CLb之下端之間之距離D2短。 柱狀部CL包含記憶體膜30、半導體本體20、及核心層50。記憶體膜30、半導體本體20及核心層50於Z方向延伸。 記憶體膜30之形狀係例如筒狀。半導體本體20設置於記憶體膜30上。核心層50被半導體本體20包圍。 記憶體膜30包含區塊絕緣膜31、電荷蓄積部32、及通道絕緣膜33。區塊絕緣膜31設置於半導體本體20、與積層體100之間。電荷蓄積部32設置於半導體本體20、與區塊絕緣膜31之間。通道絕緣膜33設置於半導體本體20、與電荷蓄積部32之間。 區塊絕緣膜31例如包含矽氧化物。區塊絕緣膜31例如於抹除動作時，抑制電荷自電極層41向電荷蓄積部32倒穿隧。 電荷蓄積部32例如包含矽氮化物。電荷蓄積部32除矽氮化物外，亦可包含鉿氧化物。電荷蓄積部32係於膜中，包含捕獲電荷之捕獲點。電荷於捕獲點被捕獲。記憶體胞MC之臨限值係藉由電荷蓄積部32中被捕獲之電荷之有無或電荷量而變化。藉此，記憶體胞MC保持資訊。 通道絕緣膜33例如包含矽氧化物。通道絕緣膜32係電荷蓄積部32與半導體本體20之間之電位障壁。通道絕緣膜33於自半導體本體20對電荷蓄積部32注入電荷時(寫入動作)、及自電荷蓄積部32對半導體本體20釋放電荷時(抹除動作)，電荷穿隧。 半導體本體20與基板10電性連接。半導體本體20例如包含矽。矽係例如使非晶矽結晶化之多晶矽。核心層50設置於半導體本體20上。核心層50例如包含矽氧化物。 柱狀部CL設置於形成於積層體100之孔內。隨著積層體100之積層數增加，形成孔變得困難。作為容易形成孔的方法之一，有分複數次形成積層體(積層部100a、積層部100b等)與孔的方法。形成於各積層部100a、100b之各孔係於連結部45內連通。 於連結部45中，形成之孔之徑被放大。藉此，各孔之連接變得容易。為確保形成於連結部45之上之孔之加工容限，連結部45之膜厚較絕緣體40厚。藉由將連結部45設置得足夠厚，例如，抑制上部之孔穿透至連結部45之下層(電極層41等)。 然而，自電極層41賦予至半導體本體20之邊緣電場之強度係依存於絕緣體40及連結部45之膜厚。 考慮連結部45包含與絕緣體40相同之材料(例如，矽氧化物)之情形。於該情形，賦予至連結部45內之半導體本體20之邊緣電場之強度係與賦予至絕緣體40所包圍之半導體本體20之邊緣電場之強度相比較弱。其結果，有連結部45內之半導體本體20之電阻高於各積層部100a、100b之半導體本體20之電阻，從而可能引起胞電流降低之情況。此外，連結部45內之半導體本體20具有角部20p。於角部20p中，與角部20p之周邊相比，自電極層41賦予之邊緣電場易集中。因此，於連結部45內之半導體本體20，與各積層部100a、100b內之半導體本體20相比，難以引發通道(反轉層)。藉此，有於角部20p周邊引發通道時，必須對電極層41施加高電壓之情況。 相對於此，於第1實施形態中，作為連結部45，使用高介電層75。因此，可提高賦予至連結部45內之半導體本體20之邊緣電場之強度。藉此，連結部45內之半導體本體20之電阻與使用與絕緣體40相同之材料作為連結部45之情形相比較低。其結果，可抑制胞電流降低。 角部20p之周邊被高介電層75包圍。因此，角部20p之周邊與未被高介電層75包圍之情形相比，易引發通道。藉此，無須對電極層41施加高電壓，可於半導體本體20容易地進行通道之引發。 (第1實施形態：製造方法) 說明第1實施形態之半導體裝置之製造方法之一例。 圖4係顯示第1實施形態之半導體裝置之製造方法之一例之流程圖。 圖5(a)～圖8(b)係顯示第1實施形態之半導體裝置之製造方法之模式剖視圖。 ＜第1積層部100af之形成＞ 如圖5(a)所示，於基板10上形成第1積層部100af(步驟S110)。第1積層部100af係藉由交替積層置換構件41f與絕緣體40而形成。例如，置換構件41f與絕緣體40沿Z方向交替積層。置換構件41f係之後被置換成電極層41之構件。置換構件41f之材料係自可與絕緣體40取得蝕刻選擇比之材料選擇。例如，選擇矽氧化物作為絕緣體40時，對置換構件41f選擇矽氮化物。 ＜連結部45之形成＞ 於第1積層部100af上，形成連結部45(步驟S120)。於第1實施形態中，作為連結部45，形成有高介電層75。作為高介電層75，選擇具有較絕緣體40高之介電常數之高介電質。例如，高介電層75係使用包含選自由矽碳氮化物、鉿氧化物、鋯氧化物、及鋁氧化物所組成之群之1者以上的材料而形成。例如，高介電層75之Z方向上之厚度形成為較絕緣體40之Z方向上之厚度厚。 ＜第1孔MHa之形成＞ 如圖5(b)所示，形成第1孔MHa(步驟S130)。第1孔MHa於連結部45及第1積層部100af內沿Z方向延伸。第1孔MHa貫通連結部45及第1積層部100af，到達基板10。例如，第1孔MHa係藉由RIE(Reactive Ion Etching：反應性離子蝕刻)等各向異性蝕刻而形成。 ＜第1犧牲膜61之形成＞ 如圖6(a)所示，於第1孔MHa內形成第1犧牲膜61(步驟S140)。第1犧牲膜61係自基板10上表面形成至連結部45之中途。作為第1犧牲膜61，例如選擇非晶矽。 ＜凹槽部45r之形成＞ 如圖6(b)所示，使露出於第1孔MHa之連結部45之側面後退。藉此，於連結部45形成凹槽部45r(步驟S150)。凹槽部45r例如藉由對露出於第1孔MHa之連結部45之側面實施各向同性蝕刻而形成。 ＜第2犧牲膜62之形成＞ 如圖7(a)所示，於凹槽部45r內，形成第2犧牲膜62(步驟S160)。凹槽部45r係由第2犧牲膜62填入。第2犧牲膜62之上表面與連結部45之上表面成為同一平面。作為第2犧牲膜62，例如選擇非晶矽。 ＜第2積層部100bf之形成＞ 如圖7(b)所示，於連結部45上及犧牲膜61上形成第2積層部100bf(步驟S170)。第2積層部100bf係與第1積層部100af同樣地，交替積層有置換構件41f與絕緣體40之狀態。藉此，形成包含第1積層部100af、連結部45及第2積層部100bf之積層體100f。 ＜第2孔MHb之形成＞ 於第2積層部100b內，形成第2孔MHb(步驟S180)。第2孔MHb係貫通第2積層部100b，到達第2犧牲膜62。此時，自Z方向而視，第2犧牲膜62之最大徑係大於第2孔MHb之下端之徑。藉此，可放大對於第2孔MHb之位置偏移之容許範圍。例如，第2孔MHb係藉由RIE(反應性離子蝕刻)等各向異性蝕刻而形成。 ＜第1犧牲膜61及第2犧牲膜62之去除＞ 如圖8(a)所示，經由第2孔MHb而去除第1犧牲膜61及第2犧牲膜62(步驟S190)。藉此，第2孔MHb經由凹槽部45r而與第1孔MHa相連。藉此，第1孔MHa、凹槽部45r及第2孔MHb成為孔MH。 ＜柱狀部CL之形成＞ 如圖8(b)所示，於孔MH內形成圖3所示之柱狀部CL(步驟S200)。柱狀部CL係經過記憶體膜30之形成步驟、半導體本體20之形成步驟、及核心層50之形成步驟而形成。半導體本體20與基板10相接。 ＜電極層70、配線層LI、位元線BL等之形成＞ 如圖1及圖2所示，去除積層體100內之置換構件41f。於去除置換構件41f之空間形成電極層41(步驟S210)。例如，形成分斷積層體100之狹槽ST。狹槽ST例如沿X方向及Z方向擴展。藉由對該狹槽ST供給蝕刻劑而去除置換構件41f。電極層41係介隔狹槽ST而設置於去除置換構件41f之空間。藉此，第1積層部100af成為第1積層部100a。第2積層部100bf成為第2積層部100b。積層體100f成為積層體100。 如圖1所示，於狹槽ST之側壁形成絕緣膜(未圖示)。於狹槽ST內形成源極線SL。源極線SL係經由基板10而與半導體本體20電性連接。 於積層體100上形成上層配線80、位元線BL等，而形成第1實施形態之半導體裝置。 另，上述之製造方法於取代置換構件41f而選擇金屬構件(例如鎢)之情形時亦可實施。藉此，可削減去除置換構件41f之步驟、與形成電極層41之步驟。又，於後述之實施形態中，亦可選擇金屬構件取代置換構件41f。 藉由分2次進行積層體(積層部)之形成與孔之形成，而使孔形成變得容易。此外，作為連結部45，形成有高介電層75。藉此，亦可抑制胞電流降低。於角部20p之周圍，形成有高介電層75。藉此，可於半導體本體20容易地進行通道之引發。 (第2實施形態：半導體裝置) 圖9係第2實施形態之半導體裝置之模式剖視圖。 如圖9所示，於第2實施形態之半導體裝置設置有3個以上之積層部(例如，第1積層部100a、第2積層部100b、第3積層部100c及第4積層部100d等)。各積層部(例如，第1～第4積層部100a～100d)係於基板10上沿Z方向堆積。於各積層部之間，作為連結部45(例如，第1～第3連結部45a～45c)，設置有高介電層(第1～第3高介電層75a～75c)。 於第2實施形態中，亦使用高介電層(第1～第3高介電層75a～75c)作為連結部(例如，第1～第3連結部45a～45c)。因此，於設置有複數個連結部之情形時，亦可抑制胞電流降低。又，於角部20p之周邊，設置有高介電層75。因此，可於半導體本體20容易地進行通道之引發。 (第2實施形態：製造方法) 第2實施形態之半導體裝置係可藉由重複複數次積層部之形成與孔之形成而形成。 藉由分複數次進行積層體(積層部)之形成與孔之形成，而使孔形成變得容易。此外，於第2實施形態中，亦形成有高介電層75(第1～第3高介電層75a～75c)作為連結部(例如，第1～第3連結部45a～45c)。藉此，亦可抑制胞電流降低。 (第3實施形態：半導體裝置) 圖10係第3實施形態之半導體裝置之模式剖視圖。 如圖10所示，第3實施形態之半導體裝置與第1實施形態之半導體裝置不同之處在於，連結部46包含絕緣層76及77、及高介電層75具有突出部75p。絕緣層76係設置於第1積層部100a與第2積層部100b之間。絕緣層77係設置於絕緣層76與第2積層部100b之間。高介電層75係設置於絕緣層76與絕緣層77之間。 突出部75p為大致圓狀。突出部75p包圍了中間部CLm之一部分。例如，突出部75p之一部分係與半導體本體20相接。自Z方向而視，被突出部75p包圍之中間部CLm之最大徑R1小於被絕緣層77包圍之中間部CLm之最大徑R2。自Z方向而視，被突出部75p包圍之中間部CLm之最大徑R1小於第1部分CLa之下端之徑R3。此時，於鄰接之2個柱狀部CL中，被高介電層75包圍之中間部CLm之最短距離D3較第1部分CLa之上端之距離D4長。自Z方向而視，突出部75p與第1積層部100a內之記憶體膜30重疊。 於第3實施形態中，連結部46亦包含高介電層75。藉此，可抑制胞電流降低。又，於角部20p之周邊，設置有高介電層75。因此，可於半導體本體20容易地進行通道之引發。 (第3實施形態：製造方法) 說明第3實施形態之半導體裝置之製造方法之一例。 圖11(a)～圖14係顯示第3實施形態之半導體裝置之模式剖視圖。 ＜第1積層部100af～第1孔MHa之形成＞ 例如，根據參照圖5(a)說明之製造方法，實施直至形成第1孔MHa為止之步驟(步驟S110～S130)，取得圖11(a)所示之構造。此時，連結部46係經過於第1積層部100af上，形成絕緣層76之步驟、形成高介電層75之步驟、於高介電層75上形成絕緣層77之步驟而形成。作為絕緣層76及絕緣層77，選擇與絕緣體40相同之材料。例如，作為絕緣層76及絕緣層77，選擇矽氧化物。 ＜犧牲膜61之形成＞ 例如，根據參照圖5(b)及圖6(a)說明之製造方法，實施直至形成第1犧牲膜61為止之步驟(步驟S140)，取得圖11(b)所示之構造。凹槽部46r係使絕緣層77後退而形成。 ＜第2積層部100bf之形成～犧牲膜61之去除＞ 例如，根據參照圖6(b)及圖7(a)說明之製造方法，實施直至去除第1犧牲膜61且形成孔MH為止之步驟(步驟S150～S190)。其後，使露出於孔MH之置換構件41f之側面、絕緣體40之側面及絕緣層76之側面後退，取得圖12(a)所示之構造。 如圖12(b)所示，使孔MH內之第1積層部100af、第2積層部100bf、絕緣層76及絕緣層77之露出面後退。例如，對孔MH之側面實施蝕刻。藉此，孔MH內之第1積層部100af、第2積層部100bf、絕緣層76及絕緣層77之露出面後退。藉此，於高介電層75形成朝孔MH內突出之突出部75p。此時之蝕刻係例如亦可改變蝕刻劑而分複數次進行。 另，置換構件41f為矽氮化物，絕緣體40、絕緣層76及絕緣層77為矽氧化物之情形，亦可對孔MH內供給氧化劑。藉此，孔MH內之置換構件41f之露出面被氧化。其後，亦可藉由進行蝕刻，使第1積層部100af、第2積層部100bf、絕緣層76及絕緣層77之露出面後退。藉此，可統一加工孔MH，且抑制於孔MH內形成凹凸。 ＜柱狀部CL之形成＞ 如圖13(a)所示，於孔MH之內壁形成記憶體膜30。例如，於孔MH之內壁形成區塊絕緣膜31。於區塊絕緣膜31上形成電荷蓄積部32。於電荷蓄積部32上形成通道絕緣膜33。藉此，形成記憶體膜30。 如圖13(b)所示，於記憶體膜30上形成第1半導體膜20a。其後，藉由RIE等各向異性蝕刻，去除形成於孔MH之底之記憶體膜30及第1半導體膜20a。此時，使孔MH之側壁之記憶體膜30及第1半導體膜20a殘留。藉此，於孔MH之底露出基板10之上表面。此處，有第1孔MHa之中心軸與第2孔MHb之中心軸錯開之情形。該情形，亦去除形成於孔MH之側壁之記憶體膜30之一部分。藉此，於孔MH之側壁形成去除了記憶體膜30之一部分之凹槽部30r。凹槽部30r係形成於突出部75p之側壁之一部分。例如，藉由形成凹槽部30r，突出部75p之一部分露出於孔MH內。 如圖14所示，於記憶體膜30上及凹槽部30r內形成第2半導體膜20b。藉由第1半導體膜20a與第2半導體膜20b而形成半導體本體20。 於半導體本體20上，形成核心層50。藉此，形成柱狀部CL(步驟S200)。 ＜電極層70之形成～位元線BL等之形成＞ 例如，根據參照圖2及圖1說明之製造方法，實施直至形成位元線BL等為止之步驟(步驟S210)，形成第4實施形態之半導體裝置。 考慮未設置具有突出部75p之高介電層75的構成。該情形，有可能與形成於孔MH之底之記憶體膜30同時，去除形成於第1孔MHa之側壁之記憶體膜30。藉此，有形成半導體本體20時，有可能與電極層70短路之情況。 相對於此，於第3實施形態中，高介電層75具有突出部75p。此時，突出部75p於形成於第1孔MHa之側壁之記憶體膜30上形成。因此，自Z方向而視，形成於第1孔MHa之側壁之記憶體膜30與突出部75p重疊。於去除孔MH之底之記憶體膜30時，突出部75p發揮保護之作用。藉此，抑制形成於第1孔MHa之側壁之記憶體膜30被去除。藉此，可抑制半導體本體20與電極層70之間之短路之產生。 又，於第3實施形態中，絕緣層76係設置於高介電層75與第2積層部100b之間。藉此，可於形成半導體本體20與半導體支柱11之連接部分(圖13(a)之凹槽部30r)時，降低去除第1積層部100a內之記憶體膜30之可能性。 (第4實施形態：半導體裝置) 圖15係第4實施形態之半導體裝置之模式剖視圖。 如圖15所示，第4半導體裝置與第4實施形態之半導體裝置不同之處在於，於基板10與柱狀部CL之間設置有半導體支柱11。 ＜半導體支柱11＞ 於積層體100內設置有半導體支柱11。半導體支柱11係與基板10及半導體本體20相接。半導體支柱11被電極層41之至少1者包圍。半導體支柱11係例如自基板10之上表面藉由磊晶成長法形成。 於第4實施形態中，連結部46亦包含高介電層75。藉此，可抑制胞電流降低。又，於角部20p之周邊，設置有高介電層75。因此，可於半導體本體20容易地進行通道之引發。 以上，根據上述之各實施形態，提供可抑制胞電流降低之半導體裝置。 以上，雖對本發明之若干個實施形態加以說明，但該等實施形態係作為例子而提示者，並未意圖限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，於不脫離發明之主旨之範圍內，可進行各種省略、置換、變更。該等實施形態或其變形包含於發明之範圍或主旨，且包含於申請專利範圍所記載之發明及其等效物之範圍。
1‧‧‧記憶體胞陣列
10‧‧‧基板
10a‧‧‧主表面
11‧‧‧半導體支柱
20‧‧‧半導體本體
20a‧‧‧第1半導體膜
20b‧‧‧第2半導體膜
20p‧‧‧角部
30‧‧‧記憶體膜
30r‧‧‧凹槽部
31‧‧‧區塊絕緣膜
32‧‧‧電荷蓄積部
33‧‧‧通道絕緣膜
40‧‧‧絕緣體
41‧‧‧電極層
41f‧‧‧置換構件
45‧‧‧連結部
45a～45c‧‧‧第1～第3連結部
45r‧‧‧凹槽部
46‧‧‧連結部
46r‧‧‧凹槽部
50‧‧‧核心層
61‧‧‧第1犧牲膜
62‧‧‧第2犧牲膜
70‧‧‧電極層
75‧‧‧高介電層
75a～75c‧‧‧第1～第3高介電層
75p‧‧‧突出部
76‧‧‧絕緣層
77‧‧‧絕緣層
80‧‧‧上層配線
100‧‧‧積層體
100a‧‧‧第1積層部
100af‧‧‧第1積層部
100b‧‧‧第2積層部
100bf‧‧‧第2積層部
100c‧‧‧第3積層部
100d‧‧‧第4積層部
100f‧‧‧積層體
BL‧‧‧位元線
Cb‧‧‧第1接觸部
CL‧‧‧柱狀部
CLa‧‧‧第1部分
CLb‧‧‧第2部分
CLm‧‧‧中間部
D1‧‧‧各中間部間之最短距離
D2‧‧‧各第2部分下端間之距離
D3‧‧‧被高介電層包圍之中間部之最短距離
D4‧‧‧第1部分上端之距離
LI‧‧‧配線層
MC‧‧‧記憶體胞
MH‧‧‧孔
MHa‧‧‧第1孔
MHb‧‧‧第2孔
R1‧‧‧被突出部包圍之中間部之最大徑
R2‧‧‧被絕緣層包圍之中間部之最大徑
R3‧‧‧第1部分下端之徑
Ra‧‧‧第1部分上端之徑
Rb‧‧‧第2部分下端之徑
Rm‧‧‧中間部之最大徑
S110～S210‧‧‧步驟
SGD‧‧‧汲極側選擇閘極
SGS‧‧‧源極側選擇閘極
SL‧‧‧源極線
ST‧‧‧狹槽
STD‧‧‧汲極側選擇電晶體
STS‧‧‧源極側選擇電晶體
V1‧‧‧第2接觸部
WL‧‧‧字元線
WLD‧‧‧虛設字元線
X‧‧‧方向
Y‧‧‧方向
Z‧‧‧方向
圖1係顯示第1實施形態之半導體裝置之模式立體圖。 圖2係第1實施形態之半導體裝置之模式剖視圖。 圖3(a)～圖3(c)係顯示第1實施形態之半導體裝置之柱狀部之模式剖視圖。 圖4係顯示第1實施形態之半導體裝置之製造方法之一例之流程圖。 圖5(a)及圖5(b)係顯示第1實施形態之半導體裝置之製造方法之模式剖視圖。 圖6(a)及圖6(b)係顯示第1實施形態之半導體裝置之製造方法之模式剖視圖。 圖7(a)及圖7(b)係顯示第1實施形態之半導體裝置之製造方法之模式剖視圖。 圖8(a)及圖8(b)係顯示第1實施形態之半導體裝置之製造方法之模式剖視圖。 圖9係第2實施形態之半導體裝置之模式剖視圖。 圖10係第3實施形態之半導體裝置之模式剖視圖。 圖11(a)及圖11(b)係顯示第3實施形態之半導體裝置之模式剖視圖。 圖12(a)及圖12(b)係顯示第3實施形態之半導體裝置之模式剖視圖。 圖13(a)及圖13(b)係顯示第3實施形態之半導體裝置之模式剖視圖。 圖14係顯示第3實施形態之半導體裝置之模式剖視圖。 圖15係第4實施形態之半導體裝置之模式剖視圖。
Claims (19)
- 一種半導體裝置，其具備：積層體，其包含：第1積層部，其包含介隔絕緣體而積層於第1方向之複數個電極層；第2積層部，其包含介隔絕緣體而積層於第1方向之複數個電極層，且相對於上述第1積層部沿上述第1方向隔開而配置；及連結部，其設置於上述第1積層部與上述第2積層部之間，且包含具有較上述絕緣體更高之介電常數之高介電層；以及柱狀部，其包含：第1部分，其設置於上述第1積層部內，且於第1方向延伸；第2部分，其設置於上述第2積層部內，且於上述第1方向延伸；及中間部分，其設置於上述連結部內，且連接上述第1部分與上述第2部分；於上述中間部分與上述第1部分之邊界、及上述中間部分與上述第2部分之邊界，上述柱狀部之徑係不連續地變化；自上述第1方向觀察，上述中間部分之最大徑係：大於上述第1部分之上端之徑，且大於上述第2部分之下端之徑。
- 如請求項1之半導體裝置，其中上述高介電層設置於上述連結部內整體。
- 如請求項1之半導體裝置，其中上述連結部係於上述高介電層與上述第2積層部之間包含絕緣層；且自上述第1方向而視，被上述高介電層包圍之部分之上述中間部之最大徑係小於上述第1部分之下端之徑。
- 如請求項1之半導體裝置，其中自上述第1方向而視，上述中間部之最大徑係大於上述第2部分之下端之徑。
- 如請求項1之半導體裝置，其中上述高介電層包含選自由鉿氧化物、鋁氧化物、矽碳氮化物、及鋯氧化物所組成之群之至少1者。
- 如請求項1之半導體裝置，其中沿上述第1方向，上述高介電層之厚度較上述絕緣體之厚度更厚。
- 如請求項1之半導體裝置，其中上述柱狀部包含：半導體本體，其於上述第1方向延伸；及電荷蓄積部，其設置於上述半導體本體與上述第1積層部之間、及上述半導體本體與上述第2積層部之間。
- 如請求項7之半導體裝置，其中上述半導體本體具有被上述連結部包圍之角部。
- 一種半導體裝置，其具備：積層體，其包含：沿第1方向依序積層之第1電極層、第1絕緣體、第2絕緣體及第2電極層；及連結部，其係配置於上述第1絕緣體與上述第2絕緣體之間，且包含具有較上述第1絕緣體及上述第2絕緣體高之介電常數之高介電層；及第1柱狀部及第2柱狀部，其等設置於上述積層體內，且於上述第1方向延伸而彼此相鄰；且上述第1柱狀部中被上述連結部包圍之部分與上述第2柱狀部中被上述連結部包圍之部分之間的最短距離係：較上述第1柱狀部中被上述第1絕緣體包圍之部分與上述第2柱狀部中被上述第1絕緣體包圍之部分之間的最短距離、及上述第1柱狀部中被上述第2絕緣體包圍之部分與上述第2柱狀部中被上述第2絕緣體包圍之部分之間的最短距離更短。
- 如請求項9之半導體裝置，其中上述高介電層設置於上述連結部內整體。
- 如請求項9之半導體裝置，其中上述連結部於上述高介電層與上述第2絕緣體之間包含絕緣層；且被上述高介電層包圍之部分中之上述第1柱狀部與上述第2柱狀部之間之最短距離，較被上述第1絕緣體包圍之部分中之上述第1柱狀部與上述第2柱狀部之間之最短距離更長。
- 如請求項9之半導體裝置，其中上述高介電層包含鉿氧化物。
- 如請求項9之半導體裝置，其中上述高介電層之厚度，較上述第1絕緣體之厚度及上述第2絕緣體之厚度更厚。
- 如請求項9之半導體裝置，其進而具備：半導體本體，其設置於上述柱狀部內，且於上述第1方向延伸；及電荷蓄積部，其設置於上述半導體本體與第1電極層之間、及上述半導體本體與上述第2電極層之間。
- 如請求項14之半導體裝置，其中上述半導體本體具有被上述連結部包圍之角部。
- 一種半導體裝置之製造方法，其具備以下步驟：形成包含介隔絕緣體而積層之複數個置換構件之第1積層部；於上述第1積層部上，形成包含具有較上述絕緣體更高之介電常數之高介電層之連結部；形成貫通上述連結部及上述第1積層部之第1孔；於上述第1孔內形成犧牲膜；於上述連結部上及上述犧牲膜上，形成包含介隔絕緣體而積層之複數個置換構件之第2積層部；形成貫通上述第2積層部且到達上述犧牲膜之第2孔；經由上述第2孔而去除上述犧牲膜；及於上述第1孔之側壁及上述第2孔之側壁形成柱狀部；形成上述犧牲膜之步驟包含以下步驟：於自上述第1積層部內至上述連結部內之一部分之上述第1孔內，形成第1犧牲膜；使於上述第1孔露出之上述連結部之側面後退，形成凹槽(recess)部；及於上述凹槽部形成第2犧牲膜。
- 如請求項16之半導體裝置之製造方法，其進而具備如下步驟：於去除上述犧牲膜之步驟後，經由上述第1孔及上述第2孔，使上述複數個置換構件之側面後退。
- 如請求項17之半導體裝置之製造方法，其中使上述複數個置換構件之側面後退之步驟包含以下步驟：對上述第1孔及上述第2孔內供給氧化劑；及將蝕刻劑導入至上述第1孔及上述第2孔內。
- 如請求項16之半導體裝置之製造方法，其中形成上述連結部之步驟包含將上述高介電層之厚度形成為較上述絕緣體之厚度更厚。
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