TWI635598B - 半導體裝置及其製造方法 - Google Patents

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TWI635598B
TWI635598B TW105142014A TW105142014A TWI635598B TW I635598 B TWI635598 B TW I635598B TW 105142014 A TW105142014 A TW 105142014A TW 105142014 A TW105142014 A TW 105142014A TW I635598 B TWI635598 B TW I635598B
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高橋篤史
吉水康人
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東芝記憶體股份有限公司
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Abstract

根據實施形態，半導體裝置具備基底層、設置於上述基底層上之積層體、半導體主體、電荷儲存部、絕緣層、與上述絕緣層為不同之絕緣材料之複數個柱狀部、及複數個接觸部。上述積層體具有隔著絕緣體而積層之複數個電極層。上述複數個電極層具有形成階差而階梯狀地排列之複數個階面部。上述半導體主體於上述積層體內沿上述積層體之積層方向延伸。上述電荷儲存部設置於上述半導體主體與上述電極層之間。上述絕緣層設置於上述複數個階面部之上。上述複數個柱狀部於上述絕緣層內及上述絕緣層之下之上述積層體內沿上述積層方向延伸。上述複數個接觸部於上述絕緣層內沿上述積層方向延伸，且連接於上述複數個階面部。上述複數個接觸部與配置於所連接之階面部內之柱狀部之最短距離相互大致相等。

Description

半導體裝置及其製造方法
本申請案之實施形態係關於一種半導體裝置及其製造方法。
為使三維記憶體元件之複數個電極層與控制電路連接，而提出有複數個電極層之階梯狀接觸構造。又，亦提出有如下方法：於三維記憶體元件中，在形成包含複數個犧牲層之積層體之後，去除犧牲層而形成空隙。包含空隙之積層體係藉由於去除犧牲層之前形成於積層體之柱狀部而得以支撐。
實施形態提供一種能夠縮小晶片尺寸之半導體裝置及其製造方法。
根據實施形態，半導體裝置具備基底層、設置於上述基底層上之積層體、半導體主體、電荷儲存部、絕緣層、與上述絕緣層為不同之絕緣材料之複數個柱狀部、及複數個接觸部。上述積層體具有隔著絕緣體而積層之複數個電極層。上述複數個電極層具有形成階差而階梯狀地排列之複數個階面部。上述半導體主體於上述積層體內沿上述積層體之積層方向延伸。上述電荷儲存部設置於上述半導體主體與上述電極層之間。上述絕緣層設置於上述複數個階面部之上。上述複數個柱狀部於上述絕緣層內及上述絕緣層之下之上述積層體內沿上述積層方向延伸。上述複數個接觸部於上述絕緣層內沿上述積層方向延伸，且連接於上述複數個階面部。上述複數個接觸部與配置於所連接之階面部內之柱狀部之最短距離相互大致相 等。
1‧‧‧記憶胞陣列
2‧‧‧階梯部
10‧‧‧基板
10a‧‧‧工作區域
11‧‧‧第1基底層
12‧‧‧第2基底層
20‧‧‧半導體主體
20a‧‧‧覆蓋矽
20b‧‧‧矽主體
30‧‧‧積層膜
30a‧‧‧積層膜
31‧‧‧隧道絕緣膜
32‧‧‧電荷儲存膜
33‧‧‧阻擋絕緣膜
34‧‧‧第1阻擋膜
35‧‧‧第2阻擋膜
40‧‧‧空隙
41‧‧‧絕緣層
42‧‧‧絕緣層
43‧‧‧絕緣層
44‧‧‧空隙
45‧‧‧絕緣層
50‧‧‧核心膜
55‧‧‧遮罩層
60‧‧‧分離部
63‧‧‧絕緣膜
70‧‧‧電極層
70a‧‧‧階面部
71‧‧‧犧牲層
71a‧‧‧階面部
72‧‧‧絕緣層
72a‧‧‧階面部
81‧‧‧半導體區域
85‧‧‧空腔
91‧‧‧接觸部
100‧‧‧積層體
100a‧‧‧第1積層部
100b‧‧‧第2積層部
160‧‧‧分離部
200‧‧‧區塊
BL‧‧‧位元線
Cb‧‧‧接點
CH‧‧‧接觸孔
CL1‧‧‧柱狀部
CL2‧‧‧柱狀部
CL3‧‧‧柱狀部
Cs‧‧‧接點
h‧‧‧孔
LI‧‧‧配線部
MC‧‧‧記憶胞
MH‧‧‧記憶孔
SL‧‧‧源極線
ST‧‧‧狹縫
STD‧‧‧汲極側選擇電晶體
STS‧‧‧源極側選擇電晶體
V1‧‧‧接點
圖1係實施形態之半導體裝置之模式性俯視方塊圖。
圖2係實施形態之半導體裝置之模式性俯視圖。
圖3係實施形態之半導體裝置之記憶胞陣列之模式性立體圖。
圖4係圖2中之A-A'剖視圖。
圖5A係圖4之局部放大剖視圖，圖5B係圖5A中之D-D'剖視圖。
圖6係圖2中之B-B'剖視圖。
圖7係圖2中之C-C'剖視圖。
圖8~圖25係表示實施形態之半導體裝置之製造方法之模式性剖視圖。
圖26A係圖24中之E-E'剖視圖，圖26B係去除半導體主體後之與圖26A相當之圖。
圖27係表示實施形態之半導體裝置之製造方法之模式性剖視圖。
圖28係實施形態之半導體裝置之模式性俯視圖。
圖29係圖28中之C-C'剖視圖。
圖30係實施形態之記憶胞陣列之另一例之模式性剖視圖。
圖31係實施形態之階梯部之另一例之模式性剖視圖。
圖32係實施形態之階梯部之另一例之模式性剖視圖。
圖33~圖36係表示實施形態之半導體裝置之製造方法之模式性剖視圖。
圖37係實施形態之記憶胞陣列之又一例之模式性立體圖。
圖38係實施形態之半導體裝置之模式性俯視圖。
以下，參照圖式，對實施形態進行說明。再者，於各圖式中，對相同之要素標註相同之符號。
於實施形態中，作為半導體裝置，例如，對具有三維構造之記憶胞陣列之半導體記憶裝置進行說明。
圖1係實施形態之半導體裝置之模式性俯視方塊圖。
圖2係實施形態之半導體裝置之模式性俯視圖。
實施形態之半導體裝置具有記憶胞陣列1及設置於記憶胞陣列1之外側之周邊區域之階梯部2。記憶胞陣列1及階梯部2設置於同一基板上。
圖3係實施形態之記憶胞陣列1之模式性立體圖。
圖4係圖2中之A-A'剖視圖。
於圖3中，將相對於基板10之主面平行之方向且相互正交之兩個方向設為X方向及Y方向，將相對於該等X方向及Y方向之兩者正交之方向設為Z方向(積層方向)。其他圖中所示之X方向、Y方向及Z方向分別與圖3之X方向、Y方向及Z方向對應。
記憶胞陣列1具有基板10、設置於基板10上之積層體100、複數個柱狀部CL1、複數個分離部60及設置於積層體100之上方之上層配線。於圖3中，作為上層配線，例如表示位元線BL及源極線SL。
基板10及積層體100設置於設有記憶胞陣列1之胞陣列區域及設有階梯部2之階梯區域。將積層體100中之設置於胞陣列區域之部分設為第1積層部100a，將設置於階梯區域之部分設為第2積層部100b。
於胞陣列區域中配置有複數個柱狀部CL1。柱狀部CL1形成為於第1積層部100a內沿該第1積層部100a之積層方向(Z方向)延伸之大致圓柱狀。
如圖2所示，複數個柱狀部CL1例如錯位排列。或者，複數個柱狀部CL1亦可沿X方向及Y方向呈正方格子狀排列。
如圖2所示，分離部60於胞陣列區域及階梯區域內沿X方向延伸，將積層體100於Y方向上分離成複數個區塊(或指狀部)200。
如圖3所示，於第1積層部100a之上方，設置有複數條位元線BL。複數條位元線BL係沿Y方向延伸之例如金屬膜。複數條位元線BL於X方向上相互分離。
柱狀部CL1之下述半導體主體20之上端經由圖3所示之接點Cb及接點V1而連接於位元線BL。
複數個柱狀部CL1連接於共通之1條位元線BL。連接於該共通之位元線BL之複數個柱狀部CL1包含自藉由分離部60於Y方向上被分離出之各個區塊200逐個選出之柱狀部CL。
如圖4所示，第1積層部100a具有積層於基板10上之複數個電極層70。複數個電極層70隔著絕緣層72於相對於基板10之主面垂直之方向(Z方向)上積層。電極層70為金屬層。電極層70例如為包含鎢作為主成分之鎢層、或者包含鉬作為主成分之鉬層。絕緣層72為包含氧化矽作為主成分之氧化矽層。
基板10例如為矽基板，於該基板10之表面側設置有工作區域(active region)10a作為半導電性基底層。工作區域10a例如為P型矽區域。
於工作區域10a之表面設置有絕緣層41。於絕緣層41上設置有最下層之電極層70。於最上層之電極層70上設置有絕緣層42，於該絕緣層42上設置有絕緣層43。絕緣層43覆蓋柱狀部CL1之上端。
圖5A係圖4之一部分之放大剖視圖。
圖5B係圖5A中之D-D'剖視圖。
柱狀部CL1具有積層膜(記憶體膜)30、半導體主體20及絕緣性核心膜50。
半導體主體20於第1積層部100a內沿積層方向(Z方向)呈管狀連續地延伸。積層膜30設置於電極層70與半導體主體20之間，且將半導體主體20自外周側包圍。核心膜50設置於管狀半導體主體20之內側。半導體主體20之上端經由圖3所示之接點Cb及接點V1而連接於位元線BL。
積層膜30具有隧道絕緣膜31、電荷儲存膜(電荷儲存部)32及阻擋絕緣膜33。於半導體主體20與電極層70之間，自半導體主體20側起依序設置有隧道絕緣膜31、電荷儲存膜32及阻擋絕緣膜33。電荷儲存膜32設置於隧道絕緣膜31與阻擋絕緣膜33之間。
半導體主體20、積層膜30及電極層70構成記憶胞MC。記憶胞MC具有電極層70隔著積層膜30包圍半導體主體20之周圍而成之垂直型電晶體構造。
於該垂直型電晶體構造之記憶胞MC中，半導體主體20例如為矽之通道主體，電極層70作為控制閘極而發揮功能。電荷儲存膜32作為儲存自半導體主體20注入之電荷之資料記憶層而發揮功能。
實施形態之半導體記憶裝置係可電性自由地進行資料之刪除、寫入，即便切斷電源亦可保持記憶內容之非揮發性半導體記憶裝置。
記憶胞MC例如係電荷捕獲型記憶胞。電荷儲存膜32係於絕緣性膜中具有多個捕獲電荷之捕獲點者，例如包含氮化矽膜。或者，電荷儲存膜32亦可為周圍由絕緣體包圍之具有導電性之浮動閘極。
隧道絕緣膜31於自半導體主體20向電荷儲存膜32注入電荷時、或者 將儲存於電荷儲存膜32之電荷釋出至半導體主體20時成為電位障壁。隧道絕緣膜31例如包含氧化矽膜。
阻擋絕緣膜33防止存儲於電荷儲存膜32之電荷被釋出至電極層70。又，阻擋絕緣膜33防止自電極層70向柱狀部CL之電荷之反向隧道效應。
阻擋絕緣膜33具有第1阻擋膜34及第2阻擋膜35。第1阻擋膜34例如為氧化矽膜。第2阻擋膜35為介電常數高於該氧化矽膜之金屬氧化膜。作為該金屬氧化膜，例如可列舉氧化鋁膜、氧化鋯膜、氧化鉿膜。
第1阻擋膜34設置於電荷儲存膜32與第2阻擋膜35之間。第2阻擋膜35設置於第1阻擋膜34與電極層70之間。
第2阻擋膜35亦設置於電極層70與絕緣層72之間。第2阻擋膜35沿電極層70之上表面、下表面及積層膜30側之側面而連續地形成。第2阻擋膜35於第1積層部100a之積層方向上不連續而分離。
或者，亦可於電極層70與絕緣層72之間不形成第2阻擋膜35，而使第2阻擋膜35沿第1積層部100a之積層方向連續地形成。或者，阻擋絕緣膜33亦可為沿第1積層部100a之積層方向而連續之單層膜。
又，於第2阻擋膜35與電極層70之間、或絕緣層72與電極層70之間，亦可形成金屬氮化膜。該金屬氮化膜例如為氮化鈦膜，可作為障壁金屬、密接層、金屬層70之晶種金屬而發揮功能。
如圖3所示，於第1積層部100a之上層部(柱狀部CL1之上端部)設置有汲極側選擇電晶體STD。於第1積層部100a之下層部(柱狀部CL1之下端部)設置有源極側選擇電晶體STS。至少最上層之電極層70作為汲極側選擇電晶體STD之控制閘極而發揮功能。至少最下層之電極層70作為源極側選擇電晶體STS之控制閘極而發揮功能。
於該等汲極側選擇電晶體STD與源極側選擇電晶體STS之間，設置有複數個記憶胞MC。複數個記憶胞MC、汲極側選擇電晶體STD、及源極側選擇電晶體STS通過柱狀部CL1之半導體主體20而串聯連接，而構成1個記憶串。該記憶串於相對於XY面平行之面方向上例如錯位配置，複數個記憶胞MC於X方向、Y方向及Z方向上三維地設置。
繼而，對分離部60進行說明。
如圖2及圖4所示，分離部60具有配線部LI及絕緣膜63。再者，於圖3中省略絕緣膜63之圖示。
配線部LI係於X方向及Z方向上擴展且包含例如金屬之膜。於該配線部LI之側面設置有絕緣膜63。如圖4所示，絕緣膜63設置於第1積層部100a與配線部LI之間。
如圖4所示，柱狀部CL1之半導體主體20之下端與基板10之工作區域10a相接。
於工作區域10a之表面形成有複數個半導體區域81。配線部LI之下端與半導體區域81相接。與複數個配線部LI對應而設置有複數個半導體區域81。複數個半導體區域81包含n型半導體區域81及p型半導體區域81。
複數個配線部LI包含與n型半導體區域81連接之配線部LI及與p型半導體區域81連接之配線部LI。
與n型半導體區域81連接之配線部LI之上端經由圖3所示之接點Cs而連接於源極線SL。
藉由對最下層之電極層70賦予之電位控制，可於n型半導體區域81與半導體主體20之下端之間的p型工作區域10a之表面誘發n通道(反轉層)，而於n型半導體區域81與半導體主體20之下端之間流通電流。最下層之電 極層70作為用以於工作區域10a之表面誘發通道之控制閘極而發揮功能，絕緣層41作為閘極絕緣膜而發揮功能。
於讀出動作時，自配線部LI經由n型半導體區域81及n通道而將電子供給至半導體主體20。
與p型半導體區域81連接之配線部LI之上端與未圖示之上層配線連接。p型半導體區域81於刪除動作時，經由工作區域10a而將電洞供給至半導體主體20。
繼而，對設置有階梯部2之階梯區域之構造進行說明。
圖6係圖2中之B-B'剖視圖。
圖7係圖2中之C-C'剖視圖。
積層體100及分離部60自胞陣列區域沿X方向延伸至階梯區域。分離部60將階梯區域之第2積層部100b於Y方向上分離成複數個區塊200。
如圖6所示，第2積層部100b之複數個電極層70具有沿X方向形成階差而階梯狀地排列之複數個階面部70a。藉由複數個階面部70a形成階梯部2。於階面部70a之上方，上層之所有電極層70及絕緣層72被去除而未殘留，關於各個電極層70，於電極層70之階面部70a之上方未重疊上一層電極層70。
第2積層部100b之複數個絕緣層72之一部分亦被加工成階梯狀，複數個絕緣層72具有沿X方向形成階差而階梯狀地排列之複數個階面部72a。電極層70之階面部70a積層於絕緣層72之階面部72a之上。
於階梯部2之上設置有絕緣層45。絕緣層45填埋階梯部2之階差，而消除或緩和第2積層部100b與第1積層部100a之間之階差。絕緣層45係包含氧化矽作為主成分之氧化矽層。
於絕緣層45上設置有絕緣層43。絕緣層43與絕緣層45相同，例如為氧化矽層。
於絕緣層45內及絕緣層45之下之第2積層部100b內，設置有沿積層體100之積層方向(Z方向)延伸之複數個柱狀部CL3。於第2積層部100b之電極層70之階面部70a之上方，因上層之電極層70及絕緣層72全部被去除，因此柱狀部CL3之側面之中之於絕緣層45內延伸之柱狀部CL3部分之側面不與上層之電極層70相接而與電極層70隔離。
如圖2所示，於1個階面部70a配置有至少1個柱狀部CL3。於圖2所示之例中，於1個階面部70a配置有例如4個柱狀部CL3。
柱狀部CL3為大致圓柱狀之絕緣體。柱狀部CL3包含例如氮化矽作為主成分，作為與絕緣層45不同之絕緣材料。柱狀部CL3為大致氮化矽單體之柱。
如圖6所示，柱狀部CL3貫通絕緣層43、絕緣層45及絕緣層45之下之第2積層部100b而到達至基板10之工作區域10a。柱狀部CL3貫通階面部70a。複數個柱狀部CL3之Z方向之長度大致相等。
如圖2及圖7所示，於階面部70a上設置有接觸部91。於1個階面部70a配置有至少1個接觸部91。與複數個階面部70a對應地於階梯部2上設置有複數個接觸部91。
接觸部91為大致圓柱狀之導電體。接觸部91為金屬體，包含例如鎢或鉬作為主成分。
接觸部91於絕緣層45內沿積層體100之積層方向延伸，且連接於階面部70a。接觸部91之周圍被絕緣層45包圍。
接觸部91與未圖示之上層配線連接。該上層配線與例如形成於基板 10之表面之控制電路電性連接。通過接觸部91及階面部70a來控制記憶胞陣列1之各層電極層70之電位。
於圖2所示之例中，於1個階面部70a，在1個接觸部91之周圍配置有4個柱狀部CL3。
接觸部91之直徑大於階梯區域之柱狀部CL3之直徑及記憶胞陣列1之柱狀部CL1之直徑。記憶胞陣列1之複數個柱狀部CL1較階梯區域之複數個柱狀部CL3更緊密地配置。
於形成於絕緣層43上之未圖示之抗蝕劑膜，藉由微影法而形成孔圖案，將該孔圖案自抗蝕劑膜直接、或隔著遮罩層轉印至絕緣層43及絕緣層45，而形成下述之圖27所示之接觸孔CH。於該接觸孔CH內形成接觸部91。根據對抗蝕劑膜之微影法精度，可能存在接觸孔CH偏移至與柱狀部CL3重疊之位置之情形。
根據實施形態，柱狀部CL3為與絕緣層45不同之材料之絕緣體，因此，於形成接觸孔CH時，可使柱狀部CL3之蝕刻速率相對於絕緣層45之蝕刻速率充分地低。
因此，即便形成接觸孔CH之位置與柱狀部CL3重疊，亦可抑制在進行形成接觸孔CH之蝕刻時、重疊於接觸孔CH之柱狀部CL3之一部分於縱向上被蝕刻。即，可抑制於柱狀部CL3之外周側部分形成沿縱向延伸且露出複數個電極層70之孔或間隙。此乃防止使複數個電極層70間短路之導電材形成。
如此，根據實施形態，可容許接觸孔CH與柱狀部CL3之位置重疊、即接觸部91與柱狀部CL3之接觸。此情況能縮小接觸部91與柱狀部CL3之間之距離，而使配置接觸部91與柱狀部CL3之1個階面部70a之面積變小。 此情況使晶片尺寸縮小。
複數個柱狀部CL3及複數個接觸部91中之配置於同一階面部70a內之柱狀部CL3與接觸部91之最短距離於複數個階面部70a間大致相等。1個階面部70a內之接觸部91與柱狀部CL3之最短距離與另一階面部70a內之接觸部91與柱狀部CL3之最短距離大致相等。於複數個階面部70a間，接觸部91與柱狀部CL3之間之距離(最短距離)大致均勻，無偏差。
於進行微影法時發生複數個孔圖案之位置偏移之情形時，有複數個孔圖案於相同之方向上偏移相同程度之傾向。於圖38中，表示接觸部91(孔圖案)較圖2所示之例更向X方向之右側偏移之例。由於複數個孔圖案於相同方向上偏移相同程度，因此即便於發生孔圖案之位置偏移之情形時，配置於同一階面部70a內之柱狀部CL3與接觸部91之最短距離於複數個階面部70a間亦大致相等。
如此，根據實施形態，於複數個階面部70a之間，接觸部91與柱狀部CL3之間之距離無偏差而一致，因此，可縮小階面部70a之尺寸之範圍。此亦能縮小階面部70a之面積，而使晶片尺寸縮小。
繼而，對實施形態之半導體裝置之製造方法進行說明。
首先，參照圖8~圖18來說明針對胞陣列區域之第1積層部100a之製程。
如圖8所示，於基板10之工作區域10a上形成絕緣層41。於該絕緣層41上，交替地積層作為第1層之犧牲層71及作為第2層之絕緣層72。重複進行交替地積層犧牲層71與絕緣層72之步驟，而於基板10上形成複數個犧牲層71及複數個絕緣層72。於最上層之犧牲層71上形成絕緣層42。例如，犧牲層71為氮化矽層，絕緣層72為氧化矽層。
於包含複數個犧牲層71及複數個絕緣層72之胞陣列區域之第1積層部100a，如圖9所示般形成複數個記憶孔MH。記憶孔MH係藉由使用未圖示之遮罩層之反應式離子蝕刻(RIE，reactive ion etching)法而形成。記憶孔MH貫通絕緣層42、複數個犧牲層71、複數個絕緣層72及絕緣層41而到達至工作區域10a。
於記憶孔MH內，如圖10所示般形成積層膜30a。積層膜30a係沿記憶孔MH之側面及底部而共形地形成。積層膜30a例如包含圖5A及圖5B所示之積層膜30中之隧道絕緣膜31、電荷儲存膜32及第1阻擋膜34。於記憶孔MH內，依序形成第1阻擋膜34、電荷儲存膜32及隧道絕緣膜31。
於積層膜30a之內側，如圖11所示般形成覆蓋矽20a。覆蓋矽20a係沿記憶孔MH之側面及底部而共形地形成。
繼而，如圖12所示般，於絕緣層42上形成遮罩層55，並藉由RIE法，將沈積於記憶孔MH之底部之覆蓋矽20a及積層膜30a去除。於進行該RIE時，形成於記憶孔MH之側面之積層膜30a被覆蓋矽20a覆蓋而得以保護，不會受到RIE之損傷。
於去除遮罩層55之後，如圖13所示般，於記憶孔MH內形成矽主體20b。矽主體20b形成於覆蓋矽20a之側面及記憶孔MH之底部之工作區域10a上。矽主體20b之下端與工作區域10a相接。
關於覆蓋矽20a及矽主體20b，例如於形成為非晶矽膜之後，藉由熱處理而結晶化成多晶矽膜。
於矽主體20b之內側，如圖14所示般形成核心膜50。包含積層膜30a、半導體主體20及核心膜50之複數個柱狀部CL1形成於第1積層部100a內。
圖14所示之沈積於絕緣層42上之膜可通過化學機械拋光(CMP，chemical mechanical polishing)或回蝕而去除。
其後，如圖15所示般，於絕緣層42上形成絕緣層43。絕緣層43覆蓋柱狀部CL1之上端。
繼而，藉由使用未圖示之遮罩層之RIE法，於第1積層部100a形成複數個狹縫ST。狹縫ST貫通絕緣層43、絕緣層42、複數個犧牲層71、複數個絕緣層72及絕緣層41而到達至工作區域10a。狹縫ST如圖2所示般沿X方向延伸，並且亦形成於第2積層部100b及其上之絕緣層45。
於在狹縫ST之底部露出之工作區域10a，藉由離子注入法注入雜質，而於狹縫ST之底部之工作區域10a之表面，形成n型或p型半導體區域81。
繼而，藉由通過狹縫ST而供給之蝕刻液或蝕刻氣體，將犧牲層71去除。例如，使用包含磷酸之蝕刻液，將作為氮化矽層之犧牲層71去除。
將犧牲層71去除，而如圖16所示般在上下相鄰之絕緣層72之間形成空隙44。空隙44亦形成於絕緣層41與最下層之絕緣層72之間、及最上層之絕緣層72與絕緣層42之間。
第1積層部100a之複數個絕緣層72以包圍複數個第1柱狀部CL1之側面之方式與該等第1柱狀部CL1之側面相接。複數個絕緣層72係藉由此種與複數個柱狀部CL1之物理性結合而得以支撐，可保持絕緣層72間之空隙44。
於空隙44中，隔著圖5A所示之第2阻擋膜35，而形成圖17所示之電極層70。藉由例如化學氣相沈積(CVD，chemical vapor position)法，而形成第2阻擋膜35及電極層70。通過狹縫ST而將源氣體供給至空隙44。將形成於狹縫ST之側面之電極層70去除。
其後，於狹縫ST之側面及底部，如圖18所示般形成絕緣膜63。於藉由RIE法將形成於狹縫ST之底部之絕緣膜63去除之後，於狹縫ST內之絕緣膜63之內側，如圖4所示般嵌入配線部LI。配線部LI之下端部隔著半導體區域81而與基板10之工作區域10a相接。
繼而，參照圖19~圖27來說明針對形成階梯部2之第2積層部100b之製程。
圖19~圖25係與圖2中之B-B'剖面對應之剖視圖。
於形成上述記憶孔MH之前，在第2積層部100b之一部分如圖19所示般形成階梯部2。例如，重複進行將未圖示之抗蝕劑膜用作遮罩之RIE、及縮小抗蝕劑膜之平面尺寸，而將複數個犧牲層71及複數個絕緣層72沿X方向加工成階梯狀。於階梯部2之最上表面，露出複數個犧牲層71之複數個階面部71a。複數個階面部71a於X方向上具有階差而排列。於該階面部71a之下，積層有絕緣層72之階面部72a。
於階梯部2之上，如圖20所示般形成絕緣層45。絕緣層45填埋階梯部2之階差，且絕緣層45之上表面被平坦化。絕緣層45係包含氧化矽作為主成分之氧化矽層。
繼而，如圖21所示般，於絕緣層45及其下之第2積層部100b形成複數個孔h。孔h係於形成圖9所示之記憶孔MH時同時形成。即，藉由RIE法同時形成複數個記憶孔MH及複數個孔h。孔h於絕緣層45內及第2積層部100b內沿Z方向延伸，並到達至基板10之工作區域10a。
於孔h內亦形成與記憶孔MH內之柱狀部CL1為相同膜之圖22所示之柱狀部CL2。即，於在記憶孔MH內分別形成積層膜30a、半導體主體20及核心膜50時，同時亦於孔h內形成積層膜30a、半導體主體20及核心膜 50。
於絕緣層45上如圖22所示般形成絕緣層43，絕緣層43覆蓋柱狀部CL2之上端。
其後，於包含胞陣列區域之第1積層部100a、以及階梯區域之絕緣層43、45及第2積層部100b之積層體中，如圖2所示般形成沿X方向延伸之狹縫ST。
繼而，使用通過狹縫ST而供給之包含例如磷酸之蝕刻液，將第1積層部100a及第2積層部100b之犧牲層71去除。犧牲層71被去除，而於第2積層部100b亦形成圖23所示之空隙44。
柱狀部CL1及柱狀部CL2之積層膜30a之最外側之膜為第1阻擋膜34。該第1阻擋膜34係與犧牲層71之氮化矽層為不同材料之氧化矽膜，對於去除犧牲層71時之蝕刻條件具有耐受性。因此，於去除犧牲層71時，柱狀部CL1及柱狀部CL2未被蝕刻而殘留。
第2積層部100b之複數個絕緣層72以包圍複數個柱狀部CL2之側面之方式與該等柱狀部CL2之側面相接。複數個絕緣層72係藉由此種與複數個柱狀部CL2之物理性結合而得以支撐，可保持絕緣層72間之空隙44。
並且，於在第1積層部100a之空隙44形成電極層70時，同時在第2積層部100b之空隙44亦如圖24所示般形成電極層70。
又，與第1積層部100a同樣地，在第2積層部100b之電極層70與絕緣層72之間、及電極層70與柱狀部CL2之間，介存有圖5A所示之第2阻擋膜35。
其後，於狹縫ST內隔著絕緣膜63而形成配線部LI。
其後，將柱狀部CL2去除。首先，於絕緣層43選擇性地形成開口， 使柱狀部CL2之上端露出。繼而，自露出之上端對柱狀部CL2進行蝕刻，而將柱狀部CL2去除。柱狀部CL2被去除，如圖25所示般出現形成於絕緣層45內及第2積層部100b內之孔h。
於去除柱狀部CL2時，胞陣列區域例如被抗蝕劑膜覆蓋。
圖26A係去除柱狀部CL2之前之圖24中之E-E'剖視圖。
於柱狀部CL2之核心膜50、半導體主體20、隧道絕緣膜31、電荷儲存膜32及第1阻擋膜34中，例如最先將半導體主體20去除。
半導體主體20與絕緣層45為不同之材料，可對半導體主體20以相對於絕緣層45更高之速率進行蝕刻。
半導體主體20被去除，如圖26B所示般於核心膜50與隧道絕緣膜31之間形成筒狀之空腔85。於半導體主體20被去除之後，核心膜50倒塌亦無妨。
於去除半導體主體20之後，可使用包含例如氫氟酸之蝕刻液將作為氧化矽膜之核心膜50及隧道絕緣膜31一併去除。此時，亦對作為氧化矽層之絕緣層43之上表面進行蝕刻。進而，存在如下情形：絕緣層43消失，作為氧化矽層之絕緣層45之上表面露出，亦對該絕緣層45之上表面進行蝕刻。
但是，對於核心膜50及隧道絕緣膜31，自露出於空腔85之側面側仍進行蝕刻。能實質性地選擇去除與絕緣層45相比膜厚非常薄之核心膜50及隧道絕緣膜31。即，可於殘留有覆蓋階梯部2之絕緣層45之狀態下，將核心膜50及隧道絕緣膜31去除。
於將核心膜50及隧道絕緣膜31去除之後，例如使用包含磷酸之蝕刻液將氮化矽膜之電荷儲存膜32去除。
將電荷儲存膜32去除，而於第1阻擋膜34之內側形成空腔。繼而，使用包含例如氫氟酸之蝕刻液，將氧化矽膜之第1阻擋膜34去除。此時亦為，對於第1阻擋膜34，蝕刻亦自於該第1阻擋膜34之內側之空腔露出之側面側進展，而能夠於殘留有覆蓋階梯部2之絕緣層45之狀態下，實質地選擇性去除第1阻擋膜34。
於柱狀部CL2被去除而出現之孔h內，嵌入與絕緣層45為不同材料之例如氮化矽膜，而形成圖6所示之柱狀部CL3。
其後，如與圖2中之C-C'剖面對應之圖27所示般，於絕緣層45內形成接觸孔CH。接觸孔CH貫通絕緣層43及絕緣層45而到達至電極層70之階面部70a。藉由例如RIE法對氧化矽層之絕緣層43及絕緣層45一併進行蝕刻，而形成接觸孔CH。
於接觸孔CH內，嵌入包含金屬之導電材，而形成圖7所示之接觸部91。
即便形成接觸孔CH之位置與柱狀部CL3重疊，亦因柱狀部CL3由與絕緣層45不同之材料形成，故仍可抑制與接觸孔CH重疊之柱狀部CL3之一部分於縱向上被蝕刻。
即，可抑制於柱狀部CL3之外周側部分形成沿縱向延伸且露出第2積層部100b之複數個電極層70之孔或間隙。此乃防止使複數個電極層70間短路之導電材形成。進而，亦可防止接觸部91、與非為該接觸部91之連接對象之電極層70之短路。
圖28係與圖2對應之模式性俯視圖，表示接觸部91與柱狀部CL3之佈局之另一例。
圖29係圖28中之C-C'剖視圖。
接觸部91之側面與配置於該接觸部91之周圍之柱狀部CL3之側面相接。與圖2及圖7所示之例相比，接觸部91之直徑擴大至與柱狀部CL3相接之區域為止。此種接觸部91之大徑化係謀求接觸部91低電阻化，使電極層70之電位控制高速化。
柱狀部CL3為絕緣體，因此接觸部91不會通過柱狀部CL3而與非為連接對象之電極層70發生短路。
或者，於圖2所示之例中，藉由使接觸部91之周圍之柱狀部CL3靠近至與接觸部91相接之位置，可減小配置接觸部91及柱狀部CL3之1個階面部70a之面積。
圖30係與圖4對應之模式性剖視圖，表示第1積層部100a之另一例。
圖31係與圖6對應之模式性剖視圖，表示第2積層部100b之另一例。
圖32係與圖7對應之模式性剖視圖，表示第2積層部100b之又一例。
根據圖30~圖32之構造，設置有空隙40作為電極層70間之絕緣體。
胞陣列區域之複數個電極層70係藉由與複數個柱狀部CL1之物理性結合而受支撐，而保持空隙40。階梯區域之複數個電極層70係藉由與複數個柱狀部CL3之物理性結合而受支撐，而保持空隙40。
於在積層方向上相鄰之記憶胞MC之控制閘極即電極層70之間形成有空隙40。介電常數低於氧化矽膜等絕緣膜之空隙40能降低上下電極層70間之配線電容，實現記憶胞MC之高速動作。進而，可抑制因上下電極層70間之電容耦合所致之閾值變動等相鄰胞間干擾。
繼而，參照圖33~圖36，對圖30~圖32之構造之形成方法進行說明。
圖33及圖34係與圖30對應之模式性剖視圖。
圖35及圖36係與圖31對應之模式性剖視圖。
如圖33所示般，於基板10上，形成包含作為複數個第1層之複數個電極層70、及作為複數個第2層之複數個犧牲層73之積層體100。電極層70例如為鎢層。犧牲層73係與電極層70為不同材料之金屬層，例如為鉬層。
其後，如圖35所示般，將階梯區域之第2積層部100b加工成階梯狀，而於電極層70形成階面部70a。於該階面部70a上形成絕緣層45。
其後，於胞陣列區域之第1積層部100a形成記憶孔，於階梯區域之絕緣層45及第2積層部100b形成孔。記憶孔與孔藉由例如RIE法而同時形成。
繼而，於記憶孔內形成圖33所示之柱狀部CL1，於孔內形成圖35所示之柱狀部CL2。柱狀部CL1與柱狀部CL2同時形成。
其後，於利用例如抗蝕劑膜覆蓋胞陣列區域之狀態下，將階梯區域之柱狀部CL2去除，並置換為圖36所示之柱狀部CL3。柱狀部CL3係與絕緣層45不同之例如氮化矽之柱。
或者，亦可於階梯區域之孔內不形成柱狀部CL2，而形成柱狀部CL3。例如，於利用抗蝕劑膜覆蓋包含記憶孔之胞陣列區域之狀態下，於階梯區域之孔內形成柱狀部CL3。其後，將胞陣列區域之抗蝕劑膜去除，而於記憶孔內形成柱狀部CL1。
於形成柱狀部CL1及柱狀部CL3之後，於胞陣列區域之絕緣層42上如圖34所示般形成絕緣層43。絕緣層43如圖31所示般亦形成於階梯區域之絕緣層45上，覆蓋柱狀部CL3之上端。
其後，於胞陣列區域及階梯區域形成狹縫ST。繼而，藉由通過該狹 縫ST之蝕刻而將犧牲層73去除。如圖34及圖31所示般，於複數個電極層70間形成空隙40。
其後，如圖30所示般，於狹縫ST內隔著絕緣膜63而形成配線部LI。又，於階面部70a上之絕緣層45形成接觸孔，並於該接觸孔內，形成圖32所示之接觸部91。接觸部91之側面亦可與柱狀部CL3之側面相接。
圖37係實施形態之半導體裝置之記憶胞陣列之另一例之模式性立體圖。
於基板10與第1積層部100a之間，設置有第1基底層11及第2基底層12。第1基底層11設置於基板10與第2基底層12之間，第2基底層12設置於第1基底層11與第1積層部100a之間。
第2基底層12為半導體層或導電層。或者，第2基底層12亦可包含半導體層與導電層之積層膜。第1基底層11包含形成控制電路之電晶體及配線。
柱狀部CL1之半導體主體20之下端與第2基底層12相接，第2基底層12與控制電路連接。因此，柱狀部CL1之半導體主體20之下端經由第2基底層12而與控制電路電性連接。即，第2基底層12可用作源極層。
第1積層部100a藉由分離部160於Y方向上被分離成複數個區塊200。分離部160為絕緣膜，不包含配線。
對本申請案之若干實施形態進行了說明，但該等實施形態係作為示例而提出，並不意欲限定發明之範圍。該等新穎之實施形態能以其他各種形態實施，可於不脫離發明之主旨之範圍內，進行各種省略、置換及變更。該等實施形態或其變化包含於發明之範圍或主旨內，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請案]
本申請案享有以美國臨時專利申請案62/321,963號(申請日：2016年4月13日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。

Claims (19)

  1. 一種半導體裝置，其具備：基底層；積層體，其設置於上述基底層上且具有隔著絕緣體而積層之複數個電極層，並且上述複數個電極層具有形成階差而階梯狀地排列之複數個階面(terrace)部；半導體主體，其於上述積層體內沿上述積層體之積層方向延伸；電荷儲存部，其設置於上述半導體主體與上述電極層之間；絕緣層，其設置於上述複數個階面部之上；複數個柱狀部，其等於上述絕緣層內及上述絕緣層之下之上述積層體內沿上述積層方向延伸，且與上述絕緣層為不同之絕緣材料；及複數個接觸部，其等於上述絕緣層內沿上述積層方向延伸且連接於上述複數個階面部，並且與配置於所連接之階面部內之柱狀部之最短距離相互大致相等。
  2. 如請求項1之半導體裝置，其中上述絕緣層包含氧化矽作為主成分，上述柱狀部包含氮化矽作為主成分。
  3. 如請求項1之半導體裝置，其中上述接觸部之直徑大於上述柱狀部之直徑。
  4. 如請求項1之半導體裝置，其中複數個上述半導體主體較上述複數個柱狀部更緊密地配置。
  5. 如請求項1之半導體裝置，其中於上述絕緣層內延伸之柱狀部部分之側面與上述複數個電極層隔離。
  6. 一種半導體裝置，其具備：基底層；積層體，其設置於上述基底層上且具有隔著絕緣體而積層之複數個電極層，並且上述複數個電極層具有形成階差而階梯狀地排列之複數個階面部；半導體主體，其於上述積層體內沿上述積層體之積層方向延伸；電荷儲存部，其設置於上述半導體主體與上述電極層之間；絕緣層，其設置於上述複數個階面部之上；複數個柱狀部，其等於上述絕緣層內及上述絕緣層之下之上述積層體內沿上述積層方向延伸，且與上述絕緣層為不同之絕緣材料；及複數個接觸部，其等於上述絕緣層內沿上述積層方向延伸，連接於上述複數個階面部，且與上述柱狀部之側面相接。
  7. 如請求項6之半導體裝置，其中上述絕緣層包含氧化矽作為主成分，上述柱狀部包含氮化矽作為主成分。
  8. 如請求項6之半導體裝置，其中上述接觸部之直徑大於上述柱狀部之直徑。
  9. 如請求項6之半導體裝置，其中複數個上述半導體主體較上述複數個柱狀部更緊密地配置。
  10. 如請求項6之半導體裝置，其中於上述絕緣層內延伸之柱狀部部分之側面與上述複數個電極層隔離。
  11. 一種半導體裝置之製造方法，其具備如下步驟：於基底層上形成積層體，該積層體具有包含交替地積層之第1層及第2層之複數個第1層及複數個第2層；於上述積層體之一部分，以上述複數個第1層具有形成階差而階梯狀地排列之複數個階面部之方式形成階梯部；於上述階梯部上形成絕緣層；形成第1孔及第2孔，該第1孔於上述積層體內沿上述積層體之積層方向延伸，該第2孔於上述絕緣層內及上述絕緣層之下之上述積層體內沿上述積層方向延伸；於上述第1孔內，形成包含沿上述積層方向延伸之半導體主體之積層膜；於上述第2孔內，形成與上述絕緣層為不同之絕緣材料之柱狀部；將上述複數個第1層或上述複數個第2層去除；及於形成上述柱狀部之後，形成在上述絕緣層內沿上述積層方向延伸之複數個接觸部，且上述複數個接觸部連接於上述複數個第1層之上述複數個階面部、或自上述複數個第1層置換之複數個電極層之複數個階面部；其中上述絕緣層包含氧化矽作為主成分，上述柱狀部包含氮化矽作為主成分。
  12. 如請求項11之半導體裝置之製造方法，其中於在上述第1孔內形成上述積層膜時，亦於上述第2孔內形成上述積層膜，於形成上述柱狀部之前，將上述第2孔內之上述積層膜去除。
  13. 如請求項12之半導體裝置之製造方法，其中於在上述第1孔及上述第2孔內形成上述積層膜之後且形成上述柱狀部之前，將上述複數個第1層去除而置換成上述複數個電極層；且於形成上述電極層之後，將上述第2孔內之上述積層膜去除且於上述第2孔內形成上述柱狀部。
  14. 如請求項13之半導體裝置之製造方法，其中上述柱狀部與上述第1層為相同之材料。
  15. 如請求項14之半導體裝置之製造方法，其中上述柱狀部與上述第1層之上述材料為氮化矽。
  16. 如請求項11之半導體裝置之製造方法，其中於形成上述柱狀部之後，將上述複數個第2層去除，於上述複數個第1層之間形成複數個空隙。
  17. 如請求項16之半導體裝置之製造方法，其中上述第1層為金屬層，上述第2層為與上述第1層為不同材料之金屬層。
  18. 如請求項16之半導體裝置之製造方法，其中於在上述第1孔內形成上述積層膜時，亦於上述第2孔內形成上述積層膜，且於形成上述柱狀部之前，將上述第2孔內之上述積層膜去除。
  19. 如請求項11之半導體裝置之製造方法，其中上述第1孔與上述第2孔係同時形成。
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