JP2019161010A - 半導体装置 - Google Patents

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Abstract

【課題】積層体中の導電層を低抵抗化することが可能な半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、基体部と、積層体と、板状部と、第１〜第３柱状部と、を含む。前記積層体は、前記基体部上に設けられている。前記板状部は、前記積層体の上端から前記基体部にかけて前記積層体内に設けられている。前記第１〜第３柱状部は、前記積層体の上端から前記基体部にかけて前記積層体内に設けられている。前記第２柱状部は、前記第１方向に関して前記第１柱状部から離れて位置する。前記第３柱状部は、前記第１方向に関して前記第１柱状部及び前記第２柱状部のそれぞれと整列する。前記第３柱状部と前記第１柱状部とのピッチが第１ピッチである。前記第３柱状部と前記第２柱状部とのピッチは前記第１ピッチよりも広い第２ピッチである。【選択図】図４

Description

本発明の実施形態は、半導体装置に関する。
絶縁層と導電層とを交互に積層した積層体を有し、積層体の高さ方向に積層された３次元構造の複数のメモリセルを有した不揮発性メモリが知られている。メモリセルは、積層体と、積層体の高さ方向に沿った半導体層を含む柱状部との間に設けられる。メモリセルは、積層体の上部領域に設けられた、例えば、ドレイン側選択トランジスタと、積層体の下部領域に設けられた、例えば、ソース側選択トランジスタとの間に、電気的に直列に接続される。これは、ＮＡＮＤストリング（あるいはメモリストリング）と呼ばれている。積層体の高さ方向に積層された導電層は、ドレイン側選択トランジスタのゲート（ドレイン側選択ゲート）、メモリセルの制御ゲート（ワード線）、及び、ソース側選択トランジスタのゲート（ソース側選択ゲート）となる。積層体中の導電層の低抵抗化が望まれている。
米国特許第８，９４６，６６５号明細書
本発明の実施形態は、積層体中の導電層を低抵抗化することが可能な半導体装置を提供する。
実施形態に係る半導体装置は、基体部と、積層体と、板状部と、第１柱状部と、第２柱状部と、第３柱状部と、を含む。前記基体部は、半導体領域を含む。前記積層体は、前記基体部上に設けられている。前記積層体は、積層方向に沿って交互に積層体された複数の導電層及び複数の絶縁層を含む。前記板状部は、前記積層体の上端から前記基体部にかけて前記積層体内に設けられている。前記板状部は、少なくとも第１絶縁物を含む。前記第１絶縁物は、前記積層方向と交差する第１方向に延びて前記半導体領域と接する。前記第１柱状部は、前記積層体の上端から前記基体部にかけて前記積層体内に設けられている。前記第１柱状部は、第１半導体層及び第１メモリ膜を含む。前記第１半導体層は、前記半導体領域と接する。前記第１メモリ膜は、前記第１半導体層と前記導電層との間に第１電荷捕獲部を有する。前記第２柱状部は、前記積層体の上端から前記基体部にかけて前記積層体内に設けられている。前記第２柱状部は、第２半導体層及び第２メモリ膜を含む。前記第２半導体層は、前記半導体領域と接する。前記第２メモリ膜は、前記第２半導体層と前記導電層との間に第２電荷捕獲部を有する。前記第２柱状部は、前記第１方向に関して前記第１柱状部から離れて位置する。前記第３柱状部は、前記積層体の上端から前記基体部にかけて前記積層体内に設けられている。前記第３柱状部は、第３半導体層及び第３メモリ膜を含む。前記第３半導体層は、前記半導体領域と接する。前記第３メモリ膜は、前記第３半導体層と前記導電層との間に第３電荷捕獲部を有する。前記第３柱状部は、前記第１柱状部と前記第２柱状部との間に位置する。前記第３柱状部は、前記第１方向に関して前記第１柱状部及び前記第２柱状部のそれぞれと整列する。前記第３柱状部と前記第１柱状部とのピッチは第１ピッチである。前記第３柱状部と前記第２柱状部とのピッチは前記第１ピッチよりも広い第２ピッチである。
図１（ａ）は、第１実施形態に係る半導体装置を例示する模式斜視図である。図１（ｂ）は、積層体を示す模式平面図である。 図２（ａ）及び図２（ｂ）のそれぞれは、３次元構造のメモリセルを例示する模式断面図である。 図３（ａ）及び図３（ｂ）は、ソース側選択トランジスタを例示する模式断面図である。 図４（ａ）〜図４（ｃ）は、第１実施形態に係る半導体装置を例示する模式平面図である。 図５（ａ）は、第１実施形態に係る半導体装置の製造工程中を例示する模式断面図である。図５（ｂ）は、図５（ａ）中のＶ−Ｖ線に沿う模式断面図である。 図６は、第１実施形態に係る半導体装置を例示する模式平面図である。 図７は、第１実施形態の第１変形例に係る半導体装置を例示する模式平面図である。 図８（ａ）は、第１実施形態の第２変形例に係る半導体装置を例示する模式平面図である。図８（ｂ）は、第１実施形態に係る半導体装置を例示する模式平面図である。図８（ｃ）は、第１実施形態の第２変形例に係る半導体装置を例示する模式平面図である。 図９は、第１実施形態の第３変形例に係る半導体装置を例示する模式平面図である。 図１０は、第１実施形態の第４変形例に係る半導体装置を例示する模式平面図である。 図１１は、第１実施形態の第５変形例に係る半導体装置を例示する模式平面図である。 図１２は、第２実施形態に係る半導体装置を例示する模式平面図である。 図１３は、第２実施形態に係る半導体装置を例示する模式平面図である。 図１４は、第２実施形態に係る半導体装置を例示する模式平面図である。 図１５は、第２実施形態の第１変形例に係る半導体装置を例示する模式平面図である。
以下に、本発明の実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１（ａ）は、第１実施形態に係る半導体装置１００ａを例示する模式斜視図である。図１（ｂ）は、積層体２を示す模式平面図である。図２（ａ）及び図２（ｂ）のそれぞれは、３次元構造のメモリセルＭＣを例示する模式断面図である。図２（ａ）はＹ−Ｚ断面を示し、図２（ｂ）はＸ−Ｙ断面を示す。図３（ａ）及び図３（ｂ）は、ソース側選択トランジスタＳＴＤを例示する模式断面図である。図３（ａ）及び図３（ｂ）のそれぞれは、Ｙ−Ｚ断面を示す。本明細書では、Ｚ軸方向を積層方向とする。Ｚ軸方向と交差、例えば、直交する１つの第１方向をＸ軸方向とする。Ｚ軸及びＸ軸のそれぞれと交差、例えば、直交する１つの第２方向をＹ軸方向とする。
図１（ａ）〜図３（ｂ）に示すように、第１実施形態に係る半導体装置１００ａは、３次元構造のメモリセルＭＣを有した不揮発性メモリである。半導体装置１００ａは、基体部１と、積層体２と、板状部３と、複数の柱状部ＣＬと、を含む。
基体部１は、半導体領域１０を含む。半導体領域は、例えば、ｐ形シリコンを含む。
積層体２は、基体部１上に設けられている。積層体２と半導体基板１との間には、例えば、絶縁膜２ｇが設けられている。積層体２は、Ｚ軸方向に沿って交互に積層された複数の導電層２１及び複数の絶縁層２２を含む。導電層２１は、例えば、タングステン（Ｗ）を含む。絶縁層は、例えば、シリコン酸化物（ＳｉＯ２）を含む。絶縁層２２は、導電層２１どうしを絶縁する。導電層２１及び絶縁層２２のそれぞれの積層数は、任意である。絶縁層２２は、例えば、ギャップであってもよい。
導電層２１は、少なくとも１つのソース側選択ゲートＳＧＳと、複数のワード線ＷＬと、少なくとも１つのドレイン側選択ゲートＳＧＤとを含む。ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極である。ワード線ＷＬは、メモリセルＭＣのゲート電極である。ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極である。ソース側選択ゲートＳＧＳは、積層体２の下部領域に設けられる。ドレイン側選択ゲートＳＧＤは、積層体２の上部領域に設けられる。下部領域は、積層体２の、基体部１に近い側の領域を、上部領域は、積層体２の、基体部１から遠い側の領域を指す。ワード線ＷＬは、ソース側選択ゲートＳＧＳとドレイン側選択ゲートＳＧＤとの間に設けられる。
なお、複数の絶縁層２２のうち、ソース側選択ゲートＳＧＳとワード線ＷＬとを絶縁する絶縁層２２のＺ軸方向の厚さは、例えば、ワード線ＷＬとワード線ＷＬとを絶縁する絶縁層２２のＺ軸方向の厚さよりも、厚くされてもよい。さらに、基体部半導体基板１から最も離された最上層の絶縁層２２の上に、カバー絶縁膜を設けてもよい。カバー絶縁膜は、例えば、シリコン酸化物を含む。
半導体装置１００ａは、ソース側選択トランジスタＳＴＳとドレイン側選択トランジスタＳＴＤとの間に直列に接続された複数のメモリセルＭＣを有する。ソース側選択トランジスタＳＴＳ、メモリセルＭＣ及びドレイン側選択トランジスタＳＴＤが直列に接続された構造は“メモリストリング”、もしくは“ＮＡＮＤストリング”と呼ばれる。メモリストリングは、例えば、コンタクトＣｂを介してビット線ＢＬに接続される。ビット線ＢＬは、積層体２の上方に設けられ、Ｙ軸方向に延びる。
積層体２内には、複数の深いスリットＳＴ、及び、複数の浅いスリットＳＨＥのそれぞれが設けられている。深いスリットＳＴは、積層方向と交差するＸ軸方向に延び、積層体２の上端から基体部１にかけて積層体２を貫通しつつ、積層体２内に設けられている。深いスリットＳＴ内には、板状部３が設けられている。板状部３は、例えば、少なくとも第１絶縁物を含む。第１絶縁物は、例えば、シリコン酸化物（ＳｉＯ２）である。板状部３は、第１絶縁物によって積層体２と電気的に絶縁されつつ、半導体領域１０と電気的に接続された第１導電物を含んでいてもよい。浅いスリットＳＨＥは、Ｘ軸方向に延び、積層体２の上端から積層体２の途中まで積層体１内に設けられている。浅いスリットＳＨＥ内には、例えば、第２絶縁物４が設けられている。第２絶縁物４は、例えば、シリコン酸化物（ＳｉＯ２）である。
積層体２は、メモリセルアレイ２ｍと、例えば、Ｘ軸方向に沿った積層体２の両端に設けられた階段部分２ｓとを含む（図１（ｂ））。深いスリットＳＴは、積層体２の一方の階段部分２ｓから、メモリセルアレイ２ｍを経て、他方の階段部分２ｓまで設けられている。浅いスリットＳＨＥは、少なくともメモリセルアレイ２ｍに設けられている。
板状部３と板状部３との間の積層体２は、ブロック（ＢＬＯＣＫ）と呼ばれ、例えば、データ消去の最小単位を構成する。第２絶縁物４は、ブロック内に設けられている。板状部３と第２絶縁物４との間の積層体２は、フィンガーと呼ばれている。ドレイン側選択ゲートＳＧＤは、フィンガー毎に設けられている。データ書き込み及び読み出し時において、ドレイン側選択ゲートＳＧＤによってブロック内の１つのフィンガーを選択状態とすることができる。
複数の柱状部ＣＬのそれぞれは、積層体２内に設けられたメモリホールＭＨ内に設けられている。メモリホールＭＨは、Ｚ軸方向に沿って積層体２の上端から基体部１にかけて積層体２を貫通しつつ、積層体２内に設けられている。第１実施形態では、メモリホールＭＨは、積層体２を貫通し、半導体領域１０に達している。柱状部ＣＬのそれぞれは、半導体領域１０と接した半導体層２１０、半導体層２１０と導電層２１との間に電荷捕獲部を有したメモリ膜２２０、及び、コア層２３０のそれぞれを含む（図２（ａ）及び図２（ｂ））。半導体層２１０は、側面及び底面のそれぞれを有する。半導体層２１０は、その側面の一部及びその底面のそれぞれが半導体領域１０と接していてもよく（図３（ａ））、その側面の一部が半導体領域１０と接していてもよい（図３（ｂ））。
Ｘ−Ｙ断面におけるメモリホールＭＨの形状は、円又は楕円である。導電層２１と絶縁層２２との間には、メモリ膜２２０の一部を構成するブロック絶縁膜２１ａが設けられていてもよい。ブロック絶縁膜２１ａは、例えば、シリコン酸化物膜又は金属酸化物膜である。金属酸化物の１つの例は、アルミニウム酸化物である。また、導電層２１と絶縁層２２との間、及び、導電層２１とメモリ膜２２０との間には、バリア膜２１ｂが設けられていてもよい。バリア膜２１ｂは、例えば、導電層２１がタングステンである場合、例えば、窒化チタンとチタンとの積層構造膜が選ばれる。ブロック絶縁膜２１ａは、導電層２１からメモリ膜２２０側への電荷のバックトンネリングを抑制する。バリア膜２１ｂは、導電層２１とブロック絶縁膜２１ａとの密着性を向上させる。
半導体層２１０の形状は、例えば、底を有した筒状である。半導体層２１０は、例えば、シリコンを含む。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンである。シリコンの導電形は、例えば、ｐ形である。半導体層２１０は、ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣ及びソース側選択トランジスタＳＴＳのそれぞれのチャネルとなる。
メモリ膜２２０は、ブロック絶縁膜２１ａ以外の部分が、メモリホールＭＨの内壁と半導体層２１０との間に設けられている。メモリ膜２２０の形状は、例えば、筒状である。複数のメモリセルＭＣは、半導体層２１０と、ワード線ＷＬとなる導電層２１のそれぞれとの間に配置されており、Ｚ軸方向に積層されている。メモリ膜２２０は、カバー絶縁膜２２１、電荷捕獲膜２２２及びトンネル絶縁膜２２３を含む。半導体層２１０、電荷捕獲膜２２２及びトンネル絶縁膜２２３のそれぞれは、Ｚ軸方向に沿って延びている。
カバー絶縁膜２２１は、絶縁層２２と電荷捕獲膜２２２との間に設けられている。カバー絶縁膜２２１は、例えば、シリコン酸化物を含む。カバー絶縁膜２２１は、犠牲膜（図示せず）を導電層２１に置換するとき（置換工程）、電荷捕獲膜２２２がエッチングされないように保護する。なお、カバー絶縁膜２２１は、“置換工程”において、導電層２１とメモリ膜２２０との間から除去されてもよい。この場合、図２（ａ）及び図２（ｂ）に示すように、導電層２１と電荷捕獲膜２２２との間には、例えば、ブロック絶縁膜２１ａが設けられる。また、導電層２１の形成に、“置換工程”を利用しない場合には、カバー絶縁膜２２１は、なくてもよい。
電荷捕獲膜２２２は、ブロック絶縁膜２１ａ及びカバー絶縁膜２２１とトンネル絶縁膜２２３との間に設けられている。電荷捕獲膜２２２は、例えば、シリコン窒化物を含み、膜中に電荷をトラップするトラップサイトを有する。電荷捕獲膜２２２のうち、ワード線ＷＬとなる導電層２１と半導体層２１０との間に挟まれた部分は、電荷捕獲部として機能する。メモリセルＭＣのしきい値電圧は、電荷捕獲部中の電荷の有無、又は、電荷捕獲部中に捕獲された電荷の量によって変化する。これにより、メモリセルＭＣは、情報を保持する。なお、電荷捕獲膜２２２は周りを絶縁膜で囲まれた導電性膜として、メモリ膜２２０をフローティング構造としてもよい。
トンネル絶縁膜２２３は、半導体層２１０と電荷捕獲膜２２２との間に設けられている。トンネル絶縁膜２２３は、例えば、シリコン酸化物、又は、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜２２３は、半導体層２１０と電荷捕獲膜２２２との間の電位障壁である。トンネル絶縁膜２２３は、半導体層２１０から電荷捕獲部へ電子を注入するとき（書き込み動作）、及び、半導体層２１０から電荷捕獲部へ正孔を注入するとき（消去動作）、それぞれ、電子又は正孔がトンネリングする。
コア層２３０は、筒状の半導体層２１０を埋め込む。コア層２３０の形状は、例えば、柱状である。コア層２３０は、例えば、シリコン酸化物を含み、絶縁性である。
図４（ａ）〜図４（ｃ）は、第１実施形態に係る半導体装置１００ａを例示する模式平面図である。図４（ａ）〜図４（ｃ）は、メモリセルアレイ２ｍのＸ−Ｙ平面を示す。なお、図４（ａ）以降に示す平面図では、浅いスリットＳＨＥの図示は省略する。
積層体２内は、複数の柱状部ＣＬが設けられている。各柱状部ＣＬは、メモリセルアレイ２ｍにおいて、例えば、千鳥格子状に配置されている。
図４（ａ）に示されたＸ軸方向に関して整列した３つの第１〜第３柱状部ＣＬ１〜ＣＬ３に着目する。なお、本明細書において、Ｘ軸方向に関して“整列した”との文言は、例えば、第１〜第３柱状部ＣＬ１〜ＣＬ３の中心点のそれぞれが、Ｘ軸方向に沿って直線状に配列されていることを意味する。
第２柱状部ＣＬ２は、Ｘ軸方向に関して第１柱状部ＣＬ１から離れて位置している。第３柱状部ＣＬ３は、第１柱状部ＣＬ１と第２柱状部ＣＬ２との間に位置し、Ｘ軸方向に関して第１柱状部ＣＬ１及び第２柱状部ＣＬ２のそれぞれと整列している。
半導体装置１００ａでは、第１柱状部ＣＬ１と第３柱状部ＣＬ３との第１ピッチＰ１と、第２柱状部ＣＬ２と第３柱状部ＣＬ３との第２ピッチＰ２とが異なっている。例えば、第２ピッチＰ２は、第１ピッチＰ１よりも広い。本明細書において、“ピッチ”は、１つの柱状部ＣＬ（例えば、ＣＬ１又はＣＬ２）とＹ軸方向との接線から、Ｘ軸方向に関して上記１つの柱状部ＣＬと整列し、上記１つの柱状部と隣接した別の柱状部ＣＬ（例えば、ＣＬ３）とＹ軸方向との接線までの長さとする。
メモリセルアレイ２ｍ内において、第１、第２ピッチＰ１及びＰ２の領域のそれぞれは、深いスリットＳＴから深いスリットＳＴにかけてＹ軸方向に沿ってジグザグ状に設けられている。第２ピッチＰ２の領域は、第１ピッチＰ１の領域よりも柱状部ＣＬの側面間の距離が広い。このため、例えば、導電層２１（図２（ａ）及び図２（ｂ））を、犠牲膜（図示せず）のリプレイスにより形成する際に、導電層２１を形成しやすくなる、という利点を得ることができる。この結果、半導体装置１００ａによれば、積層体２中の導電層２１を低抵抗化することが可能となる。
図５（ａ）は、第１実施形態に係る半導体装置１００ａの製造工程中を例示する模式断面図である。図５（ｂ）は、図５（ａ）中のＶ−Ｖ線に沿う模式断面図である。図５（ａ）は、Ｘ−Ｙ断面を示す。図５（ｂ）は、Ｙ−Ｚ断面を示す。
図５（ａ）及び図５（ｂ）に示すように、半導体装置１００ａでは、その製造工程中に、例えば、絶縁層２２間に空間Ｓを形成する。空間Ｓは、絶縁層２２間に犠牲膜（図示せず）を形成しておき、絶縁層２２間から犠牲膜を除去することで形成される。空間Ｓ中には、深いスリットＳＴを介して、導電層用材料ガス、例えば、金属プリカーサーを含むガスＰＣＳが送り込まれる。金属プリカーサーは、空間Ｓ中において、分解、例えば、熱分解される。これにより、空間Ｓの上下に露出した絶縁層２２の表面上、及び、空間Ｓ内にＺ軸方向に起立した柱状部ＣＬの側面上のそれぞれに、導電層２１となる金属膜が成長する（図２（ａ）及び図２（ｂ））。
金属プリカーサーを含むガスＰＣＳは、空間Ｓ中の、例えば、柱状部ＣＬの側面間に位置した箇所が金属膜によって閉塞した時点で、空間Ｓ中に送り込むことができなくなる。そして、金属膜の成長は、止まる。
半導体装置１００ａでは、第２ピッチＰ２の領域において、柱状部ＣＬの側面間の距離が、第１ピッチＰ１の領域よりも広い。このため、第２ピッチＰ２の領域において、柱状部ＣＬの側面間に位置した箇所が金属膜によって閉塞し難くなる。金属プリカーサーを含むガスＰＣＳは、空間中の奥深い箇所、例えば、ブロック（ＢＬＯＣＫ）の中心領域に、長時間送り込むことができる。したがって、半導体装置１００ａによれば、ブロック（ＢＬＯＣＫ）の中心領域に、より膜厚が厚い金属膜を成長させることができる。ブロック（ＢＬＯＣＫ）の中心領域において、金属膜の膜厚を厚くできることで、導電層２１の抵抗値の増大は抑制され、積層体２中の導電層２１を低抵抗化できる。
半導体装置１００ａでは、メモリセルアレイ２ｍにおいて、第１ピッチＰ１の領域と第２ピッチＰ２の領域とが交互に出現する。このような配列パターンにおいて、柱状部ＣＬは、以下に説明するように、積層体２内に配列される。図４（ａ）において、第４、第５柱状部ＣＬ４及びＣＬ５に、さらに着目する。
第４柱状部ＣＬ４は、Ｘ軸方向に関して第１〜第３柱状部ＣＬ１〜ＣＬ３のそれぞれと整列している。第４柱状部ＣＬ４は、第２柱状部ＣＬ２から離れて位置している。第２柱状部ＣＬ２と第４柱状部ＣＬ４とのピッチは、上記第１ピッチＰ１である。第５柱状部ＣＬ５は、Ｘ軸方向に関して第１〜第４柱状部ＣＬ１〜ＣＬ４のそれぞれと整列している。第５柱状部ＣＬ５は、第４柱状部ＣＬ４から離れて位置している。第４柱状部ＣＬ４と第５柱状部ＣＬ５とのピッチは、上記第２ピッチＰ２である。
このように第１〜第５柱状部ＣＬ１〜ＣＬ５を積層体２内に配列させることで、メモリセルアレイ２ｍにおいて、第１ピッチＰ１の領域と第２ピッチＰ２の領域とを交互に出現させることができる。
このような半導体装置１００ａを得るには、以下に説明するように、柱状部ＣＬを積層体２内に配列すればよい。
Ｘ軸方向に沿った柱状部ＣＬ間のディスタンスを“ｘ”とする。従来の半導体装置では、柱状部ＣＬ間の各ディスタンスは“ｘ”で一律である。半導体装置１００ａでは、Ｘ軸方向に沿った柱状部ＣＬ間のディスタンスを“ｘ”及び“ｘ＋ａ”の交互とする。これにより、メモリセルアレイ２ｍにおいて、第１ピッチＰ１の領域と第２ピッチＰ２の領域とを交互に有した半導体装置１００ａを得ることができる。
さらに、半導体装置１００ａでは、メモリセルアレイ２ｍにおいて、柱状部ＣＬが、千鳥格子状に配置されている。このような配列パターンにおいては、柱状部ＣＬは、以下に説明するように、積層体２内に配列される。図４（ａ）において、第６、第７柱状部ＣＬ６及びＣＬ７に、さらに着目する。
第６柱状部ＣＬ６は、Ｙ軸方向に関して第１、第３柱状部ＣＬ１及びＣＬ３のそれぞれとずれつつ、第１柱状部ＣＬ１と第３柱状部ＣＬ３との間に位置している。第７柱状部ＣＬ７は、Ｙ軸方向に関して第２、第３柱状部ＣＬ２及びＣＬ３のそれぞれとずれつつ、第２柱状部ＣＬ１と第３柱状部ＣＬ３との間に位置している。第７柱状部ＣＬ７は、Ｘ軸方向に関して第６柱状部ＣＬ６と整列している。
Ｘ−Ｙ平面において、第１、第３及び第６柱状部ＣＬ１、ＣＬ３及びＣＬ６それぞれの中心点を仮想的な線で結ぶと“三角形”が出現する。同様に、第２、第３及び第７柱状部ＣＬ２、ＣＬ３及びＣＬ７それぞれの中心点を仮想的な線で結ぶと別の“三角形”が出現する（図４（ｂ））。第１柱状部ＣＬ１と第３柱状部ＣＬ３とを結ぶ辺を第１辺ｓ１、第１柱状部ＣＬ１と第６柱状部ＣＬ６とを結ぶ辺を第２辺ｓ２、及び、第３柱状部ＣＬ３と第６柱状部ＣＬ６とを結ぶ辺を第３辺ｓ３とする。第２柱状部ＣＬ１と第３柱状部ＣＬ３とを結ぶ辺を第４辺ｓ４、第２柱状部ＣＬ１と第７柱状部ＣＬ７とを結ぶ辺を第５辺ｓ５、及び、第３柱状部ＣＬ３と第７柱状部ＣＬ７とを結ぶ辺を第６辺ｓ６とする。
半導体装置１００ａでは、第６辺ｓ６の長さは、第３辺ｓ３の長さと異なる。例えば、第６辺ｓ６の長さは、第３辺ｓ３の長さよりも長い。第１〜第６辺ｓ１〜ｓ６の長さはそれぞれ、柱状部ＣＬ間のディスタンスを示す。半導体装置１００ａでは、第６柱状部ＣＬ６が第３柱状部ＣＬ３から第３ディスタンスｄ３（＝ｓ３）離れて位置し、第７柱状部ＣＬ７が第３柱状部ＣＬ３から第６ディスタンスｄ６（＝ｓ６）離れて位置する。
第６ディスタンスｄ６は、第３ディスタンスｄ３よりも長い。このため、第３柱状部ＣＬ３と第６柱状部ＣＬ６との間が、例えば、金属膜で閉塞したとしても、第３柱状部ＣＬ３と第７柱状部ＣＬ７との間は、未閉塞にできる。したがって、金属プリカーサーを含むガスＰＣＳは、第３柱状部ＣＬ３と第７柱状部ＣＬ７との間を介して、空間Ｓ中に、さらに流すことができる（図４（ｃ））。
なお、第１、第３及び第６柱状部ＣＬ１、ＣＬ３及びＣＬ６によってＸ−Ｙ平面に描かれる“三角形”は、二等辺三角形であってもよい。この場合、第１辺ｓ１の長さは、第２辺ｓ２と長さと異なる。第２辺ｓ２の長さは、第３辺ｓ３の長さと等しい。また、上記“三角形”は、正三角形であってもよい。この場合、第１〜第３辺ｓ１〜ｓ３それぞれの長さは、互いに等しい。また、上記“三角形”は、不等辺三角形であってもよい。この場合、第１〜第３辺ｓ１〜ｓ３それぞれの長さは、互いに異なる。ただし、上記各三角形において、第３辺ｓ３の長さ（＝ｄ３）は、第６辺ｓ６の長さ（＝ｄ６）と異なる。例えば、第６辺ｓ６の長さは、第３辺ｓ３の長さよりも長い。これにより、第３柱状部ＣＬ３と第６柱状部ＣＬ６との間が、例えば、金属膜で閉塞しても、第３柱状部ＣＬ３と第７柱状部ＣＬ７との間については、未閉塞にできる。
なお、第２、第３及び第７柱状部ＣＬ２、ＣＬ３及びＣＬ７によってＸ−Ｙ平面に描かれる“三角形”は、不等辺三角形である。第４〜第６辺ｓ４〜ｓ６それぞれの長さは、互いに異なる。そして、第６辺ｓ６の長さは、最も長い。
図６は、第１実施形態に係る半導体装置１００ａを例示する模式平面図である。図６は、１つのフィンガー（FINGER）内におけるビット線ＢＬと柱状部ＣＬとの関係を示している。
図６に示すように、第１〜第３、第６、第７柱状部ＣＬ１〜ＣＬ３、ＣＬ６及びＣＬ７の上方には、それぞれ、例えば、ビット線ＢＬが２本ずつ配置されている。２本のビット線ＢＬの一方を奇数ビット線ＢＬｏ、他方を偶数ビット線ＢＬｅと称する。奇数ビット線ＢＬｏ及び偶数ビット線ＢＬｅは、Ｘ軸方向に沿って交互に配置されている。
第３柱状部ＣＬ３及び第７柱状部ＣＬ７に着目する。第３柱状部ＣＬ３の上方には、奇数ビット線ＢＬｏとしてビット線ＢＬ１、偶数ビット線ＢＬｅとしてビット線ＢＬ２が配置されている。第７柱状部ＣＬ７の上方には、奇数ビット線ＢＬｏとしてビット線ＢＬ３、偶数ビット線ＢＬｅとしてビット線ＢＬ４が配置されている。ビット線ＢＬ２は、ビット線ＢＬ１とビット線ＢＬ３との間に配置される。ビット線ＢＬ２は、ビット線ＢＬ１及びＢＬ３のそれぞれと隣接する。ビット線ＢＬ２とビット線ＢＬ３との間のＸ軸方向の第７ディスタンスｄ７は、ビット線ＢＬ１とビット線ＢＬ２との間のＸ軸方向の第８ディスタンスｄ８よりも広い。第６ディスタンスｄ６が、第３ディスタンスｄ３よりも広いためである。半導体装置１００ａでは、半導体装置１００ａでは、第１ピッチＰ１の領域と、第２ピッチＰ２の領域とに応じて、例えば、ビット線ＢＬ間のディスタンスが異なる領域を持つ。
また、半導体装置１００ａでは、１つのフィンガー（FINGER）内において、例えば、Ｙ軸方向に沿ってジグザグに４つの柱状部ＣＬが配列されている。このような配列がＸ軸方向に沿って繰り返される。Ｘ軸方向に沿った配列を、便宜上“ロウ”と呼ぶ。
半導体装置１００ａでは、１つのフィンガー当たり、例えば、４つの“ロウ”を含む。４つの“ロウ”は、奇数ロウＲｏ及び偶数ロウＲｅを交互に含む。第１〜第４柱状部ＣＬ１〜ＣＬ４は、奇数ロウＲｏに属し、第６、第７柱状部ＣＬ６及びＣＬ７は、偶数ロウＲｅに属する。
ここで、第１、第３及び第６柱状部ＣＬ１、ＣＬ３及びＣＬ６によってＸ−Ｙ平面に描かれる“三角形”において、第２辺ｓ２の長さと第３辺ｓ３の長さとが互いに等しいとする。この場合、奇数ロウＲｏと偶数ロウＲｅとは、例えば、Ｘ軸方向に沿って“Ｐ１／２”ずれることになる。
このように半導体装置１００ａは、例えば、奇数ロウＲｏと、偶数ロウＲｅとを、Ｘ軸方向に沿って“Ｐ１／２”ずらすことでも、得ることができる。
なお、半導体装置１００ａにおいて、１つの柱状部ＣＬの上に、２本のビット線が配置されるのは、１つのフィンガー内に４つの柱状部がＹ軸方向に沿って２列となってジグザグに配置されるためである。例えば、１つのフィンガー内に６つの柱状部がＹ軸方向に沿って２列にジグザグに配置される場合には、１つの柱状部ＣＬの上には、３本のビット線が配置される。このことは、本明細書に記載する全て実施形態及び変形例において同様である。
（第１実施形態：第１変形例）
図７は、第１実施形態の第１変形例に係る半導体装置１００ａａを例示する模式平面図である。
半導体装置１００ａでは、メモリセルアレイ２ｍにおいて、第２ピッチＰ２の領域を設けるために、Ｘ軸方向に沿った柱状部ＣＬ間のディスタンスを“ｘ”及び“ｘ＋ａ”の交互とした。このため、メモリセルアレイ２ｍのＸ軸方向に沿ったサイズは、例えば、加算値“＋ａ”が加算される分、増大する。
図７に示すように、第１変形例に係る半導体装置１００ａａでは、Ｘ軸方向に沿った柱状部ＣＬ間のディスタンスを“ｘ−ａ”及び“ｘ＋ａ”の交互とする。これにより、加算値“＋ａ”を、減算値“−ａ”で相殺することができる。
このような半導体装置１００ａａによれば、半導体装置１００ａと同様の利点を得つつ、メモリセルアレイ２ｍのＸ軸方向に沿ったサイズの増大を、さらに抑制することができる。
（第１実施形態：第２変形例）
図８（ａ）は、第１実施形態の第２変形例に係る半導体装置１００ａｂを例示する模式平面図である。図８（ｂ）は、第１実施形態に係る半導体装置１００ａを例示する模式平面図である。図８（ｃ）は、第１実施形態の第２変形例に係る半導体装置１００ａｂを例示する模式平面図である。
図８（ａ）に示すように、第２変形例に係る半導体装置１００ａｂは、メモリセルアレイ２ｍのＹ軸方向に沿ったサイズを、縮小するものである。半導体装置１００ａｂでは、柱状部ＣＬは、メモリセルアレイ２ｍに千鳥格子状に配列されている。このため、柱状部ＣＬは、Ｙ軸方向に沿ってジグザグ状に配列される。
図８（ｂ）に示すように、例えば、第１実施形態の半導体装置１００ａにおいて、第１、第３及び第６柱状部ＣＬ１、ＣＬ３及びＣＬ６それぞれの中心点を結ぶ“正三角形”を仮定する。この正三角形の各辺の長さをそれぞれ“ｘ”とする。このように仮定すると、第１実施形態の半導体装置１００ａでは、第１柱状部ＣＬ１の中心点と第３柱状部ＣＬ３の中心点との間の第１ディスタンスｄ１、第１柱状部ＣＬ１の中心点と第６柱状部ＣＬ６の中心点との間の第２ディスタンスｄ２、及び、第３柱状部ＣＬ３と第６柱状部ＣＬ６の中心点との間の第３ディスタンスｄ３は、それぞれ“ｘ”である。
第１柱状部ＣＬ１の中心点と第３柱状部ＣＬ３とは、Ｘ軸方向に整列している、と考えると、Ｙ軸方向に沿った第１柱状部ＣＬ１の中心点から第６柱状部ＣＬ６までの長さ（各辺の比が１：２：√３の直角三角形の高さ）、又は、Ｙ軸方向に沿った第３柱状部ＣＬ３の中心点から第６柱状部ＣＬ６までの長さ（同じく、各辺の比が１：２：√３の直角三角形の高さ）は“（ｘ／２）×√３”である。即ち、半導体装置１００ａでは、柱状部ＣＬ間のＹ軸方向に沿ったディスタンスは、例えば、“（ｘ／２）×√３”となる。
図８（ｃ）に示すように、半導体装置１００ａｂでは、第１〜第３ディスタンスｄ１〜ｄ３のそれぞれから、例えば、減算値“−ａ”を、さらに減じる。したがって、半導体装置１００ａｂでは、柱状部ＣＬ間のＹ軸方向に沿ったディスタンスを、“（ｘ／２）×√３”から、例えば、“{（ｘ−ａ）／２}×√３に縮小できる。このように縮小されたディスタンスを、半導体装置１００ａｂでは、図８（ａ）に示すように、例えば、Ｙ軸方向に沿って繰り返す。
このように、半導体装置１００ａｂによれば、第１〜第３ディスタンスｄ１〜ｄ３のそれぞれから、例えば、減算値“−ａ”を、さらに減じることで、メモリセルアレイ２ｍのＹ軸方向に沿ったサイズを、縮小することができる。
なお、第１、第３、第６柱状部ＣＬ１、ＣＬ３及びＣＬ６それぞれの中心点を結ぶ“三角形”は“正三角形”に限定されない。第１、第３、第６柱状部ＣＬ１、ＣＬ３及びＣＬ６それぞれの中心点を結ぶ“三角形”は“二等辺三角形”や“不等辺三角形”であってもよい。したがって、第２、第３ディスタンスｄ２及びｄ３に対する減算値は、Ｘ軸方向に沿った減算値“−ａ”に基づく必要はない。Ｘ軸方向から傾いた第２、第３ディスタンスｄ２及びｄ３には、減算値“−ａ”とは異なる減算値を与えてもよい。
（第１実施形態：第３変形例）
図９は、第１実施形態の第３変形例に係る半導体装置１００ａｃを例示する模式平面図である。
図９に示すように、第３変形例に係る半導体装置１００ａｃでは、メモリセルアレイ２ｍにおいて、第２ピッチＰ２よりも狭い第１ピッチＰ１の領域が連続して出現する。半導体装置１００ａｃの柱状部ＣＬの配列パターンの１つの例を、以下に説明する。図９において、第４、第５柱状部ＣＬ４及びＣＬ５に、さらに着目する。
第４柱状部ＣＬ４は、Ｘ軸方向に関して第１〜第３柱状部ＣＬ１〜ＣＬ３のそれぞれと整列している。第５柱状部ＣＬ５は、Ｘ軸方向に関して第１〜第４柱状部ＣＬ１〜ＣＬ４のそれぞれと整列している。第４柱状部ＣＬ４は、第２柱状部ＣＬ２から離れて位置している。第５柱状部ＣＬ５は、第４柱状部ＣＬ４から離れて位置している。第２柱状部ＣＬ２と第４柱状部ＣＬ４とのピッチ、及び、第４柱状部ＣＬ４と第５柱状部ＣＬ５とのピッチは、それぞれ、第１ピッチＰ１である。
このように第１〜第５柱状部ＣＬ１〜ＣＬ５を積層体２内に配列させることで、メモリセルアレイ２ｍにおいて、第１ピッチＰ１が連続した領域と、第２ピッチＰ２の領域とを交互に出現させることができる。
このような半導体装置１００ａｃによれば、メモリセルアレイ２ｍにおいて第２ピッチＰ２よりも狭い第１ピッチＰ１の領域を連続して出現させる。半導体装置１００ａｃでは、第１ピッチＰ１：第２ピッチＰ２を、４：１としている。これにより、メモリセルアレイ２ｍのＸ軸方向に沿ったサイズの増大を、例えば、第１実施形態に係る半導体装置１００ａに比較して、さらに抑制することができる。
なお、半導体装置１００ａｃにおいても、半導体装置１００ａと同様に、柱状部ＣＬを、メモリセルアレイ２ｍ内に、千鳥格子状に配置することが可能である。
（第１実施形態：第４変形例）
図１０は、第１実施形態の第４変形例に係る半導体装置１００ａｄを例示する模式平面図である。
図１０に示すように、第４変形例に係る半導体装置１００ａｄは、第３変形例と、第１変形例とを組み合わせた例である。
半導体装置１００ａｄのように、Ｘ軸方向に沿った柱状部ＣＬ間のディスタンスが“ｘ−ａ”である領域を連続させてもよい。これにより、加算値“＋ａ”を、減算値“−ａ”で相殺できるとともに、減算値“−ａ”が繰り返される分、メモリセルアレイ２ｍのＸ軸方向に沿ったサイズを、さらに縮小することができる。
（第１実施形態：第５変形例）
図１１は、第１実施形態の第５変形例に係る半導体装置１００ａｅを例示する模式平面図である。
図１１に示すように、第５変形例に係る半導体装置１００ａｅは、第４変形例と、第２変形例とを組み合わせた例である。
半導体装置１００ａｅのように、Ｘ軸方向に沿った柱状部ＣＬ間のディスタンスが“ｘ−ａ”である領域を連続させるとともに、例えば、第１〜第３ディスタンスｄ１〜ｄ３のそれぞれから、例えば、“−ａ”を、さらに減じる。これにより、メモリセルアレイ２ｍのＸ軸方向及びＹ軸方向のそれぞれに沿ったサイズを、さらに縮小することができる。
（第２実施形態）
図１２及び図１３は、第２実施形態に係る半導体装置１００ｂを例示する模式平面図である。
図１２及び図１３に示すように、Ｘ軸方向に関して整列した２つの第１、第２柱状部ＣＬ１及びＣＬ２と、Ｙ軸方向に関して第１、第２柱状部ＣＬ１及びＣＬ２のそれぞれとずれた第３柱状部ＣＬ３に着目する。
第２実施形態に係る半導体装置１００ｂでは、第２柱状部ＣＬ２は、Ｘ軸方向に関して第１柱状部ＣＬ１から離れて位置している。第２柱状部ＣＬ２は、Ｘ軸方向に関して第１柱状部から第１ディスタンスｄ１離れて位置している。第３柱状部ＣＬ３は、第１柱状部ＣＬ１と第２柱状部ＣＬ２との間に位置し、Ｙ軸方向に関して第１、第２柱状部ＣＬ１及びＣＬ２のそれぞれとずれている。第３柱状部ＣＬ３は、第１柱状部ＣＬ１から第２ディスタンスｄ２離れて位置している。第２ディスタンスｄ２は、第１ディスタンスｄ１と異なる。さらに、第３柱状部ＣＬ３は、第２柱状部ＣＬ２から第３ディスタンスｄ３離れて位置している。第３ディスタンスｄ３は、第１、第２ディスタンスｄ１及びｄ２のそれぞれと異なる。
半導体装置１００ｂでは、メモリセルアレイ２ｍ内において、柱状部ＣＬ間のＸ軸方向に沿ったピッチが、第１ピッチＰ１で繰り返される。そして、半導体装置１００ｂでは、第１〜第３柱状部ＣＬ１〜ＣＬ３それぞれの中心点を仮想的な線で結んだ“三角形”が、“不等辺三角形”である。即ち、第１柱状部ＣＬ１と第３柱状部ＣＬ３との間の第２ディスタンスｄ２と、第２柱状部ＣＬ２と第３柱状部ＣＬ３との間の第３ディスタンスｄ３とが異なる。例えば、Ｘ軸方向に関して整列し、隣接した２つの柱状部ＣＬ間の中間点から、これら柱状部ＣＬからＹ軸方向に関してずれた１つの柱状部ＣＬの中心点は、Ｘ軸方向に距離“Δ”ずれている。半導体装置１００ｂでは、このような“不等辺三角形”がＸ軸方向に沿って繰り返し出現する。
半導体装置１００ｂでは、第３ディスタンスｄ３は、第２ディスタンスｄ２よりも長い。このため、第１柱状部ＣＬ１と第３柱状部ＣＬ３との間が、例えば、金属膜で閉塞したとしても、第２柱状部ＣＬ２と第３柱状部ＣＬ３との間は、未閉塞にできる。したがって、第１実施形態に係る半導体装置１００ａと同様に、金属プリカーサーを含むガスを、第２柱状部ＣＬ２と第３柱状部ＣＬ３との間を介して、空間Ｓ（図５（ｂ））中に、さらに流すことができる。
このような半導体装置１００ｂにおいても、第１実施形態に係る半導体装置１００ａと同様に、ブロック（ＢＬＯＣＫ）の中心領域において、金属膜の膜厚を厚くできる。したがって、導電層２１の抵抗値の増大を抑制することができ、積層体２中の導電層２１を低抵抗化できる（図２（ａ））。
図１４は、第２実施形態に係る半導体装置１００ｂを例示する模式平面図である。図１４は、１つのフィンガー（FINGER）内におけるビット線ＢＬと柱状部ＣＬとの関係を示している。
図１４に示すように、半導体装置１００ｂでは、第１〜第３柱状部ＣＬ１〜ＣＬ３の上方に、それぞれ、例えば、ビット線ＢＬが２本ずつ配置されている。２本のビット線ＢＬは、奇数ビット線ＢＬｏ及び偶数ビット線ＢＬｅを、交互に含む。
第２柱状部ＣＬ２の上方には、奇数ビット線ＢＬｏとしてビット線ＢＬ３、偶数ビット線ＢＬｅとしてビット線ＢＬ４が配置され、第３柱状部ＣＬ３の上方には、奇数ビット線ＢＬｏとしてビット線ＢＬ１、偶数ビット線ＢＬｅとしてビット線ＢＬ２が配置されている。ビット線ＢＬ２は、ビット線ＢＬ１とビット線ＢＬ３との間に配置される。ビット線ＢＬ２は、ビット線ＢＬ１及びＢＬ３のそれぞれと隣接する。ビット線ＢＬ２とビット線ＢＬ３との間のＸ軸方向の第７ディスタンスｄ７は、ビット線ＢＬ１とビット線ＢＬ２との間のＸ軸方向の第８ディスタンスｄ８よりも広い。
半導体装置１００ｂは、柱状部ＣＬ間のＸ軸方向に沿ったピッチが、第１ピッチＰ１で繰り返される。しかし、第１〜第３柱状部ＣＬ１〜ＣＬ３それぞれの中心点を仮想的な線で結んだ“不等辺三角形”がＸ軸方向に沿って繰り返す。このため、例えば、ビット線ＢＬ間のディスタンスが異なる領域を持つ。
半導体装置１００ｂにおいても、半導体装置１００ａとどうように、１つのフィンガー当たり、例えば、４つの“ロウ”を含む。４つの“ロウ”は、奇数ロウＲｏ及び偶数ロウＲｅを交互に含む。第１、第２柱状部ＣＬ１及びＣＬ２は、奇数ロウＲｏに属し、第３柱状部ＣＬ３は、偶数ロウＲｅに属する。
第１〜第３柱状部ＣＬ１〜ＣＬ３によってＸ−Ｙ平面に描かれる“三角形”は、不等辺三角形である。この場合、奇数ロウＲｏと偶数ロウＲｅとは、例えば、Ｘ軸方向に沿って“Ｐ０”ずれることになる。“Ｐ０”は“Ｐ１／２”と異なる（Ｐ０≠Ｐ１／２）。
このように半導体装置１００ｂは、例えば、奇数ロウＲｏと、偶数ロウＲｅとを、Ｘ軸方向に沿って、Ｘ軸方向の柱状部ＣＬのピッチＰ１の半分（Ｐ１／２）とは異なる“Ｐ０”ずらすことで、得ることができる。
（第２実施形態：第１変形例）
図１５は、第２実施形態の第１変形例に係る半導体装置１００ｂａを例示する模式平面図である。
第２実施形態の第１変形例に係る半導体装置１００ｂａが、半導体装置１００ｂとことなるところは、第１〜第３柱状部ＣＬ１〜ＣＬ３それぞれの中心点を仮想的な線で結んだ“三角形”が、“二等辺三角形”であること、である。
半導体装置１００ｂａにおいて、第３柱状部ＣＬ３は、第１柱状部ＣＬ１から第２ディスタンスｄ２離れて位置している。第２ディスタンスｄ２は、第１ディスタンスｄ１と異なる。さらに、第３柱状部ＣＬ３は、第２柱状部ＣＬ２から第３ディスタンスｄ３離れて位置している。第３ディスタンスｄ３は、第１ディスタンスｄ１と等しい。
このような半導体装置１００ｂａにおいても、第１柱状部ＣＬ１と第３柱状部ＣＬ３との間の第２ディスタンスｄ２と、第２柱状部ＣＬ２と第３柱状部ＣＬ３との間の第３ディスタンスｄ３とが異なる。第３ディスタンスｄ３は、第２ディスタンスｄ２よりも長い。このため、第２実施形態に係る半導体装置１００ｂと同様に、金属プリカーサーを含むガスを、第２柱状部ＣＬ２と第３柱状部ＣＬ３との間を介して、空間Ｓ（図５（ｂ））中に、さらに流すことができる。したがって、半導体装置１００ｂと同様に、ブロック（ＢＬＯＣＫ）の中心領域において、金属膜の膜厚を厚くできる。したがって、導電層２１の抵抗値の増大を抑制することができ、積層体２中の導電層２１を低抵抗化できる（図２（ａ））。
以上、実施形態によれば、積層体中の導電層を低抵抗化することが可能な半導体装置を提供できる。
本発明の実施形態について、具体例といくつかの変形例とを参照しつつ説明した。しかし、本発明の実施形態は、これらの具体例及び変形例に限定されるものではない。
例えば、基体部１、積層体２及び柱状部ＣＬなどの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
各例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り、本発明の範囲に含まれる。
本発明の実施形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても、本発明の範囲に属するものと了解される。
上記実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。上記新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…基体部、
１０…半導体領域、
２…積層体、
２ｓ…階段部分、
２ｍ…メモリセルアレイ、
２ｇ…絶縁膜、
２１…導電層、
２１ａ…ブロック絶縁膜、
２１ｂ…バリア膜、
２２…絶縁層、
１００ａ…半導体装置（第１実施形態）、
１００ａａ…半導体装置（第１実施形態：第１変形例）、
１００ａｂ…半導体装置（第１実施形態：第２変形例）、
１００ａｃ…半導体装置（第１実施形態：第３変形例）、
１００ａｄ…半導体装置（第１実施形態：第４変形例）、
１００ａｅ…半導体装置（第１実施形態：第５変形例）、
１００ｂ…半導体装置（第２実施形態）、
１００ｂａ…半導体装置（第２実施形態：第１変形例）、
２１０…半導体層、
２２０…メモリ膜、
２２１…カバー絶縁膜、
２２２…電荷捕獲膜、
２２３…トンネル絶縁膜、
２３０…コア層、
３…板状部、
４…第２絶縁物、
ＣＬ…柱状部、
ＣＬ１〜ＣＬ７…第１〜第７柱状部、
ＷＬ…ワード線、
ＢＬ…ビット線、
ＢＬｏ…奇数ビット線、
ＢＬｅ…偶数ビット線、
Ｒｏ…奇数ロウ、
Ｒｅ…偶数ロウ、
Ｃｂ…コンタクト、
ＳＧＳ…ソース側選択ゲート、
ＳＴＳ…ソース側選択トランジスタ、
ＳＧＤ…ドレイン側選択ゲート、
ＳＴＤ…ドレイン側選択トランジスタ、
ＭＣ…メモリセル、
ＭＨ…メモリホール、
ＳＴ…深いスリット、
ＳＨＥ…浅いスリット、
Ｐ１、Ｐ２…第１、第２ピッチ、
Ｓ…空間、
ＰＣＳ…金属プリカーサーを含むガス、
ｓ１〜ｓ６…第１〜第６辺、
ｄ１〜ｄ８…第１〜第８ディスタンス

Claims (5)

  1. 半導体領域を含む基体部と、
    前記基体部上に設けられ、積層方向に沿って交互に積層体された複数の導電層及び複数の絶縁層を含む積層体と、
    前記積層体の上端から前記基体部にかけて前記積層体内に設けられ、前記積層方向と交差する第１方向に延びて前記半導体領域と接した、少なくとも第１絶縁物を含む板状部と、
    前記積層体の上端から前記基体部にかけて前記積層体内に設けられ、前記半導体領域と接した第１半導体層、及び、前記第１半導体層と前記導電層との間に第１電荷捕獲部を有した第１メモリ膜を含む第１柱状部と、
    前記積層体の上端から前記基体部にかけて前記積層体内に設けられ、前記半導体領域と接した第２半導体層、及び、前記第２半導体層と前記導電層との間に第２電荷捕獲部を有した第２メモリ膜を含み、前記第１方向に関して前記第１柱状部から離れて位置した第２柱状部と、
    前記積層体の上端から前記基体部にかけて前記積層体内に設けられ、前記半導体領域と接した第３半導体層、及び、前記第３半導体層と前記導電層との間に第３電荷捕獲部を有した第３メモリ膜を含み、前記第１柱状部と前記第２柱状部との間に位置し、前記第１方向に関して前記第１柱状部及び前記第２柱状部のそれぞれと整列しつつ、前記第１柱状部とのピッチが第１ピッチであり、前記第２柱状部とのピッチが前記第１ピッチよりも広い第２ピッチである第３柱状部と、
    を、備えた、半導体装置。
  2. 前記積層体の上端から前記基体部にかけて前記積層体内に設けられ、前記半導体領域と接した第４半導体層、及び、前記第４半導体層と前記導電層との間に第４電荷捕獲部を有したメモリ膜を含み、前記第１方向に関して前記第１〜第３柱状部のそれぞれと整列しつつ、前記第２柱状部から離れて位置し、前記第２柱状部とのピッチが前記第１ピッチである第４柱状部と、
    前記積層体の上端から前記基体部にかけて前記積層体内に設けられ、前記半導体領域と接した第５半導体層、及び、前記第５半導体層と前記導電層との間に第５電荷捕獲部を有したメモリ膜を含み、前記第１方向に関して前記第１〜第４柱状部のそれぞれと整列しつつ、前記第４柱状部から離れて位置し、前記第４柱状部とのピッチが前記第２ピッチである第５柱状部と、
    を、さらに備えた、請求項１記載の半導体装置。
  3. 前記積層体の上端から前記基体部にかけて前記積層体内に設けられ、前記半導体領域と接した第４半導体層、及び、前記第４半導体層と前記導電層との間に第４電荷捕獲部を有したメモリ膜を含み、前記第１方向に関して前記第１〜第３柱状部のそれぞれと整列しつつ、前記第２柱状部から離れて位置し、前記第２柱状部とのピッチが前記第１ピッチである第４柱状部と、
    前記積層体の上端から前記基体部にかけて前記積層体内に設けられ、前記半導体領域と接した第５半導体層、及び、前記第５半導体層と前記導電層との間に第５電荷捕獲部を有したメモリ膜を含み、前記第１方向に関して前記第１〜第４柱状部のそれぞれと整列しつつ、前記第４柱状部から離れて位置し、前記第４柱状部とのピッチが前記第１ピッチである第５柱状部と、
    を、さらに備えた、請求項１記載の半導体装置。
  4. 半導体領域を含む基体部と、
    前記基体部上に設けられ、積層方向に沿って交互に積層体された複数の導電層及び複数の絶縁層を含む積層体と、
    前記積層体の上端から前記基体部にかけて前記積層体内に設けられ、前記積層方向と交差する第１方向に延びて前記半導体領域と接した、少なくとも第１絶縁物を含む板状部と、
    前記積層体の上端から前記基体部にかけて前記積層体内に設けられ、前記半導体領域と接した第１半導体層、及び、前記第１半導体層と前記導電層との間に第１電荷捕獲部を有したメモリ膜を含む第１柱状部と、
    前記積層体の上端から前記基体部にかけて前記積層体内に設けられ、前記半導体領域と接した第２半導体層、及び、前記第２半導体層と前記導電層との間に第２電荷捕獲部を有したメモリ膜を含み、前記第１方向に関して前記第１柱状部から第１ディスタンス離れて位置した第２柱状部と、
    前記積層体の上端から前記基体部にかけて前記積層体内に設けられ、前記半導体領域と接した第３半導体層、及び、前記第３半導体層と前記導電層との間に第３電荷捕獲部を有したメモリ膜を含み、前記第１柱状部と前記第２柱状部との間に位置し、前記第１方向と交差する第２方向に関して前記第１柱状部及び前記第２柱状部のそれぞれとずれつつ、前記第１柱状部から前記第１ディスタンスとは異なる第２ディスタンス離れ、前記第２柱状部から前記第１ディスタンス及び前記第２ディスタンスのそれぞれと異なる第３ディスタンス離れて位置した第３柱状部と、
    を、備えた半導体装置。
  5. 半導体領域を含む基体部と、
    前記基体部上に設けられ、積層方向に沿って交互に積層体された複数の導電層及び複数の絶縁層を含む積層体と、
    前記積層体の上端から前記基体部にかけて前記積層体内に設けられ、前記積層方向と交差する第１方向に延びて前記半導体領域と接した、少なくとも第１絶縁物を含む板状部と、
    前記積層体の上端から前記基体部にかけて前記積層体内に設けられ、前記半導体領域と接した第１半導体層、及び、前記第１半導体層と前記導電層との間に第１電荷捕獲部を有したメモリ膜を含む第１柱状部と、
    前記積層体の上端から前記基体部にかけて前記積層体内に設けられ、前記半導体領域と接した第２半導体層、及び、前記第２半導体層と前記導電層との間に第２電荷捕獲部を有したメモリ膜を含み、前記第１方向に関して前記第１柱状部と整列しつつ、前記第１柱状部から第１ディスタンス離れて位置した第２柱状部と、
    前記積層体の上端から前記基体部にかけて前記積層体内に設けられ、前記半導体領域と接した第３半導体層、及び、前記第３半導体層と前記導電層との間に第３電荷捕獲部を有したメモリ膜を含み、前記第１方向と交差する第２方向に関して前記第１柱状部及び前記第２柱状部のそれぞれとずれつつ、前記第１柱状部と前記第２柱状部との間に、前記第１柱状部から前記第１ディスタンスと異なる第２ディスタンス離れ、前記第２柱状部から前記第１ディスタンスと等しい第３ディスタンス離れて位置した第３柱状部と、
    を、備えた半導体装置。
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