TW201939729A - 半導體裝置 - Google Patents

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Abstract

實施形態提供一種能夠將積層體中之導電層低電阻化之半導體裝置。 實施形態之半導體裝置包括：基體部、積層體、板狀部、及第1~第3柱狀部。上述積層體設置於上述基體部上。上述板狀部係從上述積層體之上端起及至上述基體部而設置於上述積層體內。上述第1~第3柱狀部係從上述積層體之上端起及至上述基體部而設置於上述積層體內。上述第2柱狀部於上述第1方向上位於與上述第1柱狀部分開之位置。上述第3柱狀部於上述第1方向上與上述第1柱狀部及上述第2柱狀部之各者對齊排列。上述第3柱狀部與上述第1柱狀部之間距為第1間距。上述第3柱狀部與上述第2柱狀部之間距為寬於上述第1間距的第2間距。

Description

半導體裝置
本發明之實施形態係關於一種半導體裝置。
已知有一種非揮發性記憶體，其具有將絕緣層與導電層交替地積層而成之積層體，且具有於積層體之高度方向積層之立體構造之複數個記憶胞。記憶胞設置於積層體、與包括沿著積層體之高度方向之半導體層之柱狀部之間。記憶胞電性地串接連接於設置於積層體之上部區域的、例如汲極側選擇電晶體、與設置於積層體之下部區域的、例如源極側選擇電晶體之間。其被稱為NAND串(或記憶體串)。於積層體之高度方向上積層之導電層成為汲極側選擇電晶體之閘極(汲極側選擇閘極)、記憶胞之控制閘極(字元線)、及源極側選擇電晶體之閘極(源極側選擇閘極)。業界期待積層體中之導電層之低電阻化。
本發明之實施形態提供一種能夠將積層體中之導電層低電阻化之半導體裝置。
實施形態之半導體裝置包括：基體部、積層體、板狀部、第1柱狀部、第2柱狀部、及第3柱狀部。上述基體部包括半導體區域。上述積層體設置於上述基體部上。上述積層體包括沿著積層方向交替地成為積層體之複數個導電層及複數個絕緣層。上述板狀部係從上述積層體之上端起及至上述基體部而設置於上述積層體內。上述板狀部至少含有第1絕緣物。上述第1絕緣物於與上述積層方向交叉之第1方向上延伸而與上述半導體區域相接。上述第1柱狀部係從上述積層體之上端起及至上述基體部而設置於上述積層體內。上述第1柱狀部包括第1半導體層及第1記憶膜。上述第1半導體層與上述半導體區域相接。上述第1記憶膜於上述第1半導體層與上述導電層之間具有第1電荷捕獲部。上述第2柱狀部係從上述積層體之上端起及至上述基體部而設置於上述積層體內。上述第2柱狀部包括第2半導體層及第2記憶膜。上述第2半導體層與上述半導體區域相接。上述第2記憶膜於上述第2半導體層與上述導電層之間具有第2電荷捕獲部。上述第2柱狀部於上述第1方向上位於與上述第1柱狀部分開之位置。上述第3柱狀部係從上述積層體之上端起及至上述基體部而設置於上述積層體內。上述第3柱狀部包括第3半導體層及第3記憶膜。上述第3半導體層與上述半導體區域相接。上述第3記憶膜於上述第3半導體層與上述導電層之間具有第3電荷捕獲部。上述第3柱狀部位於上述第1柱狀部與上述第2柱狀部之間。上述第3柱狀部於上述第1方向上與上述第1柱狀部及上述第2柱狀部中之各者對齊排列。上述第3柱狀部與上述第1柱狀部之間距為第1間距。上述第3柱狀部與上述第2柱狀部之間距為寬於上述第1間距之第2間距。
以下，參照圖式對本發明之實施形態進行說明。
圖式係模式圖或概念圖，各部分之厚度與寬度的關係、部分間之大小比率等並不一定與實物相同。即使於表示相同的部分之情形時，亦存在根據圖式而使相互之尺寸或比率不同的情況。於本申請說明書與各圖中，對於與已於上文中參照已有的圖式敍述的要素相同的要素標註同一符號，並適當地省略詳細說明。
(第1實施形態) 圖1(a)係例示第1實施形態之半導體裝置100a之模式立體圖。
圖1(b)係表示積層體2之模式俯視圖。圖2(a)及圖2(b)分別係例示立體構造之記憶胞MC之模式剖視圖。圖2(a)表示Y-Z剖面，圖2(b)表示X-Y剖面。圖3(a)及圖3(b)係例示源極側選擇電晶體STD之模式剖視圖。圖3(a)及圖3(b)分別表示Y-Z剖面。於本說明書中，將Z軸方向視為積層方向。將與Z軸方向交叉、例如正交之1個第1方向視為X軸方向。將與Z軸及X軸中之各者交叉、例如正交的1個第2方向視為Y軸方向。
如圖1(a)~圖3(b)所示般，第1實施形態之半導體裝置100a係具有立體構造之記憶胞MC的非揮發性記憶體。半導體裝置100a包括：基體部1、積層體2、板狀部3、及複數個柱狀部CL。
基體部1包括半導體區域10。半導體區域例如含有p型矽。
積層體2設置於基體部1上。於積層體2與半導體基板1之間，例如設置有絕緣膜2g。積層體2包括沿著Z軸方向交替地積層之複數個導電層21及複數個絕緣層22。導電層21例如含有鎢(W)。絕緣層例如含有矽氧化物(SiO2 )。絕緣層22使導電層21彼此絕緣。導電層21及絕緣層22各自之積層數為任意數量。絕緣層22例如亦可為間隙。
導電層21包括：至少1個源極側選擇閘極SGS、複數個字元線WL、及至少1個汲極側選擇閘極SGD。源極側選擇閘極SGS係源極側選擇電晶體STS之閘極電極。字元線WL係記憶胞MC之閘極電極。汲極側選擇閘極SGD係汲極側選擇電晶體STD之閘極電極。源極側選擇閘極SGS設置於積層體2之下部區域。汲極側選擇閘極SGD設置於積層體2之上部區域。下部區域係指積層體2之靠近基體部1之側的區域，上部區域係指積層體2之遠離基體部1之側的區域。字元線WL設置於源極側選擇閘極SGS與汲極側選擇閘極SGD之間。
此外，複數個絕緣層22中之使源極側選擇閘極SGS與字元線WL絕緣之絕緣層22於Z軸方向之厚度例如設為較之使字元線WL與字元線WL絕緣之絕緣層22於Z軸方向之厚度厚。進而，可於距離基體部半導體基板1最遠之最上層之絕緣層22上設置覆蓋絕緣膜。覆蓋絕緣膜例如含有矽氧化物。
半導體裝置100a具有於源極側選擇電晶體STS與汲極側選擇電晶體STD之間串接連接的複數個記憶胞MC。由源極側選擇電晶體STS、記憶胞MC及汲極側選擇電晶體STD串接連接而成之構造被稱為“記憶體串”或“NAND串”。記憶體串例如經由接點Cb而連接於位元線BL。位元線BL設置於積層體2之上方，且於Y軸方向上延伸。
於積層體2內分別設置有複數個較深狹縫ST、及複數個較淺狹縫SHE。較深狹縫ST於與積層方向交叉之X軸方向上延伸，且從積層體2之上端起及至基體部1而貫通積層體2，並且設置於積層體2內。於較深狹縫ST內設置有板狀部3。板狀部3例如至少含有第1絕緣物。第1絕緣物例如為矽氧化物(SiO2 )。板狀部3亦可含有藉由第1絕緣物而與積層體2電性絕緣並且與半導體區域10電性連接之第1導電物。較淺狹縫SHE於X軸方向上延伸，且從積層體2之上端起及至積層體2之中間而設置於積層體1內。於較淺狹縫SHE內，例如設置有第2絕緣物4。第2絕緣物4例如為矽氧化物(SiO2 )。
積層體2包括記憶胞陣列2m、及例如設置於沿著X軸方向之積層體2之兩端的階梯部分2s(圖1(b))。較深狹縫ST設置為從積層體2之一個階梯部分2s開始經過記憶胞陣列2m到達另一個階梯部分2s。較淺狹縫SHE至少設置於記憶胞陣列2m。
板狀部3與板狀部3之間的積層體2被稱為區塊(BLOCK)。例如，構成資料刪除之最小單位。第2絕緣物4設置於區塊內。板狀部3與第2絕緣物4之間的積層體2被稱為指狀體。汲極側選擇閘極SGD設置於每個指狀體中。於資料寫入及讀出時，可藉由汲極側選擇閘極SGD將區塊內之1個手指設為選擇狀態。
複數個柱狀部CL分別設置於積層體2內所設置之記憶孔MH內。記憶孔MH沿著Z軸方向從積層體2之上端起及至基體部1而貫通積層體2，並且設置於積層體2內。於第1實施形態中，記憶孔MH貫通積層體2，並到達半導體區域10。柱狀部CL分別包括：與半導體區域10相接之半導體層210、於半導體層210與導電層21之間具有電荷捕獲部之記憶膜220、及核心層230中之各者(圖2(a)及圖2(b))。半導體層210具有側面及底面中之各者。半導體層210可為其側面之一部分及其底面分別與半導體區域10相接(圖3(a))，亦可為其側面之一部分與半導體區域10相接(圖3(b))。
X-Y剖面中之記憶孔MH之形狀為圓形或橢圓形。於導電層21與絕緣層22之間，可設置構成記憶膜220之一部分的區塊絕緣膜21a。區塊絕緣膜21a例如為矽氧化物膜或金屬氧化物膜。金屬氧化物之一例為鋁氧化物。再者，於導電層21與絕緣層22之間、及導電層21與記憶膜220之間，可設置障壁膜21b。例如於導電層21為鎢之情形時，障壁膜21b例如選擇氮化鈦與鈦的積層構造膜。區塊絕緣膜21a抑制電荷從導電層21向記憶膜220側之反向穿隧效應。障壁膜21b提高導電層21與區塊絕緣膜21a之密接性。
半導體層210之形狀例如為具有底部之筒狀。半導體層210例如含有矽。矽例如為使非晶矽結晶化之多晶矽。矽之導電型例如為p型。半導體層210成為汲極側選擇電晶體STD、記憶胞MC及源極側選擇電晶體STS各自之信道。
記憶膜220之除區塊絕緣膜21a以外的部分設置於記憶孔MH之內壁與半導體層210之間。記憶膜220之形狀例如為筒狀。複數個記憶胞MC配置於半導體層210、與每個成為字元線WL之導電層21之間，且於Z軸方向上積層。記憶膜220包括覆蓋絕緣膜221、電荷捕獲膜222及穿隧絕緣膜223。半導體層210、電荷捕獲膜222及穿隧絕緣膜223分別沿著Z軸方向延伸。
覆蓋絕緣膜221設置於絕緣層22與電荷捕獲膜222之間。覆蓋絕緣膜221例如含有矽氧化物。覆蓋絕緣膜221係於將犧牲膜(未圖示)置換成導電層21(置換步驟)時，保護電荷捕獲膜222不被蝕刻。此外，覆蓋絕緣膜221可於“置換步驟”中從導電層21與記憶膜220之間去除。於此情形時，如圖2(a)及圖2(b)所示般，於導電層21與電荷捕獲膜222之間，例如設置區塊絕緣膜21a。再者，於在導電層21之形成中不利用“置換步驟”之情形時，可無覆蓋絕緣膜221。
電荷捕獲膜222設置於區塊絕緣膜21a及覆蓋絕緣膜221與穿隧絕緣膜223之間。電荷捕獲膜222例如含有矽氮化物，且於膜中具有捕獲電荷之捕獲部位。電荷捕獲膜222中位於成為字元線WL之導電層21與半導體層210之間的部分係作為電荷捕獲部發揮作用。記憶胞MC之閾值電壓係根據電荷捕獲部中之電荷的有無、或電荷捕獲部中所捕獲的電荷的量而變化。藉此，記憶胞MC保存信息。此外，電荷捕獲膜222亦可作為周圍由絕緣膜包圍之導電性膜，來使記憶膜220成為浮式結構。
穿隧絕緣膜223設置於半導體層210與電荷捕獲膜222之間。穿隧絕緣膜223例如含有矽氧化物、或矽氧化物及矽氮化物。穿隧絕緣膜223係半導體層210與電荷捕獲膜222之間的電位障壁。穿隧絕緣膜223係分別於從半導體層210向電荷捕獲部注入電子時(寫入動作)、及從半導體層210向電荷捕獲部注入電洞時(刪除動作)，有電子或電洞進行穿隧。
核心層230嵌入筒狀之半導體層210。核心層230之形狀例如為柱狀。核心層230例如含有矽氧化物，為絕緣性。
圖4(a)~圖4(c)係例示第1實施形態之半導體裝置100a之模式俯視圖。圖4(a)~圖4(c)表示記憶胞陣列2m之X-Y平面。此外，於圖4(a)以後所表示之俯視圖中，省略較淺狹縫SHE之圖示。
積層體2內設置有複數個柱狀部CL。各柱狀部CL於記憶胞陣列2m中例如成交錯陣列狀配置。
著眼於圖4(a)中所表示之於X軸方向上對齊排列的3個第1~第3柱狀部CL1~CL3。此外，於本說明書中，於X軸方向上“對齊排列”之語句例如意指第1~第3柱狀部CL1~CL3之中心點分別沿著X軸方向成直線狀排列。
第2柱狀部CL2於X軸方向上位於與第1柱狀部CL1分開的位置。第3柱狀部CL3位於第1柱狀部CL1與第2柱狀部CL2之間，且於X軸方向上與第1柱狀部CL1及第2柱狀部CL2中之各者對齊排列。
於半導體裝置100a中，第1柱狀部CL1與第3柱狀部CL3之第1間距P1、與第2柱狀部CL2與第3柱狀部CL3之第2間距P2不同。例如第2間距P2較之第1間距P1寬。於本說明書中，“間距”設為從1個柱狀部CL(例如CL1或CL2)與Y軸方向之切線起，到於X軸方向上與上述1個柱狀部CL對齊排列且與上述1個柱狀部相鄰之另一柱狀部CL(例如CL3)與Y軸方向之切線為止之長度。
於記憶胞陣列2m內，第1、第2間距P1及P2之區域分別從較深狹縫ST起至較深狹縫ST為止沿著Y軸方向呈Z字狀設置。第2間距P2之區域較第1間距P1之區域而言，於柱狀部CL之側面間的距離較寬。因此，例如可獲得於藉由更換犧牲膜(未圖示)來形成導電層21(圖2(a)及圖2(b))時變得容易形成導電層21的優點。其結果為，藉由半導體裝置100a，可將積層體2中之導電層21低電阻化。
圖5(a)係例示第1實施形態之半導體裝置100a之製造步驟中之模式剖視圖。圖5(b)係沿著圖5(a)中之V-V線之模式剖視圖。圖5(a)表示X-Y剖面。圖5(b)表示Y-Z剖面。
如圖5(a)及圖5(b)所示般，於半導體裝置100a中，於其製造步驟中，例如於絕緣層22間形成空間S。空間S係藉由預先於絕緣層22間形成犧牲膜(未圖示)，從絕緣層22間將犧牲膜去除來形成。於空間S中，經過較深狹縫ST送入導電層用材料氣體、例如含有金屬前驅體之氣體PCS。金屬前驅體於空間S中被分解、例如被熱分解。藉此，於在空間S之上下露出之絕緣層22的表面上、及於空間S內在Z軸方向豎起之柱狀部CL的側面上分別生長成為導電層21的金屬膜(圖2(a)及圖2(b))。
含有金屬前驅體之氣體PCS於空間S中之例如位於柱狀部CL之側面間的部位被金屬膜封閉的時刻，變得無法送入至空間S中。繼而，金屬膜停止生長。
於半導體裝置100a中，在第2間距P2之區域中，柱狀部CL之側面間的距離寬於第1間距P1之區域。因此，於第2間距P2之區域中，位於柱狀部CL之側面間的部位變得難以被金屬膜封閉。含有金屬前驅體之氣體PCS可長時間送入至空間中的較深處部位、例如區塊(BLOCK)之中心區域。因此，根據半導體裝置100a，可於區塊(BLOCK)之中心區域生長膜厚更厚的金屬膜。於區塊(BLOCK)之中心區域，可增厚金屬膜之膜厚，藉此抑制導電層21之電阻值之增大，從而可以將積層體2中之導電層21低電阻化。
於半導體裝置100a中，在記憶胞陣列2m中，第1間距P1之區域與第2間距P2之區域交替地出現。於此種排列圖案中，柱狀部CL如以下所說明般，排列於積層體2內。於圖4(a)中，進而著眼於第4、第5柱狀部CL4及CL5。
第4柱狀部CL4於X軸方向上與第1~第3柱狀部CL1~CL3之各者對齊排列。第4柱狀部CL4位於與第2柱狀部CL2分開的位置。第2柱狀部CL2與第4柱狀部CL4之間距係上述第1間距P1。第5柱狀部CL5於X軸方向上與第1~第4柱狀部CL1~CL4之各者對齊排列。第5柱狀部CL5位於與第4柱狀部CL4分開的位置。第4柱狀部CL4與第5柱狀部CL5之間距係上述第2間距P2。
藉由如此使第1~第5柱狀部CL1~CL5排列於積層體2內，可以於記憶胞陣列2m中使第1間距P1之區域與第2間距P2之區域交替地出現。
為了獲得此種半導體裝置100a，只要如以下所說明般將柱狀部CL排列於積層體2內即可。
將沿著X軸方向之柱狀部CL間的距離設為“x”。於先前之半導體裝置中，柱狀部CL間之各距離一律為“x”。於半導體裝置100a中，將沿著X軸方向之柱狀部CL間的距離交替設為“x”及“x+a”。藉此，可以獲得於記憶胞陣列2m中交替地具有第1間距P1之區域與第2間距P2之區域之半導體裝置100a。
進而，於半導體裝置100a中，在記憶胞陣列2m中，柱狀部CL成交錯陣列狀配置。於此種排列圖案中，柱狀部CL如以下所說明般排列於積層體2內。於圖4(a)中，進而著眼於第6、第7柱狀部CL6及CL7。
第6柱狀部CL6於Y軸方向上與第1、第3柱狀部CL1及CL3之各者錯開，並且位於第1柱狀部CL1與第3柱狀部CL3之間。第7柱狀部CL7於Y軸方向上與第2、第3柱狀部CL2及CL3之各者錯開，並且位於第2柱狀部CL1與第3柱狀部CL3之間。第7柱狀部CL7於X軸方向上與第6柱狀部CL6對齊排列。
於X-Y平面中，若將第1、第3及第6柱狀部CL1、CL3及CL6各自之中心點用假想線相連則出現“三角形”。同樣地，若將第2、第3及第7柱狀部CL2、CL3及CL7各自之中心點用假想線相連則出現另一“三角形”(圖4(b))。將連結第1柱狀部CL1與第3柱狀部CL3之邊設為第1邊s1，將連結第1柱狀部CL1與第6柱狀部CL6之邊設為第2邊s2，且將連結第3柱狀部CL3與第6柱狀部CL6之邊設為第3邊s3。將連結第2柱狀部CL1與第3柱狀部CL3之邊設為第4邊s4，將連結第2柱狀部CL1與第7柱狀部CL7之邊設為第5邊s5，且將連結第3柱狀部CL3與第7柱狀部CL7之邊設為第6邊s6。
於半導體裝置100a中，第6邊s6之長度與第3邊s3之長度不同。例如第6邊s6之長度較之第3邊s3之長度長。第1~第6邊s1~s6之長度分別表示柱狀部CL間的距離。於半導體裝置100a中，第6柱狀部CL6位於與第3柱狀部CL3分開第3距離d3(=s3)的位置，第7柱狀部CL7位於與第3柱狀部CL3分開第6距離d6(=s6)的位置。
第6距離d6較之第3距離d3長。因此，即使第3柱狀部CL3與第6柱狀部CL6之間例如被金屬膜封閉，亦可以使第3柱狀部CL3與第7柱狀部CL7之間不封閉。從而，含有金屬前驅體之氣體PCS可經過第3柱狀部CL3與第7柱狀部CL7之間，進而於空間S中流通(圖4(c))。
此外，藉由第1、第3及第6柱狀部CL1、CL3及CL6於X-Y平面所描繪之“三角形”可為等腰三角形。於此情形時，第1邊s1之長度與第2邊s2之長度不同。第2邊s2之長度與第3邊s3之長度相等。再者，上述“三角形”亦可為正三角形。於此情形時，第1~第3邊s1~s3各自之長度相互相等。再者，上述“三角形”亦可為不等邊三角形。於此情形時，第1~第3邊s1~s3各自之長度相互不同。然而，於上述各三角形中，第3邊S3之長度(=d3)與第6邊s6之長度(=d6)不同。例如，第6邊s6之長度較之第3邊s3之長度長。藉此，即使第3柱狀部CL3與第6柱狀部CL6之間例如被金屬膜封閉，亦可以使第3柱狀部CL3與第7柱狀部CL7之間不封閉。
此外，藉由第2、第3及第7柱狀部CL2、CL3及CL7於X-Y平面所描繪之“三角形”為不等邊三角形。第4~第6邊s4~s6各自之長度相互不同。並且，第6邊s6之長度最長。
圖6係例示第1實施形態之半導體裝置100a之模式俯視圖。圖6表示1個指狀體(FINGER)內之位元線BL與柱狀部CL的關係。
如圖6所示般，於第1~第3、第6、第7柱狀部CL1~CL3、CL6及CL7之上方分別例如配置有2根位元線BL。將2根位元線BL中之一根稱為奇數位元線BLo，將另一根稱為偶數位元線BLe。奇數位元線BLo及偶數位元線BLe沿著X軸方向交替地配置。
著眼於第3柱狀部CL3及第7柱狀部CL7。於第3柱狀部CL3之上方配置有作為奇數位元線BLo之位元線BL1、作為偶數位元線BLe之位元線BL2。於第7柱狀部CL7之上方配置有作為奇數位元線BLo之位元線BL3、作為偶數位元線BLe描繪之位元線BL4。位元線BL2配置於位元線BL1與位元線BL3之間。位元線BL2與位元線BL1及BL3中之各者相鄰。位元線BL2與位元線BL3之間於X軸方向上之第7距離d7較之位元線BL1與位元線BL2之間於X軸方向上之第8距離d8寬。原因在於第6距離d6較之第3距離d3寬。於半導體裝置100a中，根據第1間距P1之區域及第2間距P2之區域，例如具有位元線BL間之距離不同的區域。
再者，於半導體裝置100a中，在1個指狀體(FINGER)內，例如沿著Y軸方向呈Z字形排列有4個柱狀部CL。此種排列沿著X軸方向反覆出現。為了方便，將沿著X軸方向之排列稱為“列”。
於半導體裝置100a中，每1個指狀體例如包含4個“列”。4個“列”交替地包含奇數列Ro及偶數列Re。第1~第4柱狀部CL1~CL4屬於奇數列Ro，第6、第7柱狀部CL6及CL7屬於偶數列Re。
此處，於藉由第1、第3及第6柱狀部CL1、CL3及CL6在X-Y平面所描繪之“三角形”中，視為第2邊s2之長度與第3邊s3之長度相互相等。於此情形時，奇數列Ro與偶數列Re例如沿著X軸方向錯開“P1/2”。
如此，例如即使將奇數列Ro與偶數列Re沿著X軸方向錯開“P1/2”，亦能夠獲得半導體裝置100a。
此外，於半導體裝置100a中，在1個柱狀部CL上配置2根位元線係因為於1個指狀體內有4個柱狀部沿著Y軸方向成2列以Z字形配置。例如於在1個指狀體內有6個柱狀部沿著Y軸方向成2列以Z字形配置之情形時，會於1個柱狀部CL上配置3根位元線。此種情況於本說明書中所記載之所有實施形態及變化例中均相同。
(第1實施形態∶第1變化例) 圖7係例示第1實施形態之第1變化例之半導體裝置100aa之模式俯視圖。
於半導體裝置100a中，在記憶胞陣列2m內，為了設置第2間距P2之區域，而將沿著X軸方向之柱狀部CL間的距離交替設為“x”及“x+a”。因此，記憶胞陣列2m沿著X軸方向之大小例如隨著加上相加值“+a”而相應地增大。
如圖7所示般，於第1變化例之半導體裝置100aa中，將沿著X軸方向之柱狀部CL間的距離交替設為“x-a”及“x+a”。藉此，可以藉由減小值“-a”將相加值“+a”抵消。
根據此種半導體裝置100aa，可以獲得與半導體裝置100a相同之優點，並且進一步抑制記憶胞陣列2m沿著X軸方向之大小之增大。
(第1實施形態∶第2變化例) 圖8(a)係例示第1實施形態之第2變化例之半導體裝置100ab之模式俯視圖。圖8(b)係例示第1實施形態之半導體裝置100a之模式俯視圖。圖8(c)係例示第1實施形態之第2變化例之半導體裝置100ab之模式俯視圖。
如圖8(a)所示般，第2變化例之半導體裝置100ab將記憶胞陣列2m沿著Y軸方向之大小縮小。於半導體裝置100ab中，柱狀部CL在記憶胞陣列2m中成交錯陣列狀排列。因此，柱狀部CL沿著Y軸方向呈Z字狀排列。
如圖8(b)所示般，例如於第1實施形態之半導體裝置100a中，假設將第1、第3及第6柱狀部CL1、CL3及CL6各自之中心點連結之“正三角形”。將此正三角形的各邊之長度分別設為“x”。若如此假設，則於第1實施形態之半導體裝置100a中，第1柱狀部CL1之中心點與第3柱狀部CL3之中心點之間的第1距離d1、第1柱狀部CL1之中心點與第6柱狀部CL6之中心點之間的第2距離d2、及第3柱狀部CL3與第6柱狀部CL6之中心點之間的第3距離d3分別為“x”。
若設想第1柱狀部CL1之中心點與第3柱狀部CL3於X軸方向對齊排列，則沿著Y軸方向之從第1柱狀部CL1之中心點起至第6柱狀部CL6為止之長度(各邊之比為1∶2∶√3之直角三角形之高度)、或者沿著Y軸方向之從第3柱狀部CL3之中心點起至第6柱狀部CL6為止之長度(同樣地，為各邊之比為1∶2∶√3之直角三角形之高度)為“(x/2)×√3”。即，於半導體裝置100a中，柱狀部CL間沿著Y軸方向之距離例如成為“(x/2)×√3”。
如圖8(c)所示般，於半導體裝置100ab中，從第1~第3距離d1~d3中之各者例如進而減去減小值“-a”。從而，於半導體裝置100ab中，可以將柱狀部CL間沿著Y軸方向之距離從“(x/2)×√3”例如縮小至“{(x-a)/2}×√3。於半導體裝置100ab中，若圖8(a)所示般將如此縮小的距離例如沿著Y軸方向反覆出現。
如此，根據半導體裝置100ab，可以藉由從第1~第3距離d1~d3中之各者例如進而減去減小值“-a”來將記憶胞陣列2m沿著Y軸方向之大小縮小。
此外，將第1、第3、第6柱狀部CL1、CL3及CL6各自之中心點連結之“三角形”並不限於“正三角形”。將第1、第3、第6柱狀部CL1、CL3及CL6各自之中心點連結之“三角形”亦可為“等腰三角形”或“不等邊三角形”。從而，針對第2、第3距離d2及d3的減小值無需基於沿著X軸方向之減小值“-a”。對於相對於X軸方向傾斜之第2、第3距離d2及d3，亦可以賦予與減小值“-a”不同的減小值。
(第1實施形態∶第3變化例) 圖9係例示第1實施形態之第3變化例之半導體裝置100ac之模式俯視圖。
如圖9所示般，於第3變化例之半導體裝置100ac中，在記憶胞陣列2m內連續地出現較之第2間距P2窄之第1間距P1之區域。以下將說明半導體裝置100ac的柱狀部CL的排列圖案之一例。於圖9中，進而著眼於第4、第5柱狀部CL4及CL5。
第4柱狀部CL4於X軸方向上與第1~第3柱狀部CL1~CL3中之各者對齊排列。第5柱狀部CL5於X軸方向上與第1~第4柱狀部CL1~CL4中之各者對齊排列。第4柱狀部CL4位於與第2柱狀部CL2分開的位置。第5柱狀部CL5位於與第4柱狀部CL4分開的位置。第2柱狀部CL2與第4柱狀部CL4之間距、及第4柱狀部CL4與第5柱狀部CL5之間距分別為第1間距P1。
藉由如此使第1~第5柱狀部CL1~CL5排列於積層體2內，可以使記憶胞陣列2m內交替地出現第1間距P1連續之區域與第2間距P2之區域。
根據此種半導體裝置100ac，於記憶胞陣列2m內連續地出現較之第2間距P2窄之第1間距P1之區域。於半導體裝置100ac中，將第1間距P1∶第2間距P2設為4∶1。藉此，例如可以較第1實施形態之半導體裝置100a而言進一步抑制記憶胞陣列2m沿著X軸方向之大小之增大。
此外，即使於半導體裝置100ac中，亦可以與半導體裝置100a同樣地將柱狀部CL呈交錯陣列狀配置於記憶胞陣列2m內。
(第1實施形態：第4變化例) 圖10係例示第1實施形態之第4變化例之半導體裝置100ad之模式俯視圖。
如圖10所示般，第4變化例之半導體裝置100ad係將第3變化例與第1變化例組合而成之示例。
如半導體裝置100ad般，亦可使沿著X軸方向之柱狀部CL間的距離為“x-a”之區域連續。藉此，可以用減小值“-a”將相加值“+a”抵消，並且相應於減小值“-a”的反覆出現，而能進一步縮小記憶胞陣列2m沿著X軸方向之大小。
(第1實施形態：第5變化例) 圖11係例示第1實施形態之第5變化例之半導體裝置100ae之模式俯視圖。
如圖11所示般，第5變化例之半導體裝置100ae係將第4變化例與第2變化例組合而成之示例。
如半導體裝置100ae般，使沿著X軸方向之柱狀部CL間的距離為“x-a”之區域連續，並且例如從第1~第3距離d1~d3各自例如進而減去“-a”。藉此，可以進一步縮小記憶胞陣列2m沿著X軸方向及Y軸方向各者之大小。
(第2實施形態) 圖12及圖13係例示第2實施形態之半導體裝置100b之模式俯視圖。
如圖12及圖13所示般，著眼於在X軸方向上對齊排列的2個第1、第2柱狀部CL1及CL2、以及於Y軸方向上與第1、第2柱狀部CL1及CL2中之各者錯開之第3柱狀部CL3。
於第2實施形態之半導體裝置100b中，第2柱狀部CL2位於在X軸方向上與第1柱狀部CL1分開的位置。第2柱狀部CL2位於在X軸方向上與第1柱狀部分開第1距離d1的位置。第3柱狀部CL3位於第1柱狀部CL1與第2柱狀部CL2之間，且於Y軸方向上與第1、第2柱狀部CL1及CL2之各者錯開。第3柱狀部CL3位於與第1柱狀部CL1分開第2距離d2的位置。第2距離d2與第1距離d1不同。進而，第3柱狀部CL3位於與第2柱狀部CL2分開第3距離d3的位置。第3距離d3與第1、第2距離d1及d2之各者不同。
於半導體裝置100b中，在記憶胞陣列2m內，柱狀部CL間沿著X軸方向之間距以第1間距P1為單位反覆出現。並且，於半導體裝置100b中，用假想線將第1~第3柱狀部CL1~CL3各自之中心點相連而成之“三角形”為“不等邊三角形”。即，第1柱狀部CL1與第3柱狀部CL3之間的第2距離d2和第2柱狀部CL2與第3柱狀部CL3之間的第3距離d3不同。例如，相對於在X軸方向上對齊排列且相鄰之2個柱狀部CL間的中間點，於Y軸方向與該等柱狀部CL錯開之1個柱狀部CL之中心點於X軸方向上錯開距離“Δ”。於半導體裝置100b中，此種“不等邊三角形”沿著X軸方向反覆出現。
於半導體裝置100b中，第3距離d3長於第2距離d2。因此，即使第1柱狀部CL1與第3柱狀部CL3之間例如被金屬膜封閉，亦可以使第2柱狀部CL2與第3柱狀部CL3之間不封閉。從而，可以與第1實施形態之半導體裝置100a同樣地，使含有金屬前驅體之氣體經過第2柱狀部CL2與第3柱狀部CL3之間進而流通於空間S(圖5(b))中。
於此種半導體裝置100b中，亦可以與第1實施形態之半導體裝置100a同樣地，在區塊(BLOCK)之中心區域使金屬膜之膜厚變厚。從而，可以抑制導電層21之電阻值之增大，可以將積層體2中之導電層21低電阻化(圖2(a))。
圖14係例示第2實施形態之半導體裝置100b之模式俯視圖。圖14表示1個指狀體(FINGER)內之位元線BL與柱狀部CL的關係。
如圖14所示般，於半導體裝置100b中，在第1~第3柱狀部CL1~CL3之上方分別例如配置有2根位元線BL。2根位元線BL交替地包含奇數位元線BLo及偶數位元線BLe。
於第2柱狀部CL2之上方配置有作為奇數位元線BLo之位元線BL3、作為偶數位元線BLe之位元線BL4，於第3柱狀部CL3之上方配置有作為奇數位元線BLo之位元線BL1、作為偶數位元線BLe之位元線BL2。位元線BL2配置於位元線BL1與位元線BL3之間。位元線BL2與位元線BL1及BL3中之各者相鄰。位元線BL2與位元線BL3之間於X軸方向上之第7距離d7較之位元線BL1與位元線BL2之間於X軸方向上之第8距離d8寬。
於半導體裝置100b中，柱狀部CL間沿著X軸方向之間距以第1間距P1為單位反覆出現。然而，用假想線將第1~第3柱狀部CL1~CL3各自之中心點連結而成之“不等邊三角形”沿著X軸方向反覆出現。因此，例如具有位元線BL間的距離不同的區域。
於半導體裝置100b中，亦與半導體裝置100a同樣地，每1個指狀體例如包含4個“列”。4個“列”交替地包含奇數列Ro及偶數列Re。第1、第2柱狀部CL1及CL2屬於奇數列Ro，第3柱狀部CL3屬於偶數列Re。
藉由第1~第3柱狀部CL1~CL3於X-Y平面所描繪之“三角形”為不等邊三角形。於此情形時，奇數列Ro與偶數列Re例如沿著X軸方向錯開“P0”。“P0”與“P1/2”不同(P0≠P1/2)。
如此，半導體裝置100b例如可以藉由將奇數列Ro與偶數列Re沿著X軸方向錯開與X軸方向之柱狀部CL之間距P1的一半(P1/2)不同的“P0”而獲得。
(第2實施形態：第1變化例) 圖15係例示第2實施形態之第1變化例之半導體裝置100ba之模式俯視圖。
第2實施形態之第1變化例之半導體裝置100ba與半導體裝置100b不同之處在於：用假想線將第1~第3柱狀部CL1~CL3各自之中心點連結而成之“三角形”為“等腰三角形”。
於半導體裝置100ba中，第3柱狀部CL3位於與第1柱狀部CL1分開第2距離d2的位置。第2距離d2與第1距離d1不同。進而，第3柱狀部CL3位於與第2柱狀部CL2分開第3距離d3的位置。第3距離d3與第1距離d1相等。
於此種半導體裝置100ba中，第1柱狀部CL1與第3柱狀部CL3之間的第2距離d2和第2柱狀部CL2與第3柱狀部CL3之間的第3距離d3不同。第3距離d3較之第2距離d2長。因此，可以與第2實施形態之半導體裝置100b同樣地，使含有金屬前驅體之氣體經過第2柱狀部CL2與第3柱狀部CL3之間進而於空間S(圖5(b))中流通。從而，可以與半導體裝置100b同樣地，於區塊(BLOCK)之中心區域使金屬膜之膜厚變厚。從而，可以抑制導電層21之電阻值之增大，可以將積層體2中之導電層21低電阻化(圖2(a))。
以上，根據實施形態，可以提供一種能夠將積層體中之導電層低電阻化之半導體裝置。
關於本發明之實施形態，已參照具體例及幾個變化例進行了說明。然而，本發明之實施形態並不限於該等具體例及變化例。
例如，關於基體部1、積層體2及柱狀部CL等各要素的具體構成，只要業者可以藉由從公知之範圍中適當地選擇來同樣地實施本發明並獲得相同的效果，則均屬於本發明之範圍。
只要包含本發明之主旨，則於技術上可行之範圍內將各例之任意2個以上要素組合而成之要素亦屬於本發明之範圍。
只要包含本發明之主旨，則業者以上文中作為本發明之實施形態所述之半導體裝置為基礎經過適當設計變更後所能實施的所有半導體裝置亦屬於本發明之範圍內。
於本發明之思想範疇內，只要為業者，就能夠想到各種變更例及修正例，關於該等變更例及修正例，亦理解為屬於本發明之範圍。
上述實施形態係以示例之形式提供，並未意圖限定發明之範圍。上述新穎的實施形態能夠以其他各種形態實施，可以於不脫離發明之主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化屬於發明之範圍或主旨，並且屬於專利申請範圍所記載之發明及與其等同之範圍內。
[相關申請] 本申請享受以日本專利申請2018-45682號(申請日：2018年3月13日)作為基礎申請之優先權。本申請係以參照該基礎申請之形式包含基礎申請的全部內容。
1‧‧‧基體部
2‧‧‧積層體
2g‧‧‧絕緣膜
2m‧‧‧記憶胞陣列
2s‧‧‧階梯部分
3‧‧‧板狀部
4‧‧‧第2絕緣物
10‧‧‧半導體區域
21‧‧‧導電層
21a‧‧‧區塊絕緣膜
21b‧‧‧障壁膜
22‧‧‧絕緣膜
100a‧‧‧半導體裝置(第1實施形態)
100aa‧‧‧半導體裝置(第1實施形態：第1變化例)
100ab‧‧‧半導體裝置(第1實施形態：第2變化例)
100ac‧‧‧半導體裝置(第1實施形態：第3變化例)
100ad‧‧‧半導體裝置(第1實施形態：第4變化例)
100ae‧‧‧半導體裝置(第1實施形態：第5變化例)
100b‧‧‧半導體裝置(第2實施形態)
100ba‧‧‧半導體裝置(第2實施形態：第1變化例)
210‧‧‧半導體層
220‧‧‧記憶膜
221‧‧‧覆蓋絕緣膜
222‧‧‧電荷捕獲膜
223‧‧‧穿隧絕緣膜
230‧‧‧核心層
BL、BL1～BL4‧‧‧位元線
BLe‧‧‧偶數位元線
BLo‧‧‧奇數位元線
BLOCK‧‧‧區塊
Cb‧‧‧接點
CL‧‧‧柱狀部
CL1~CL7‧‧‧第1~第7柱狀部
d1~d8‧‧‧第1~第8距離
FINGER‧‧‧指狀體
MC‧‧‧記憶胞
MH‧‧‧記憶孔
P1、P2‧‧‧第1、第2間距
PCS‧‧‧含有金屬前驅體之氣體
Re‧‧‧偶數列
Ro‧‧‧奇數列
S‧‧‧空間
s1~s6‧‧‧第1~第6邊
SGD‧‧‧汲極側選擇閘極
SGS‧‧‧源極側選擇閘極
SHE‧‧‧較淺狹縫
ST‧‧‧較深狹縫
STD‧‧‧汲極側選擇電晶體
STS‧‧‧源極側選擇電晶體
WL‧‧‧字元線
圖1(a)係例示第1實施形態之半導體裝置之模式立體圖。圖1(b)係表示積層體之模式俯視圖。 圖2(a)及圖2(b)分別係例示立體構造之記憶胞之模式剖視圖。 圖3(a)及圖3(b)係例示源極側選擇電晶體之模式剖視圖。 圖4(a)~圖4(c)係例示第1實施形態之半導體裝置之模式俯視圖。 圖5(a)係例示第1實施形態之半導體裝置之製造步驟中之模式剖視圖。圖5(b)係沿著圖5(a)中之V-V線之模式剖視圖。 圖6係例示第1實施形態之半導體裝置之模式俯視圖。 圖7係例示第1實施形態之第1變化例之半導體裝置之模式俯視圖。 圖8(a)係例示第1實施形態之第2變化例之半導體裝置之模式俯視圖。圖8(b)係例示第1實施形態之半導體裝置之模式俯視圖。圖8(c)係例示第1實施形態之第2變化例之半導體裝置之模式俯視圖。 圖9係例示第1實施形態之第3變化例之半導體裝置之模式俯視圖。 圖10係例示第1實施形態之第4變化例之半導體裝置之模式俯視圖。 圖11係例示第1實施形態之第5變化例之半導體裝置之模式俯視圖。 圖12係例示第2實施形態之半導體裝置之模式俯視圖。 圖13係例示第2實施形態之半導體裝置之模式俯視圖。 圖14係例示第2實施形態之半導體裝置之模式俯視圖。 圖15係例示第2實施形態之第1變化例之半導體裝置之模式俯視圖。

Claims (5)

  1. 一種半導體裝置，其具備： 基體部，其包括半導體區域； 積層體，其設置於上述基體部上，且包括沿著積層方向交替地成為積層體之複數個導電層及複數個絕緣層； 板狀部，其從上述積層體之上端起及至上述基體部而設置於上述積層體內，且至少含有於與上述積層方向交叉之第1方向上延伸而與上述半導體區域相接之第1絕緣物； 第1柱狀部，其從上述積層體之上端起及至上述基體部而設置於上述積層體內，且包括與上述半導體區域相接之第1半導體層、及於上述第1半導體層與上述導電層之間具有第1電荷捕獲部之第1記憶膜； 第2柱狀部，其從上述積層體之上端起及至上述基體部而設置於上述積層體內，包括與上述半導體區域相接之第2半導體層、及於上述第2半導體層與上述導電層之間具有第2電荷捕獲部之第2記憶膜，且於上述第1方向上上位於與上述第1柱狀部分開之位置；及 第3柱狀部，其從上述積層體之上端起及至上述基體部而設置於上述積層體內，且包括與上述半導體區域相接之第3半導體層、及於上述第3半導體層與上述導電層之間具有第3電荷捕獲部之第3記憶膜，位於上述第1柱狀部與上述第2柱狀部之間，於上述第1方向上與上述第1柱狀部及上述第2柱狀部之各者對齊排列，並且與上述第1柱狀部之間距為第1間距，與上述第2柱狀部之間距為寬於上述第1間距之第2間距。
  2. 如請求項1之半導體裝置，其進而具備： 第4柱狀部，其從上述積層體之上端起及至上述基體部而設置於上述積層體內，且包括與上述半導體區域相接之第4半導體層、及於上述第4半導體層與上述導電層之間具有第4電荷捕獲部之記憶膜，於上述第1方向上與上述第1~第3柱狀部之各者對齊排列，並且位於與上述第2柱狀部分開之位置，與上述第2柱狀部之間距為上述第1間距；及 第5柱狀部，其從上述積層體之上端起及至上述基體部而設置於上述積層體內，且包括與上述半導體區域相接之第5半導體層、及於上述第5半導體層與上述導電層之間具有第5電荷捕獲部之記憶膜，於上述第1方向上與上述第1~第4柱狀部之各者對齊排列，並且位於與上述第4柱狀部分開之位置，與上述第4柱狀部之間距為上述第2間距。
  3. 如請求項1之半導體裝置，其進而具備： 第4柱狀部，其從上述積層體之上端起及至上述基體部而設置於上述積層體內，且包括與上述半導體區域相接之第4半導體層、及於上述第4半導體層與上述導電層之間具有第4電荷捕獲部之記憶膜，於上述第1方向上與上述第1~第3柱狀部之各者對齊排列，並且位於與上述第2柱狀部分開之位置，與上述第2柱狀部之間距為上述第1間距；及 第5柱狀部，其從上述積層體之上端起及至上述基體部而設置於上述積層體內，且包括與上述半導體區域相接之第5半導體層、及於上述第5半導體層與上述導電層之間具有第5電荷捕獲部之記憶膜，於上述第1方向上與上述第1~第4柱狀部之各者對齊排列，並且位於與上述第4柱狀部分開之位置，與上述第4柱狀部之間距為上述第1間距。
  4. 一種半導體裝置，其具備： 基體部，其包括半導體區域； 積層體，其設置於上述基體部上，且包括沿著積層方向交替地成為積層體之複數個導電層及複數個絕緣層； 板狀部，其從上述積層體之上端起及至上述基體部而設置於上述積層體內，且至少含有於與上述積層方向交叉之第1方向上延伸而與上述半導體區域相接之第1絕緣物； 第1柱狀部，其從上述積層體之上端起及至上述基體部而設置於上述積層體內，且包括與上述半導體區域相接之第1半導體層、及於上述第1半導體層與上述導電層之間具有第1電荷捕獲部之記憶膜； 第2柱狀部，其從上述積層體之上端起及至上述基體部而設置於上述積層體內，且包括與上述半導體區域相接之第2半導體層、及於上述第2半導體層與上述導電層之間具有第2電荷捕獲部之記憶膜，於上述第1方向上位於與上述第1柱狀部分開第1距離之位置；及 第3柱狀部，其從上述積層體之上端起及至上述基體部而設置於上述積層體內，且包括與上述半導體區域相接之第3半導體層、及於上述第3半導體層與上述導電層之間具有第3電荷捕獲部之記憶膜，位於上述第1柱狀部與上述第2柱狀部之間，於與上述第1方向交叉之第2方向上與上述第1柱狀部及上述第2柱狀部之各者錯開，並且位於與上述第1柱狀部分開與上述第1距離不同之第2距離，且與上述第2柱狀部分開與上述第1距離及上述第2距離之各者均不同之第3距離之位置。
  5. 一種半導體裝置，其具備： 基體部，其包括半導體區域； 積層體，其設置於上述基體部上，且包括沿著積層方向交替地成為積層體之複數個導電層及複數個絕緣層； 板狀部，其從上述積層體之上端起及至上述基體部而設置於上述積層體內，且至少含有於與上述積層方向交叉之第1方向上延伸而與上述半導體區域相接之第1絕緣物； 第1柱狀部，其從上述積層體之上端起及至上述基體部而設置於上述積層體內，且包括與上述半導體區域相接之第1半導體層、及於上述第1半導體層與上述導電層之間具有第1電荷捕獲部之記憶膜； 第2柱狀部，其從上述積層體之上端起及至上述基體部而設置於上述積層體內，且包括與上述半導體區域相接之第2半導體層、及於上述第2半導體層與上述導電層之間具有第2電荷捕獲部之記憶膜，於上述第1方向上與上述第1柱狀部對齊排列，並且位於與上述第1柱狀部分開第1距離之位置；及 第3柱狀部，其從上述積層體之上端起及至上述基體部而設置於上述積層體內，且包括與上述半導體區域相接之第3半導體層、及於上述第3半導體層與上述導電層之間具有第3電荷捕獲部之記憶膜，於與上述第1方向交叉之第2方向上與上述第1柱狀部及上述第2柱狀部之各者錯開，並且於上述第1柱狀部與上述第2柱狀部之間，位於與上述第1柱狀部分開與上述第1距離不同之第2距離且與上述第2柱狀部分開與上述第1距離相等之第3距離之位置。
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