KR20140018541A - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

비휘발성 메모리 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 셀 영역 및 가장자리 영역이 정의되고 소스 영역을 갖는 기판 상에, 복수의 층간 절연층 및 복수의 희생층이 교대로 적층된 적층 구조물을 형성하는 단계; 상기 셀 영역의 상기 적층 구조물을 관통하여 상기 기판과 연결되는 복수의 채널층을 형성하는 단계; 상기 셀 영역의 상기 적층 구조물 내에 적어도 최하부의 희생층을 관통하는 깊이의 제1 슬릿을 형성하는 단계; 상기 적층 구조물 내에, 상기 셀 영역에서 상기 소스 영역을 노출시키는 깊이를 갖는 제1 부분 및 상기 제1 부분으로부터 가장자리 영역으로 연장되고 상기 제1 부분보다 작은 폭을 갖는 제2 부분을 포함하는 제2 슬릿을 형성하는 단계; 상기 제1 및 제2 슬릿에 의해 노출된 상기 희생층을 제거하는 단계; 상기 희생층이 제거된 공간에 매립되는 도전층을 형성하는 단계; 및 상기 제2 슬릿의 측벽에 절연층을 형성하고 잔류하는 공간을 도전 물질로 매립하여 소스 콘택을 형성하는 단계를 포함한다.

Description

비휘발성 메모리 장치 및 그 제조 방법{NONVOLATILE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 기판으로부터 수직으로 적층된 복수의 메모리 셀을 포함하는 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 현재 다양한 비휘발성 메모리 장치 예컨대, 낸드형 플래쉬 메모리 등이 널리 이용되고 있다.
최근 실리콘 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 복수의 메모리 셀을 적층하는 3차원 비휘발성 메모리 장치가 제안되었다.
도 1a 내지 도 1c는 종래의 3차원 비휘발성 메모리 장치를 나타내는 도면으로서, 도 1a는 평면도를 나타내고, 도 1b는 도 1a의 Y4-Y4' 선에 따른 단면도를 나타내고, 도 1c는 도 1a의 Y5-Y5' 및 Y6-Y6' 선에 따른 단면도를 나타낸다.
도 1a 내지 도 1c를 참조하여 종래 장치의 제조 방법을 간략히 설명하면 아래와 같다.
우선, 셀 영역(B)과 셀 영역 양측의 가장자리 영역(A)이 정의되고 소스 영역(110)이 구비된 기판(100) 상에 복수의 층간 절연층(120) 및 복수의 희생층(130)이 교대로 적층된 구조물(이하, 적층 구조물)을 형성한다.
이어서, 가장자리 영역(A)의 적층 구조물을 식각하여 계단 형상을 갖게 한다.
이어서, 셀 영역(B)의 적층 구조물을 선택적으로 식각하여 적층 구조물을 관통하면서 기판(100)을 노출시키는 복수의 채널 홀(CH)을 형성한 후, 채널 홀(CH) 내에 메모리막(140) 및 채널층(150)을 형성한다.
이어서, 셀 영역(B)의 적층 구조물을 선택적으로 식각하여 제1 슬릿(SA)을 형성한다. 아울러, 셀 영역(B) 및 가장자리 영역(A)의 적층 구조물을 선택적으로 식각하여 제2 슬릿(SB)을 형성한다. 이때, 제2 슬릿(SB)은 가장자리 영역(A)에서 희생층(130) 일부를 제거하여 워드라인 콘택(WC)과 연결될 도전층(180)을 형성하기 위한 것이기 때문에, 셀 영역(B) 뿐만 아니라 가장자리 영역(A)까지 연장된다. 게다가, 제2 슬릿(SB)은 소스 콘택(SC)이 형성될 영역을 제공하여야 하기 때문에 상대적으로 큰 폭을 갖고, 그에 따라 측벽이 경사 프로파일을 갖게 된다.
이어서, 제1 및 제2 슬릿(SA, SB)에 의해 노출된 희생층(130)을 제거한 후, 희생층(130)이 제거된 공간을 도전층(180)으로 매립한다.
이어서, 제1 슬릿(SA)을 절연 물질(미도시됨)로 매립한다. 또한, 제2 슬릿(SB) 측벽에 절연층(I1)을 형성한 후, 나머지 공간을 도전 물질로 매립하여 소스 콘택(SC)을 형성한다.
이어서, 가장자리 영역(A)에서 각 층의 도전층(180) 각각과 연결되는 워드라인 콘택(WC)을 형성함으로써, 도 2a 내지 도 2c와 같은 장치가 제조될 수 있다.
위와 같은 장치에서, 제2 슬릿(SB)은 소스 콘택(SC)이 형성될 영역을 제공하여야 하기 때문에 큰 폭을 가질수 밖에 없음은 전술하였다. 그런데, 이러한 경우 상대적으로 좁은 폭을 갖는 영역의 식각에 비하여 상대적으로 넓은 폭을 갖는 영역의 식각시 식각되는 부분의 경사도가 증가하는 식각 특성상, 제2 슬릿(SB)은 상부에서 하부로 갈수록 폭이 좁아지는 경사 프로파일을 갖게 된다. 제2 슬릿(SB)의 경사 프로파일 때문에, 가장자리 영역(A)의 각 층의 도전층(180)은 수직 방향에서 서로 어긋나게 위치하게 된다. 즉, 하부에서 상부로 갈수록 제2 슬릿(SB)을 중심으로 도전층(180)은 바깥으로 이동하게 된다. 따라서, 워드라인 콘택(WC) 형성시 최상부의 도전층(180)을 기준으로 위치를 정하게 되면, 최하부의 도전층(180)과 워드라인 콘택(WC)의 위치가 어긋나서 서로 연결되지 않는 불량(D 참조)이 발생하는 문제가 있다.
그렇다고 하여 제2 슬릿(SB)의 폭을 줄이는 경우 소스 콘택(SC) 형성이 어려워지는 문제가 있다 .
본 발명이 해결하고자 하는 과제는, 3차원 구조를 가지면서 공정 과정에서의 불량 발생을 방지할 수 있는 비휘발성 메모리 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 셀 영역 및 가장자리 영역이 정의되고 소스 영역을 갖는 기판; 상기 기판 상에 형성되고, 복수의 층간 절연층 및 복수의 도전층이 교대로 적층된 제1 적층 구조물; 상기 셀 영역의 상기 제1 적층 구조물을 관통하여 상기 기판과 연결되는 복수의 채널층; 상기 셀 영역의 상기 제1 적층 구조물 내에 형성되고, 적어도 최하부의 도전층을 관통하는 깊이의 제1 슬릿; 상기 제1 적층 구조물 내에 형성되고, 상기 셀 영역에서 상기 소스 영역을 노출시키는 깊이를 갖는 제1 부분 및 상기 제1 부분으로부터 가장자리 영역으로 연장되고 상기 제1 부분보다 작은 폭을 갖는 제2 부분을 포함하는 제2 슬릿; 상기 제2 슬릿 측벽의 절연층; 및 상기 절연층이 형성된 상기 제2 슬릿에 매립되는 소스 콘택을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 셀 영역 및 가장자리 영역이 정의되고 소스 영역을 갖는 기판 상에, 복수의 층간 절연층 및 복수의 희생층이 교대로 적층된 적층 구조물을 형성하는 단계; 상기 셀 영역의 상기 적층 구조물을 관통하여 상기 기판과 연결되는 복수의 채널층을 형성하는 단계; 상기 셀 영역의 상기 적층 구조물 내에 적어도 최하부의 희생층을 관통하는 깊이의 제1 슬릿을 형성하는 단계; 상기 적층 구조물 내에, 상기 셀 영역에서 상기 소스 영역을 노출시키는 깊이를 갖는 제1 부분 및 상기 제1 부분으로부터 가장자리 영역으로 연장되고 상기 제1 부분보다 작은 폭을 갖는 제2 부분을 포함하는 제2 슬릿을 형성하는 단계; 상기 제1 및 제2 슬릿에 의해 노출된 상기 희생층을 제거하는 단계; 상기 희생층이 제거된 공간에 매립되는 도전층을 형성하는 단계; 및 상기 제2 슬릿의 측벽에 절연층을 형성하고 잔류하는 공간을 도전 물질로 매립하여 소스 콘택을 형성하는 단계를 포함한다.
본 발명의 비휘발성 메모리 장치 및 그 제조 방법에 의하면, 3차원 구조를 가지면서 공정 과정에서의 불량 발생을 방지할 수 있다.
도 1a 내지 도 1c는 종래의 3차원 비휘발성 메모리 장치를 나타내는 도면이다.
도 2a 내지 도 4c는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2a 내지 도 4c는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면으로서, 특히, 도 4a 내지 도 4c는 장치를 나타내고, 도 2a 내지 도 3c는 도 4a 내지 도 4c의 장치를 제조하기 위한 중간 공정 단계를 나타낸다. 각 a도는 평면도이고, 각 b도는 각 a도의 X1-X1' 선 및 Y1-Y1' 선에 따른 단면도이고, 각 c도는 각 a도의 Y2-Y2' 선 및 Y3-Y3' 선에 따른 단면도이다.
먼저, 제조 방법을 설명한다.
도 2a 내지 도 2c를 참조하면, 메모리 셀이 배치되는 셀 영역(B)과 셀 영역 양측의 가장자리 영역(A)이 정의된 기판(10)이 제공된다. 이때, Y1-Y1' 선과 평행한 방향을 제1 방향이라 하고 제1 방향과 교차하는 방향을 제2 방향이라 할 때, 가장자리 영역(A)은 제2 방향에서 셀 영역(B)의 양측에 배치된다. 기판(10)은 단결정 실리콘 등과 같은 반도체 물질로 이루어질 수 있다. 기판(10)은 자신의 상부에 배치되는 소스 영역(11)을 포함한다. 소스 영역(11)은 N형 불순물의 도핑 등으로 형성될 수 있다.
이어서, 기판(10) 상에 복수의 층간 절연층(12) 및 복수의 희생층(13)이 교대로 적층된 구조물(이하, 적층 구조물)을 형성한다. 여기서, 희생층(13)은 셀 영역(B)에서 메모리 셀의 게이트(이하, 셀 게이트)가 형성될 공간을 제공하기 위한 것이고, 층간 절연층(12)은 서로 다른 층의 셀 게이트를 서로 분리하기 위한 것이다. 층간 절연층(12)은 예컨대, 산화막으로 형성될 수 있고, 희생층(13)은 층간 절연층(12)과 식각율이 상이한 막 예컨대, 질화막으로 형성될 수 있다.
이어서, 가장자리 영역(A)의 적층 구조물을 식각하여 계단 형상을 갖게 한다. 그에 따라, 가장자리 영역(A)에서는 어느 한 층의 희생층(13)이 바로 위의 희생층(13)보다 제2 방향에서 더 돌출된다. 설명의 편의를 위하여 가장자리 영역(A)에서 가장 아래 단의 희생층(13)부터 순차적으로 S1, S2, S3 및 S4로 표시하였다. 이러한 가장자리 영역(A)에서의 적층 구조물 식각은 마스크 폭을 점차 감소시키면서 적층 구조물을 식각하는 일명 슬리밍(slimming) 방식을 이용할 수 있으며, 이 방식은 이미 널리 알려져 있으므로 그 상세한 설명을 생략하기로 한다. 가장자리 영역(A)에서 적층 구조물의 식각으로 생성된 공간은 제1 절연층(16)으로 매립된다. 제1 절연층(16)은 예컨대, 산화막일 수 있다.
이어서, 셀 영역(B)의 적층 구조물을 선택적으로 식각하여 적층 구조물을 관통하면서 기판(10)을 노출시키는 복수의 채널 홀(CH)을 형성한다. 복수의 채널 홀(CH)은 제1 방향 및 제1 방향과 교차하는 제2 방향을 따라 매트릭스 형태로 배열될 수 있다. 제1 및 제2 방향에서의 채널 홀(CH)의 개수는 다양하게 변형될 수 있음은 물론이다.
이어서, 채널 홀(CH)의 측벽에 메모리막(14)을 형성한 후, 채널 홀(CH)에 매립되는 채널층(15)을 형성한다. 메모리막(14)은 희생층(13)에 가까운 쪽부터 순차적으로 형성된 전하 차단막, 전하 저장막 및 터널 절연막, 예컨대, ONO(Oxide-Nitride-Oxide)막을 포함할 수 있다. 채널층(15)은 폴리실리콘과 같은 반도체 물질로 형성될 수 있다. 본 실시예에서는 채널층(15)이 메모리막(14)이 형성된 채널 홀(CH)을 완전히 매립하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예에서, 채널층(15)은 메모리막(14)이 형성된 채널 홀(CH)을 완전히 매립하지 않는 얇은 두께로 형성될 수도 있고, 이러한 경우 채널 홀(CH)의 나머지 공간은 절연 물질로 매립될 수 있다.
본 실시예에서는 가장자리 영역(A)의 적층 구조물 식각을 먼저 수행하고, 채널 홀(CH) 형성 및 채널층(15)과 메모리막(14)의 형성을 나중에 수행하는 것으로 설명되었으나, 본 발명이 이에 한정되는 것은 아니며, 공정 순서는 뒤바뀔 수 있다.
도 3a 내지 도 3c를 참조하면, 셀 영역(B)의 적층 구조물을 선택적으로 식각하여 제1 슬릿(SA)을 형성한다. 제1 슬릿(SA)은 셀 영역(B)의 희생층(13)을 제거하기 위한 것으로서 적어도 최하부의 희생층(13)을 관통하는 깊이를 가질 수 있다. 나아가, 제1 슬릿(SA)은 비트라인(미도시됨) 연장 방향과 동일한 제1 방향에서 각각의 채널층(15)을 따라 형성될 메모리 셀의 스트링을 분리할 수 있으며, 이를 위하여 제1 슬릿(SA)은 제1 방향에서 인접한 채널층(15) 사이에 배치되면서 셀 영역(B)에서 제2 방향으로 연장될 수 있다. 제1 슬릿(SA)은 가장자리 영역(A)에는 형성되지 않으며, 이는 후속 희생층(13) 제거시 가장자리 영역(A) 및 셀 영역(B)의 구조물이 무너지는 현상을 방지하기 위함이다.
아울러, 셀 영역(B) 및 가장자리 영역(A)의 적층 구조물을 선택적으로 식각하여 제2 슬릿(SB)을 형성한다. 제2 슬릿(SB)은 셀 영역(B)의 제1 부분(SB1) 및 가장자리 영역(A)의 제2 부분(SB2)을 포함한다. 제1 부분(SB1)은 제1 슬릿(SA)과 유사한 역할 - 셀 영역(B)에서의 희생층(13) 제거 및/또는 제1 방향에서의 스트링 분리 - 을 함과 동시에 소스 영역(11)과 연결되는 소스 콘택이 형성될 공간을 제공하기 위한 것이다. 따라서, 제1 부분(SB1)은 제1 방향의 폭이 제1 슬릿(SA)보다 큰 것을 제외하고는 제1 슬릿(SA)과 유사한 평면 형상을 가지면서, 소스 영역(11)을 노출시키는 깊이를 갖는다. 제2 부분(SB2)은 제1 부분(SB1)으로부터 가장자리 영역(A)까지 연장하여, 제1 방향에서 제2 부분(SB2) 양측의 희생층(13) 일부를 제거하기 위함이다.
제1 슬릿(SA)과 제2 슬릿(SB)은 제1 방향에서 채널층(15) 사이에 번갈아 배치된다. 이때, 한 개 이상의 제1 슬릿(SA)과 하나의 제2 슬릿(SB)이 번갈아 배치될 수 있다. 본 실시예에서는 3개의 제1 슬릿(SA)과 하나의 제2 슬릿(SB)이 번갈아 배치되는 경우를 나타내었으나, 본 발명이 이에 한정되는 것은 아니며, 제2 슬릿(SB)과 번갈아 배치되는 제1 슬릿(SA)의 개수는 소스 콘택의 저항을 고려하여 다양하게 변형될 수 있다.
이때, 제2 슬릿(SB)의 제2 부분(SB2)의 제1 방향 폭은 제1 부분(SB1)에 비하여 좁게 형성될 수 있다. 가장자리 영역(A)에서 소스 콘택이 존재하지 않아도 무방하기 때문이다. 이러한 경우, 제2 슬릿(SB)의 제2 부분(SB2)의 측벽은 제1 부분(SB1)의 측벽에 비하여 상대적으로 수직 프로파일을 가질 수 있다.
이어서, 제1 슬릿(SA) 및 제2 슬릿(SB)에 의해 노출된 희생층(13)을 습식 식각 등을 이용하여 제거한다. 그 결과, 셀 영역(B)에서는 제1 슬릿(SA) 및 제2 슬릿(SB)의 제1 부분(SB1)에 의해 희생층(13) 전부가 제거된다. 반면, 가장자리 영역(A)에서는 제2 슬릿(SB)의 제2 부분(SB2)에 의해 희생층(13)이 제1 방향에서 일정 정도의 폭만큼, 예를 들어, 도 3a에서 굵은 점선으로 표시한 부분의 사이에 해당하는 만큼 제거된다. 희생층(13)이 제거되어 형성된 공간을 도 3b 및 도 3c에서 도면부호 G로 표기하였다.
전술한 바와 같이, 제2 슬릿(SB)의 제2 부분(SB2)의 폭이 좁아 그 측벽이 상대적으로 수직 프로파일을 갖기 때문에, 가장자리 영역(A)에서 희생층(13)이 제거되어 형성된 공간(G)의 측벽은 실질적으로 동일한 수직선 상에 위치할 수 있다.
도 4a 내지 도 4c를 참조하면, 희생층(13)이 제거되어 형성된 공간(G)을 도전 물질 예컨대, 불순물이 도핑된 폴리실리콘, 금속, 금속 질화물 등으로 매립하여 도전층(18)을 형성한다. 셀 영역(B)의 도전층(18)은 셀 게이트 역할을 수행하고, 가장자리 영역(A)의 도전층(18)은 후술하는 워드라인 콘택과 연결되는 역할을 한다. 이때, 가장자리 영역(A)의 공간(G)은 실질적으로 동일한 수직선 상에 위치함은 전술하였으며, 그에 따라 가장자리 영역(A)의 도전층(18) 역시 실질적으로 동일한 수직선 상에 위치할 수 있다. 다시 말하면, 가장자리 영역(A)의 각 층의 도전층(180)은 높낮이에 상관없이 제1 방향에서 실질적으로 동일한 위치에 존재한다.
이어서, 제1 슬릿(SA)을 절연 물질(미도시됨)로 매립하면서, 제2 슬릿(SB) 측벽에 제2 절연층(19)을 형성한다. 제2 절연층(19)은 제2 슬릿(SB)의 제1 부분(SB1)에서 소스 콘택이 형성될 공간이 충분히 제공되도록 얇은 두께를 갖는다. 이때, 제2 슬릿(SB)의 제2 부분(SB2)의 폭은 제1 부분(SB1)에 비하여 좁기 때문에, 제2 부분(SB2)은 제2 절연층(19)으로 완전히 매립될 수 있다. 제2 절연층(19)은 예컨대, 산화막으로 형성될 수 있다.
이어서, 제2 절연층(19)이 형성된 제2 슬릿(SB)의 나머지 공간을 도전 물질로 매립하여 소스 영역(11)과 연결되는 소스 콘택(20)을 형성한다.
이어서, 가장자리 영역(A)에서 각 층의 도전층(18) 각각과 연결되는 워드라인 콘택(22)을 형성한다. 이때, 각 층의 도전층(18)이 실질적으로 동일한 수직선 상에 위치하기 때문에, 도전층(18)과 워드라인 콘택(22)의 중첩이 어긋날 가능성이 크게 감소한다. 따라서, 종래 기술과 같은 문제점 즉, 최하부에 위치하는 도전층과 워드라인 콘택이 어긋나서 전기적으로 연결되지 않는 등의 문제점이 방지될 수 있다.
위와 같은 제조 방법에 의해 도 4a 내지 도 4c에 도시된 것과 같은 장치가 제조될 수 있다.
도 4a 내지 도 4c를 다시 참조하면, 셀 영역(B)의 기판(10) 상에는 매트릭스 형태로 배열된 기둥 형상의 복수의 채널층(15)과, 채널층(15)을 따라 적층되는 셀 게이트 형성을 위한 복수의 도전층(18)과, 채널층(15)과 도전층(18) 사이에 개재되는 메모리막(14)이 배치된다. 하나의 채널층(15)과 하나의 도전층(18) 및 이들 사이의 메모리막(14)이 단위 메모리 셀을 이룬다.
가장자리 영역(A)의 기판(10) 상에는 계단 형상의 구조물이 배치된다. 특히, 제2 슬릿(SB)의 제2 부분(SB2)을 중심으로 배치된 일정 부분(굵은 점선 사이의 부분 참조)에서는 복수의 도전층(18)이 계단 형상으로 배치되고, 나머지 부분에서는 복수의 희생층(13)이 계단 형상으로 배치된다.
셀 영역(B)의 층간 절연층(12) 및 도전층(18)의 적층 구조물 내에는 적어도 최하부의 희생층(13)까지 관통하는 깊이의 제1 슬릿(SA)이 배치되고, 셀 영역(B) 및 가장자리 영역(A)의 층간 절연층(12) 및 도전층(18)의 적층 구조물 내에는 소스 영역(11)을 노출시키는 깊이의 제2 슬릿(SB)이 배치된다. 이때, 제2 슬릿(SB)은 셀 영역(B)의 제1 부분(SB1)과 가장자리 영역(A)의 제2 부분(SB2)을 포함한다. 제1 부분(SB1) 및 제1 슬릿(SA)은 제1 방향에서 인접한 채널층(15) 사이에 번갈아 배치되고, 제2 부분(SB)은 제1 부분(SB1)으로부터 제2 방향으로 연장된다.
제1 슬릿(SA)은 절연 물질로 매립될 수 있다. 제2 슬릿(SB) 중 제1 부분(SB1)의 측벽에는 제2 절연층(19)이 배치되고 나머지 공간은 소스 콘택(20)으로 매립된다. 제2 절연층(19)은 제2 슬릿(SB)의 제2 부분(SB)까지 매립할 수 있다.
이상으로 설명한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법에 의하면, 소스 콘택(20)을 셀 영역(B)에만 위치하게 함으로써 가장자리 영역(A)에서의 제2 슬릿(SB)의 폭을 좁힐 수 있다. 그에 따라 가장자리 영역(A)에 형성되는 도전층(18)이 높낮이에 상관없이 일정한 수직선 상에 위치하게 함으로써 워드라인 콘택(22)과 도전층(18)의 연결을 용이하게 할 수 있다.
나아가, 셀 영역(B)과 가장자리 영역(A)에서 제2 슬릿(SB)의 폭을 다르게 조절하기 때문에, 셀 영역(B)에서의 제2 슬릿(SB)의 폭은 가장자리 영역(A)에 제약을 받지 않고 얼마든지 증가시킬 수 있다. 이러한 경우 셀 영역(B)에서의 제2 슬릿(SB)의 측벽 경사도가 증가하기 때문에 소스 콘택(20) 형성시 매립 특성을 향상시킬 수 있는 장점도 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 기판 11: 소스 영역
12: 층간 절연층 13: 희생층
14: 메모리막 15: 채널층
16: 제1 절연층 18: 도전층
19: 제2 절연층 20: 소스 콘택
22: 워드라인 콘택

Claims (20)

  1. 셀 영역 및 가장자리 영역이 정의되고 소스 영역을 갖는 기판 상에, 복수의 층간 절연층 및 복수의 희생층이 교대로 적층된 적층 구조물을 형성하는 단계;
    상기 셀 영역의 상기 적층 구조물을 관통하여 상기 기판과 연결되는 복수의 채널층을 형성하는 단계;
    상기 셀 영역의 상기 적층 구조물 내에 적어도 최하부의 희생층을 관통하는 깊이의 제1 슬릿을 형성하는 단계;
    상기 적층 구조물 내에, 상기 셀 영역에서 상기 소스 영역을 노출시키는 깊이를 갖는 제1 부분 및 상기 제1 부분으로부터 가장자리 영역으로 연장되고 상기 제1 부분보다 작은 폭을 갖는 제2 부분을 포함하는 제2 슬릿을 형성하는 단계;
    상기 제1 및 제2 슬릿에 의해 노출된 상기 희생층을 제거하는 단계;
    상기 희생층이 제거된 공간에 매립되는 도전층을 형성하는 단계; 및
    상기 제2 슬릿의 측벽에 절연층을 형성하고 잔류하는 공간을 도전 물질로 매립하여 소스 콘택을 형성하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 부분의 경사도는 상기 제2 부분에 비하여 큰
    비휘발성 메모리 장치의 제조 방법.
  3. 제1 항에 있어서,
    상기 절연층 형성 단계에서, 상기 제1 슬릿도 상기 절연층으로 함께 매립되는
    비휘발성 메모리 장치의 제조 방법.
  4. 제1 항에 있어서,
    상기 적층 구조물 형성 단계 후에,
    상기 가장자리 영역에서 어느 한 층의 희생층이 자신의 바로 위의 희생층보다 돌출되도록 상기 가장자리 영역의 상기 적층 구조물을 식각하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  5. 제4 항에 있어서,
    상기 가장자리 영역에서 어느 한 층의 도전층은 자신의 바로 위의 도전층보다 돌출된 단부를 갖고,
    상기 도전층 형성 단계 후에,
    상기 돌출된 단부 각각의 상부에 워드라인 콘택을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  6. 제1 항에 있어서,
    상기 제1 부분의 폭은 상기 제1 슬릿의 폭보다 큰
    비휘발성 메모리 장치의 제조 방법.
  7. 제1 항에 있어서,
    상기 가장자리 영역은, 제2 방향에서 상기 셀 영역의 양측에 존재하고,
    상기 제1 슬릿은, 상기 셀 영역에서 상기 제2 방향으로 연장되고,
    상기 제2 슬릿은, 상기 셀 및 가장자리 영역에서 상기 제2 방향으로 연장되는
    비휘발성 메모리 장치의 제조 방법.
  8. 제7 항에 있어서,
    하나 이상의 상기 제1 슬릿과 하나의 상기 제2 슬릿은, 상기 제2 방향과 교차하는 제1 방향으로 배열되는 상기 채널층 사이에 번갈아 배치되는
    비휘발성 메모리 장치의 제조 방법.
  9. 제1 항에 있어서,
    상기 제2 부분은, 상기 절연층에 의해 완전히 매립되고,
    상기 소스 콘택은, 상기 셀 영역에만 위치하는
    비휘발성 메모리 장치의 제조 방법.
  10. 제1 항에 있어서,
    상기 도전층과 상기 채널층 사이에 전하 차단막, 전하 저장막 및 터널 절연막을 포함하는 메모리막이 개재되는
    비휘발성 메모리 장치의 제조 방법.
  11. 셀 영역 및 가장자리 영역이 정의되고 소스 영역을 갖는 기판;
    상기 기판 상에 형성되고, 복수의 층간 절연층 및 복수의 도전층이 교대로 적층된 제1 적층 구조물;
    상기 셀 영역의 상기 제1 적층 구조물을 관통하여 상기 기판과 연결되는 복수의 채널층;
    상기 셀 영역의 상기 제1 적층 구조물 내에 형성되고, 적어도 최하부의 도전층을 관통하는 깊이의 제1 슬릿;
    상기 제1 적층 구조물 내에 형성되고, 상기 셀 영역에서 상기 소스 영역을 노출시키는 깊이를 갖는 제1 부분 및 상기 제1 부분으로부터 가장자리 영역으로 연장되고 상기 제1 부분보다 작은 폭을 갖는 제2 부분을 포함하는 제2 슬릿;
    상기 제2 슬릿 측벽의 절연층; 및
    상기 절연층이 형성된 상기 제2 슬릿에 매립되는 소스 콘택을 포함하는
    비휘발성 메모리 장치.
  12. 제11 항에 있어서,
    상기 가장자리 영역의 상기 제1 적층 구조물은, 상기 제2 부분 양측에서 일정한 폭으로 존재하고,
    상기 가장자리 영역의 상기 제1 적층 구조물을 제외한 기판 상에 형성되고, 상기 복수의 층간 절연층 및 복수의 희생층이 교대로 적층된 제2 적층 구조물을 더 포함하는
    비휘발성 메모리 장치.
  13. 제11 항에 있어서,
    상기 제1 부분의 경사도는 상기 제2 부분에 비하여 큰
    비휘발성 메모리 장치.
  14. 제11 항에 있어서,
    상기 절연층은, 상기 제1 슬릿을 매립하는
    비휘발성 메모리 장치.
  15. 제11 항에 있어서,
    상기 가장자리 영역에서 어느 한 층의 도전층은 자신의 바로 위의 도전층보다 돌출된 단부를 갖고,
    상기 돌출된 단부 각각의 상부에 형성된 워드라인 콘택을 더 포함하는
    비휘발성 메모리 장치.
  16. 제11 항에 있어서,
    상기 제1 부분의 폭은 상기 제1 슬릿의 폭보다 큰
    비휘발성 메모리 장치.
  17. 제11 항에 있어서,
    상기 가장자리 영역은, 제2 방향에서 상기 셀 영역의 양측에 존재하고,
    상기 제1 슬릿은, 상기 셀 영역에서 상기 제2 방향으로 연장되고,
    상기 제2 슬릿은, 상기 셀 및 가장자리 영역에서 상기 제2 방향으로 연장되는
    비휘발성 메모리 장치.
  18. 제17 항에 있어서,
    하나 이상의 상기 제1 슬릿과 하나의 상기 제2 슬릿은, 상기 제2 방향과 교차하는 제1 방향으로 배열되는 상기 채널층 사이에 번갈아 배치되는
    비휘발성 메모리 장치.
  19. 제11 항에 있어서,
    상기 제2 부분은, 상기 절연층에 의해 완전히 매립되고,
    상기 소스 콘택은, 상기 셀 영역에만 위치하는
    비휘발성 메모리 장치.
  20. 제1 항에 있어서,
    상기 도전층과 상기 채널층 사이에 전하 차단막, 전하 저장막 및 터널 절연막을 포함하는 메모리막이 개재되는
    비휘발성 메모리 장치.




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