JP2021174925A - 半導体記憶装置 - Google Patents

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Abstract

【課題】半導体基板の結晶欠陥を抑制することができる半導体記憶装置を提供する。【解決手段】本実施形態による半導体記憶装置は、基板を備える。第１積層体が基板の上方に設けられ、複数の第１絶縁層と複数の導電層とを交互に積層して構成されている。第１積層体は、その側部において階段状に構成されている。複数の柱状部は、第１積層体を貫通して設けられえちる。第２積層体は、第１積層体の側部に対向するように基板の外縁部に設けられ、複数の第１絶縁層と複数の導電層とを交互に積層して構成されている。第２積層体は、第１積層体に対向する側部において階段状に構成されている。第１積層体の積層方向から見たときに、複数の第１スリットが、第１および第２積層体の配列方向に第１および第２積層体に設けられている。複数の第１スリットは、第１および第２積層体を貫通する。【選択図】図６

Description

本実施形態は、半導体記憶装置に関する。
近年、メモリセルを三次元的に配置した立体型メモリセルアレイを有する半導体記憶装置が開発されている。このような半導体記憶装置において、メモリセルアレイとその周辺領域（カーフ領域）との間の基板に結晶欠陥が発生し易いことが分かった。
特開２０１０−２７８７０号公報
半導体基板の結晶欠陥を抑制することができる半導体記憶装置を提供する。
本実施形態による半導体記憶装置は、基板を備える。第１積層体が基板の上方に設けられ、複数の第１絶縁層と複数の導電層とを交互に積層して構成されている。第１積層体は、その側部において階段状に構成されている。複数の柱状部は、第１積層体を貫通して設けられえちる。第２積層体は、第１積層体の側部に対向するように基板の外縁部に設けられ、複数の第１絶縁層と複数の導電層とを交互に積層して構成されている。第２積層体は、第１積層体に対向する側部において階段状に構成されている。第１積層体の積層方向から見たときに、複数の第１スリットが、第１および第２積層体の配列方向に第１および第２積層体に設けられている。複数の第１スリットは、第１および第２積層体を貫通する。
第１実施形態による半導体記憶装置の構成の一例を示す斜視図。 柱状部の構成の一例を示す断面図。 柱状部の構成の一例を示す平面図。 第１実施形態による半導体記憶装置の構成の一例を示す平面図。 図４の枠Ｂ１内の構成を示す平面図。 図５の６−６線に沿った断面図。 図５の７−７線に沿った断面図。 第２実施形態に従った半導体記憶装置の構成の一例を示す断面図。 第３実施形態に従った半導体記憶装置の構成の一例を示す平面図。 図９の１０−１０線に沿った断面図。 第４実施形態に従った半導体記憶装置の構成の一例を示す平面図。 図１１の１２−１２線に沿った断面図。 図１１の１３−１３線に沿った断面図。 第５実施形態に従った半導体記憶装置の構成の一例を示す平面図。 図１４の１５−１５線に沿った断面図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、第１実施形態による半導体記憶装置の構成の一例を示す斜視図である。半導体記憶装置１００は、例えば、メモリセルを三次元的に配置した立体型メモリセルアレイＭＣＡを有するＮＡＮＤ型フラッシュメモリでよい。本実施形態では、積層体２の積層方向をＺ方向とする。Ｚ方向と交差（例えば、直交）する１つの方向をＹ方向とする。Ｚ及びＹ方向のそれぞれと交差（例えば、直交）する方向をＸ方向とする。
半導体記憶装置１００は、基体部１と、積層体２と、複数の柱状部ＣＬとを含む。
基体部１は、基板１０、絶縁膜１１、導電膜１２及び半導体層１３を含む。絶縁膜１１は、基板１０上に設けられている。導電膜１２は、絶縁膜１１上に設けられている。半導体層１３は、導電膜１２上に設けられている。基板１０は、半導体基板、例えば、ｐ型シリコン基板である。基板１０の表面領域には、例えば、素子分離領域１０ｉが設けられている。素子分離領域１０ｉは、例えば、シリコン酸化物を含む絶縁領域であり、基板１０の表面領域にアクティブエリアＡＡを区画する。アクティブエリアＡＡには、トランジスタＴｒのソース及びドレイン領域が設けられる。トランジスタＴｒは、不揮発性メモリの周辺回路（例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路）を構成する。絶縁膜１１は、例えば、シリコン酸化物（ＳｉＯ２）を含み、トランジスタＴｒを絶縁する。絶縁膜１１内には、配線１１ａが設けられている。配線１１ａは、トランジスタＴｒと電気的に接続された配線である。導電膜１２は、導電性金属、例えば、タングステン（Ｗ）を含む。半導体層１３は、例えば、シリコンを含む。シリコンの導電形は、例えば、ｎ型である。半導体層１３の一部は、アンドープのシリコンを含んでいてもよい。
積層体２は、基板１０の上方にあり、半導体層１３に対してＺ方向に位置する。積層体２は、Ｚ方向に沿って複数の導電層２１及び複数の絶縁層２２を交互に積層して構成されている。導電層２１は、導電性金属、例えば、タングステンを含む。絶縁層２２は、例えば、シリコン酸化物を含む。絶縁層２２は、導電層２１同士を絶縁する。導電層２１及び絶縁層２２のそれぞれの積層数は、任意である。絶縁層２２は、例えば、エアギャップであってもよい。積層体２と、半導体層１３との間には、例えば、絶縁膜２ｇが設けられている。絶縁膜２ｇは、例えば、シリコン酸化物（ＳｉＯ２）を含む。絶縁膜２ｇは、シリコン酸化物よりも比誘電率が高い高誘電体を含んでいてもよい。高誘電体は、例えば、金属酸化物である。
導電層２１は、少なくとも１つのソース側選択ゲートＳＧＳと、複数のワード線ＷＬと、少なくとも１つのドレイン側選択ゲートＳＧＤとを含む。ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極である。ワード線ＷＬは、メモリセルＭＣのゲート電極である。ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極である。ソース側選択ゲートＳＧＳは、積層体２の下部領域に設けられる。ドレイン側選択ゲートＳＧＤは、積層体２の上部領域に設けられる。下部領域は、積層体２の、基体部１に近い側の領域を、上部領域は、積層体２の、基体部１から遠い側の領域を指す。ワード線ＷＬは、ソース側選択ゲートＳＧＳとドレイン側選択ゲートＳＧＤとの間に設けられる。
複数の絶縁層２２のうち、ソース側選択ゲートＳＧＳとワード線ＷＬとを絶縁する絶縁層２２のＺ方向の厚さは、例えば、ワード線ＷＬとワード線ＷＬとを絶縁する絶縁層２２のＺ軸方向の厚さよりも、厚くてもよい。さらに、基体部１から最も離れた最上層の絶縁層２２の上に、カバー絶縁膜を設けてもよい。カバー絶縁膜は、例えば、シリコン酸化物を含む。
半導体記憶装置１００は、ソース側選択トランジスタＳＴＳとドレイン側選択トランジスタＳＴＤとの間に直列に接続された複数のメモリセルＭＣを有する。ソース側選択トランジスタＳＴＳ、メモリセルＭＣ及びドレイン側選択トランジスタＳＴＤが直列に接続された構造は“メモリストリング”、もしくは“ＮＡＮＤストリング”と呼ばれる。メモリストリングは、例えば、コンタクトＣｂを介してビット線ＢＬに接続される。ビット線ＢＬは、積層体２の上方に設けられ、Ｙ方向に延びる。
積層体２内には、複数の深いスリットＳＴ、及び、複数の浅いスリットＳＨＥのそれぞれが設けられている。尚、“スリット”は、溝およびその溝内に埋め込まれた導電体および／または絶縁体を含む部分を示している。深いスリットＳＴは、Ｘ方向に延び、積層体２の上端から基体部１にかけて積層体２を貫通し、積層体２内に設けられている。図１には図示されてないが、深いスリットＳＴ内には、例えば、シリコン酸化膜等の絶縁物が充填されている。あるいは、深いスリットＳＴ内には、絶縁物によって積層体２と電気的に絶縁されつつ、半導体層１３と電気的に接続される導電体が充填されている。即ち、絶縁物がスリットＳＴの内側面を被覆し、さらに絶縁物の内側に導電体が埋め込まれる。この導電体には、例えば、タングステン等の低抵抗金属が用いられる。導電体は、スリットＳＴ内において、半導体層１３に接続される。浅いスリットＳＨＥは、Ｘ方向に延び、積層体２の上端から積層体２の途中まで設けられている。浅いスリットＳＨＥ内には、例えば、シリコン酸化膜等の絶縁物が充填されている。
このように、本実施形態による半導体記憶装置１００は、メモリセルアレイＭＣＡと、メモリセルアレイＭＣＡの下方にある周辺回路（ＣＭＯＳ回路）とを有する。メモリセルアレイＭＣＡと周辺回路との間にある半導体層１３は、メモリセルアレイＭＣＡのソース層として機能する。
図２は、柱状部ＣＬの構成の一例を示す断面図である。複数の柱状部ＣＬのそれぞれは、積層体２内に積層体２を貫通するように設けられたメモリホールＭＨ内に設けられている。メモリホールＭＨは、Ｚ方向に沿って積層体２の上端から積層体２を貫通し、積層体２内及び半導体層１３内にかけて設けられている。複数の柱状部ＣＬは、それぞれ、半導体ボディ２１０、メモリ膜２２０及びコア層２３０を含む。半導体ボディ２１０は、半導体層１３と電気的に接続されている。メモリ膜２２０は、半導体ボディ２１０と導電層２１との間に、電荷捕獲部を有する。後述する各フィンガからそれぞれ１つずつ選択された複数の柱状部ＣＬは、コンタクトＣｂを介して１本のビット線ＢＬに共通に接続される。柱状部ＣＬのそれぞれは、例えば、メモリセルアレイ領域に設けられている。
図３は、柱状部ＣＬの構成の一例を示す平面図である。Ｘ−Ｙ平面におけるメモリホールＭＨの形状は、例えば、円又は楕円である。導電層２１と絶縁層２２との間には、メモリ膜２２０の一部を構成するブロック絶縁膜２１ａが設けられていてもよい。ブロック絶縁膜２１ａは、例えば、シリコン酸化物膜又は金属酸化物膜である。金属酸化物の１つの例は、アルミニウム酸化物である。導電層２１と絶縁層２２との間、及び、導電層２１とメモリ膜２２０との間には、バリア膜２１ｂが設けられていてもよい。バリア膜２１ｂは、例えば、導電層２１がタングステンである場合、例えば、窒化チタンとチタンとの積層構造膜が選ばれる。ブロック絶縁膜２１ａは、導電層２１からメモリ膜２２０側への電荷のバックトンネリングを抑制する。バリア膜２１ｂは、導電層２１とブロック絶縁膜２１ａとの密着性を向上させる。
半導体ボディ２１０の形状は、例えば、底を有する筒状である。半導体ボディ２１０は、例えば、シリコンを含む。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンである。半導体ボディ２１０は、例えば、アンドープシリコンである。また、半導体ボディ２１０は、ｐ型シリコンであっても良い。半導体ボディ２１０は、ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣ及びソース側選択トランジスタＳＴＳのそれぞれのチャネルとなる。
メモリ膜２２０は、ブロック絶縁膜２１ａ以外の部分が、メモリホールＭＨの内壁と半導体ボディ２１０との間に設けられている。メモリ膜２２０の形状は、例えば、筒状である。複数のメモリセルＭＣは、半導体ボディ２１０と、ワード線ＷＬとなる導電層２１と、の間に記憶領域を有し、Ｚ方向に積層されている。メモリ膜２２０は、例えば、カバー絶縁膜２２１、電荷捕獲膜２２２及びトンネル絶縁膜２２３を含む。半導体ボディ２１０、電荷捕獲膜２２２及びトンネル絶縁膜２２３のそれぞれは、Ｚ方向に延びている。
カバー絶縁膜２２１は、絶縁層２２と電荷捕獲膜２２２との間に設けられている。カバー絶縁膜２２１は、例えば、シリコン酸化物を含む。カバー絶縁膜２２１は、犠牲膜（図示せず）を導電層２１にリプレースするとき（リプレース工程）、電荷捕獲膜２２２がエッチングされないように保護する。カバー絶縁膜２２１は、リプレース工程において、導電層２１とメモリ膜２２０との間から除去されてもよい。この場合、図２及び図３に示すように、導電層２１と電荷捕獲膜２２２との間には、例えば、ブロック絶縁膜２１ａが設けられる。また、導電層２１の形成に、リプレース工程を利用しない場合には、カバー絶縁膜２２１は、なくてもよい。
電荷捕獲膜２２２は、ブロック絶縁膜２１ａ及びカバー絶縁膜２２１とトンネル絶縁膜２２３との間に設けられている。電荷捕獲膜２２２は、例えば、シリコン窒化物を含み、膜中に電荷をトラップするトラップサイトを有する。電荷捕獲膜２２２のうち、ワード線ＷＬとなる導電層２１と半導体ボディ２１０との間に挟まれた部分は、電荷捕獲部としてメモリセルＭＣの記憶領域を構成する。メモリセルＭＣのしきい値電圧は、電荷捕獲部中の電荷の有無、又は、電荷捕獲部中に捕獲された電荷の量によって変化する。これにより、メモリセルＭＣは、情報を保持する。
トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間に設けられている。トンネル絶縁膜２２３は、例えば、シリコン酸化物、又は、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間の電位障壁である。例えば、半導体ボディ２１０から電荷捕獲部へ電子を注入するとき（書き込み動作）、及び、半導体ボディ２１０から電荷捕獲部へ正孔を注入するとき（消去動作）、電子および正孔が、それぞれトンネル絶縁膜２２３の電位障壁を通過（トンネリング）する。
コア層２３０は、筒状の半導体ボディ２１０の内部スペースを埋め込む。コア層２３０の形状は、例えば、柱状である。コア層２３０は、例えば、シリコン酸化物を含み、絶縁性である。
図４は、第１実施形態による半導体記憶装置の構成の一例を示す平面図である。図４は、１つのメモリチップを示している。あるいは、図４は、半導体ウェハの１チップ領域を示している。
半導体記憶装置１００は、図１と同様に、Ｘ方向にワード線ＷＬが延伸しており、Ｙ方向にビット線ＢＬが延伸している。メモリセルアレイＭＣＡのＸ方向の両側の側部には、ワード線ＷＬのテラス領域ＴＲＣが設けられている。テラス領域ＴＲＣは、ワード線ＷＬを階段状に加工した領域であり、コンタクトプラグを各ワード線ＷＬに接続するために設けられている。また、メモリセルアレイＭＣＡのＹ方向の両側には、ワード線ＷＬのダミーテラス領域ＴＲＣｄ１が設けられている。ダミーテラス領域ＴＲＣｄ１は、テラス領域ＴＲＣと同様に、ワード線ＷＬを階段状に加工した領域であり、テラス領域ＴＲＣと同一工程で形成される。しかし、ダミーテラス領域ＴＲＣｄ１は、ワード線ＷＬの接続には用いられない。図１に示したように、メモリセルアレイＭＣＡの下方には、メモリセルアレイＭＣＡを制御する周辺回路（例えば、ＣＭＯＳ回路）が設けられている。テラス領域ＴＲＣおよびダミーテラス領域ＴＲＣｄ１の周囲には、カーフ領域ＫＲＦがある。カーフ領域ＫＲＦの構成については、図５を参照して詳細に説明する。
図５は、図４の枠Ｂ１内の構成を示す平面図である。図６は、図５の６−６線に沿った断面図である。図７は、図５の７−７線に沿った断面図である。
半導体記憶装置１００は、メモリセルアレイＭＣＡを含むセル領域ＲＭＣと、セル領域ＲＭＣの周囲に設けられメモリセルアレイＭＣＡを含まないカーフ領域ＫＲＦとを備える。セル領域ＲＭＣは、メモリチップの中心部に設けられており、カーフ領域ＫＲＦは、メモリチップの端部（基板１０の外縁部）に設けられている。カーフ領域ＫＲＦの外縁は、チップ端ＥＤＧとなっている。セル領域ＲＭＣおよびカーフ領域ＫＲＦの下には、ＣＭＯＳ回路を含む基体部１が設けられている。カーフ領域ＫＲＦは、メモリチップの外周全体に設けられているが、その一部がダイシングによって欠落していても構わない。
セル領域ＲＭＣのメモリセルアレイＭＣＡには、積層体２が設けられている。積層体２の構成は、図１を参照して上述したとおりである。
図６に示すように、セル領域ＲＭＣのテラス領域ＴＲＣでは、ワード線ＷＬが階段状に構成されている。尚、ワード線ＷＬに接続するコンタクトプラグの図示は、ここでは省略している。また、セル領域ＲＭＣおよびカーフ領域ＫＲＦの一部の下には、導電膜１２および半導体層１３が設けられている。
一方、カーフ領域ＫＲＦには、ダミー積層体２ｄ＿１、２ｄ＿２が、積層体２の周囲に、該積層体２の側部に対向するように設けられている。カーフ領域ＫＲＦは、ダミーテラス領域ＴＲＣ２ｄと、それ以外のエッジ領域ＲＥとを有する。便宜的に、ダミーテラス領域ＴＲＣ２ｄのダミー積層体をダミー積層体２ｄ＿１とし、エッジ領域ＲＥのダミー積層体をダミー積層体２ｄ＿２とする。
ダミー積層体２ｄ＿１は、複数の絶縁層２２と複数の導電層２１とを交互に積層して構成されている。絶縁層２２には、例えば、シリコン酸化膜が用いられる。導電層２１には、ワード線ＷＬと同じ材料（例えば、タングステン等の金属）が用いられている。導電層２１は、ワード線ＷＬと同時に形成される。即ち、セル領域ＲＭＣにおいて絶縁層ＳＡＣを金属材料にリプレースするときに、ダミーテラス領域ＴＲＣ２ｄの絶縁層ＳＡＣも同時に金属材料にリプレースされる。これにより、ダミーテラス領域ＴＲＣ２ｄにおいて導電層２１が形成される。絶縁層ＳＡＣは、積層体２のワード線ＷＬ（導電層２１）がタングステン等の金属にリプレースされる前に絶縁層２２間に配置されている犠牲膜である。従って、ダミー積層体２ｄ＿１の絶縁層ＳＡＣは、リプレース工程によって導電層２１に置換されているので、図６のダミー積層体２ｄ＿１には、絶縁層ＳＡＣは残置されていない。
リプレース工程は、絶縁層２２（例えば、シリコン酸化膜）と絶縁層ＳＡＣ（例えば、シリコン窒化膜）との積層体に対して、酸化物等を埋め込む前のスリットＳＴの溝を介して、絶縁層ＳＡＣをエッチング除去し、その絶縁層ＳＡＣのあった位置に導電体を充填する工程である。このように、リプレース工程は、絶縁物または導電体で充填される前のスリットＳＴの溝を介して実行される。スリットＳＴの溝を形成する際には、導電膜１２および半導体層１３がエッチングストッパとして機能する。従って、導電膜１２および半導体層１３は、スリットＳＴに対応するようにその直下に設けられている。本実施形態では、導電膜１２および半導体層１３は、スリットＳＴとともに、セル領域ＲＭＣだけでなく、カーフ領域ＫＲＦのダミーテラス領域ＴＲＣ２ｄの下にも設けられている。
エッジ領域ＲＥのダミー積層体２ｄ＿２は、ダミー積層体２ｄ＿１に連続して繋がっており、絶縁層２２と絶縁層ＳＡＣとを交互に積層して構成された積層体である。絶縁層ＳＡＣには、例えば、シリコン窒化膜が用いられる。ダミー積層体２ｄでは、絶縁層ＳＡＣはタングステン等の金属にリプレースされることなく残置されている。従って、エッジ領域ＲＥには、リプレース工程のために用いられるスリットＳＴは、不要であり、エッジ領域ＲＥの下には設けられていない。それに伴い、導電膜１２および半導体層１３も、エッジ領域ＲＥの下には設けられていない。
また、ダミーテラス領域ＴＲＣ２ｄのダミー積層体２ｄ＿１は、積層体２に対向する側部において、積層体２と同様に階段状に形成されている。ダミー積層体２ｄ＿１は、積層体２のテラス領域ＴＲＣと対向しており、テラス領域ＴＲＣに対して鏡像対称となっていてもよい。
さらに、図５に示すように、積層体２の積層方向（Ｚ方向）から見たときに、複数のスリットＳＴが、積層体２とダミー積層体２ｄ＿１の配列方向（Ｘ方向）に延伸するように設けられている。スリットＳＴは、セル領域ＲＭＣのメモリセルアレイＭＣＡにも設けられており、セル領域ＲＭＣからカーフ領域ＫＲＦのダミー積層体２ｄ＿１に亘って設けられている。一方、スリットＳＴは、カーフ領域ＫＲＦのチップ端ＥＤＧ側のダミー積層体２ｄ＿２には設けられていない。
図７に示すように、スリットＳＴは、積層体２およびダミー積層体２ｄ＿１の上面から積層体２およびダミー積層体２ｄ＿１を貫通して、エッチングストッパとして機能する導電膜１２または半導体層１３まで達している。本実施形態では、スリットＳＴは、セル領域ＲＭＣからカーフ領域ＫＲＦへと連続して設けられた板状部材である。スリットＳＴは、積層体２およびダミー積層体２ｄ＿１を貫通して導電膜１２または半導体層１３まで達する溝に絶縁膜（例えば、シリコン酸化膜等）を埋め込んで構成されている。あるいは、スリットＳＴは、積層体２およびダミー積層体２ｄ＿１を貫通する溝の内側面に絶縁膜（例えば、シリコン酸化膜）を被覆し、さらに絶縁膜の内側に導電体（例えば、タングステン、ドープトポリシリコン等）を埋め込んで構成されている。積層体２のスリットＳＴとダミー積層体２ｄ＿１のスリットＳＴは同一工程で形成され、同一構造を有する。
以上のような構成の半導体記憶装置１００は、セル領域ＲＭＣの積層体２に対向するようにカーフ領域ＫＲＦのダミー積層体２ｄ＿１を備える。ダミー積層体２ｄ＿１は、積層体２のテラス領域ＴＲＣと対向しており、テラス領域ＴＲＣとほぼ同一または類似する階段状の構成を有する。これにより、ダミー積層体２ｄ＿１、２ｄ＿２が設けられていない場合と比較して、半導体記憶装置１００のセル領域ＲＭＣとカーフ領域ＫＲＦとにおいて印加される応力は緩和される。
例えば、カーフ領域ＫＲＦの全体に、ＴＥＯＳ（TetraEthylOrthoSilicate）膜が設けられている場合と比べて、本実施形態のカーフ領域ＫＲＦの構造は、セル領域ＲＭＣのテラス領域ＴＲＣの構造に近い。従って、本実施形態によれば、セル領域ＲＭＣとカーフ領域ＫＲＦとの間の応力は緩和される。
また、スリットＳＴが、セル領域ＲＭＣの積層体２だけでなく、その周辺のカーフ領域ＫＲＦのダミー積層体２ｄ＿１にも設けられている。スリットＳＴは、図５に示すように、Ｙ方向にほぼ等間隔に配列されており、セル領域ＲＭＣとカーフ領域ＫＲＦとに印加される応力を吸収する機能を有する。従って、スリットＳＴにより、セル領域ＲＭＣおよびカーフ領域ＫＲＦに印加される応力はさらに緩和される。
その結果、セル領域ＲＭＣおよびカーフ領域ＫＲＦの境界部分における基板１０の結晶欠陥を抑制することができる。
（第２実施形態）
図８は、第２実施形態に従った半導体記憶装置の構成の一例を示す断面図である。図８は、図５の６−６線に沿った断面を示す。第２実施形態による半導体記憶装置は、カーフ領域ＫＲＦの構成において第１実施形態と異なる。第２実施形態のダミーテラス領域ＴＲＣ２ｄは、積層体２ｄ＿１〜２ｄ＿３を含む。積層体２ｄ＿１の構成は、第１実施形態のそれらの構成と同様でよい。
第２実施形態では、積層体２ｄ＿２は、積層体２ｄ＿１と基本的に同じ構成であり、複数の絶縁層２２と複数の導電層２１とを交互に積層して構成されている。また、積層体２ｄ＿３が積層体２＿２に連続して設けられている。積層体２ｄ＿３は、積層体２ｄ＿１と基本的に同じ構成であり、複数の絶縁層２２と複数の導電層２１とを交互に積層して構成されている。積層体２ｄ＿３は、積層体２ｄ＿１に対して略鏡像対称となっている。積層体２ｄ＿３も、積層体２のテラス領域ＴＲＣと同様に階段状に構成されている。尚、導電層２１は、第１実施形態のそれと同様にリプレース工程で形成されるので、エッチングストッパとして機能する導電膜１２および半導体層１３は、積層体２ｄ＿２、２ｄ＿３の下にも設けられている。
積層体２ｄ＿３の外側のエッジ領域ＲＥには、積層体は設けられておらず、絶縁膜２ｄ＿４が積層体２ｄ＿３の側部を被覆するように設けられている。絶縁膜２ｄ＿４は、積層体２ｄ＿３に連続して繋がっている。絶縁膜２ｄ＿４には、層間絶縁膜ＩＬＤと同様の材料、例えば、ＴＥＯＳ膜が用いられる。
ダミーテラス領域ＴＲＣ２ｄの構成は、このように、Ｘ方向において左右対称に形成されていてもよい。第２実施形態のその他の構成は、第１実施形態の対応する構成と同様でよい。従って、第２実施形態は、第１実施形態と同様の効果を得ることができる。
（第３実施形態）
図９は、第３実施形態に従った半導体記憶装置の構成の一例を示す平面図である。図１０は、図９の１０−１０線に沿った断面図である。第３実施形態では、積層体２の積層方向（Ｚ方向）から見たときに、図９に示すように、スリットＳＴ２がセル領域ＲＭＣとカーフ領域ＫＲＦとの間において、スリットＳＴに対して交差（例えば、略直交）するＹ方向に延伸するように設けられている。
スリットＳＴ２は、図１０に示すように積層体２とダミー積層体２ｄ＿１との間において、層間絶縁膜を貫通して導電膜１２または半導体層１３まで設けられている。スリットＳＴ２の構成は、スリットＳＴと同じでよい。第３実施形態のその他の構成は、第１実施形態の構成と同様でよい。
このように、スリットＳＴ２をセル領域ＲＭＣとカーフ領域ＫＲＦとの間を分離するように設けることによって、カーフ領域ＫＲＦおよびセル領域ＲＭＣのいずれか一方の応力が他方に伝播することを抑制することができる。また、第３実施形態は、第１実施形態と同様の構成を得ることができる。
第３実施形態は、第２実施形態と組み合わせてもよい。これにより、第３実施形態は、第２実施形態と同様の効果を得ることができる。
（第４実施形態）
図１１は、第４実施形態に従った半導体記憶装置の構成の一例を示す平面図である。図１２は、図１１の１２−１２線に沿った断面図である。図１３は、図１１の１３−１３線に沿った断面図である。
第４実施形態では、図１１および図１２に示すように、カーフ領域ＫＲＦにおいてダミーテラス領域ＴＲＣ２ｄが設けられておらず、絶縁膜２ｄ＿４がカーフ領域ＫＲＦ全体に設けられている。従って、絶縁膜２ｄ＿４は、積層体２の周囲に設けられ、積層体２の側部に対向するように設けられている。絶縁膜２ｄ＿４は、第２実施形態のそれぞれと同じ構成でよく、例えば、ＴＥＯＳ膜で構成されている。
一方、図１１および図１３に示すように、スリットＳＴは、セル領域ＲＭＣだけでなく、カーフ領域ＫＲＦの一部にも設けられている。即ち、スリットＳＴは、絶縁膜２ｄ＿４のセル領域ＲＭＣ側の一部にも設けられている。スリットＳＴは、図１１に示すように、積層方向（Ｚ方向）から見たときに、積層体２および絶縁膜２ｄ＿４の配列方向に延伸し、図１３に示すように、積層体２および絶縁層２ｄ＿４を貫通するように設けられている。
第４実施形態による半導体記憶装置は、セル領域ＲＭＣの積層体２に対向するようなダミー積層体２ｄ＿１を有しない。しかし、スリットＳＴが、セル領域ＲＭＣの積層体２だけでなく、その周辺のカーフ領域ＫＲＦの絶縁膜２ｄ＿４にも設けられている。スリットＳＴは、第１実施形態と同様に、Ｙ方向にほぼ等間隔に配列されており、セル領域ＲＭＣとカーフ領域ＫＲＦとに印加される応力を吸収する機能を有する。従って、スリットＳＴにより、セル領域ＲＭＣおよびカーフ領域ＫＲＦに印加される応力は緩和される。その結果、セル領域ＲＭＣおよびカーフ領域ＫＲＦの境界部分における基板１０の結晶欠陥を或る程度抑制することができる。
（第５実施形態）
図１４は、第５実施形態に従った半導体記憶装置の構成の一例を示す平面図である。図１５は、図１４の１５−１５線に沿った断面図である。第５実施形態は、第３実施形態のスリットＳＴ２を第４実施形態に適用した実施形態である。
スリットＳＴ２は、積層方向（Ｚ方向）から見たときに、積層体２と絶縁膜２ｄ＿４との間に設けられている。スリットＳＴ２は、積層体２と絶縁膜２ｄ＿４との間において、絶縁膜２ｄ＿４を貫通して導電膜１２または半導体層１３まで設けられている。スリットＳＴ２の構成は、スリットＳＴと同じでよい。エッチングストッパとして機能する導電膜１２および半導体層１３は、図１５に示すように、スリットＳＴ２の下にも設けられている。第５実施形態のその他の構成は、第３または第４実施形態の構成と同様でよい。
これにより、第５実施形態は、第３および第４実施形態と同様の効果を得ることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１００ 半導体記憶装置、１ 基体部、２ 積層体、ＣＬ 柱状部、ＳＴ，ＳＴ２ スリット、１０ 基板、１１ 絶縁膜、１２ 導電膜、１３ 半導体層、ＲＭＣ セル領域、ＫＲＦ カーフ領域、２ｄ＿１〜２ｄ＿３ ダミー積層体、絶縁膜 ２ｄ＿４

Claims (9)

  1. 基板と、
    前記基板の上方に設けられ、複数の第１絶縁層と複数の導電層とを交互に積層して構成された第１積層体であって、側部が階段状に構成されている第１積層体と、
    前記第１積層体を貫通して設けられた複数の柱状部と、
    前記第１積層体の側部に対向するように前記基板の外縁部に設けられ、前記複数の第１絶縁層と前記複数の導電層とを交互に積層して構成された第２積層体であって、前記第１積層体に対向する側部が階段状に構成されている第２積層体と、
    前記第１積層体の積層方向から見たときに、前記第１および第２積層体の配列方向に前記第１および第２積層体に設けられ、前記第１および第２積層体を貫通する複数の第１スリットとを備えた半導体記憶装置。
  2. 前記第２積層体の周囲に設けられ、前記複数の第１絶縁層と前記複数の第２絶縁層とを交互に積層して構成された第３積層体であって、前記第２積層体に連続して繋がっている第３積層体をさらに備えた、請求項１に記載の半導体記憶装置。
  3. 前記第３積層体の周囲に設けられた第３絶縁層をさらに備えた、請求項２に記載の半導体記憶装置。
  4. 前記第３積層体には前記第１スリットは設けられていない、請求項２または請求項３に記載の半導体記憶装置。
  5. 前記第１積層体の積層方向から見たときに、前記第１積層体と前記第２積層体との間に、前記第１スリットに対して交差する方向に延伸する第２スリットをさらに備えた、請求項１に記載の半導体記憶装置。
  6. 前記複数の第１絶縁層は、シリコン酸化膜層であり、
    前記複数の導電層は、タングステン層であり、
    前記複数の第２絶縁層は、シリコン窒化膜層である、請求項１から請求項５のいずれか一項に記載の半導体記憶装置。
  7. 基板と、
    前記基板の上方に設けられ、複数の第１絶縁層と複数の導電層とを交互に積層して構成された第１積層体であって、側部が階段状に構成されている第１積層体と、
    前記第１積層体を貫通して設けられた複数の柱状部と、
    前記第１積層体の側部に対向するように前記基板の外縁部に設けられた第４絶縁層と、
    前記第１積層体の積層方向から見たときに、前記第１積層体および前記第４絶縁層の配列方向に前記第１積層体および前記第４絶縁層に設けられ、前記第１積層体および前記第４絶縁層を貫通する複数の第１スリットとを備えた半導体記憶装置。
  8. 前記第１積層体の積層方向から見たときに、前記第１積層体と前記第４絶縁層との間に、前記第１スリットに対して交差する方向に延伸する第２スリットをさらに備えた、請求項７に記載の半導体記憶装置。
  9. 前記複数の第１絶縁層は、シリコン酸化膜層であり、
    前記複数の導電層は、タングステン層であり、
    前記第４絶縁層は、シリコン酸化膜層である、請求項７または請求項８に記載の半導体記憶装置。
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