CN110875332B - 半导体存储装置 - Google Patents

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Abstract

本实施方式的半导体存储装置具备基体部、积层体、以及第1柱状部。积层体包含衬底、设置在衬底上的半导体元件、设置在半导体元件的上方的下层配线、以及设置在下层配线的上方且包含金属化合物或多晶硅的第1导电层。积层体设置在第1导电层的上方，且包含交替积层的多个第2导电层与多个绝缘层。第1柱状部包含在积层体的积层方向上延伸且与第1导电层电连接的半导体主体、以及在多个第2导电层与半导体主体之间具有电荷捕获部的存储器膜。第1导电层至少设置在积层体与下层配线之间、以及积层体的周边区域与下层配线之间。

Description

半导体存储装置
相关申请
本申请享有以日本专利申请2018-161865号(申请日：2018年8月30日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
实施方式主要涉及一种半导体存储装置。
背景技术
开发了一种具有将绝缘膜与导电膜交替积层而成的三维构造的积层体作为存储单元阵列的非易失性存储器。控制这种存储单元阵列的控制电路有时设置在三维构造的积层体的下方或其周边。在该情况下，在存储单元阵列及其周边区域之下设置与控制电路连接的下层配线。
如果在存储单元阵列的形成步骤中在积层体形成存储孔或狭缝时灰尘附着在积层体之上，那么难以在该灰尘的区域形成抗蚀剂掩模。进而，如果将灰尘去除，那么会在其附着位置形成非预期的孔图案。因此，在存储孔或狭缝的形成步骤中，在灰尘的附着位置误形成与存储孔或狭缝同样地深的孔图案。如果这种因灰尘产生的孔图案到达下层配线，那么会产生如下问题，即，用于下层配线的金属材料在之后的热步骤中被氧化而膨胀，导致在下层配线中产生裂纹。
发明内容
实施方式提供一种能够抑制因误形成的孔图案而导致在下层配线产生裂纹的半导体存储装置。
实施方式的半导体存储装置具备基体部、积层体、以及第1柱状部。积层体包含衬底、设置在衬底上的半导体元件、设置在半导体元件的上方的下层配线、以及设置在下层配线的上方且包含金属化合物或多晶硅的第1导电层。积层体设置在第1导电层的上方，且包含交替积层的多个第2导电层与多个绝缘层。第1柱状部包含在积层体的积层方向上延伸且与第1导电层电连接的半导体主体、以及在多个第2导电层与半导体主体之间具有电荷捕获部的存储器膜。第1导电层至少设置在积层体与下层配线之间、以及积层体的周边区域与下层配线之间。
附图说明
图1是例示第1实施方式的半导体存储装置的示意立体图。
图2是例示第1柱状部的示意剖视图。
图3是例示第1柱状部的示意俯视图。
图4是例示第1实施方式的半导体装置的示意俯视图。
图5是沿着图4的5-5线的示意性剖视图。
图6是表示下部导电层的开口部的一例的概略俯视图。
图7是表示下部导电层的开口部的一例的概略俯视图。
图8是表示第2实施方式的半导体存储装置的构成例的示意性剖视图。
图9是表示第3实施方式的半导体存储装置的构成例的示意性剖视图。
图10是表示第4实施方式的半导体存储装置的构成例的示意性剖视图。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。本实施方式并不限定本发明。在以下的实施方式中，半导体衬底的上下方向表示将设置半导体元件的面设为上的情况下的相对方向，有时与按照重力加速度的上下方向不同。附图是示意性或概念性的图，各部分的比率等未必与实物相同。在说明书与附图中，对于与和已出现的附图相关而在前文叙述过的要素相同的要素标注相同符号，并适当省略详细说明。
(第1实施方式)
图1是例示第1实施方式的半导体存储装置100的示意立体图。此外，将积层体2的积层方向设为Z轴方向。将与Z轴方向交叉(例如正交)的1个方向例如设为Y轴方向。将与Z及Y轴方向分别交叉(例如正交)的1个方向例如设为X轴方向。
第1实施方式的半导体存储装置100是具有三维构造的存储单元的非易失性存储器。如图1所示，半导体存储装置100包含基体部1、积层体2、多个第1柱状部CL、以及多条位线BL。
基体部1包含衬底10、第1绝缘膜11、以及第1导电层12、13。第1绝缘膜11设置在衬底10上。第1导电层12、13包含下部导电层12、及上部导电层13。下部导电层12设置在第1绝缘膜11上。上部导电层13设置在下部导电层12上。衬底10为半导体衬底、例如硅衬底。硅(Si)的导电型例如为p型。在衬底10的表面区域例如设置有元件分离区域10i。元件分离区域10i例如为包含硅氧化物的绝缘区域，在衬底10的表面区域划分有源区AA。在有源区AA的衬底10上设置有半导体元件。半导体元件例如为晶体管Tr。晶体管Tr的源极及漏极区域设置在有源区AA。晶体管Tr构成非易失性存储器的周边电路。第1绝缘膜11例如包含硅氧化物(SiO2)，且被覆晶体管Tr而对它进行保护。在第1绝缘膜11内设置有下层配线11a。下层配线11a与晶体管Tr等半导体元件电连接。
在本实施方式中，第1导电层12、13是包含下部导电层12与上部导电层13的积层膜。下部导电层12包含导电性金属(例如钨)、或金属硅化物(例如钨硅化物(WSi))。上部导电层13例如包含n型掺杂多晶硅。上部导电层13的一部分也可以为非掺杂多晶硅。第1导电层12、13连接在第1柱状部CL，且作为共通源极线(BSL(Buried Source Line，埋入式源极线))发挥功能。
积层体2位于第1导电层12、13的上方(Z轴方向)。积层体2沿着Z轴方向交替地包含多个第2导电层21与多个绝缘层22。第2导电层21包含导电性金属、例如钨。绝缘层22例如包含硅氧化物。绝缘层22设置于在Z方向上相邻的多个第2导电层21之间，且将这些第2导电层21绝缘。第2导电层21与绝缘层22各自的积层数为任意。绝缘层22例如也可以为空腔(间隙)。
在积层体2与上部导电层13之间例如设置有绝缘膜2g。绝缘膜2g例如可为硅氧化物(SiO2)。绝缘膜2g也可以包含相对介电常数比硅氧化物高的高介电体。高介电体例如为金属氧化物。
第2导电层21包含至少1个源极侧选择栅极SGS、多条字线WL、及至少1个漏极侧选择栅极SGD。源极侧选择栅极SGS为源极侧选择晶体管STS的栅极电极。字线WL为存储单元MC的栅极电极。漏极侧选择栅极SGD为漏极侧选择晶体管STD的栅极电极。源极侧选择栅极SGS设置在积层体2的下部区域。漏极侧选择栅极SGD设置在积层体2的上部区域。下部区域是指积层体2中的靠近基体部1一侧的区域，上部区域是指积层体2中的远离基体部1一侧的区域。字线WL设置在源极侧选择栅极SGS与漏极侧选择栅极SGD之间。
多个绝缘层22中的将源极侧选择栅极SGS与字线WL绝缘的绝缘层22的Z轴方向的厚度例如也可以比将字线WL与字线WL绝缘的绝缘层22的Z轴方向的厚度厚。进而，也可以在最上层的绝缘层22之上设置覆盖绝缘膜(未图示)。覆盖绝缘膜例如包含硅氧化物。
半导体存储装置100具有串联连接在源极侧选择晶体管STS与漏极侧选择晶体管STD之间的多个存储单元MC。将源极侧选择晶体管STS、存储单元MC及漏极侧选择晶体管STD串联连接而成的构造被称为“存储串”、或者“NAND(Not AND，与非)串”。存储串例如经由接点Cb而与位线BL连接。位线BL设置在积层体2的上方，且在Y轴方向上延伸。
图2是例示第1柱状部CL的示意剖视图。图3是例示第1柱状部CL的示意俯视图。存储孔MH沿着Z轴方向从积层体2的上端贯通积层体2，并到达积层体2内及上部导电层13而设置。多个第1柱状部CL分别包含半导体主体210、存储器膜220及核心层230。半导体主体210与上部导电层13电连接。存储器膜220在半导体主体210与第2导电层21之间具有电荷捕获部。从各指状部分别逐个地选择的多个第1柱状部CL经由图1的接点Cb而共通连接于1条位线BL。如图5所示，各个第1柱状部CL例如设置在单元区域Rcell。
如图2及图3所示，X-Y平面上的存储孔MH的形状例如为圆或椭圆。也可以在第2导电层21与绝缘层22之间设置构成存储器膜220的一部分的阻挡绝缘膜21a。阻挡绝缘膜21a例如为硅氧化物膜或金属氧化物膜。金属氧化物的1个例子为铝氧化物。也可以在第2导电层21与绝缘层22之间、及第2导电层21与存储器膜220之间设置障壁膜21b。障壁膜21b在第2导电层21为钨的情况下，例如选择氮化钛与钛的积层构造膜。阻挡绝缘膜21a抑制电荷从第2导电层21向存储器膜220侧的反向隧穿。障壁膜21b使第2导电层21与阻挡绝缘膜21a的密接性提高。
半导体主体210的形状例如为有底筒状。半导体主体210例如包含硅。硅例如为使非晶硅结晶化而成的多晶硅。半导体主体210例如为非掺杂多晶硅。另外，半导体主体210也可为p型硅。半导体主体210成为漏极侧选择晶体管STD、存储单元MC及源极侧选择晶体管STS各自的通道。
存储器膜220是将阻挡绝缘膜21a以外的部分设置在存储孔MH的内壁与半导体主体210之间。存储器膜220的形状例如为筒状。多个存储单元MC在半导体主体210与成为字线WL的第2导电层21之间具有存储区域，且在Z轴方向上积层。存储器膜220例如包含覆盖绝缘膜221、电荷捕获膜222及隧道绝缘膜223。半导体主体210、电荷捕获膜222及隧道绝缘膜223分别在Z轴方向上延伸。
覆盖绝缘膜221设置在绝缘层22与电荷捕获膜222之间。覆盖绝缘膜221例如包含硅氧化物。覆盖绝缘膜221在将牺牲膜(未图示)置换为导电层21时(置换步骤)保护电荷捕获膜222,使它不被蚀刻。覆盖绝缘膜221也可以在置换步骤中从第2导电层21与存储器膜220之间去除。在该情况下，如图2及图3所示，在第2导电层21与电荷捕获膜222之间例如设置阻挡绝缘膜21a。另外，在形成第2导电层21时不利用置换步骤的情况下，也可以无覆盖绝缘膜221。
电荷捕获膜222设置在阻挡绝缘膜21a及覆盖绝缘膜221与隧道绝缘膜223之间。电荷捕获膜222例如包含硅氮化物，且在膜中具有捕获电荷的捕获部位。电荷捕获膜222中的夹在成为字线WL的导电层21与半导体主体210之间的部分作为电荷捕获部而构成存储单元MC的存储区域。存储单元MC的阈值电压根据电荷捕获部中有无电荷、或电荷捕获部中所捕获的电荷的量而变化。由此，存储单元MC能够保存信息。
隧道绝缘膜223设置在半导体主体210与电荷捕获膜222之间。隧道绝缘膜223例如包含硅氧化物、或硅氧化物与硅氮化物。隧道绝缘膜223为半导体主体210与电荷捕获膜222之间的电位障壁。例如，将电子从半导体主体210注入到电荷捕获部时(写入动作)、及将电洞从半导体主体210注入到电荷捕获部时(删除动作)，电子及电洞分别通过(隧穿)隧道绝缘膜223的电位障壁。
核心层230将筒状的半导体主体210的内部空间填埋。核心层230的形状例如为柱状。核心层230例如包含硅氧化物，且为绝缘性。
图4是例示第1实施方式的半导体装置的示意俯视图。在积层体2内设置有多个较深的狭缝ST、及多个较浅的狭缝SHE的各个。较深的狭缝ST在积层体2内在X轴方向上延伸，且从积层体2的上端到基体部1贯通积层体2。板状部3设置在较深的狭缝ST内。板状部3例如使用硅氧化物。板状部3也可以包含与积层体2电绝缘且与上部导电层13电连接的导电物(未图示)。较浅的狭缝SHE与较深的狭缝ST同样地在X轴方向上延伸，且从积层体2的上端设置到积层体2的中途为止。在较浅的狭缝SHE内例如设置有绝缘物4。绝缘物4例如为硅氧化物。
积层体2包含阶梯部分2s、及存储部分2m。阶梯部分2s设置在积层体2的缘部。存储部分2m由阶梯部分2s夹着或包围。较深的狭缝ST从积层体2的一端的阶梯部分2s经过存储部分2m设置到积层体2的另一端的阶梯部分2s为止。较浅的狭缝SHE至少设置在存储部分2m。在阶梯部分2s设置有与各个第2导电层21(字线WL)连接的接触插塞(未图示)。
图4的由2个板状部3夹着的积层体2的部分被称为区块(BLOCK)。区块例如构成数据删除的最小单位。绝缘物4设置在区块内。板状部3与绝缘物4之间的积层体2被称为指状部。漏极侧选择栅极SGD以指状部为单位被划分。因此，数据写入及读取时，能够利用漏极侧选择栅极SGD将区块内的1个指状部设为选择状态。多个第1柱状部CL分别设置于图2及图3所示的设置在积层体2内的存储孔MH内。
图5是沿着图4的5-5线的示意性剖视图。如上所述，基体部1包含衬底10、半导体元件(晶体管)Tr、第1绝缘膜11、下层配线11a、以及第1导电层12、13。
在衬底10上设置有作为半导体元件的晶体管Tr。晶体管Tr构成在其上方设置的存储单元阵列MCA的控制电路(例如CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)电路)。第1绝缘膜11例如包含硅氧化物(SiO2)，且被覆晶体管Tr而对它进行保护。在第1绝缘膜11内设置有下层配线11a。下层配线11a与位于其下的半导体元件Tr电连接，且与位于其上方的接触插塞C3、C4等电连接。
在第1绝缘膜11上设置有第1导电层12、13。第1导电层12、13包含下部导电层12、及上部导电层13。下部导电层12设置在第1绝缘膜11上。上部导电层13设置在下部导电层12上。像这样，第1导电层12、13构成为积层膜。下部导电层12包含导电性金属(例如钨)、或者金属硅化物(例如钨硅化物(WSi))。上部导电层13例如包含n型掺杂多晶硅。上部导电层13的一部分也可以为非掺杂多晶硅。此外，上部导电层13及下部导电层12也存在统称为第1导电层12、13的情况。第1导电层12、13连接在构成单元区域Rcell的存储单元的第1柱状部CL的下端，且作为共通源极线(BSL(Buried Source Line))发挥功能。基体部1具有如上所述的构成。
在基体部1上设置有积层体2。在积层体2中的作为第1区域的单元区域Rcell设置有存储单元阵列MCA。存储单元阵列MCA具有多个第1柱状部CL及多个第2导电层21。第1柱状部CL分别具有参照图1～图3所说明的构成。
在相邻的2个单元区域Rcell间设置有作为第2区域的分接头区域Rtap。分接头区域Rtap是设置接触插塞C4、CP的区域。接触插塞C4、CP在Z轴方向上延伸。
接触插塞C4贯通第2导电层21及第1导电层12、13，且与下层配线11a连接。接触插塞C4是为了在位于单元区域Rcell之上的位线等上层配线与位于单元区域Rcell之下的基体部1的控制电路之间进行信号的传输而设置。另一方面，接触插塞CP与第1导电层(BSL)12、13中的下部导电层12电连接。接触插塞CP是为了向第1导电层(BSL)12、13传输源极电压而设置。
多个第2导电层21在X方向上延伸，且在阶梯区域Rstairs_1中呈阶梯状设置。也就是说，第2导电层21是以随着从上层去往下层而在X方向上变长的方式设置。在图5的左侧的阶梯区域(第3区域)Rstairs_1中，以在Z方向上延伸的方式设置有与各个第2导电层21连接的接触插塞CC。因为第2导电层21呈阶梯状设置，所以接触插塞CC能够与多个第2导电层21各自的表面连接。另外，字线WL设置在接触插塞CC上，且在Y方向上延伸。字线WL与各个接触插塞CC连接。由此，字线WL与各个第2导电层21电连接。对接触插塞CC及字线WL例如使用钨等导电性金属材料。
在图5的右侧的阶梯区域Rstairs_2中，以在Z方向上延伸的方式设置有接触插塞C4。接触插塞C4贯通阶梯状的第2导电层21及第1导电层12、13，且与下层配线11a连接。在接触插塞C4的周围设置有绝缘膜(例如氧化硅膜)，接触插塞C4以与第2导电层21及第1导电层12、13绝缘的状态到达下层配线11a。由此，在阶梯区域Rstairs_2中，接触插塞C4能够在半导体元件Tr与存储单元阵列MCA之间进行信号的传输。对接触插塞C4例如使用钨等导电性金属材料。
此外，作为第3区域的阶梯区域Rstairs_1、Rstairs_2与单元区域Rcell连续地相连，且设置在积层体2的外缘部。
在图5的周边区域Rperi中，以在Z方向上延伸的方式设置有接触插塞C3。周边区域Rperi是位于积层体2周边的电路区域，且为图5的单元区域Rcell及阶梯区域Rstairs的周边电路区域。接触插塞C3贯通层间绝缘膜25及下部导电层12，且与下层配线11a连接。在接触插塞C3与下部导电层12之间设置有绝缘膜(例如氧化硅膜)，接触插塞C3以与下部导电层12绝缘的状态到达下层配线11a。由此，在周边区域Rperi中，接触插塞C3能够与半导体元件Tr进行信号的交换。对接触插塞C3例如使用钨等导电性金属材料。
此处，下部导电层12因为作为共通源极线(BSL)发挥功能，所以本来只要存在于存储单元阵列MCA及接触插塞CP之下即可。由此，在仅考虑作为源极线的功能的情况下，下部导电层12只要设置在单元区域Rcell及分接头区域Rtap的一部分(接触插塞CP的区域)便可，无须设置在阶梯区域Rstairs_1、Rstairs_2、周边区域Rperi、及分接头区域Rtap的其它部分(接触插塞C4的区域)。进而，在下部导电层12例如为钨硅化物等之类的金属硅化物的情况下，层间绝缘膜25或第1绝缘膜11与下部导电层12的密接性变差。因此，在考虑层间绝缘膜25或第1绝缘膜11与下部导电层12的密接性的情况下，可以说下部导电层12优选仅设置在作为源极线所需的位置。在该情况下，下部导电层12优选从阶梯区域Rstairs_1、Rstairs_2、周边区域Rperi、及分接头区域Rtap的其它部分(接触插塞C4的区域)去除。
与此相对，在本实施方式中，下部导电层12不仅留置在单元区域Rcell及分接头区域Rtap的一部分(接触插塞CP的区域)之下，也特意留置在阶梯区域Rstairs_1、Rstairs_2、周边区域Rperi、及分接头区域Rtap的其它部分(接触插塞C4的区域)之下。也就是说，下部导电层12不仅设置在存储单元阵列MCA的积层体与下层配线11a之间，也设置在分接头区域Rtap的接触插塞C4的区域与下层配线11a之间、阶梯区域Rstairs_1、Rstairs_2与下层配线11a之间、周边区域Rperi与下层配线11a之间。由此，即使在存储孔或狭缝的形成步骤中，灰尘附着在积层体2的单元区域Rcell、分接头区域Rtap、阶梯区域Rstairs、及周边区域Rperi的任一个的表面，因该灰尘所产生的孔图案也不会到达下层配线11a，而在下部导电层12停止。也就是说，下部导电层12作为因灰尘产生的孔图案的蚀刻终止层发挥功能，能够抑制因灰尘产生的错误的孔图案到达下层配线11a。
在周边区域Rperi、阶梯区域Rstairs、分接头区域Rtap中所形成的错误的孔图案中不填埋填充在单元区域Rcell的第1柱状部CL或狭缝的材料。因此，如果周边区域Rperi等的错误的孔图案到达下层配线11a，那么下层配线11a的材料(例如钨)会被氧化。
但是，在本实施方式中，即使在周边区域Rperi、阶梯区域Rstairs、分接头区域Rtap形成错误的孔图案，该孔图案也会由下部导电层12阻止，而不会到达下层配线11a。因此，用于下层配线11a的金属材料(例如钨)不会在之后的热氧化步骤中被氧化，能够抑制下层配线11a的膨胀或裂纹。在该情况下，对于下部导电层12，无须使用比下层配线11a更不易被氧化的金属化合物。例如，对下部导电层12使用钨硅化物等金属硅化物。金属硅化物比金属材料本身更不易被氧化。由此，不仅能够抑制下层配线11a的氧化或裂纹，也能够抑制下部导电层12的氧化或裂纹。像这样，在本实施方式中，下部导电层12兼备作为源极线的功能、及作为错误的孔图案的终止层的功能。
另外，为了抑制因灰尘产生的孔图案到达下层配线11a，优选从Z方向观察时，下部导电层12设置到比下层配线11a更外侧。
在所述实施方式中，对下部导电层12例如使用钨硅化物。但是，也可以对下部导电层12例如使用钛硅化物。
另外，上部导电层13虽然设置在单元区域Rcell、分接头区域Rtap、阶梯区域Rstairs之下，但不设置在周边区域Rperi之下。如上所述，本来无须在周边区域Rperi设置源极线(BSL)。进而，因为对上部导电层13例如使用多晶硅，所以上部导电层13无法作为接触孔的蚀刻终止层发挥功能。因此，上部导电层13无须设置在周边区域Rperi，因此，在周边区域Rperi中预先将它去除。
接下来，参照图6及图7，对预先设置在下部导电层12的开口部OP3a～OP3f、OP4进行说明。在本实施方式中，通过使下部导电层12留置在周边区域Rperi等，能够抑制因灰尘产生的孔图案到达下层配线11a。另一方面，如果下部导电层12留置在接触插塞C3、C4的形成区域之下，那么当形成接触插塞C3、C4时，接触孔难以贯通下部导电层12。因此，为了使接触插塞C3、C4与下层配线11a连接，必须预先将位于接触插塞C3、C4的形成区域的下部导电层12去除。例如，在堆积下部导电层12之后，使用光刻技术及蚀刻技术，预先将位于接触插塞C3、C4的形成区域的下部导电层12去除。由此，当形成接触插塞C3、C4时，接触孔不会被下部导电层12阻止而能够到达下层配线11a。
例如，图6及图7是表示下部导电层12的开口部的一例的概略俯视图。
图6及图7表示将下部导电层12以与XY面平行的面切断后的平面。
图6表示设置在接触插塞C3的形成区域的开口部OP3a～OP3f。开口部OP3a～OP3f与接触插塞C3对应地设置在其周围，且在图6的平面中，形成得比接触插塞C3大。因此，接触插塞C3不会与下部导电层12接触，能够经由开口部OP3a～OP3f而到达下层配线11a。层间绝缘膜25留置在接触插塞C3与下部导电层12之间，将接触插塞C3与下部导电层12之间电绝缘。接触插塞C3配置在开口部OP3a～OP3f的大致中心，或者大致均等地配置在开口部内。
开口部OP3a～OP3f只要在对下部导电层12进行加工时同时形成即可。因此，当将层间绝缘膜25堆积时，开口部OP3a～OP3f由层间绝缘膜25的材料(例如氧化硅膜)填充。并且，接触插塞C3贯通开口部OP3a～OP3f内的层间绝缘膜25内。由此，可将层间绝缘膜25设置在接触插塞C3与下部导电层12之间，来维持接触插塞C3与下部导电层12之间的耐压。
在相邻的接触插塞C3间的距离相对较远的情况下，开口部个别地设置在各个接触插塞C3。例如，图6的开口部OP3a、OP3b、OP3d、OP3e个别地设置在各个接触插塞C3。另一方面，在相邻的多个接触插塞C3间的距离相对较近的情况下，与这些接触插塞C3对应的多个开口部相连，1个开口部对应于多个接触插塞C3而设置。例如，图6的开口部OP3c、OP3f分别对应于2个接触插塞C3而设置。
在相邻的多个开口部之间的距离比1个开口部的一边的长度或者其一半的长度短的情况下，相邻的多个开口部也可以相连。当然，相邻的多个开口部也可以根据其它条件相连。
图7表示设置在接触插塞C4的形成区域的开口部OP4。开口部OP4与接触插塞C4对应地设置在其周围，且在图7的平面中，形成得比接触插塞C4大。因此，接触插塞C4不会与下部导电层12接触，能够经由开口部OP4而到达下层配线11a。层间绝缘膜25留置在接触插塞C4与下部导电层12之间，将接触插塞C4与下部导电层12之间电绝缘。接触插塞C4配置在开口部OP4的大致中心。此外，CL为图1～图3所示的第1柱状部CL，ST为狭缝ST。
开口部OP4也与开口部OP3a～OP3f同样地，在对下部导电层12进行加工时同时形成。因此，当将层间绝缘膜25堆积时，开口部OP4由层间绝缘膜25的材料(例如氧化硅膜)填充。并且，接触插塞C4贯通开口部OP4内的层间绝缘膜25内。由此，可将层间绝缘膜25设置在接触插塞C4与下部导电层12之间，来维持接触插塞C4与下部导电层12之间的耐压。
接触插塞C4有规律地配置，开口部OP4个别地设置在各个接触插塞C4。但是，在相邻的多个开口部OP4间的距离相对较短的情况下，也可以与开口部OP3c、OP3f同样地，将相邻的多个开口部OP4相连。
第1实施方式的半导体存储装置100的制造方法只要对以往的制造方法变更下部导电层12的光刻步骤中的掩模图案即可实现。因此，省略制造方法的详细说明。
(第2实施方式)
图8是表示第2实施方式的半导体存储装置200的构成例的示意性剖视图。第2实施方式的半导体存储装置200还具备氮化硅膜201、及金属氧化膜202。
氮化硅膜201设置在下层配线11a与下部导电层12之间。
氮化硅膜201作为阻氢层发挥功能，使得将钨填埋至积层体2时产生的氢不向基体部1扩散。
金属氧化膜202设置在氮化硅膜201与下层配线11a之间。对金属氧化膜202例如使用氧化铝。另外，金属氧化膜202与下部导电层12同样地，设置在存储单元阵列MCA的积层体与下层配线11a之间、分接头区域Rtap的接触插塞C4的区域与下层配线11a之间、阶梯区域Rstairs_1、Rstairs_2与下层配线11a之间、周边区域Rperi与下层配线11a之间。由此，金属氧化膜202与下部导电层12一同作为因灰尘产生的孔图案的蚀刻终止层发挥功能。结果，能够进一步抑制因灰尘产生的孔图案到达下层配线11a。
金属氧化膜202具有与下部导电层12相同的平面图案。也就是说，金属氧化膜202像参照图6及图7所说明的那样，具有开口部OP3a～OP3f、OP4，且从Z方向观察时，设置到比下层配线11a更外侧。由此，接触插塞C3、C4能够贯通开口部OP3a～OP3f、OP4而与下层配线11a连接。
第2实施方式的其它构成可与第1实施方式的对应的构成相同。由此，第2实施方式也能够获得与第1实施方式相同的效果。
(第3实施方式)
图9是表示第3实施方式的半导体存储装置300的构成例的示意性剖视图。第3实施方式的半导体存储装置300不具备包含金属化合物的下部导电层12，而具备相对较厚的单层的多晶硅层16作为第1导电层。多晶硅层16例如为n型掺杂多晶硅，具有约500nm的厚度。多晶硅层16虽不具有金属化合物，但形成得相对较厚，因此能够用作接触孔的蚀刻终止层。
多晶硅层16设置在下层配线11a与终止膜17之间。终止膜17用作形成存储孔、狭缝等时的蚀刻终止层。终止膜17可作为源极线(BSL)发挥功能，也可以不作为源极线(BSL)发挥功能。对终止膜17例如使用多晶硅。
多晶硅层16形成为与第1实施方式的下部导电层12相同的平面图案。也就是说，多晶硅层16像参照图6及图7所说明的那样，具有开口部OP3a～OP3f、OP4，且从Z方向观察时，设置到比下层配线11a更外侧。另外，多晶硅层16设置在存储单元阵列MCA的积层体与下层配线11a之间、分接头区域Rtap的接触插塞C4的区域与下层配线11a之间、阶梯区域Rstairs_1、Rstairs_2与下层配线11a之间、周边区域Rperi与下层配线11a之间。第3实施方式的其它构成可与第1实施方式的对应的构成相同。由此，即使灰尘附着在分接头区域Rtap、阶梯区域Rstairs、及周边区域Rperi的任一个的表面，多晶硅层16也作为因灰尘产生的孔图案的蚀刻终止层发挥功能。结果，能够抑制该孔图案到达下层配线11a。
在半导体存储装置300的制造步骤中，多晶硅层16为了作为蚀刻终止层发挥功能，而形成得较厚。因此，在接触插塞C3、C4的形成区域中，多晶硅层16与下部导电层12同样地，必须在形成接触插塞C3、C4之前预先去除。例如，与第1实施方式的下部导电层12同样地，在接触插塞C3、C4的形成区域中，开口部OP3a～OP3f、OP4在对多晶硅层16进行加工时同时形成。然后，在将多晶硅层16去除后的接触插塞C3、C4的形成区域填埋层间绝缘膜25。因此，接触插塞C3、C4的接触孔能够以贯通积层体2或层间绝缘膜25并到达下部导电层12的方式形成。此时，接触孔的蚀刻不被多晶硅层16阻止，能够贯通开口部OP3a～OP3f、OP4而到达下部导电层12。层间绝缘膜25留置在多晶硅层16与接触插塞C3、C4之间。由此，接触插塞C3、C4能够以与多晶硅层16绝缘的状态与下部导电层12连接。像这样，在接触插塞C3、C4的形成区域中，通过在多晶硅层16预先设置开口部OP3a～OP3f、OP4，能够容易地形成接触插塞C3、C4。
(第4实施方式)
在第3实施方式中，较厚的多晶硅层16延伸到周边区域的下层配线11a及半导体元件Tr的附近。在该情况下，包含半导体元件Tr等的周边电路与多晶硅层16之间的寄生电容有可能对周边电路的动作带来不良影响。
因此，在第4实施方式中，多晶硅层16不延伸到周边区域Rperi。另一方面，在周边区域Rperi，在比多晶硅层16更上方设置有另一多晶硅层18。
图10是表示第4实施方式的半导体存储装置400的构成例的示意性剖视图。根据第4实施方式，多晶硅层16不延伸到周边区域Rperi，而在比多晶硅层16更上方设置有另一多晶硅层18。多晶硅层18是与周边区域Rperi的接触插塞C3对应地设置。第4实施方式的其它构成可与第3实施方式的对应的构成相同。
在本实施方式中，积层体2是按下部2_1及上部2_2分开地形成。由此，在下部2_1形成第1柱状部CL之后，在上部2_2形成第1柱状部CL。
此处，多晶硅层18是在形成积层体2的下部2_1之后，形成在层间绝缘膜25上。此时，多晶硅层18只要以与图6所示的俯视图相同的布局形成即可。因此，多晶硅层18在单元区域Rcell、分接头区域Rtap、阶梯区域Rstairs中被去除。另外，开口部OP3a～OP3f中的多晶硅层18也被去除。
然后，形成积层体2的上部2_2。多晶硅层18是在形成积层体2的上部2_2之后，由层间绝缘膜25被覆。
像这样，周边区域Rperi的多晶硅层18配置在比除此以外的单元区域Rcell、分接头区域Rtap、阶梯区域Rstairs中的多晶硅层16更高的位置。由此，多晶硅层16、18均离开周边区域Rperi的下层配线11a及周边区域Rperi的半导体元件Tr，能够抑制寄生电容对周边电路的影响。
多晶硅层18即使在周边区域Rperi中有灰尘附着，也作为因灰尘产生的孔图案的蚀刻终止层发挥功能。由此，第4实施方式能够获得与第3实施方式相同的效果。
已对本发明的若干实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些新颖的实施方式能以其它多种方式实施，且能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。

Claims (15)

1.一种半导体存储装置，具备：
基体部，包含衬底、设置在所述衬底上的多个半导体元件、设置在所述多个半导体元件的上方的多个下层配线、以及设置在所述多个下层配线的上方且包含金属化合物或多晶硅的第1导电层；
积层体，设置在所述第1导电层的上方，且包含：在第1方向交替积层的多个第2导电层与多个第1绝缘层、以及设置在所述多个第2导电层的第2方向上的第2绝缘膜，所述第2方向与所述第1方向交叉；
第1柱状部，包含在所述积层体的所述第1方向上延伸且与所述第1导电层电连接的半导体主体；以及
存储器膜，设置在所述多个第2导电层与所述半导体主体之间；且
所述积层体具有第1区域以及第2区域，所述第1区域设置有所述第1柱状部，所述第2区域具有：第1接点，在所述第2绝缘膜中延伸在所述第1方向，且连接在所述多个下层配线中的第1配线；
所述第1导电层设置在所述积层体的所述第1区域与所述多个下层配线之间、以及所述积层体的所述第2区域与所述多个下层配线之间；
所述第1接点通过所述第1导电层而延伸，并且与所述第1导电层绝缘。
2.根据权利要求1所述的半导体存储装置，其中
所述积层体具有：设置有所述第1柱状部的多个所述第1区域、以及位于彼此相邻的所述第1区域间的第3区域；并且
所述第1导电层不仅设置在所述第1区域与所述多个下层配线之间，也设置在所述第3区域与所述多个下层配线之间。
3.根据权利要求1所述的半导体存储装置，其中
所述积层体包含：具有与所述多个第2导电层的各个连接的接点的第4区域，且
所述第1导电层也设置在所述第4区域与所述多个下层配线之间。
4.根据权利要求2所述的半导体存储装置，其中
所述积层体包含：具有与所述多个第2导电层的各个连接的接点的第4区域，且
所述第1导电层也设置在所述第4区域与所述多个下层配线之间。
5.根据权利要求1所述的半导体存储装置，其中
对所述多个下层配线使用金属材料，且
对所述第1导电层使用比所述多个下层配线更不易被氧化的金属化合物。
6.根据权利要求2所述的半导体存储装置，其中
对所述多个下层配线使用金属材料，且
对所述第1导电层使用比所述多个下层配线更不易被氧化的金属化合物。
7.根据权利要求3所述的半导体存储装置，其中
对所述多个下层配线使用金属材料，且
对所述第1导电层使用比所述多个下层配线更不易被氧化的金属化合物。
8.根据权利要求1所述的半导体存储装置，其中对所述第1导电层使用钨硅化物或氮化钛。
9.根据权利要求2所述的半导体存储装置，其中对所述第1导电层使用钨硅化物或氮化钛。
10.根据权利要求3所述的半导体存储装置，其中对所述第1导电层使用钨硅化物或氮化钛。
11.根据权利要求1所述的半导体存储装置，其中从所述积层体的所述第1方向观察时，所述第1导电层设置到比所述多个下层配线更外侧。
12.根据权利要求2所述的半导体存储装置，其中从所述积层体的所述第1方向观察时，所述第1导电层设置到比所述多个下层配线更外侧。
13.根据权利要求3所述的半导体存储装置，其中从所述积层体的所述第1方向观察时，所述第1导电层设置到比所述多个下层配线更外侧。
14.根据权利要求1所述的半导体存储装置，还具备：
氮化硅膜，设置在所述多个下层配线与所述第1导电层之间；以及
金属氧化膜，设置在所述氮化硅膜与所述第1导电层之间。
15.根据权利要求14所述的半导体存储装置，其中从所述积层体的所述第1方向观察时，所述金属氧化膜设置到比所述多个下层配线更外侧。
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