TW202010055A - 半導體記憶體裝置 - Google Patents

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Abstract

本實施形態之半導體記憶裝置具備基體部、積層體、及第1柱狀部。積層體包含基板、設置於基板上之半導體元件、設置於半導體元件之上方之下層配線、及設置於下層配線之上方且包含金屬化合物或多晶矽之第1導電層。積層體設置於第1導電層之上方，且包含交替積層之複數個第2導電層與複數個絕緣層。第1柱狀部包含於積層體之積層方向上延伸且與第1導電層電性連接之半導體主體、及於複數個第2導電層與半導體主體之間具有電荷捕獲部之記憶體膜。第1導電層至少設置於積層體與下層配線之間、及積層體之周邊區域與下層配線之間。

Description

半導體記憶體裝置
實施形態主要關於一種半導體記憶裝置。
開發了一種具有將絕緣膜與導電膜交替積層而成之三維構造之積層體作為記憶胞陣列之非揮發性記憶體。控制此種記憶胞陣列之控制電路有時設置於三維構造之積層體之下方或其周邊。於該情形時，於記憶胞陣列及其周邊區域之下設置與控制電路連接之下層配線。
若於記憶胞陣列之形成步驟中於積層體形成記憶孔或狹縫時灰塵附著於積層體之上，則難以於該灰塵之區域形成抗蝕劑遮罩。進而，若將灰塵去除，則會於其附著位置形成非預期之孔圖案。因此，於記憶孔或狹縫之形成步驟中，於灰塵之附著位置誤形成與記憶孔或狹縫同樣地深之孔圖案。若此種因灰塵產生之孔圖案到達下層配線，則會產生如下問題，即，用於下層配線之金屬材料於之後之熱步驟中被氧化而膨脹，導致於下層配線中產生裂紋。
實施形態提供一種能夠抑制因誤形成之孔圖案而導致於下層配線產生裂紋之半導體記憶裝置。
實施形態之半導體記憶裝置具備基體部、積層體、及第1柱狀部。積層體包含基板、設置於基板上之半導體元件、設置於半導體元件之上方之下層配線、及設置於下層配線之上方且包含金屬化合物或多晶矽之第1導電層。積層體設置於第1導電層之上方，且包含交替積層之複數個第2導電層與複數個絕緣層。第1柱狀部包含於積層體之積層方向上延伸且與第1導電層電性連接之半導體主體、及於複數個第2導電層與半導體主體之間具有電荷捕獲部之記憶體膜。第1導電層至少設置於積層體與下層配線之間、及積層體之周邊區域與下層配線之間。
以下，參照圖式對本發明之實施形態進行說明。本實施形態並不限定本發明。於以下之實施形態中，半導體基板之上下方向表示將設置半導體元件之面設為上之情形時之相對方向，有時與按照重力加速度之上下方向不同。圖式為模式性或概念性之圖，各部分之比率等未必與實物相同。於說明書與圖式中，對於與和已出現之圖式相關而於前文敍述過之要素相同之要素標註相同符號，並適當省略詳細說明。
(第1實施形態) 圖1係例示第1實施形態之半導體記憶裝置100之模式立體圖。再者，將積層體2之積層方向設為Z軸方向。將與Z軸方向交叉(例如正交)之1個方向例如設為Y軸方向。將與Z及Y軸方向分別交叉(例如正交)之1個方向例如設為X軸方向。
第1實施形態之半導體記憶裝置100係具有三維構造之記憶胞之非揮發性記憶體。如圖1所示，半導體記憶裝置100包含基體部1、積層體2、複數個第1柱狀部CL、及複數條位元線BL。
基體部1包含基板10、第1絕緣膜11、及第1導電層12、13。第1絕緣膜11設置於基板10上。第1導電層12、13包含下部導電層12、及上部導電層13。下部導電層12設置於第1絕緣膜11上。上部導電層13設置於下部導電層12上。基板10為半導體基板、例如矽基板。矽(Si)之導電型例如為p型。於基板10之表面區域例如設置有元件分離區域10i。元件分離區域10i例如為包含矽氧化物之絕緣區域，於基板10之表面區域劃分主動區AA。於主動區AA之基板10上設置有半導體元件。半導體元件例如為電晶體Tr。電晶體Tr之源極及汲極區域設置於主動區AA。電晶體Tr構成非揮發性記憶體之周邊電路。第1絕緣膜11例如包含矽氧化物(SiO2 )，且被覆電晶體Tr而對其進行保護。於第1絕緣膜11內設置有下層配線11a。下層配線11a與電晶體Tr等半導體元件電性連接。
於本實施形態中，第1導電層12、13為包含下部導電層12與上部導電層13之積層膜。下部導電層12包含導電性金屬(例如鎢)、或金屬矽化物(例如鎢矽化物(WSi))。上部導電層13例如包含n型摻雜多晶矽。上部導電層13之一部分亦可為非摻雜多晶矽。第1導電層12、13連接於第1柱狀部CL，且作為共通源極線(BSL(Buried Source Line，埋入式源極線))發揮功能。
積層體2位於第1導電層12、13之上方(Z軸方向)。積層體2沿著Z軸方向交替地包含複數個第2導電層21與複數個絕緣層22。第2導電層21包含導電性金屬、例如鎢。絕緣層22例如包含矽氧化物。絕緣層22設置於在Z方向上相鄰之複數個第2導電層21之間，且將該等第2導電層21絕緣。第2導電層21與絕緣層22之各者之積層數為任意。絕緣層22例如亦可為空腔(間隙)。
於積層體2與上部導電層13之間例如設置有絕緣膜2g。絕緣膜2g例如可為矽氧化物(SiO2 )。絕緣膜2g亦可包含相對介電常數較矽氧化物高之高介電體。高介電體例如為金屬氧化物。
第2導電層21包含至少1個源極側選擇閘極SGS、複數條字元線WL、及至少1個汲極側選擇閘極SGD。源極側選擇閘極SGS為源極側選擇電晶體STS之閘極電極。字元線WL為記憶胞MC之閘極電極。汲極側選擇閘極SGD為汲極側選擇電晶體STD之閘極電極。源極側選擇閘極SGS設置於積層體2之下部區域。汲極側選擇閘極SGD設置於積層體2之上部區域。下部區域係指積層體2中之靠近基體部1一側之區域，上部區域係指積層體2中之遠離基體部1一側之區域。字元線WL設置於源極側選擇閘極SGS與汲極側選擇閘極SGD之間。
複數個絕緣層22中之將源極側選擇閘極SGS與字元線WL絕緣之絕緣層22之Z軸方向的厚度例如亦可較將字元線WL與字元線WL絕緣之絕緣層22之Z軸方向之厚度厚。進而，亦可於最上層之絕緣層22之上設置覆蓋絕緣膜(未圖示)。覆蓋絕緣膜例如包含矽氧化物。
半導體記憶裝置100具有串聯連接於源極側選擇電晶體STS與汲極側選擇電晶體STD之間之複數個記憶胞MC。將源極側選擇電晶體STS、記憶胞MC及汲極側選擇電晶體STD串聯連接而成之構造被稱為「記憶串」、或者「NAND(Not AND，與非)串」。記憶串例如經由接點Cb而與位元線BL連接。位元線BL設置於積層體2之上方，且於Y軸方向上延伸。
圖2係例示第1柱狀部CL之模式剖視圖。圖3係例示第1柱狀部CL之模式俯視圖。記憶孔MH沿著Z軸方向自積層體2之上端貫通積層體2，並到達積層體2內及上部導電層13而設置。複數個第1柱狀部CL分別包含半導體主體210、記憶體膜220及核心層230。半導體主體210與上部導電層13電性連接。記憶體膜220於半導體主體210與第2導電層21之間具有電荷捕獲部。自各指狀部分別逐個地選擇之複數個第1柱狀部CL經由圖1之接點Cb而共通連接於1條位元線BL。如圖5所示，各個第1柱狀部CL例如設置於胞區域Rcell。
如圖2及圖3所示，X-Y平面上之記憶孔MH之形狀例如為圓或橢圓。亦可於第2導電層21與絕緣層22之間設置構成記憶體膜220之一部分之阻擋絕緣膜21a。阻擋絕緣膜21a例如為矽氧化物膜或金屬氧化物膜。金屬氧化物之1個例為鋁氧化物。亦可於第2導電層21與絕緣層22之間、及第2導電層21與記憶體膜220之間設置障壁膜21b。障壁膜21b於第2導電層21為鎢之情形時，例如選擇氮化鈦與鈦之積層構造膜。阻擋絕緣膜21a抑制電荷自第2導電層21向記憶體膜220側之反向隧穿。障壁膜21b使第2導電層21與阻擋絕緣膜21a之密接性提高。
半導體主體210之形狀例如為有底筒狀。半導體主體210例如包含矽。矽例如為使非晶矽結晶化而成之多晶矽。半導體主體210例如為非摻雜多晶矽。又，半導體主體210亦可為p型矽。半導體主體210成為汲極側選擇電晶體STD、記憶胞MC及源極側選擇電晶體STS之各者之通道。
記憶體膜220係將阻擋絕緣膜21a以外之部分設置於記憶孔MH之內壁與半導體主體210之間。記憶體膜220之形狀例如為筒狀。複數個記憶胞MC於半導體主體210與成為字元線WL之第2導電層21之間具有記憶區域，且於Z軸方向上積層。記憶體膜220例如包含覆蓋絕緣膜221、電荷捕獲膜222及隧道絕緣膜223。半導體主體210、電荷捕獲膜222及隧道絕緣膜223分別於Z軸方向上延伸。
覆蓋絕緣膜221設置於絕緣層22與電荷捕獲膜222之間。覆蓋絕緣膜221例如包含矽氧化物。覆蓋絕緣膜221於將犧牲膜(未圖示)置換為導電層21時(置換步驟)保護電荷捕獲膜222，使其不被蝕刻。覆蓋絕緣膜221亦可於置換步驟中自第2導電層21與記憶體膜220之間去除。於該情形時，如圖2及圖3所示，於第2導電層21與電荷捕獲膜222之間例如設置阻擋絕緣膜21a。又，於形成第2導電層21時不利用置換步驟之情形時，亦可無覆蓋絕緣膜221。
電荷捕獲膜222設置於阻擋絕緣膜21a及覆蓋絕緣膜221與隧道絕緣膜223之間。電荷捕獲膜222例如包含矽氮化物，且於膜中具有捕獲電荷之捕獲部位。電荷捕獲膜222中之夾於成為字元線WL之導電層21與半導體主體210之間之部分作為電荷捕獲部而構成記憶胞MC之記憶區域。記憶胞MC之閾值電壓根據電荷捕獲部中有無電荷、或電荷捕獲部中所捕獲之電荷之量而變化。藉此，記憶胞MC能夠保持資訊。
隧道絕緣膜223設置於半導體主體210與電荷捕獲膜222之間。隧道絕緣膜223例如包含矽氧化物、或矽氧化物與矽氮化物。隧道絕緣膜223為半導體主體210與電荷捕獲膜222之間之電位障壁。例如，將電子自半導體主體210注入至電荷捕獲部時(寫入動作)、及將電洞自半導體主體210注入至電荷捕獲部時(刪除動作)，電子及電洞分別通過(隧穿)隧道絕緣膜223之電位障壁。
核心層230將筒狀之半導體主體210之內部空間填埋。核心層230之形狀例如為柱狀。核心層230例如包含矽氧化物，且為絕緣性。
圖4係例示第1實施形態之半導體裝置之模式俯視圖。於積層體2內設置有複數個較深之狹縫ST、及複數個較淺之狹縫SHE之各者。較深之狹縫ST於積層體2內於X軸方向上延伸，且自積層體2之上端以至基體部1貫通積層體2。板狀部3設置於較深之狹縫ST內。板狀部3例如使用矽氧化物。板狀部3亦可包含與積層體2電性絕緣且與上部導電層13電性連接之導電物(未圖示)。較淺之狹縫SHE與較深之狹縫ST同樣地於X軸方向上延伸，且自積層體2之上端設置至積層體2之中途為止。於較淺之狹縫SHE內例如設置有絕緣物4。絕緣物4例如為矽氧化物。
積層體2包含階梯部分2s、及記憶部分2m。階梯部分2s設置於積層體2之緣部。記憶部分2m由階梯部分2s夾著或包圍。較深之狹縫ST自積層體2之一端之階梯部分2s經過記憶部分2m設置至積層體2之另一端之階梯部分2s為止。較淺之狹縫SHE至少設置於記憶部分2m。於階梯部分2s設置有與各個第2導電層21(字元線WL)連接之接觸插塞(未圖示)。
圖4之由2個板狀部3夾著之積層體2之部分被稱為區塊(BLOCK)。區塊例如構成資料刪除之最小單位。絕緣物4設置於區塊內。板狀部3與絕緣物4之間之積層體2被稱為指狀部。汲極側選擇閘極SGD係以指狀部為單位被劃分。因此，資料寫入及讀取時，能夠利用汲極側選擇閘極SGD將區塊內之1個指狀部設為選擇狀態。複數個第1柱狀部CL分別設置於圖2及圖3所示之設置於積層體2內之記憶孔MH內。
圖5係沿著圖4之5-5線之模式性剖視圖。如上所述，基體部1包含基板10、半導體元件(電晶體)Tr、第1絕緣膜11、下層配線11a、及第1導電層12、13。
於基板10上設置有作為半導體元件之電晶體Tr。電晶體Tr構成於其上方設置之記憶胞陣列MCA之控制電路(例如CMOS(Complementary Metal Oxide Semiconductor，互補金屬氧化物半導體)電路)。第1絕緣膜11例如包含矽氧化物(SiO2 )，且被覆電晶體Tr而對其進行保護。於第1絕緣膜11內設置有下層配線11a。下層配線11a與位於其下之半導體元件Tr電性連接，且與位於其上方之接觸插塞C3、C4等電性連接。
於第1絕緣膜11上設置有第1導電層12、13。第1導電層12、13包含下部導電層12、及上部導電層13。下部導電層12設置於第1絕緣膜11上。上部導電層13設置於下部導電層12上。如此，第1導電層12、13構成為積層膜。下部導電層12包含導電性金屬(例如鎢)、或者金屬矽化物(例如鎢矽化物(WSi))。上部導電層13例如包含n型摻雜多晶矽。上部導電層13之一部分亦可為非摻雜多晶矽。再者，上部導電層13及下部導電層12亦存在統稱為第1導電層12、13之情況。第1導電層12、13連接於構成胞區域Rcell之記憶胞之第1柱狀部CL之下端，且作為共通源極線(BSL(Buried Source Line))發揮功能。基體部1具有如上所述之構成。
於基體部1上設置有積層體2。於積層體2中之作為第1區域之胞區域Rcell設置有記憶胞陣列MCA。記憶胞陣列MCA具有複數個第1柱狀部CL及複數個第2導電層21。第1柱狀部CL分別具有參照圖1～圖3所說明之構成。
於相鄰之2個胞區域Rcell間設置有作為第2區域之分接頭區域Rtap。分接頭區域Rtap係設置接觸插塞C4、CP之區域。接觸插塞C4、CP於Z軸方向上延伸。
接觸插塞C4貫通第2導電層21及第1導電層12、13，且與下層配線11a連接。接觸插塞C4係為了在位於胞區域Rcell之上之位元線等上層配線與位於胞區域Rcell之下之基體部1之控制電路之間進行信號之傳輸而設置。另一方面，接觸插塞CP與第1導電層(BSL)12、13中之下部導電層12電性連接。接觸插塞CP係為了向第1導電層(BSL)12、13傳輸源極電壓而設置。
複數個第2導電層21於X方向上延伸，且於階梯區域Rstairs_1中呈階梯狀設置。即，第2導電層21係以隨著自上層去往下層而於X方向上變長之方式設置。於圖5之左側之階梯區域(第3區域)Rstairs_1中，以於Z方向上延伸之方式設置有與各個第2導電層21連接之接觸插塞CC。由於第2導電層21呈階梯狀設置，故而接觸插塞CC能夠與複數個第2導電層21之各者之表面連接。又，字元線WL設置於接觸插塞CC上，且於Y方向上延伸。字元線WL與各個接觸插塞CC連接。藉此，字元線WL與各個第2導電層21電性連接。對接觸插塞CC及字元線WL例如使用鎢等導電性金屬材料。
於圖5之右側之階梯區域Rstairs_2中，以於Z方向上延伸之方式設置有接觸插塞C4。接觸插塞C4貫通階梯狀之第2導電層21及第1導電層12、13，且與下層配線11a連接。於接觸插塞C4之周圍設置有絕緣膜(例如氧化矽膜)，接觸插塞C4以與第2導電層21及第1導電層12、13絕緣之狀態到達下層配線11a。藉此，於階梯區域Rstairs_2中，接觸插塞C4能夠於半導體元件Tr與記憶胞陣列MCA之間進行信號之傳輸。對接觸插塞C4例如使用鎢等導電性金屬材料。
再者，作為第3區域之階梯區域Rstairs_1、Rstairs_2與胞區域Rcell連續地相連，且設置於積層體2之外緣部。
於圖5之周邊區域Rperi中，以於Z方向上延伸之方式設置有接觸插塞C3。周邊區域Rperi係位於積層體2周邊之電路區域，且為圖5之胞區域Rcell及階梯區域Rstairs之周邊電路區域。接觸插塞C3貫通層間絕緣膜25及下部導電層12，且與下層配線11a連接。於接觸插塞C3與下部導電層12之間設置有絕緣膜(例如氧化矽膜)，接觸插塞C3以與下部導電層12絕緣之狀態到達下層配線11a。藉此，於周邊區域Rperi中，接觸插塞C3能夠與半導體元件Tr進行信號之交換。對接觸插塞C3例如使用鎢等導電性金屬材料。
此處，下部導電層12由於作為共通源極線(BSL)發揮功能，故而本來只要存在於記憶胞陣列MCA及接觸插塞CP之下即可。由此，於僅考慮作為源極線之功能之情形時，下部導電層12只要設置於胞區域Rcell及分接頭區域Rtap之一部分(接觸插塞CP之區域)便可，無須設置於階梯區域Rstairs_1、Rstairs_2、周邊區域Rperi、及分接頭區域Rtap之其他部分(接觸插塞C4之區域)。進而，於下部導電層12例如為鎢矽化物等之類之金屬矽化物之情形時，層間絕緣膜25或第1絕緣膜11與下部導電層12之密接性變差。因此，於考慮層間絕緣膜25或第1絕緣膜11與下部導電層12之密接性之情形時，可以說下部導電層12較佳為僅設置於作為源極線所需之位置。於該情形時，下部導電層12較佳為自階梯區域Rstairs_1、Rstairs_2、周邊區域Rperi、及分接頭區域Rtap之其他部分(接觸插塞C4之區域)去除。
與此相對，於本實施形態中，下部導電層12不僅留置於胞區域Rcell及分接頭區域Rtap之一部分(接觸插塞CP之區域)之下，亦特意留置於階梯區域Rstairs_1、Rstairs_2、周邊區域Rperi、及分接頭區域Rtap之其他部分(接觸插塞C4之區域)之下。即，下部導電層12不僅設置於記憶胞陣列MCA之積層體與下層配線11a之間，亦設置於分接頭區域Rtap之接觸插塞C4之區域與下層配線11a之間、階梯區域Rstairs_1、Rstairs_2與下層配線11a之間、周邊區域Rperi與下層配線11a之間。藉此，即便於記憶孔或狹縫之形成步驟中，灰塵附著於積層體2之胞區域Rcell、分接頭區域Rtap、階梯區域Rstairs、及周邊區域Rperi之任一者之表面，因該灰塵所產生之孔圖案亦不會到達下層配線11a，而於下部導電層12停止。即，下部導電層12作為因灰塵產生之孔圖案之蝕刻終止層發揮功能，能夠抑制因灰塵產生之錯誤之孔圖案到達下層配線11a。
於周邊區域Rperi、階梯區域Rstairs、分接頭區域Rtap中所形成之錯誤之孔圖案中不填埋填充於胞區域Rcell之第1柱狀部CL或狹縫之材料。因此，若周邊區域Rperi等之錯誤之孔圖案到達下層配線11a，則下層配線11a之材料(例如鎢)會被氧化。
但是，於本實施形態中，即便於周邊區域Rperi、階梯區域Rstairs、分接頭區域Rtap形成錯誤之孔圖案，該孔圖案亦會由下部導電層12阻止，而不會到達下層配線11a。因此，用於下層配線11a之金屬材料(例如鎢)不會於之後之熱氧化步驟中被氧化，能夠抑制下層配線11a之膨脹或裂紋。於該情形時，對於下部導電層12，無須使用較下層配線11a更不易被氧化之金屬化合物。例如，對下部導電層12使用鎢矽化物等金屬矽化物。金屬矽化物較金屬材料本身更不易被氧化。藉此，不僅能夠抑制下層配線11a之氧化或裂紋，亦能夠抑制下部導電層12之氧化或裂紋。如此，於本實施形態中，下部導電層12兼備作為源極線之功能、及作為錯誤之孔圖案之終止層之功能。
又，為了抑制因灰塵產生之孔圖案到達下層配線11a，較佳為自Z方向觀察時，下部導電層12設置至較下層配線11a更外側。
於上述實施形態中，對下部導電層12例如使用鎢矽化物。但是，亦可對下部導電層12例如使用鈦矽化物。
又，上部導電層13雖然設置於胞區域Rcell、分接頭區域Rtap、階梯區域Rstairs之下，但並未設置於周邊區域Rperi之下。如上所述，原本即無須於周邊區域Rperi設置源極線(BSL)。進而，由於對上部導電層13例如使用多晶矽，故而上部導電層13無法作為接觸孔之蝕刻終止層發揮功能。因此，上部導電層13無須設置於周邊區域Rperi，因此，於周邊區域Rperi中預先將其去除。
接下來，參照圖6及圖7，對預先設置於下部導電層12之開口部OP3a～OP3f、OP4進行說明。於本實施形態中，藉由使下部導電層12留置於周邊區域Rperi等，能夠抑制因灰塵所導致之孔圖案到達下層配線11a。另一方面，若下部導電層12留置於接觸插塞C3、C4之形成區域之下，則當形成接觸插塞C3、C4時，接觸孔難以貫通下部導電層12。因此，為了使接觸插塞C3、C4與下層配線11a連接，必須預先將位於接觸插塞C3、C4之形成區域之下部導電層12去除。例如，於堆積下部導電層12之後，使用光刻技術及蝕刻技術，預先將位於接觸插塞C3、C4之形成區域之下部導電層12去除。由此，當形成接觸插塞C3、C4時，接觸孔不會被下部導電層12阻止而能夠到達下層配線11a。
例如，圖6及圖7係表示下部導電層12之開口部之一例之概略俯視圖。 圖6及圖7表示將下部導電層12以與XY面平行之面切斷後之平面。
圖6表示設置於接觸插塞C3之形成區域之開口部OP3a～OP3f。開口部OP3a～OP3f與接觸插塞C3對應地設置於其周圍，且於圖6之平面中，形成得較接觸插塞C3大。因此，接觸插塞C3不會與下部導電層12接觸，能夠經由開口部OP3a～OP3f而到達下層配線11a。層間絕緣膜25留置於接觸插塞C3與下部導電層12之間，將接觸插塞C3與下部導電層12之間電性絕緣。接觸插塞C3配置於開口部OP3a～OP3f之大致中心，或者大致均等地配置於開口部內。
開口部OP3a～OP3f只要於對下部導電層12進行加工時同時形成即可。因此，當將層間絕緣膜25堆積時，開口部OP3a～OP3f由層間絕緣膜25之材料(例如氧化矽膜)填充。並且，接觸插塞C3貫通開口部OP3a～OP3f內之層間絕緣膜25內。由此，可將層間絕緣膜25設置於接觸插塞C3與下部導電層12之間，來維持接觸插塞C3與下部導電層12之間之耐壓。
於相鄰之接觸插塞C3間之距離相對較遠之情形時，開口部個別地設置於各個接觸插塞C3。例如，圖6之開口部OP3a、OP3b、OP3d、OP3e個別地設置於各個接觸插塞C3。另一方面，於相鄰之複數個接觸插塞C3間之距離相對較近之情形時，與該等接觸插塞C3對應之複數個開口部相連，1個開口部對應於複數個接觸插塞C3而設置。例如，圖6之開口部OP3c、OP3f分別對應於2個接觸插塞C3而設置。
於相鄰之複數個開口部之間之距離較1個開口部之一邊之長度或者其一半之長度短的情形時，相鄰之複數個開口部亦可相連。當然，相鄰之複數個開口部亦可根據其他條件相連。
圖7表示設置於接觸插塞C4之形成區域之開口部OP4。開口部OP4與接觸插塞C4對應地設置於其周圍，且於圖7之平面中，形成得較接觸插塞C4大。因此，接觸插塞C4不會與下部導電層12接觸，能夠經由開口部OP4而到達下層配線11a。層間絕緣膜25留置於接觸插塞C4與下部導電層12之間，將接觸插塞C4與下部導電層12之間電性絕緣。接觸插塞C4配置於開口部OP4之大致中心。再者，CL為圖1～圖3所示之第1柱狀部CL，ST為狹縫ST。
開口部OP4亦與開口部OP3a～OP3f同樣地，於對下部導電層12進行加工時同時形成。因此，當將層間絕緣膜25堆積時，開口部OP4由層間絕緣膜25之材料(例如氧化矽膜)填充。並且，接觸插塞C4貫通開口部OP4內之層間絕緣膜25內。由此，可將層間絕緣膜25設置於接觸插塞C4與下部導電層12之間，來維持接觸插塞C4與下部導電層12之間之耐壓。
接觸插塞C4有規律地配置，開口部OP4個別地設置於各個接觸插塞C4。但是，於相鄰之複數個開口部OP4間之距離相對較短之情形時，亦可與開口部OP3c、OP3f同樣地，將相鄰之複數個開口部OP4相連。
第1實施形態之半導體記憶裝置100之製造方法只要對先前之製造方法變更下部導電層12之光刻步驟中的遮罩圖案即可實現。因此，省略製造方法之詳細說明。
(第2實施形態) 圖8係表示第2實施形態之半導體記憶裝置200之構成例之模式性剖視圖。第2實施形態之半導體記憶裝置200進而具備氮化矽膜201、及金屬氧化膜202。
氮化矽膜201設置於下層配線11a與下部導電層12之間。 氮化矽膜201作為阻氫層發揮功能，使得將鎢填埋至積層體2時產生之氫不向基體部1擴散。
金屬氧化膜202設置於氮化矽膜201與下層配線11a之間。對金屬氧化膜202例如使用氧化鋁。又，金屬氧化膜202與下部導電層12同樣地，設置於記憶胞陣列MCA之積層體與下層配線11a之間、分接頭區域Rtap之接觸插塞C4之區域與下層配線11a之間、階梯區域Rstairs_1、Rstairs_2與下層配線11a之間、周邊區域Rperi與下層配線11a之間。藉此，金屬氧化膜202與下部導電層12一同作為因灰塵產生之孔圖案之蝕刻終止層發揮功能。其結果為，能夠進一步抑制因灰塵產生之孔圖案到達下層配線11a。
金屬氧化膜202具有與下部導電層12相同之平面圖案。即，金屬氧化膜202如參照圖6及圖7所說明般，具有開口部OP3a～OP3f、OP4，且自Z方向觀察時，設置至較下層配線11a更外側。藉此，接觸插塞C3、C4能夠貫通開口部OP3a～OP3f、OP4而與下層配線11a連接。
第2實施形態之其他構成可與第1實施形態之對應之構成相同。藉此，第2實施形態亦能夠獲得與第1實施形態相同之效果。
(第3實施形態) 圖9係表示第3實施形態之半導體記憶裝置300之構成例之模式性剖視圖。第3實施形態之半導體記憶裝置300不具備包含金屬化合物之下部導電層12，而具備相對較厚之單層之多晶矽層16作為第1導電層。多晶矽層16例如為n型摻雜多晶矽，具有約500 nm之厚度。多晶矽層16雖不具有金屬化合物，但形成得相對較厚，因此能夠用作接觸孔之蝕刻終止層。
多晶矽層16設置於下層配線11a與終止膜17之間。終止膜17用作形成記憶孔、狹縫等時之蝕刻終止層。終止膜17可作為源極線(BSL)發揮功能，亦可不作為源極線(BSL)發揮功能。對終止膜17例如使用多晶矽。
多晶矽層16形成為與第1實施形態之下部導電層12相同之平面圖案。即，多晶矽層16如參照圖6及圖7所說明般，具有開口部OP3a～OP3f、OP4，且自Z方向觀察時，設置至較下層配線11a更外側。又，多晶矽層16設置於記憶胞陣列MCA之積層體與下層配線11a之間、分接頭區域Rtap之接觸插塞C4之區域與下層配線11a之間、階梯區域Rstairs_1、Rstairs_2與下層配線11a之間、周邊區域Rperi與下層配線11a之間。第3實施形態之其他構成可與第1實施形態之對應之構成相同。藉此，即便灰塵附著於分接頭區域Rtap、階梯區域Rstairs、及周邊區域Rperi之任一者之表面，多晶矽層16亦作為因灰塵產生之孔圖案之蝕刻終止層發揮功能。其結果為，能夠抑制該孔圖案到達下層配線11a。
於半導體記憶裝置300之製造步驟中，多晶矽層16為了作為蝕刻終止層發揮功能，而形成得較厚。因此，於接觸插塞C3、C4之形成區域中，多晶矽層16與下部導電層12同樣地，必須於形成接觸插塞C3、C4之前預先去除。例如，與第1實施形態之下部導電層12同樣地，於接觸插塞C3、C4之形成區域中，開口部OP3a～OP3f、OP4於對多晶矽層16進行加工時同時形成。然後，於將多晶矽層16去除後之接觸插塞C3、C4之形成區域填埋層間絕緣膜25。因此，接觸插塞C3、C4之接觸孔能夠以貫通積層體2或層間絕緣膜25並到達下部導電層12之方式形成。此時，接觸孔之蝕刻不被多晶矽層16阻止，能夠貫通開口部OP3a～OP3f、OP4而到達下部導電層12。層間絕緣膜25留置於多晶矽層16與接觸插塞C3、C4之間。藉此，接觸插塞C3、C4能夠以與多晶矽層16絕緣之狀態與下部導電層12連接。如此，於接觸插塞C3、C4之形成區域中，藉由在多晶矽層16預先設置開口部OP3a～OP3f、OP4，能夠容易地形成接觸插塞C3、C4。
(第4實施形態) 於第3實施形態中，較厚之多晶矽層16延伸至周邊區域之下層配線11a及半導體元件Tr之附近。於該情形時，包含半導體元件Tr等之周邊電路與多晶矽層16之間之寄生電容有可能對周邊電路之動作帶來不良影響。
因此，於第4實施形態中，多晶矽層16不延伸至周邊區域Rperi。另一方面，於周邊區域Rperi，於較多晶矽層16更上方設置有另一多晶矽層18。
圖10係表示第4實施形態之半導體記憶裝置400之構成例之模式性剖視圖。根據第4實施形態，多晶矽層16不延伸至周邊區域Rperi，而於較多晶矽層16更上方設置有另一多晶矽層18。多晶矽層18係與周邊區域Rperi之接觸插塞C3對應地設置。第4實施形態之其他構成可與第3實施形態之對應之構成相同。
於本實施形態中，積層體2係按下部2_1及上部2_2分開地形成。由此，於下部2_1形成第1柱狀部CL之後，於上部2_2形成第1柱狀部CL。
此處，多晶矽層18係於形成積層體2之下部2_1之後，形成於層間絕緣膜25上。此時，多晶矽層18只要以與圖6所示之俯視圖相同之佈局形成即可。因此，多晶矽層18於胞區域Rcell、分接頭區域Rtap、階梯區域Rstairs中被去除。又，開口部OP3a～OP3f中之多晶矽層18亦被去除。
然後，形成積層體2之上部2_2。多晶矽層18係於形成積層體2之上部2_2之後，由層間絕緣膜25被覆。
如此，周邊區域Rperi之多晶矽層18配置於較除此以外之胞區域Rcell、分接頭區域Rtap、階梯區域Rstairs中之多晶矽層16更高之位置。藉此，多晶矽層16、18均離開周邊區域Rperi之下層配線11a及周邊區域Rperi之半導體元件Tr，能夠抑制寄生電容對周邊電路之影響。
多晶矽層18即便於周邊區域Rperi中有灰塵附著，亦作為因灰塵產生之孔圖案之蝕刻終止層發揮功能。藉此，第4實施形態能夠獲得與第3實施形態相同之效果。
已對本發明之若干實施形態進行了說明，但該等實施形態係作為例而提出者，並不意圖限定發明之範圍。該等新穎之實施形態能以其他各種形態實施，且能夠於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。 [相關申請]
本申請享有以日本專利申請2018-161865號(申請日：2018年8月30日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
1‧‧‧基體部 2‧‧‧積層體 2_1‧‧‧下部 2_2‧‧‧上部 2g‧‧‧絕緣膜 2m‧‧‧記憶部分 2s‧‧‧階梯部分 3‧‧‧板狀部 4‧‧‧絕緣物 10‧‧‧基板 10i‧‧‧元件分離區域 11‧‧‧第1絕緣膜 11a‧‧‧下層配線 12‧‧‧第1導電層 13‧‧‧第1導電層 16‧‧‧多晶矽層 17‧‧‧終止膜 18‧‧‧多晶矽層 21‧‧‧第2導電層 21a‧‧‧阻擋絕緣膜 21b‧‧‧障壁膜 22‧‧‧絕緣層 25‧‧‧層間絕緣膜 100‧‧‧半導體記憶裝置 200‧‧‧半導體記憶裝置 201‧‧‧氮化矽膜 202‧‧‧金屬氧化膜 210‧‧‧半導體主體 220‧‧‧記憶體膜 221‧‧‧覆蓋絕緣膜 222‧‧‧電荷捕獲膜 223‧‧‧隧道絕緣膜 230‧‧‧核心層 300‧‧‧半導體記憶裝置 400‧‧‧半導體記憶裝置 AA‧‧‧主動區 BL‧‧‧位元線 C3‧‧‧接觸插塞 C4‧‧‧接觸插塞 Cb‧‧‧接點 CC‧‧‧接觸插塞 CL‧‧‧第1柱狀部 CP‧‧‧接觸插塞 MC‧‧‧記憶胞 MCA‧‧‧記憶胞陣列 MH‧‧‧記憶孔 OP3a‧‧‧開口部 OP3b‧‧‧開口部 OP3c‧‧‧開口部 OP3d‧‧‧開口部 OP3e‧‧‧開口部 OP3f‧‧‧開口部 OP4‧‧‧開口部 Rcell‧‧‧胞區域 Rperi‧‧‧周邊區域 Rstairs_1‧‧‧階梯區域 Rstairs_2‧‧‧階梯區域 Rtap‧‧‧分接頭區域 SGD‧‧‧汲極側選擇閘極 SGS‧‧‧源極側選擇閘極 SHE‧‧‧較淺之狹縫 ST‧‧‧較深之狹縫 STD‧‧‧汲極側選擇電晶體 STS‧‧‧源極側選擇電晶體 Tr‧‧‧半導體元件(電晶體) WL‧‧‧字元線 X‧‧‧方向 Y‧‧‧方向 Z‧‧‧方向
圖1係例示第1實施形態之半導體記憶裝置之模式立體圖。 圖2係例示第1柱狀部之模式剖視圖。 圖3係例示第1柱狀部之模式俯視圖。 圖4係例示第1實施形態之半導體裝置之模式俯視圖。 圖5係沿著圖4之5-5線之模式性剖視圖。 圖6係表示下部導電層之開口部之一例之概略俯視圖。 圖7係表示下部導電層之開口部之一例之概略俯視圖。 圖8係表示第2實施形態之半導體記憶裝置之構成例之模式性剖視圖。 圖9係表示第3實施形態之半導體記憶裝置之構成例之模式性剖視圖。 圖10係表示第4實施形態之半導體記憶裝置之構成例之模式性剖視圖。
1‧‧‧基體部
2‧‧‧積層體
2m‧‧‧記憶部分
2s‧‧‧階梯部分
10‧‧‧基板
11‧‧‧第1絕緣膜
11a‧‧‧下層配線
12‧‧‧第1導電層
13‧‧‧第1導電層
21‧‧‧第2導電層
25‧‧‧層間絕緣膜
100‧‧‧半導體記憶裝置
C3‧‧‧接觸插塞
C4‧‧‧接觸插塞
CC‧‧‧接觸插塞
CL‧‧‧第1柱狀部
CP‧‧‧接觸插塞
MCA‧‧‧記憶胞陣列
Rcell‧‧‧胞區域
Rperi‧‧‧周邊區域
Rstairs_1‧‧‧階梯區域
Rstairs_2‧‧‧階梯區域
Rtap‧‧‧分接頭區域
Tr‧‧‧半導體元件(電晶體)
WL‧‧‧字元線
X‧‧‧方向
Y‧‧‧方向
Z‧‧‧方向

Claims (15)

  1. 一種半導體記憶裝置，其具備： 基體部，其包含基板、設置於上述基板上之半導體元件、設置於上述半導體元件之上方之下層配線、及設置於上述下層配線之上方且包含金屬化合物或多晶矽之第1導電層； 積層體，其設置於上述第1導電層之上方，且包含交替積層之複數個第2導電層與複數個絕緣層；及 第1柱狀部，其包含於上述積層體之積層方向上延伸且與上述第1導電層電性連接之半導體主體、及於上述複數個第2導電層與上述半導體主體之間具有電荷捕獲部之記憶體膜；且 上述第1導電層至少設置於上述積層體與上述下層配線之間、及該積層體之周邊區域與上述下層配線之間。
  2. 如請求項1之半導體記憶裝置，其中 上述積層體具有設置有上述第1柱狀部之複數個第1區域、及位於彼此相鄰之上述第1區域間之第2區域，且 上述第1導電層不僅設置於上述第1區域與上述下層配線之間，亦設置於上述第2區域與上述下層配線之間。
  3. 如請求項1之半導體記憶裝置，其中 上述積層體包含具有與上述第2導電層之各者連接之接點之第3區域，且 上述第1導電層亦設置於上述第3區域與上述下層配線之間。
  4. 如請求項2之半導體記憶裝置，其中 上述積層體包含具有與上述第2導電層之各者連接之接點之第3區域，且 上述第1導電層亦設置於上述第3區域與上述下層配線之間。
  5. 如請求項1之半導體記憶裝置，其中 對上述下層配線使用金屬材料，且 對上述第1導電層使用較上述下層配線更不易被氧化之金屬化合物。
  6. 如請求項2之半導體記憶裝置，其中 對上述下層配線使用金屬材料，且 對上述第1導電層使用較上述下層配線更不易被氧化之金屬化合物。
  7. 如請求項3之半導體記憶裝置，其中 對上述下層配線使用金屬材料，且 對上述第1導電層使用較上述下層配線更不易被氧化之金屬化合物。
  8. 如請求項1之半導體記憶裝置，其中對上述第1導電層使用鎢矽化物或氮化鈦。
  9. 如請求項2之半導體記憶裝置，其中對上述第1導電層使用鎢矽化物或氮化鈦。
  10. 如請求項3之半導體記憶裝置，其中對上述第1導電層使用鎢矽化物或氮化鈦。
  11. 如請求項1之半導體記憶裝置，其中自上述積層體之積層方向觀察時，上述第1導電層設置至較上述下層配線更外側。
  12. 如請求項2之半導體記憶裝置，其中自上述積層體之積層方向觀察時，上述第1導電層設置至較上述下層配線更外側。
  13. 如請求項3之半導體記憶裝置，其中自上述積層體之積層方向觀察時，上述第1導電層設置至較上述下層配線更外側。
  14. 如請求項1之半導體記憶裝置，其進而具備： 氮化矽膜，其設置於上述下層配線與上述第1導電層之間；及 金屬氧化膜，其設置於上述氮化矽膜與上述第1導電層之間。
  15. 如請求項14之半導體記憶裝置，其中自上述積層體之積層方向觀察時，上述金屬氧化膜設置至較上述下層配線更外側。
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