TWI830152B - 半導體記憶裝置 - Google Patents

Abstract

實施方式之半導體記憶裝置具備：積層體，其具有複數個導電層與複數個絕緣層以1層為單位交替地積層而成之積層構造，包含於與複數個導電層之積層方向交叉之第1方向上排列之記憶體區域及虛設區域，虛設區域包含第1階梯部，該第1階梯部係於第1方向上與記憶體區域為相反側之端部由複數個導電層之至少上層側之一部分加工成階梯狀而終止；以及第1及第2板狀部，其等在與積層方向及第1方向交叉之第2方向上離開之記憶體區域內之位置，於積層體內沿積層方向及第1方向延伸，且於虛設區域內相互直接或間接地連接而終止，分別將除了虛設區域之端部之至少一部分以外之積層體於第2方向上分割。

Description

半導體記憶裝置

本發明之實施方式係關於一種半導體記憶裝置。

於三維非揮發性記憶體等半導體記憶裝置中，有時採用將排列有複數個記憶胞之記憶體區域等分割為作為資料抹除單位之複數個區塊區域之構成。於該情形時，例如有如下方法：形成將記憶體區域分斷之狹縫，從而實現複數個區塊區域之電分離。此時，業界期望抑制狹縫寬度之擴大，以使狹縫附近之其他構成與狹縫不接觸。

實施方式提供一種能夠抑制狹縫寬度之擴大之半導體記憶裝置。

實施方式之半導體記憶裝置具備：積層體，其具有複數個導電層與複數個絕緣層以1層為單位交替地積層而成之積層構造，包含於與上述複數個導電層之積層方向交叉之第1方向上排列之記憶體區域及虛設區域，上述虛設區域包含第1階梯部，該第1階梯部係於上述第1方向上與上述記憶體區域為相反側之端部由上述複數個導電層之至少上層側之一部分加工成階梯狀而終止；複數個第1柱，其等在上述記憶體區域中之上述積層體內沿上述積層方向延伸，且於與上述複數個導電層之至少一部分之交叉部分別形成記憶胞；以及第1及第2板狀部，其等在與上述積層方向及上述第1方向交叉之第2方向上離開之上述記憶體區域內之位置，於上述 積層體內沿上述積層方向及上述第1方向延伸，於上述虛設區域內相互直接或間接地連接而終止，分別將除了上述虛設區域之上述端部之至少一部分以外之上述積層體於上述第2方向上分割。

1:半導體記憶裝置

2:半導體記憶裝置

2a:半導體記憶裝置

2b:半導體記憶裝置

2c:半導體記憶裝置

3a:半導體記憶裝置

3b:半導體記憶裝置

3c:半導體記憶裝置

21:導電層

23:導電層

50:絕緣層

51:絕緣層

52:絕緣層

53:絕緣層

54:絕緣層

55:絕緣層

56:絕緣層

BK:阻擋絕緣層

BLK:區塊區域

BP:彎曲部

C4:觸點

CC:觸點

CH:插塞

CN:通道層

CNd:虛設層

CP:蓋層

CR:芯層

CRd:虛設層

CT:電荷蓄積層

CUA:周邊電路

DEP:線段

DT:部分

GP:間隙層

GV:槽

HL:孔

HLc:孔

HRc:柱狀部

HRm:柱狀部

HT:部分

LI:板狀觸點

LIa:板狀觸點

LIs:板狀觸點

LIt:板狀觸點

LM:積層體

LMs:積層體

MC:記憶胞

ME:記憶體層

MEd:虛設層

MH:記憶體孔

MR:記憶體區域

MST:線段

NL:絕緣層

OL:絕緣層

PL:柱

PR:周邊區域

SB:基板

SGD:選擇閘極線

SGS:選擇閘極線

SHE:分離層

SL:源極線

SP:階梯部

SPdf:階梯部

SPds:階梯部

SPdx:階梯部

SR:階梯區域

SRd:虛設區域

ST:狹縫

STD:選擇閘極

STS:選擇閘極

STv:狹縫

THa:連接部

THb:連接部

TN:隧道絕緣層

TP:貫通觸點區域

V0:插塞

VT:板狀部

WL:字元線

圖1A及圖1B係表示實施方式1之半導體記憶裝置之概略之構成例之圖。

圖2A~圖2C係實施方式1之半導體記憶裝置之剖視圖。

圖3係實施方式1之半導體記憶裝置之XY平面中之局部剖視圖。

圖4A~圖4C係依次例示實施方式1之半導體記憶裝置之製造方法之順序之一部分之圖。

圖5A及圖5B係依次例示實施方式1之半導體記憶裝置之製造方法之順序之一部分之圖。

圖6A~圖6C係依次例示實施方式1之半導體記憶裝置之製造方法之順序之一部分之圖。

圖7A~圖7C係依次例示實施方式1之半導體記憶裝置之製造方法之順序之一部分之圖。

圖8A及圖8B係依次例示實施方式1之半導體記憶裝置之製造方法之順序之一部分之圖。

圖9A~圖9C係依次例示實施方式1之半導體記憶裝置之製造方法之順序之一部分之圖。

圖10A~圖10C係依次例示實施方式1之半導體記憶裝置之製造方法之順序之一部分之圖。

圖11A~圖11C係依次例示實施方式1之半導體記憶裝置之製造方法之順序之一部分之圖。

圖12A及圖12B係表示實施方式1之變化例之半導體記憶裝置之構成之一例之圖。

圖13係表示實施方式2之半導體記憶裝置之構成之一例之圖。

圖14係表示實施方式2之變化例1之半導體記憶裝置之構成之一例之圖。

圖15係表示實施方式2之變化例2之半導體記憶裝置之構成之一例之圖。

圖16係表示實施方式2之變化例3之半導體記憶裝置之構成之一例之圖。

圖17係表示其他實施方式之半導體記憶裝置之階梯區域之構成之一例之沿著Y方向之方向之剖視圖。

圖18係表示其他實施方式之半導體記憶裝置之階梯區域之構成之一例之沿著X方向之方向之剖視圖。

圖19係表示其他實施方式之半導體記憶裝置之構成之一例之示意性之俯視圖。

圖20A及圖20B係表示其他實施方式之半導體記憶裝置之詳細構成之一例之圖。

圖21Aa~圖21Bc係例示其他實施方式之半導體記憶裝置之製造方法之順序之一部分之圖。

以下，參照附圖對本發明詳細地進行說明。再者，並非藉 由下述實施方式來限定本發明。又，下述實施方式中之構成要素包含業者能夠容易設想到之內容或者實質上相同之內容。

[實施方式1]

以下，參照附圖對實施方式1詳細地進行說明。

(半導體記憶裝置之構成例)

圖1A及圖1B係表示實施方式1之半導體記憶裝置1之概略構成例之圖。圖1A係半導體記憶裝置1之沿著X方向之剖視圖，圖1B係表示半導體記憶裝置1之佈局之示意性俯視圖。但是，於圖1A中考慮到附圖之觀察容易度而省略陰影。又，於圖1A中省略了一部分上層配線。

再者，於本說明書中，X方向及Y方向均為沿著下述字元線WL之面方向之方向，X方向與Y方向相互正交。又，有時將下述字元線WL之電引出方向稱為第1方向，該第1方向係沿著X方向之方向。又，有時將與第1方向交叉之方向稱為第2方向，該第2方向係沿著Y方向之方向。但是，由於半導體記憶裝置1可能包含製造誤差，故而第1方向與第2方向未必正交。

如圖1A及圖1B所示，半導體記憶裝置1於基板SB上，具備周邊電路CUA、記憶體區域MR、貫通觸點區域TP、階梯區域SR、及虛設區域SRd。

基板SB例如為矽基板等半導體基板。於基板SB上配置有包含晶體管TR及配線等之周邊電路CUA。周邊電路CUA有助於下述記憶胞之動作。

周邊電路CUA由絕緣層50覆蓋。於絕緣層50上配置有源極線SL。於源極線SL上積層有複數個字元線WL。複數個字元線WL由絕緣 層51覆蓋。絕緣層51亦擴展到複數個字元線WL之周圍。複數個字元線WL於X方向兩側包含虛設區域SRd。

於複數個字元線WL配置有複數個板狀觸點LI，上述複數個板狀觸點LI於積層方向上貫通字元線WL，且於沿著X方向之方向上延伸。複數個板狀觸點LI於複數個字元線WL之X方向兩側之虛設區域SRd中，利用板狀部VT相互間接地連接而終止。板狀部VT於積層方向上貫通字元線WL，且於虛設區域SRd內於沿著Y方向之方向上延伸。藉此，複數個字元線WL除了X方向兩端部以外，由複數個板狀觸點LI於Y方向上分割。

於複數個板狀觸點LI之間，複數個記憶體區域MR、階梯區域SR、及貫通觸點區域TP相互於X方向上排列而配置。複數個記憶體區域MR隔著階梯區域SR及貫通觸點區域TP，相對於該等階梯區域SR及貫通觸點區域TP於X方向排列而配置。於Y方向上相鄰之板狀觸點LI間之區域被稱為區塊區域BLK。

於記憶體區域MR配置有於積層方向貫通字元線WL之複數個柱PL。於柱PL與字元線WL之交叉部形成複數個記憶胞。藉此，半導體記憶裝置1例如構成為於記憶體區域MR三維地配置有記憶胞而成之三維非揮發性記憶體。

階梯區域SR包含將複數個字元線WL於積層方向上研缽狀地向下挖掘之複數個階梯部SP。於1個階梯區域SR經由1個板狀觸點LI而配置有於Y方向上排列之2個階梯部SP。

階梯部SP形成自X方向之兩側及Y方向之一側朝向底面階梯狀地下降之研缽狀之形狀之一邊。但是，階梯部SP之Y方向之另一側朝向 板狀觸點LI之側面開放。

階梯部SP之各段由各階層之字元線WL構成。各階層之字元線WL經由階梯部SP之Y方向單側之階梯部分，於隔著階梯區域SR之X方向兩側確保電導通。於階梯部SP之各段之階面部分，分別配置有將各階層之字元線WL與上層配線MX連接之觸點CC。

藉此，能夠將積層為複數層之字元線WL個別地引出。即，自該等觸點CC對X方向兩側之記憶體區域MR內之記憶胞，經由與該記憶胞相同之高度位置之字元線WL而施加寫入電壓及讀出電壓等。

再者，於本說明書中，將階梯部SP之各段之階面面所朝向之方向規定為上方向。

於階梯區域SR之X方向之一側，配置不具有字元線WL之貫通觸點區域TP。於貫通觸點區域TP，配置有將配置於下方之基板SB上之周邊電路CUA與連接於階梯部SP之觸點CC之上層配線MX連接之貫通觸點C4。自觸點CC施加到記憶胞之各種電壓經由貫通觸點C4及上層配線MX等而由周邊電路CUA控制。

接下來，使用圖2A~圖3，對半導體記憶裝置1之詳細之構成例進行說明。

圖2A~圖2C係實施方式1之半導體記憶裝置1之剖視圖。圖2A係包含記憶體區域MR、階梯區域SR、及貫通觸點區域TP之沿著X方向之剖視圖。圖2B係包含階梯區域SR之沿著Y方向之剖視圖。圖2C係包含記憶體區域MR及虛設區域SRd之沿著X方向之剖視圖。但是，於圖2A~圖2C中，省略了基板SB及周邊電路CUA等絕緣層50下方之構造等。

如圖2A~圖2C所示，於源極線SL上配置有積層體LM。於 積層體LM，複數個字元線WL與複數個絕緣層OL以1層為單位交替地積層。又，積層體LM具備分別配置於最上層之字元線WL之上層與最下層之字元線WL之下層之1個或複數個選擇閘極線SGD、SGS。

源極線SL例如為導電性之多晶矽層等。作為複數個導電層之字元線WL及選擇閘極線SGD、SGS例如為鎢層或鉬層等。積層體LM中之字元線WL及選擇閘極線SGD、SGS之積層數量為任意。作為複數個絕緣層之絕緣層OL例如為氧化矽層等。

積層體LM包含於X方向排列之記憶體區域MR、貫通觸點區域TP、階梯區域SR、及虛設區域SRd。記憶體區域MR、貫通觸點區域TP、及階梯區域SR相互於X方向排列且配置於積層體LM之X方向中央部分。虛設區域SRd配置於記憶體區域MR、貫通觸點區域TP、及階梯區域SR之X方向兩側，且包含積層體LM之X方向兩端部之位置。積層體LM之上表面由絕緣層52覆蓋。於絕緣層52上配置有絕緣層53。

如圖2B所示，積層體LM由複數個板狀觸點LI於Y方向分割。但是，如上所述，複數個板狀觸點LI不超過積層體LM之X方向兩端部延伸，將除了X方向兩端部以外之積層體LM之區域分割。

板狀觸點LI分別相互於Y方向排列，且於積層體LM之積層方向及沿著X方向之方向上延伸。即，板狀觸點LI貫通絕緣層52及積層體LM而到達源極線SL。又，板狀觸點LI自積層體LM之X方向兩側之虛設區域SRd內之X方向之規定位置遍及積層體LM之X方向中央部分，於除了X方向兩端部以外之積層體LM內連續地延伸。

又，板狀觸點LI分別包含絕緣層55及導電層22。絕緣層55例如為氧化矽層等。導電層22例如為鎢層或導電性之多晶矽層等。

絕緣層55覆蓋板狀觸點LI之於Y方向對向之側壁。導電層22填充於絕緣層55之內側，且連接於源極線SL。又，導電層22經由配置於絕緣層53中之插塞V0，進而與配置於上層之上層配線MX(參照圖1B)連接。利用此種構成，板狀觸點LI會作為源極線觸點而發揮功能。

又，於作為於Y方向相互相鄰之第1及第2板狀部之板狀觸點LI之間，如上所述，配置有記憶體區域MR、階梯區域SR、及貫通觸點區域TP。

如圖2A及圖2C所示，於記憶體區域MR配置有複數個柱PL。

作為複數個第1柱之柱PL於記憶體區域MR分散配置。各個柱PL例如具有圓形、橢圓形、或卵形(oval形)等形狀，作為沿著積層體LM之層方向之方向，即，沿著XY平面之方向之剖面形狀。

複數個柱PL分別具有於積層體LM內沿積層方向延伸之記憶體層ME、及於積層體LM內貫通而與源極線SL連接之通道層CN。如下所述，記憶體層ME具有自柱PL之外周側起依次積層有阻擋絕緣層、電荷蓄積層、及隧道絕緣層之多層構造。通道層CN配置於記憶體層ME之內側及柱PL之底面。於通道層CN之進而內側填充有芯層CR。

又，複數個柱PL分別於上端部具有蓋層CP。蓋層CP以覆蓋至少通道層CN之上端部之方式配置於絕緣層52中，且與通道層CN連接。蓋層CP經由配置於絕緣層52、53中之插塞CH，進而與配置於上層之位元線等上層配線連接。

記憶體層ME之阻擋絕緣層及隧道絕緣層、以及芯層CR例如為氧化矽層等。記憶體層ME之電荷蓄積層例如為氮化矽層等。通道層 CN及蓋層CP例如為多晶矽層或非晶矽層等半導體層。

利用如以上所述之構成，於柱PL側面之與各個字元線WL對向之部分，分別形成有記憶胞MC。藉由自字元線WL施加規定之電壓，來對記憶胞MC進行資料之寫入及讀出。再者，上述區塊區域BLK例如為將寫入到記憶胞MC之資料抹除時之單位。即，屬於1個區塊區域BLK之複數個記憶胞MC所保存之資料一起被抹除。

又，於與配置於字元線WL之上層或下層之選擇閘極線SGD、SGS對向之柱PL側面，分別形成有選擇閘極STD、STS。藉由自選擇閘極線SGD、SGS分別施加規定之電壓，而選擇閘極STD、STS接通或斷開，能夠使該等選擇閘極STD、STS所屬之柱PL之記憶胞MC為選擇狀態或非選擇狀態。

如圖2A及圖2B所示，於階梯區域SR配置有階梯部SP、SPdf、SPds。階梯部SP、SPdf、SPds分別具有將複數個字元線WL、選擇閘極線SGD、SGS、及複數個絕緣層OL加工成階梯狀之形狀。

該等階梯部SP、SPdf、SPds中，階梯部SP具有將複數個字元線WL及選擇閘極線SGD、SGS電地引出到上層配線MX之功能。其他階梯部SPdf、SPds為不有助於半導體記憶裝置1之功能之虛設之階梯部。

作為第2階梯部之階梯部SP於靠記憶體區域MR之位置沿X方向延伸，且朝向遠離記憶體區域MR之方向降段。階梯部SPdf於靠貫通觸點區域TP之位置以與階梯部SP對向之方式沿X方向延伸，且朝向接近階梯部SP之方向降段。

階梯部SPds於階梯部SP、SPdf之間之位置，配置於階梯部SP、SPdf之Y方向單側之板狀觸點LI附近。階梯部SPds以與於Y方向上相 鄰之另一側之板狀觸點LI對向之方式沿Y方向延伸，朝向接近另一側之板狀觸點LI之方向降段。

此處，於階梯部SPdf、SPds中，各段之階面部分較階梯部SP之階面部分短。因此，階梯部SPdf、SPds具有較階梯部SP陡峭之形狀，階梯長度，即，自最上段到最下段為止之長度較階梯部SP短。

藉由如此配置階梯部SP、SPdf、SPds，於階梯區域SR中，積層體LM成為研缽狀地凹陷之形狀。於該研缽狀之區域，以覆蓋階梯部SP、SPdf、SPds之上表面之方式，配置有氧化矽層等絕緣層51。上述絕緣層52、53亦覆蓋絕緣層51之上表面。

此處，圖2B表示了自階梯部SP之最下段起第3段之剖面。即，圖2B表示了自最下層之字元線WL起第2個字元線WL之最上層之絕緣層OL成為階面面之部分。於圖2B中，於階梯區域SR之中央部所示之板狀觸點LI之Y方向之兩側，分別配置有階梯部SP。於各階梯部SP之Y方向上之板狀觸點LI之相反側，分別配置有階梯部SPds。

即，實施方式1之半導體記憶裝置1具備於階梯部SP之Y方向外側沿X方向延伸之作為第1板狀部之板狀觸點LI、與於2個階梯部SP之間之位置，且實質上與階梯部SP重疊之位置沿X方向延伸之作為第2板狀部之板狀觸點LI。

於構成階梯部SP之各段之字元線WL及選擇閘極線SGD、SGS，連接有貫通絕緣層52、51及構成各段之階面面之絕緣層OL之觸點CC。觸點CC具有覆蓋觸點CC之外周之絕緣層54、及填充於絕緣層54之內側之鎢層等導電層21。導電層21經由配置於絕緣層53中之插塞V0，進而與配置於上層之上層配線MX(參照圖1B)連接。利用此種構成，能夠將 各層之字元線WL及選擇閘極線SGD、SGS電地引出。

又，於包含階梯部SP、SPdf、SPds之階梯區域SR，配置有複數個柱狀部HRc。

複數個柱狀部HRc避免與觸點CC之干涉且於階梯區域SR分散配置。各個柱狀部HRc例如具有圓形、橢圓形、或卵形(oval形)等形狀，作為XY平面沿著之方向之剖面形狀。

複數個柱狀部HRc分別由於積層體LM內沿積層方向延伸且到達源極線SL之氧化矽層等絕緣層構成，且不有助於半導體記憶裝置1之功能。如下所述，柱狀部HRc具有於自積層有犧牲層與絕緣層之積層體形成積層體LM時支持該等構成之作用。

如圖2A所示，於貫通觸點區域TP包含絕緣區域NR，且配置有複數個貫通觸點C4。

絕緣區域NR具有複數個絕緣層NL與複數個絕緣層OL以1層為單位交替地積層而成之構成。複數個絕緣層NL例如為氮化矽層等，如下所述，為於自積層有犧牲層與絕緣層OL之積層體形成積層體LM時不置換為字元線WL而殘留之犧牲層。

於絕緣區域NR配置有貫通觸點C4。貫通觸點C4貫通絕緣層52、絕緣區域NR之絕緣層NL、OL、及源極線SL，到達覆蓋周邊電路CUA(參照圖1A)之絕緣層50。貫通觸點C4具有覆蓋貫通觸點C4之外周之絕緣層56、及填充於絕緣層56之內側之鎢層等導電層23。

導電層23經由配置於絕緣層53中之插塞V0，進而與配置於上層之上層配線MX(參照圖1B)連接。該上層配線MX如上所述，例如與屬於在Y方向上相鄰之區塊區域BLK之階梯部SP之觸點CC連接。又，導 電層23經由配置於絕緣層50中之下層配線D2而與周邊電路CUA連接。

利用以上之構成，自周邊電路CUA經由貫通觸點C4、觸點CC、及字元線WL等而對記憶胞MC施加規定之電壓，能夠使記憶胞MC作為記憶元件動作。由於貫通觸點C4具有絕緣層56，又，配置於積層有絕緣層NL、OL之絕緣區域NR內，故而，例如產生與字元線WL等之電短路之情況得到抑制。

再者，於絕緣區域NR之Y方向兩側配置有未圖示之障壁。該障壁構成為沿著絕緣區域NR之X方向之側面沿X方向延伸，並且貫通絕緣層52及積層體LM到達源極線SL之板狀之絕緣部材。障壁如下所述，於自積層有犧牲層與絕緣層OL之積層體形成積層體LM時，阻礙將絕緣區域NR之絕緣層NL置換為字元線WL。

又，上述複數個柱狀部HRc亦於貫通觸點區域TP中，避免與貫通觸點C4之干涉且分散配置。

如圖2C所示，虛設區域SRd於X方向上與記憶體區域MR為相反側之端部，包含將複數個字元線WL及複數個絕緣層OL加工成階梯狀而終止之階梯部SPdx而構成。階梯部SPdx與配置於階梯區域SR之階梯部SPdf、SPds相同，為不有助於半導體記憶裝置1之功能之虛設之階梯部。

作為第1階梯部之階梯部SPdx沿X方向延伸，且朝向積層體LM之外側，即，遠離記憶體區域MR之方向降段。於階梯部SPdx中，與階梯部SPdf、SPds相同，各段之階面部分較階梯部SP之階面部分短。因此，階梯部SPdx具有較階梯部SP陡峭之形狀，階梯長度，即，自最上段到最下段為止之長度較階梯部SP短。

但是，複數個字元線WL中例如下層側之一部分亦可不延伸 到積層體LM之X方向之末端部為止。又，選擇閘極線SGS亦可不延伸到積層體LM之X方向之末端部為止。於字元線WL或選擇閘極線SGS不到達末端部為止之階層中，亦可於積層體之LM之端部位置，例如不將上述犧牲層置換為導電層而殘留。

於此種情形時，於階梯部SPdx中，亦可將位於複數個字元線WL之上層之1個或複數個選擇閘極線SGD加工成階梯狀而終止。又，亦可將複數個字元線WL之至少上層側之一部分之字元線WL加工成階梯狀而終止。又，於較其靠下層側之階層中，亦可於X方向上之大致相同之位置，字元線WL或選擇閘極線SGS與字元線WL向犧牲層過渡，那些犧牲層於積層體LM之X方向端部具有階梯狀之形狀而終止。

於積層體LM之X方向兩端部，配置有覆蓋階梯部SPdx且向積層體LM之X方向外側之周邊區域PR擴展之絕緣層51。又，如上所述之虛設之階梯部亦配置於積層體LM之Y方向兩端部。絕緣層51覆蓋Y方向兩端部之階梯部，並且亦向積層體LM之Y方向外側之周邊區域擴展。上述絕緣層52、53亦覆蓋積層體LM之周邊區域PR之絕緣層51之上表面。

又，於較階梯部SPdx靠X方向上於靠記憶體區域MR之虛設區域SRd配置有板狀部VT。

作為第3板狀部之板狀部VT於積層體LM之積層方向及沿著Y方向之方向上延伸。即，板狀部VT貫通絕緣層52及積層體LM而到達源極線SL。又，板狀部VT於虛設區域SRd於沿著Y方向之方向上延伸，且將複數個板狀觸點LI之X方向之端部連接。

板狀部VT例如具備與板狀觸點LI相同之層構造。即，板狀部VT包含覆蓋於板狀部VT之X方向對向之側壁之絕緣層55、及填充於絕 緣層55之內側之導電層22。

又，於包含階梯部SPdx之虛設區域SRd，配置有複數個柱狀部HRm。

複數個作為第2柱之柱狀部HRm避免與板狀觸點LI及板狀部VT之干涉且於虛設區域SRd分散配置。各個柱狀部HRm例如具有圓形、橢圓形、或卵形(oval形)等形狀，作為沿著XY平面之方向之剖面形狀。

複數個柱狀部HRm分別具有例如與配置於記憶體區域MR之柱PL相同之層構造。即，柱狀部HRm具有於積層體LM內沿積層方向延伸之虛設層MEd及虛設層CNd，且貫通積層體LM而到達源極線SL。

虛設層MEd與柱PL之記憶體層ME相同，具有於柱狀部HRm之外周側積層有複數個絕緣層之多層構造。虛設層CNd與柱PL之通道層CN相同，例如為多晶矽層或非晶矽層等半導體層等，配置於虛設層MEd之內側。於柱狀部HRm中，虛設層CNd例如不配置於柱狀部HRm之底面。於虛設層CNd之更靠內側，例如填充有作為氧化矽層等之虛設層CRd。

柱狀部HRm與配置於階梯區域SR之柱狀部HRc相同，不有助於半導體記憶裝置1之功能，具有於自積層有犧牲層與絕緣層之積層體形成積層體LM時支持該等構成之作用。此種柱狀部HRm例如亦可配置於積層體LM之Y方向兩端部之階梯部。

圖3係實施方式1之半導體記憶裝置1之XY平面中之局部剖視圖。具體而言，圖3係於半導體記憶裝置1具備之積層體LM中，沿著形成於積層體LM中之任意之選擇閘極線SGD之高度位置之XY平面之剖視 圖，主要表示了積層體LM之X方向單側之虛設區域SRd。

如圖3所示，複數個板狀觸點LI於相互於Y方向上離開之位置，於沿著X方向之方向自記憶體區域MR延伸到虛設區域SRd。板狀部VT於較階梯部SPdx靠X方向上於靠記憶體區域MR之位置，於虛設區域SRd於沿著Y方向之方向上延伸。於虛設區域SRd中，複數個板狀觸點LI之X方向之端部連結於板狀部VT。

藉由將複數個板狀觸點LI及板狀部VT以如上所述之方式配置，於Y方向上相鄰之板狀觸點LI間之記憶體區域MR之積層體LM自於虛設區域SRd中包含階梯部SPdx之一部分之積層體LM部分分離。即，複數個板狀觸點LI及板狀部VT將除了包含階梯部SPdx之一部分之積層體LM部分以外之積層體LM於Y方向上分割。藉此，複數個板狀觸點LI間之複數個區塊區域BLK相互電分離。

又，於於Y方向上相鄰之板狀觸點LI間配置有1個以上之分離層SHE。分離層SHE於沿著X方向之方向上自記憶體區域MR延伸到虛設區域SRd為止，連接於板狀部VT而終止。

分離層SHE為貫通積層體LM中所包含之選擇閘極線SGD之氧化矽層等絕緣層。換言之，積層體LM中所包含之複數個導電層中最上層之導電層被分離層SHE貫通，或者最上層之導電層及與最上層之導電層於積層體LM之積層方向連續之1個以上之導電層被分離層SHE貫通，藉此，將積層體LM中所包含之複數個導電層中之一部分選擇性地於1個區塊區域BLK內劃分為於Y方向上排列之選擇閘極線SGD之圖案。

又，配置於記憶體區域MR之複數個柱PL自積層體LM之積層方向觀察例如鋸齒狀地配置。此時，複數個柱PL維持鋸齒狀之週期圖 案，且配置於避免與板狀觸點LI干涉之位置。藉由將複數個柱PL鋸齒狀地配置，能夠提高積層體LM中之字元線WL之每單位面積之柱PL之配置密度。

再者，於半導體記憶裝置1中，由於維持鋸齒狀之週期圖案，故而成為容許柱PL與分離層SHE之干涉之構成。即，亦可於與柱PL重疊之位置配置分離層SHE。於該情形時，於與分離層SHE重疊之柱PL，未形成實效地發揮功能之記憶胞MC。

又，配置於虛設區域SRd之複數個柱狀部HRm避免與板狀觸點LI及板狀部VT干涉，且自積層體LM之積層方向觀察時例如呈鋸齒狀配置。即，複數個柱狀部HRm除了自積層體LM之積層方向觀察時與板狀觸點LI及板狀部VT重疊之位置以外，分別維持著鋸齒狀之排列而配置。與柱PL相同，不論柱狀部HRm與分離層SHE之干涉如何。

複數個柱狀部HRm間之間距例如較複數個柱PL間之間距寬，積層體LM中之字元線WL之每單位面積之柱狀部HRm之配置密度較字元線WL之每單位面積之柱PL之配置密度低。又，沿著積層體LM之各層之柱狀部HRm之剖面之面積例如大於沿著積層體LM之各層之柱PL之剖面之面積。

如此，例如與柱狀部HRm相比，使柱PL之剖面面積構成得較小，且設為窄間距，藉此能夠於規定尺寸之積層體LM內高密度地形成複數個記憶胞MC，能夠提高半導體記憶裝置1之記憶容量。另一方面，柱狀部HRm由於專門用來支持積層體LM，故而藉由不形成為例如如柱PL般剖面面積較小且窄間距之精密構成，能夠減輕製造負載。

再者，配置於階梯區域SR之複數個柱狀部HRc亦可與虛設 區域SRd之柱狀部HRm相同，自積層體LM之積層方向觀察時例如呈鋸齒狀配置。即，複數個柱狀部HRc可除了自積層體LM之積層方向觀察時與板狀觸點LI及觸點CC重疊之位置以外，分別維持著鋸齒狀之排列而配置。

又，於積層體LM之Y方向兩端部之階梯部，亦可使複數個柱狀部HRm自積層體LM之積層方向觀察時例如呈鋸齒狀分散配置。

(半導體記憶裝置之製造方法)

接下來，使用圖4A~圖11C，對實施方式1之半導體記憶裝置1之製造方法進行說明。圖4A~圖11C係依次例示實施方式1之半導體記憶裝置1之製造方法之順序之一部分之圖。再者，於圖4A~圖11C所示之處理之前，可於基板SB上形成周邊電路CUA，形成覆蓋周邊電路CUA之絕緣層50，形成覆蓋絕緣層50之源極線SL。

首先，圖4A~圖5B表示形成階梯部SP之情況。圖4A~圖5B表示了之後成為階梯區域SR之區域之沿著Y方向之剖面。

如圖4A所示，於源極線SL上，形成複數個絕緣層NL與複數個絕緣層OL以1層為單位交替地積層而成之積層體LMs。絕緣層NL例如為氮化矽層等，於之後置換為導電材料而作為成為字元線WL及選擇閘極線SGD、SGS之犧牲層發揮功能。

如圖4B所示，於積層體LMs之一部分區域中，將絕緣層NL與絕緣層OL階梯狀地向下挖掘，形成階梯部SP。階梯部SP藉由將光阻層等遮罩圖案之細化、與積層體LMs之絕緣層NL與絕緣層OL之蝕刻重複複數次而形成。

即，於積層體LMs之上表面，形成於階梯部SP之形成位置 具有開口部之遮罩圖案，例如將絕緣層NL與絕緣層OL以1層為單位蝕刻去除。又，藉由利用氧電漿等之處理，使開口部之遮罩圖案端部後退而擴大開口部，將絕緣層NL與絕緣層OL進而以1層為單位蝕刻去除。藉由將此種處理重複複數次，而將遮罩圖案之開口部中之絕緣層NL與絕緣層OL階梯狀地向下挖掘。

又，藉由將上述之處理重複規定次數，重新形成遮罩圖案，將遮罩圖案之層厚維持為規定以上。此時，藉由調整遮罩圖案之開口部之位置，而形成相對較和緩地傾斜之階梯部SP與陡峭之階梯部SPdf、SPds。相同地，藉由調整積層體LMs之X方向之兩端部及Y方向之兩端部中之遮罩圖案之端部位置，而與階梯部SPdf、SPds相同，於積層體LMs之4個端部分別形成陡峭之階梯部SPdx等。

圖4B係自如此形成之階梯部SP之最下段起第3段之剖視圖。圖4B所示之剖面由之後形成之板狀觸點LI分離為2個階梯部SP。又，於各階梯部SP之積層體LMs之Y方向單側，形成階梯部SPds。

如圖4C所示，覆蓋階梯部SP，形成到達積層體LMs之上表面之高度為止之氧化矽層等絕緣層51。即，絕緣層51形成於由階梯部SP、SPds、SPdf包圍之研缽狀之區域。又，絕緣層51亦形成於端部具有階梯部SPdx等之積層體LMs之周邊區域PR(參照圖2C)。又，進而形成覆蓋積層體LMs之上表面、及絕緣層51之上表面之絕緣層52。

如圖5A所示，於由階梯部SP、SPds、SPdf包圍之研缽狀之區域，形成貫通絕緣層52、51及積層體LMs而到達源極線SL之複數個孔HL。

如圖5B所示，於孔HL內填充有氧化矽層等絕緣層，形成複 數個柱狀部HRc。

接下來，圖6A~圖7C表示形成柱PL之情況。

圖6A~圖7C表示了於之後成為記憶體區域MR之區域之沿著Y方向之剖面。但是，如上所述，柱PL由於為圓形、橢圓形、或卵形(oval形)等，故而無論剖面之方向如何均具有相同之剖面形狀。

如圖6A所示，亦於會形成記憶體區域MR之區域中，利用上述各種處理，於源極線SL上形成積層體LMs，於積層體LMs上形成絕緣層52。於該狀態下，形成貫通絕緣層52及積層體LMs而到達源極線SL之複數個記憶體孔MH。

如圖6B所示，於記憶體孔MH內，形成自記憶體孔MH之外周側起依次積層有阻擋絕緣層BK、電荷蓄積層CT、及隧道絕緣層TN之記憶體層ME。如上所述，阻擋絕緣層BK及隧道絕緣層TN例如為氧化矽層等，電荷蓄積層CT例如為氮化矽層等。

記憶體層ME亦形成於記憶體孔MH之底面，之後被去除。

又，於隧道絕緣層TN之內側，形成多晶矽層或非晶矽層等通道層CN。通道層CN亦形成於記憶體孔MH之底面。又，於通道層CN之進而內側，填充氧化矽層等芯層CR。

如圖6C所示，將露出於絕緣層52之上表面之芯層CR蝕刻去除到規定深度為止，形成凹陷部DN。

如圖7A所示，將凹陷部DN之內部利用多晶矽層或非晶矽層等填充而形成蓋層CP。藉此，形成複數個柱PL。

如圖7B所示，與蓋層CP之上表面一起對絕緣層52進行回蝕。藉此，蓋層CP之厚度減少。

如圖7C所示，將利用回蝕變薄之絕緣層52堆積。藉此，蓋層CP之上表面由絕緣層52覆蓋。

又，與圖6A~圖7C之形成柱PL之處理並行，於虛設區域SRd形成柱狀部HRm(參照圖2C)。柱狀部HRm利用與形成柱PL之處理大致相同之處理形成。

但是，於形成柱狀部HRm之處理中，亦可不進行相當於將柱PL底面之記憶體層ME去除之處理、及於柱PL之上端部形成蓋層CP之處理之處理。藉由於該等處理之間，例如利用遮罩層等保護虛設區域SRd，能夠跳過柱狀部HRm之形成步驟中之該等處理。

再者，圖4B及圖4C之形成階梯部SP之處理、圖5A及圖5B之形成柱狀部HRc之處理、以及圖6A~圖7C之形成柱PL之處理能夠相互替換處理之次序。

接下來，圖8A及圖8B表示形成分離層SHE之情況。圖8A及圖8B與圖6A~圖7C相同，表示了成為記憶體區域MR之區域之沿著Y方向之剖面。

相對於圖7A~圖7C之積層體LMs，於下述替換處理之後，如圖8A所示，於積層體LM中，貫通包含與選擇閘極線SGD對應之至少最上層之1個以上之導電層，形成於沿著X方向之方向上延伸之槽GV。此時，有時利用複數個柱PL之配置及柱PL之密度，幾個柱PL之形成位置與槽GV之形成位置重疊。其原因在於，例如，以不損壞柱PL之鋸齒狀之配置圖案之週期性之方式，有時不設置於複數個柱PL之配置之中形成槽GV之空間。

與槽GV之形成位置重疊之柱PL之上端部之一部分或全部因 槽GV而缺損，該等柱PL成為不形成實效地發揮功能之記憶胞MC之虛設柱。

如圖8B所示，於槽GV內填充氧化矽層等絕緣層。藉此，形成將積層體LM中之至少最上層之導電層分離之分離層SHE。由分離層SHE分離之導電層於不由分離層SHE分離之字元線WL之上方成為複數個選擇閘極線SGD排列於Y方向之圖案。

再者，圖8A及圖8B之形成分離層SHE之處理只要為圖6A~圖7C之形成柱PL之處理以後之時序則亦可於其他時序進行。例如，根據配置於在Y方向上相鄰之板狀觸點LI間之分離層SHE之數量，亦容許於下述積層體LMs之替換處理之前形成分離層SHE。

接下來，圖9A~圖11C表示將絕緣層NL置換為字元線WL之情況。

圖9A~圖11C之A圖表示階梯區域SR之沿著Y方向之剖面，與圖2B對應。圖9A~圖11C之B圖表示虛設區域SRd之沿著X方向之剖面，與圖2C對應。圖9A~圖11C之C圖係包含積層體LMs之虛設區域SRd之XY平面之剖視圖，將並非選擇閘極線SGD之高度位置而表示任意之字元線WL之高度位置除外，與圖3對應。

如圖9A所示，於階梯區域SR中，亦於上述圖5B所示之處理之後，利用圖6A~圖7C之處理將柱狀部HRc之上端部回蝕，堆積絕緣層52，柱狀部HRc之上表面由絕緣層52覆蓋。

如圖9B及圖9C所示，於虛設區域SRd中，利用圖6A~圖7C之處理，形成具有與柱PL相同之層構造之柱狀部HRm。即，柱狀部HRm具有自柱狀部HRm之外周側起依次由與柱PL之阻擋絕緣層BK、電荷 蓄積層CT、及隧道絕緣層TN相同之材料構成之多層構造之虛設層MEd。

又，柱狀部HRm具有於虛設層MEd之內側具有虛設層CNd，於虛設層CNd之進而內側填充有虛設層CRd之構成。虛設層CNd、CRd分別由與柱PL之通道層CN及芯層CR相同之材料構成。

但是，柱狀部HRm之底面由虛設層ME覆蓋，例如虛設層CNd不與源極線SL相接。又，柱狀部HRm例如不具有相當於柱PL之蓋層CP之構成。

如圖9A及圖9C所示，於Y方向上離開之位置遍及記憶體區域MR、階梯區域SR、及虛設區域SRd而形成於積層體LMs內沿著X方向之方向上延伸之複數個狹縫ST。複數個狹縫ST於各區域貫通絕緣層52、51及積層體LMs而到達源極線SL。

又，如圖9B所示，與複數個狹縫ST之形成並行，於較虛設區域SRd之階梯部SPdx於X方向上靠記憶體區域MR之位置，形成於積層體LMs內沿著Y方向之方向上延伸之狹縫STv。此時，複數個狹縫ST之X方向之端部連接於狹縫STv之記憶體區域MR側之側面。狹縫STv於虛設區域SRd中貫通絕緣層52及積層體LMs而到達源極線SL。

該等狹縫ST、STv形成於不產生與柱PL及柱狀部HRm之干涉之位置。

如圖10A及圖10B所示，自狹縫ST、STv向積層體LMs內部，例如流入熱磷酸等絕緣層NL之去除液，將積層體LMs之絕緣層NL去除。藉此，形成具有將絕緣層OL間之絕緣層NL去除之複數個間隙層GP之積層體LMg。

包含複數個間隙層GP之積層體LMg成為脆弱之構造。於記 憶體區域MR中複數個柱PL支持此種脆弱之積層體LMg。於虛設區域SRd中複數個柱狀部HRm支持積層體LMg。複數個柱狀部HRm亦於積層體LMg之Y方向兩端部之階梯部等中支持積層體LMg。於階梯區域SR中複數個柱狀部HRc支持積層體LMg。

利用此種柱PL及柱狀部HRm、HRc等支持構造，可抑制殘留之絕緣層OL撓曲，或者積層體LMg變形或倒塌。

再者，亦可於積層體LMg之X方向兩端部，例如殘留下層側之一部分之絕緣層NL。對積層體LMg之X方向兩端部，專門經由狹縫STv而流入去除液。因此，其原因在於，有時去除液不到達遠離狹縫STv之方向，即，配置於下層側之絕緣層NL之末端部，該等絕緣層NL之一部分於積層體LMg之X方向端部中不被去除而殘留。

如圖11A及圖11B所示，自狹縫ST、STv向積層體LMg內部，例如注入鎢或鉬等導電體之原料氣體，填充積層體LMg之間隙層GP而形成複數個字元線WL及選擇閘極線SGD、SGS。

藉此，形成複數個字元線WL與複數個絕緣層OL以1層為單位交替地積層而成，進而包含選擇閘極線SGD、SGS之積層體LM。

再者，當於積層體LMg之X方向兩端部殘留一部分之絕緣層NL之情形時，不對該部分注入原料氣體，不形成字元線WL或選擇閘極線SGS。因此，於階梯部SPdx中，上層側之1個或複數個選擇閘極線SGD階梯狀地形成，或者，除了該等選擇閘極線SGD以外至少上層側之一部分之字元線WL階梯狀地形成，於較其靠下層側之階層中，殘留之絕緣層NL亦可階梯狀地構成積層體LM之X方向兩端部。

以上，有時將自圖10A~圖11C所示之絕緣層NL向字元線 WL及選擇閘極線SGD、SGS之置換處理稱為替換處理。

再者，於替換處理時，例如，阻礙於積層體LMs之一部分區域中產生自絕緣層NL向字元線WL及選擇閘極線SGD、SGS之置換，形成上述貫通觸點區域TP(參照圖2A)。

為了於貫通觸點區域TP中阻礙替換，如上所述，例如，能夠採用於貫通觸點區域TP之Y方向兩側設置氧化矽層等障壁之等方法。藉此，阻礙自Y方向兩側之狹縫ST向貫通觸點區域TP流入絕緣層NL之去除液及導電層之原料氣體。

然後，於狹縫ST、STv之側壁形成絕緣層55，於絕緣層55之內側填充導電層22，分別形成板狀觸點LI及板狀部VT。又，於階梯部SP之各段，形成到達屬於該段之最上段之字元線WL之孔，於孔之側壁形成絕緣層54，於絕緣層54之內部填充導電層21，形成分別連接於複數個字元線WL之觸點CC。又，於貫通觸點區域TP，形成與積層體LM下方之周邊電路CUA電連接之貫通觸點C4。

又，於絕緣層52上形成絕緣層53，貫通絕緣層53，形成分別連接於板狀觸點LI、貫通觸點C4、及觸點CC之插塞V0。又，貫通絕緣層53、52，形成連接於柱PL之插塞CH。進而，形成分別連接於插塞V0、CH之上層配線MX及位元線等。

根據以上內容，製造實施方式1之半導體記憶裝置1。

於三維非揮發性記憶體等半導體記憶裝置之製造步驟中，為了將包含記憶體區域之複數個區塊區域電分離，例如，形成將積層體分割之複數個狹縫。該等狹縫例如自積層體之中央到積層體之兩端部外側為止沿X方向延伸，將積層體於Y方向分斷。

此處，於配置於積層體之X方向兩端部之虛設之階梯部中，有時由於以下之理由而導致階梯部上方位置中之狹縫寬度擴大。

隨著階梯部朝向積層體之周邊區域降段，高度方向上之積層體之厚度減少，覆蓋階梯部之絕緣層之厚度增加。與具有多層構造之積層體相比，例如具有單一之層構造之絕緣層為硬度相對較低之層。

因此，若於階梯部中代替積層體而絕緣層之厚度成為固定以上，則有時狹縫寬度於絕緣層之高度位置較設計值擴大，導致自狹縫形成之板狀觸點成為上端部擴大之錐形形狀或中腹部鼓出之彎曲形狀。藉此，有時導致板狀觸點與配置於其外圍之柱狀部接觸。

為了避免板狀觸點與柱狀部之接觸，例如考慮降低柱狀部之配置密度來確保板狀觸點之距離。然而，於該情形時，例如，擔心於替換處理等中柱狀部無法充分地支持積層體，而積層於積層體中之絕緣層撓曲無法充分地確保形成字元線之空間，導致積層體變形或者倒塌。

或者，考慮以即便板狀觸點與柱狀部接觸亦不對電特性帶來影響之方式，例如利用氧化矽層等絕緣層構成柱狀部。然而，於該情形時，擔心無法與記憶體區域之柱一起形成柱狀部，除了半導體記憶裝置之製造步驟變得繁雜以外，還導致製造成本增大。

根據實施方式1之半導體記憶裝置1，於Y方向上相鄰之板狀觸點LI於虛設區域SRd內相互連接而終止。藉此，不將板狀觸點LI配置於例如積層體LM之X方向端部之階梯部SPdx，便能夠將複數個區塊區域BLK相互電分離。

因此，能夠抑制狹縫ST、STv之寬度之擴大，例如能夠抑制與配置於包含階梯部SPdx之虛設區域SRd之柱狀部HRm之接觸。又， 由於降低與板狀觸點LI之接觸風險，故而能夠提高虛設區域SRd中之柱狀部HRm之配置密度而抑制積層體LMg中之絕緣層OL之撓曲、以及積層體LMg之變形及倒塌。

根據實施方式1之半導體記憶裝置1，複數個柱狀部HRm之各者具有與複數個柱PL之各者相同之層構造。此種構成如上所述藉由降低柱狀部HRm與板狀觸點LI之接觸風險來實現。

藉由使柱狀部HRm與柱PL為相同之層構造，例如能夠將該等一起形成。因此，能夠簡化製造步驟且削減製造成本。又，藉由具有如柱PL般之多層構造，能夠提高柱狀部HRm之強度，且更牢固地支持積層體LMg。

(變化例)

接下來，使用圖12A及圖12B，對實施方式1之變化例之半導體記憶裝置1a進行說明。於變化例之半導體記憶裝置1a中，將複數個板狀觸點LI連接之板狀部VT配置於階梯部SPdx之方面與上述實施方式1不同。

圖12A及圖12B係表示實施方式1之變化例之半導體記憶裝置1a之構成之一例之圖。再者，於變化例之半導體記憶裝置1a中，關於與上述實施方式1之半導體記憶裝置1相同之構成，標註相同之符號而省略其說明。

圖12A係包含變化例之半導體記憶裝置1a之積層體LM中之虛設區域SRd之XY平面之剖視圖，與上述實施方式1之圖3對應。如圖12A所示，於Y方向上相鄰之板狀觸點LI經由配置於階梯部SPdx之板狀部VT利用階梯部SPdx相互間接地連接而終止。

於變化例之半導體記憶裝置1a之上述構成中，亦成為利用板狀觸點LI及板狀部VT，而記憶體區域MR中之積層體LM自階梯部SPdx中之一部分之積層體LM部分分離之構成。

圖12B係階梯部SPdx之沿著X方向之示意性之剖視圖，表示板狀部VT之配置位置與分離層SHE之深度位置之關係。於圖12B之例子中，分離層SHE於積層體LM內，到達於圖中由線段DEP所示之深度。即，積層體LM中，自線段DEP起上層為選擇閘極線SGD，自線段DEP起下層為字元線WL及選擇閘極線SGS。

於該情形時，配置於階梯部SPdx之板狀部VT配置於由線段MST所示之位置，或較線段MST於X方向上靠記憶體區域MR之位置。即，板狀部VT於將1個以上之選擇閘極線SGD中之任一個引出之段，以至少板狀部VT之寬度方向之一部分重疊之方式配置。

換言之，板狀部VT於1個以上之選擇閘極線SGD中最下層之選擇閘極線SGD之X方向之終止部，或與較其靠X方向之記憶體區域MR對應之虛設區域SRd中之階梯部SPdx內之位置，以至少板狀部VT之寬度方向之一部分重疊之方式配置。

上述階梯部中之狹縫寬度之擴大於覆蓋階梯部之絕緣層超過引出最下層之選擇閘極線之段上之厚度變厚之附近變得明顯。於變化例之半導體記憶裝置1a中，於絕緣層51之厚度超過引出最下層之選擇閘極線SGD之段上之厚度為止之期間，成為板狀觸點LI之狹縫連接於成為板狀部VT之狹縫而終止。因此，能夠抑制狹縫之寬度之擴大。

根據變化例之半導體記憶裝置1a，發揮與上述實施方式1之半導體記憶裝置1相同之效果。

[實施方式2]

以下，參照附圖對實施方式2詳細地進行說明。於實施方式2之半導體記憶裝置中，積層體之X方向端部中之板狀觸點之終止部分之形狀與上述實施方式1不同。

(板狀觸點之構成例)

圖13係表示實施方式2之半導體記憶裝置2之構成之一例之圖。更詳細而言，圖13係半導體記憶裝置2之包含積層體LM中之虛設區域SRd於內之XY平面之剖視圖，與上述實施方式1之圖3對應。再者，於實施方式2之半導體記憶裝置2中，關於與上述實施方式1之半導體記憶裝置1相同之構成，標註相同符號並省略其說明。

如圖13所示，於半導體記憶裝置2中，記憶體區域MR內於Y方向上相鄰且沿X方向延伸之作為第1及第2板狀部之2個板狀觸點LIs分別於虛設區域SRd內之位置，藉由以相互接近之方式相對於X方向傾斜地延伸而直接連接並終止。

更具體而言，1個板狀觸點LIs具備複數個部分HT、DT、DT及彎曲部BP。

部分HT於記憶體區域MR中於沿著X方向之方向上延伸。1個板狀觸點LIs所具備之2個部分DT中之一個部分DT與對應之部分HT連接，於虛設區域SRd內之位置，以接近於Y方向之一側與該板狀觸點LIs相鄰之另一板狀觸點LIs之方式相對於X方向傾斜地延伸。2個部分DT中之另一個部分DT與對應之部分HT連接，於虛設區域SRd內之位置，以接近於Y方向之另一側與該板狀觸點LIs相鄰之又一板狀觸點LIs之方式相對於X方向傾斜地延伸。

部分DT之傾斜角例如結合配置於虛設區域SRd之柱狀部HRm之配置圖案來設定。藉此，部分DT沿著與部分DT相鄰之複數個柱狀部HRm之排列方向於虛設區域SRd內延伸。

彎曲部BP係自部分HT分別向2個部分DT彎曲之部分。由於部分DT斜交後配置，故而於彎曲部BP中部分HT、DT所成之角度為鈍角。

又，於Y方向上相鄰之2個板狀觸點LIs共有將以相互接近之方式傾斜地延伸之部分DT彼此連接之連接部TH。連接部TH例如配置於較虛設區域SRd之階梯部SPdx於X方向上靠記憶體區域MR。於連接部TH中2個部分DT所成之角度為鈍角。

如此，半導體記憶裝置2之板狀觸點LIs具有於虛設區域SRd內之位置呈鈍角且彎曲且以將相互於Y方向上相鄰之部分HT連接之方式延伸之部分DT。藉此，記憶體區域MR之積層體LM自虛設區域SRd之X方向上與記憶體區域MR為相反側之一部分之積層體LM部分分離，又，除了虛設區域SRd之積層體LM部分以外之積層體LM於Y方向被分割。

於使用電漿之蝕刻處理中，例如，於複數個狹縫相互正交之部分中電漿中之離子容易集中，正交部分之寬度容易擴大，或者到達深度容易過剩地變深。若狹縫寬度擴大，則如上所述擔心與柱狀部之接觸，又，若狹縫深度變得過深，則有板狀觸點貫通源極線，而與下層之構造接觸等之可能性。

根據實施方式2之半導體記憶裝置2，部分HT、DT所成之角度、及共有連接部TH之2個部分DT所成之角度為鈍角。藉此，能夠進一步抑制狹縫寬度之擴大，又能夠抑制狹縫之到達深度之不均。

根據實施方式2之半導體記憶裝置2，板狀觸點LIs具有於虛設區域SRd內之位置呈鈍角且彎曲且以將於Y方向上相鄰之部分HT彼此連接之方式延伸之部分DT。藉此，例如，於將半導體記憶裝置2切出為晶片狀時，能夠抑制沿著板狀觸點LIs產生晶片斷裂等。

根據實施方式2之半導體記憶裝置2，部分DT沿著與部分DT相鄰之柱狀部HRm之排列方向上延伸。藉此，能夠更確實地維持柱狀部HRm之鋸齒狀之圖案，又，容易將板狀觸點LIs和與板狀觸點LIs相鄰之柱狀部HRm之距離保持為大致固定。因此，能夠進一步抑制替換處理時之絕緣層OL之撓曲、以及積層體LMg之變形及倒塌。

根據實施方式2之半導體記憶裝置2，又發揮與上述實施方式1相同之效果。

(變化例1)

接下來，使用圖14，對實施方式2之變化例1之半導體記憶裝置2a進行說明。於變化例1之半導體記憶裝置2a中，虛設區域SRd內之板狀觸點LIa之終止部分之位置與上述實施方式2不同。

圖14係表示實施方式2之變化例1之半導體記憶裝置2a之構成之一例之圖。更詳細而言，圖14係包含半導體記憶裝置2a之積層體LM中之虛設區域SRd之XY平面之剖視圖，與上述實施方式2之圖13對應。

如圖14所示，於半導體記憶裝置2a中，將於Y方向上相鄰之2個板狀觸點LIa之各自之部分DT彼此連接之連接部THa配置於階梯部SPdx。

更詳細而言，連接部THa於引出1個以上之選擇閘極線SGD中之任一個之段，以至少連接部THa之一部分重疊之方式配置。換言之， 連接部THa於1個以上之選擇閘極線SGD中最下層之選擇閘極線SGD之X方向之終止部、或與較其靠X方向之記憶體區域MR對應之虛設區域SRd中之階梯部SPdx內之位置，以至少連接部THa之一部分重疊之方式配置。

如此，於變化例1之半導體記憶裝置2a之上述構成中，亦成為利用板狀觸點LIa而記憶體區域MR之積層體LM自階梯部SPdx中之一部分之積層體LM部分分離之構成。

根據變化例1之半導體記憶裝置2a，發揮與上述實施方式2相同之效果。

(變化例2、3)

接下來，使用圖15及圖16，對實施方式2之變化例2、3之半導體記憶裝置2b、2c進行說明。於變化例2、3之半導體記憶裝置2b、2c中，於虛設區域SRd內，板狀觸點LIb、LIc利用板狀部VT而終止之方面與上述實施方式2不同。

圖15係表示實施方式2之變化例2之半導體記憶裝置2b之構成之一例之圖。圖16係表示實施方式2之變化例3之半導體記憶裝置2c之構成之一例之圖。更詳細而言，圖15及圖16係包含半導體記憶裝置2b、2c之積層體LM中之虛設區域SRd之XY平面之剖視圖，與上述實施方式2之圖13對應。

如圖15所示，變化例2之半導體記憶裝置2b具備於虛設區域SRd中之積層體LM內於積層方向及沿著Y方向之方向上延伸之板狀部VT。板狀部VT配置於較虛設區域SRd之階梯部SPdx於X方向上靠記憶體區域MR。複數個板狀觸點LIb之各自之部分DT於虛設區域SRdx中利用板狀部VT間接地連接而終止。

即，於Y方向上處於複數個板狀觸點LIb間之位置，分別配置有板狀部VT，且將以相互接近之方式相對於X方向傾斜地延伸之2個部分DT連接。因此，1個板狀觸點LIb具有將部分DT與板狀部VT連接之連接部THb，來代替將部分DT彼此連接之連接部TH。於連接部THb中，部分DT與板狀部VT所成之角度為鈍角。

再者，板狀部VT之X方向之位置能夠於虛設區域SRd內變更。

如圖16所示，於變化例3之半導體記憶裝置2c中，板狀部VT配置於較變化例2之之情形時更靠記憶體區域MR。藉此，於部分DT之端部具有板狀觸點LIc之連接部THc亦會配置於更靠記憶體區域MR。

根據變化例2、3之半導體記憶裝置2b、2c，具備於Y方向上相鄰之2個板狀觸點LIb、LIc中，將以相互接近之方式相對於X方向傾斜地延伸之部分DT間連接之板狀部VT。藉此，形成較將部分DT彼此連接之連接部TH具有更大之角度之連接部THb、THc。因此，能夠更進一步抑制狹縫寬度之擴大，且抑制到達深度之不均。

根據變化例2、3之半導體記憶裝置2b、2c，又發揮與上述實施方式2相同之效果。

再者，於變化例2、3之構成中，將虛設區域SRd沿Y方向延伸之板狀部VT亦可配置於階梯部SPdx。於該情形時，板狀部VT可以於1個以上之選擇閘極線SGD中最下層之選擇閘極線SGD之終止部、或與較其靠X方向之記憶體區域MR對應之虛設區域SRd中之階梯部SPdx內之位置，以至少一部分重疊之方式配置。

[其他實施方式]

以下，根據需要參照附圖，對其他實施方式進行說明。

(階梯區域之變化例)

半導體記憶裝置亦可具備具有不同之構成之階梯區域，來代替上述階梯區域SR之構成。圖17及圖18表示分別具備具有不同之構成之階梯區域SRa、SRb之半導體記憶裝置3a、3b之構成例。

圖17係表示其他實施方式之半導體記憶裝置3a之階梯區域SRa之構成之一例之沿著Y方向之方向之剖視圖。圖17與上述實施方式1之圖2B對應。

如圖17所示，於半導體記憶裝置3a所具備之階梯區域SRa，於階梯部SP之Y方向兩側配置有階梯部SPds。即，圖17所示之3個板狀觸點LI中之中央之板狀觸點LI亦與Y方向兩側之板狀觸點LI相同，配置於形成有絕緣層51之研缽狀之區域間之積層體LM中，於該Y方向兩側分別配置向遠離板狀觸點LI之方向降段之階梯部SPds。

即，其他實施方式之半導體記憶裝置3a具備於階梯部SP之Y方向之一個外側沿X方向延伸之作為第1板狀部之板狀觸點LI、及於階梯部SP之Y方向之另一個外側沿X方向延伸之作為第2板狀部之板狀觸點LI。

藉此，於階梯區域SRa內沿X方向延伸之任一個板狀觸點LI中，亦無需於其形成過程中以貫通覆蓋階梯部SP之較厚之絕緣層之方式形成狹縫，能夠抑制狹縫之Y方向上之寬度之擴大。因此，於半導體記憶裝置3a所具備之階梯區域SRa中，亦能夠配置具有與柱PL相同之層構造之柱狀部HRm，來代替由絕緣層等構成之柱狀部HRc。其原因在於，降低與板狀觸點LI之接觸風險。

於該情形時，能夠一貫將柱狀部HRm配置於積層體LM之各處，消除柱PL之分開製作，能夠更進一步簡化半導體記憶裝置3a之製造步驟，且削減製造成本。

圖18係表示其他實施方式之半導體記憶裝置3b之階梯區域SRb之構成之一例之沿著X方向之方向之剖視圖。圖18與上述實施方式1之圖2A對應。

如圖18所示，半導體記憶裝置3b於排列於X方向上之記憶體區域MRm、MRn間配置有階梯區域SRb，且具備於階梯部SP於X方向對向之階梯部SPb，來代替階梯部SPdf。階梯部SPb具有將複數個字元線WL及選擇閘極線SGD、SGS加工成階梯狀之形狀，與階梯部SP相同，將該等電引出到上層配線MX。又，於記憶體區域MRm、MRn分別所屬之各積層體LMm、LMn中，於與階梯部SP、SPb為相反側之積層體LMm、LMn內之各區域配置有未圖示之虛設區域。

階梯部SP於靠記憶體區域MRm之位置沿X方向延伸，朝向遠離記憶體區域MRm之方向降段。又，階梯部SPb於靠記憶體區域MRn之位置以與階梯部SP對向之方式沿X方向延伸，朝向遠離記憶體區域MRn之方向降段。即，階梯部SP、SPb以朝向相互接近之方向降段之方式配置，且X方向上之升降之方向相互逆轉。再者，於階梯區域SRb，由絕緣層等構成之未圖示之複數個柱狀部分散地配置。

於構成階梯部SPb之各段之字元線WL及選擇閘極線SGD、SGS，與構成階梯部SP之各段之字元線WL及選擇閘極線SGD、SGS相同，連接有貫通絕緣層52、51及構成各段之階面面之絕緣層OL之觸點CC。觸點CC具有與配置於階梯部SP之觸點CC相同之層構造，且經由配 置於絕緣層53中之插塞V0，進而與配置於上層之上層配線MX(參照圖1B)連接。

利用上述構成，字元線WL及選擇閘極線SGD、SGS於階梯部SP、SPb之交界部分於X方向被分割，具有階梯部SP之積層體LMm與具有階梯部SPb之積層體LMn以與各記憶體區域MRm、MRn對應之方式分割後設置。

於該情形時，未圖示之板狀觸點於各積層體LMm、LMn中，具有於該等積層體LMm、LMn之X方向單側之虛設區域內之位置呈鈍角且彎曲，且將相互於Y方向上相鄰於沿著X方向之方向上延伸之1對部分連接之部分。

藉此，記憶體區域MRm、MRn分別所屬之積層體LMm、LMn於未圖示之虛設區域中自位於X方向上與記憶體區域MRm、MRn為相反側之一部分之積層體LMm、LMn之各自之部分分離。又，除了積層體LMm、LMn之上述各自之部分以外之積層體LMm、LMn於Y方向上被分割。

如此，藉由配置於X方向上被分割之複數個積層體LMm、LMn，分別設置將觸點CC連接之階梯部SP、SPb，能夠使自觸點CC施加之電壓遍及階梯部SP、SPb之X方向兩側之記憶體區域MRm、MRn之全域，又，能夠降低該等記憶體區域MRm、MRn間之電位差。

再者，虛設區域內之其他構成與上述實施方式1、2之虛設區域相同。即，於X方向上與記憶體區域MR為相反側之端部，包含將複數個字元線WL及選擇閘極線SGD、SGS以及複數個絕緣層OL加工成陡峭之階梯狀而終止之虛設之階梯部而構成。於虛設之階梯部，具有與柱PL 相同之層構造之複數個柱狀部HRm分散地配置。

(不具有階梯部之變化例)

於積層體LM之X方向之端部附近將板狀觸點LI彼此連接之上述構成亦能夠應用於不具有階梯部SPdx之半導體記憶裝置。圖19~圖20B表示不具有階梯部SPdx之半導體記憶裝置3c之例子。

圖19係表示其他實施方式之半導體記憶裝置3c之構成之一例之示意性之俯視圖。

如圖19所示，作為不具有階梯部SPdx之情形時之一例，於半導體記憶裝置3c之積層體LM，例如配置有於X方向兩側由記憶體區域MR所夾之引出區域LR，來代替階梯區域SR。於引出區域LR，配置有嵌入到積層體LM內之複數個觸點CCc。

又，半導體記憶裝置3c之積層體LM除了X方向之端部以外，由板狀觸點LIt於Y方向上分割。於記憶體區域MR及引出區域LR內沿X方向延伸之板狀觸點LIt例如與上述實施方式2之板狀觸點LIs相同，藉由於虛設區域DM內之位置，板狀觸點LIt之X方向之端部以接近於Y方向上相鄰之其他板狀觸點LIt之方式相對於X方向傾斜地延伸而相互連接。

圖20A及圖20B係表示其他實施方式之半導體記憶裝置3c之詳細構成之一例之圖。圖20A係半導體記憶裝置3c之沿著X方向之方向之剖視圖，與上述實施方式1之圖2A對應。圖20B係包含半導體記憶裝置3c之積層體LM中之虛設區域DM之XY平面之剖視圖，與上述實施方式1之圖3對應。

如圖20A所示，於半導體記憶裝置3c之引出區域LR，配置有於積層體LM內沿積層方向延伸且到達分別不同之階層之字元線WL或選 擇閘極線SGD、SGS深度之複數個觸點CCc。於圖20A之例子中，表示了分別連接於選擇閘極線SGS及階層不同之複數個字元線WL之觸點CCc。但是，每個階層之觸點CCc之排列順序並不限定為圖20A之例子。

藉此，複數個觸點CCc連接於分別不同之階層之字元線WL或選擇閘極線SGD、SGS，能夠將該等電引出到上層配線MX。

再者，各個觸點CCc具有與上述實施方式1等之觸點CC相同之層構造。但是，亦可使觸點CCc側壁之絕緣層54較上述觸點CC厚。藉此，即便將觸點CCc配置於積層體LM內，亦能夠抑制於觸點CCc與字元線WL等之間產生電之短路等。

如此，於半導體記憶裝置3c例如具備於積層體LM內延伸之複數個觸點CCc之情形時，未於積層體LM之X方向之端部形成虛設之階梯部SPdx。又，亦未於積層體LM之Y方向之端部形成虛設之階梯部。

如圖20B所示，積層體LM具備將複數個柱狀部HRm分散地配置且於X方向之端部不具有階梯部SPdx之虛設區域DM。複數個板狀觸點LIt之各者例如與上述實施方式2之板狀觸點LIs相同，具備複數個部分HT、DT、DT及彎曲部BP。於Y方向上相鄰之2個板狀觸點LIt中，分別包含之部分DT彼此藉由以於虛設區域DM內相互接近之方式傾斜地延伸來連接。

利用上述構成，於Y方向上相鄰之作為第1及第2板狀部之板狀觸點LIt彼此於虛設區域DM相互直接地連接而終止。即，利用複數個板狀觸點LIt，記憶體區域MR之積層體LM自虛設區域DM之X方向上與記憶體區域MR為相反側之一部分之積層體LM部分分離，又，利用複數個板狀觸點LIt，除了X方向上之端部之積層體LM部分以外之積層體LM於Y方 向上被分割。藉此，複數個板狀觸點LIt間之複數個區塊區域BLK相互電分離。

半導體記憶裝置3c之上述觸點CCc例如能夠利用圖21Aa~圖21Bc所示之方法形成。圖21Aa~圖21Bc係例示其他實施方式之半導體記憶裝置3c之製造方法之順序之一部分之圖。

再者，除了觸點CCc之形成方法以外，半導體記憶裝置3c例如能夠與上述實施方式1之半導體記憶裝置1相同地製造。圖21Aa~圖21Bc表示了半導體記憶裝置3c之製造方法之順序中觸點CCc之形成方法之順序之一例。

又，圖21Aa~圖21Ac係製造步驟中之引出區域LR之沿著X方向之剖視圖。圖21Ba~圖21Bc係製造步驟中之引出區域LR之與圖21Aa~圖21Ac不同之位置中之沿著X方向之剖視圖。

如圖21Aa所示，例如於形成複數個柱PL之後，對替換處理前之積層體LMs，形成覆蓋積層體LMs上之絕緣層52之上表面且於觸點CCc之形成位置具有開口部之硬質遮罩圖案HM。硬質遮罩圖案HM例如為未利用氧電漿等去除之非晶矽層或多晶矽層等矽系材料之層。硬質遮罩圖案HM之開口部例如以排列於X方向之方式配置。

將自硬質遮罩圖案HM之開口部露出之積層體LMs上之絕緣層52、及積層體LMs之最上層之絕緣層OL蝕刻去除。藉此，將到達最上層之絕緣層NL深度為止之複數個孔HLc形成於積層體LMs。

如圖21Ab所示，形成覆蓋硬質遮罩圖案HM之上表面及複數個孔HLc且例如於X方向上最遠離柱PL之孔HLc之上方具有開口部之抗蝕劑圖案RM。

又，將自抗蝕劑圖案RM之開口部露出之積層體LMs之絕緣層NL、OL例如以1層為單位蝕刻去除。藉此，最遠離柱PL之孔HLc之底部到達自最上層起第2層之絕緣層NL深度。

如圖21Ac所示，利用使用氧電漿等之處理，將抗蝕劑圖案RM細化。藉此，複數個孔HLc上之抗蝕劑圖案RM之端部向X方向之靠柱PL後退，自最遠離柱PL之孔HLc起第2個孔HLc露出。

又，將自抗蝕劑圖案RM之開口部露出之積層體LMs之絕緣層NL、OL例如以1層為單位蝕刻去除。藉此，最遠離柱PL之孔HLc之底部到達自最上層起第3層之絕緣層NL深度。又，自最遠離柱PL之孔HLc起第2個之孔HLc之底部到達自最上層起第2層之絕緣層NL深度。

利用上述內容，形成分別連接於自最上層起第3層之絕緣層NL、第2層之絕緣層NL、及最上層之絕緣層NL之複數個孔HLc。

如圖21Ba所示，於與圖21Aa~圖21Ac不同之剖面中，與上述圖21Aa之處理並行地進行相同之處理。但是，於圖21Ba所示之剖面中，例如形成到達自最下層起第3層之絕緣層NL深度之複數個孔HLc。此時，例如利用抗蝕劑遮罩等覆蓋圖21Aa所示之複數個孔HLc之上表面，將該等孔HLc維持為最上層之絕緣層NL深度。

如圖21Bb所示，與上述圖21Ab之處理並行地進行相同之處理。藉此，最遠離柱PL之孔HLc之底部到達自最下層起第2層之絕緣層NL深度。

如圖21Bc所示，與上述圖21Ac之處理並行地進行相同之處理。藉此，最遠離柱PL之孔HLc之底部到達最下層之絕緣層NL深度。又，自最遠離柱PL之孔HLc起第2個之孔HLc之底部到達自最下層起第2層 之絕緣層NL深度。

利用上述內容，形成分別連接於最下層之絕緣層NL、自最下層起第2層之絕緣層NL、及第3層之絕緣層NL之複數個孔HLc。

與此相同地，例如於與圖21Aa~圖21Ac、及圖21Ba~圖21Bc之任一者不同之剖面中，形成分別連接於未連接圖21Ac及圖21Bc之複數個孔HLc之中間層之絕緣層NL且階層不同之複數個絕緣層NL之複數個孔HLc。

再者，利用圖21Aa~圖21Bc之處理，有時於積層體LMs之X方向兩端部及Y方向兩端部之周邊區域中，亦將絕緣層NL、OL以1層為單位蝕刻去除。但是，於積層體LMs之各自之端部，配置有硬質遮罩圖案HM之4個端部，保護積層體LMs之各自之端部。因此，積層體LMs之各自之端部不會成為階梯狀之形狀。

又，圖21Aa~圖21Bc之處理無論上述例子如何，均能夠於積層體LMs之替換處理開始前之規定之時序進行。即，圖21Aa~圖21Bc之處理、上述實施方式1之圖5A及圖5B之形成柱狀部HRc之處理、以及圖6A~圖7C之形成柱PL之處理亦可按照任何次序進行。

於此以後，形成覆蓋複數個孔HLc之各自之側壁及底部之絕緣層54(參照圖20A及圖20B)。此時，亦可使絕緣層54之厚度較上述實施方式1之觸點CC等厚地形成。又，於絕緣層54之內側填充非晶矽層等犧牲層。又，將積層體LMs上之硬質遮罩圖案HM利用CMP(Chemical Mechanical Polishing，化學機械拋光)等去除。

犧牲層直到積層體LMs之替換處理結束為止覆蓋孔HLc內，於替換處理後被去除。藉此，可抑制孔HLc受替換處理為止之處理之 影響。又，將孔HLc底部之絕緣層54去除，於殘留於孔HLc之側壁之絕緣層54內填充導電層21(參照圖20A及圖20B)。

根據以上內容，形成半導體記憶裝置3c之觸點CCc。

根據其他實施方式之半導體記憶裝置3c，於Y方向上相鄰之2個板狀觸點LIt藉由分別於虛設區域DM內以相互接近之方式相對於X方向傾斜地延伸來相互連接而終止。

如上所述，由於將複數個區塊區域電分離，故而例如藉由將板狀觸點延伸到覆蓋積層體之周邊區域之絕緣層中為止或使板狀觸點及板狀部相互正交後配置，會產生狹縫之寬度擴大之風險。然而，於半導體記憶裝置3c中，能夠避免此種風險，抑制狹縫寬度之擴大，能夠降低柱狀部HRm與板狀觸點LIt之接觸風險。

再者，亦能夠對如半導體記憶裝置3c般於積層體LM之X方向兩端部不具有階梯部SPdx之半導體記憶裝置，應用上述實施方式2之變化例2、3所示之構成。即，半導體記憶裝置3c亦可具備於虛設區域DM內於積層體LM之積層方向及沿著Y方向之方向上延伸且將於Y方向上相鄰之板狀觸點LIt於虛設區域DM內間接地連接之板狀部VT。

(其他變化例)

於上述實施方式1、2及變化例等中，將絕緣層NL、OL交替地積層而形成積層體LMs。然而，積層體LMs可分多段(Tier)而形成，於該情形時，階梯部SP、柱PL、及柱狀部HRc、HRm可每當形成1段量之積層體LMs時階梯地形成。藉此，能夠使字元線WL之積層數進而增加。

又，於上述實施方式1、2及變化例等中，於積層體LM之下方配置周邊電路CUA。然而，例如亦可設為於配置有周邊電路之基板上 配置積層體，周邊電路與積層體屬於同一之階層之構成。於該情形時，能夠將周邊電路配置於積層體之周邊區域。

或者，周邊電路亦可配置於積層體之上方。於該情形時，藉由於與周邊電路不同之基板上形成包含各種構成之積層體，將形成有周邊電路之基板與形成有積層體之基板貼合，來獲得此種配置之半導體記憶裝置。

對本發明之幾個實施方式進行了說明，但該等實施方式係作為示例而提出者，並不意圖限定發明之範圍。該等新穎之實施方式能夠以其他之各種方式實施，於不脫離發明之主旨之範圍內，能夠進行各種省略、置換、變更。該等實施方式或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍中所記載之發明及與其均等之範圍中。

[相關申請]

本申請享有2021年9月17日提出申請之日本專利申請號2021-152448之優先權之利益，該日本專利申請之所有內容被引用到本申請中。

BLK:區塊區域

HRm:柱狀部

LI:板狀觸點

LM:積層體

MR:記憶體區域

PL:柱

SGD:選擇閘極線

SHE:分離層

SPdx:階梯部

SRd:虛設區域

Claims (20)

1. 一種半導體記憶裝置，其具備： 積層體，其具有複數個導電層與複數個絕緣層以1層為單位交替地積層而成之積層構造，包含於與上述複數個導電層之積層方向交叉之第1方向上排列之記憶體區域及虛設區域，上述虛設區域包含第1階梯部，該第1階梯部係於上述第1方向上與上述記憶體區域為相反側之端部由上述複數個導電層之至少上層側之一部分加工成階梯狀而終止； 複數個第1柱，其等在上述記憶體區域中之上述積層體內沿上述積層方向延伸，且於與上述複數個導電層之至少一部分之交叉部分別形成記憶胞；以及 第1及第2板狀部，其等在與上述積層方向及上述第1方向交叉之第2方向上離開之上述記憶體區域內之位置，於上述積層體內沿上述積層方向及上述第1方向延伸，且於上述虛設區域內相互直接或間接地連接而終止，分別將除了上述虛設區域之上述端部之至少一部分以外之上述積層體於上述第2方向上分割。
2. 如請求項1之半導體記憶裝置，其 進而具備第3板狀部，該第3板狀部於上述虛設區域內沿上述積層方向及上述第2方向延伸，將上述第1及第2板狀部間接地連接。
3. 如請求項1之半導體記憶裝置，其中 上述第1及第2板狀部 藉由分別於上述虛設區域內之位置以相互接近之方式相對於上述第1方向傾斜地延伸而直接連接。
4. 如請求項1之半導體記憶裝置，其中 上述第1板狀部具有： 第1部分，其於上述記憶體區域內之位置朝向上述第1方向延伸；以及 第2部分，其與上述第1部分連接，且於上述虛設區域內之位置相對於上述第1方向朝向上述第2板狀部側傾斜地延伸； 上述第2板狀部具有： 第3部分，其於上述記憶體區域內之位置朝向上述第1方向延伸；以及 第4部分，其與上述第3部分連接，且於上述虛設區域內之位置相對於上述第1方向朝向上述第1板狀部側傾斜地延伸； 上述第1部分與上述第2部分所成之角度、及上述第3部分與上述第4部分所成之角度為鈍角。
5. 如請求項4之半導體記憶裝置，其中 上述第2及第4部分於和分別與上述第1及第3部分連接之側為相反側之端部相互連接。
6. 如請求項4之半導體記憶裝置，其 進而具備第3板狀部，該第3板狀部於上述虛設區域中之上述積層體內沿上述積層方向及上述第2方向延伸，將上述第2及第4部分連接， 上述第3板狀部與上述第2部分所成之角度、及上述第3板狀部與上述第4部分所成之角度為鈍角。
7. 如請求項4之半導體記憶裝置，其 進而具備複數個第2柱，該等複數個第2柱於上述虛設區域相互分散地配置，且於上述積層體內沿上述積層方向延伸， 上述第2部分 沿著上述複數個第2柱中與上述第2部分相鄰之複數個第2柱之排列方向延伸。
8. 如請求項1之半導體記憶裝置，其 進而具備複數個第2柱，該等複數個第2柱於上述虛設區域相互分散地配置，且於上述積層體內沿上述積層方向延伸， 上述複數個第1柱分別具有： 半導體層，其於上述積層體內沿上述積層方向延伸；以及 記憶體層，其包圍上述半導體層之外周； 上述複數個第2柱分別 具有與上述複數個第1柱之各者相同之層構造。
9. 如請求項1之半導體記憶裝置，其中 上述第1及第2板狀部於上述第1方向上，於較上述第1階梯部更接近上述記憶體區域之位置相互連接。
10. 如請求項1之半導體記憶裝置，其 進而具備分離層，該分離層於上述記憶體區域內沿上述第1方向延伸並且於上述虛設區域內終止，貫通上述複數個導電層中至少最上層之導電層，或者貫通上述最上層之導電層及上述複數個導電層中與上述最上層之導電層於上述積層方向上連續之1個以上之導電層，將上述複數個導電層中之一部分之1個或複數個導電層於上述第2方向上選擇性地分離(isolate)， 上述第1及第2板狀部於上述分離層所貫通之一部分上述導電層中最下層之導電層之上述第1方向上之終止部、或與較上述終止部更靠上述第1方向之上述記憶體區域對應之上述端部內之位置相互連接。
11. 如請求項1之半導體記憶裝置，其中 上述記憶體區域包含： 第1記憶體區域；以及 第2記憶體區域，其配置於相對於上述第1記憶體區域於上述第1方向上離開之位置； 上述積層體 包含第2階梯部，該第2階梯部係於上述第1及第2記憶體區域之間之位置由上述複數個導電層加工成階梯狀，且沿上述第1方向延伸， 上述第1板狀部 於上述第2階梯部之上述第2方向之外側沿上述第1方向延伸， 上述第2板狀部 於與上述第2階梯部重疊之位置沿上述第1方向延伸。
12. 如請求項1之半導體記憶裝置，其中 上述記憶體區域包含： 第1記憶體區域；以及 第2記憶體區域，其配置於相對於上述第1記憶體區域於上述第1方向上離開之位置； 上述積層體 包含第2階梯部，該第2階梯部係於上述第1及第2記憶體區域之間之位置由上述複數個導電層加工成階梯狀，且沿上述第1方向延伸， 上述第1板狀部 於上述第2階梯部之上述第2方向之一個外側沿上述第1方向延伸， 上述第2板狀部 於上述第2階梯部之上述第2方向之另一個外側沿上述第1方向延伸。
13. 一種半導體記憶裝置，其具備： 積層體，其具有複數個導電層與複數個絕緣層以1層為單位交替地積層而成之積層構造，包含於與上述複數個導電層之積層方向交叉之第1方向上排列之記憶體區域及虛設區域，上述虛設區域包含階梯部，該階梯部係於上述第1方向上與上述記憶體區域為相反側之端部由上述複數個導電層之至少上層側之一部分加工成階梯狀而終止； 複數個第1柱，其等在上述記憶體區域中之上述積層體內沿上述積層方向延伸，且於與上述複數個導電層之至少一部分之交叉部分別形成記憶胞；以及 板狀部，其於與上述積層方向及上述第1方向交叉之第2方向上離開之至少上述記憶體區域內之位置，具有於上述積層體內沿上述積層方向及上述第1方向延伸之1對部分、以及於上述積層體之上述虛設區域內之位置呈鈍角彎曲且以將上述1對部分連接之方式延伸之連接部分，將上述記憶體區域之上述積層體與上述虛設區域之上述第1方向上和上述記憶體區域為相反側之一部分積層體部分分離，並且將除了上述虛設區域之上述積層體部分以外之上述積層體於上述第2方向上分割。
14. 如請求項13之半導體記憶裝置，其中 上述連接部分具有： 第1連接部分，其與上述1對部分之一者連接，且於上述虛設區域內之位置，相對於上述第1方向朝向上述1對部分之另一側傾斜地延伸；以及 第2連接部分，其與上述1對部分之上述另一者連接，且於上述虛設區域內之位置，相對於上述第1方向朝向上述1對部分之上述一側傾斜地延伸； 上述1對部分之上述一者與上述第1連接部分所成之角度、及上述1對部分之上述另一者與上述第2連接部分所成之角度為鈍角。
15. 如請求項14之半導體記憶裝置，其中 上述第1及第2連接部分於與上述1對部分之各者連接之側為相反側之端部相互連接。
16. 如請求項14之半導體記憶裝置，其中 上述連接部分進而具備第3連接部分，該第3連接部分於上述虛設區域中之上述積層體內沿上述積層方向及上述第2方向延伸，且將上述第1及第2連接部分連接， 上述第1連接部分與上述第3連接部分所成之角度、及上述第2連接部分與上述第3連接部分所成之角度為鈍角。
17. 一種半導體記憶裝置，其具備： 積層體，其具有複數個導電層與複數個絕緣層以1層為單位交替地積層而成之積層構造，且包含於與上述複數個導電層之積層方向交叉之第1方向上排列之記憶體區域及虛設區域； 複數個第1柱，其等在上述記憶體區域中之上述積層體內沿上述積層方向延伸，且於與上述複數個導電層之至少一部分之交叉部分別形成記憶胞；以及 第1及第2板狀部，其等在與上述積層方向及上述第1方向交叉之第2方向上離開之上述記憶體區域內之位置，於上述積層體內沿上述積層方向及上述第1方向延伸並且於上述虛設區域內終止，且將除了上述第1方向上之至少一部分以外之上述積層體於上述第2方向上分割； 上述第1及第2板狀部分別於上述虛設區域內之位置，以相互接近之方式相對於上述第1方向傾斜地延伸，於上述虛設區域內相互直接或間接地連接而終止。
18. 如請求項17之半導體記憶裝置，其 進而具備第3板狀部，該第3板狀部於上述虛設區域中之上述積層體內沿上述積層方向及上述第2方向延伸，且將上述第1及第2板狀部中之相對於上述第1方向傾斜之部分連接。
19. 如請求項17之半導體記憶裝置，其 進而具備於上述虛設區域相互分散地配置且於上述積層體內沿上述積層方向延伸之複數個第2柱， 上述第1及第2板狀部中之相對於上述第1方向傾斜之部分沿著上述複數個第2柱中與上述傾斜之部分相鄰之複數個第2柱之排列方向延伸。
20. 如請求項17之半導體記憶裝置，其 進而具備於上述虛設區域相互分散地配置且於上述積層體內沿上述積層方向延伸之複數個第2柱， 上述複數個第1柱分別具有： 半導體層，其於上述積層體內沿上述積層方向延伸；以及 記憶體層，其包圍上述半導體層之外周； 上述複數個第2柱分別具有 與上述複數個第1柱之各者相同之層構造。