TW202133344A - 半導體記憶裝置 - Google Patents

Abstract

實施方式之半導體記憶裝置具備：積層體，其介隔第1絕緣層而積層朝第1方向延伸之複數個導電層，且具有供配置與複數個導電層電性連接之複數個記憶胞的記憶部、及複數個導電層之第1方向上之端部呈階梯狀的階梯部；周邊部，其於積層體之外側之位置，與階梯部於第1方向對向地配置；及1行或複數行柱狀體，其於夾在積層體與周邊部之間之積層體的外側之位置，在與第1方向交叉之第2方向上斷續地相連。

Description

半導體記憶裝置

本發明之實施方式係關於一種半導體記憶裝置。

於三維非揮發性記憶體中，將記憶胞三維地配置於積層有複數個層之積層體內。於此種構成中，較理想為緩和由積層體與其周邊部之材質差異所產生之應力。

實施方式提供一種能夠緩和積層體中產生之應力之半導體記憶裝置。

實施方式之半導體記憶裝置具備：積層體，其介隔第1絕緣層而積層朝第1方向延伸之複數個導電層，且具有供配置與上述複數個導電層電性連接之複數個記憶胞的記憶部、及上述複數個導電層之上述第1方向上之端部呈階梯狀的階梯部；周邊部，其於上述積層體之外側之位置，與上述階梯部於上述第1方向對向地配置；及1行或複數行柱狀體，其於夾在上述積層體與上述周邊部之間之上述積層體的外側之位置，在與上述第1方向交叉之第2方向上斷續地相連。

以下，一面參照附圖，一面詳細地對本發明進行說明。再者，本發明並不由下述實施方式限定。又，下述實施方式中之構成要素包括業者能夠容易設想出者或實質上相同者。

[實施方式1] 以下，參照附圖，詳細地對實施方式1進行說明。

(半導體記憶裝置之構成例) 圖1A及圖1B係表示實施方式1之半導體記憶裝置10之概略構成之一例之模式圖。圖1A係半導體記憶裝置10之剖視圖，圖1B係半導體記憶裝置10之俯視圖。但是，圖1B中省略了絕緣層50及上層配線等。

如圖1A及圖1B所示，半導體記憶裝置10於基板SB上具備例如積層體LM、周邊部PR、及中間帶BB，記憶部MR、階梯部SR、周邊電路CNA、及柱狀體BF配置於該等構成內。

基板SB例如為矽基板等半導體基板。基板SB具備覆蓋上述記憶部MR、階梯部SR、柱狀體BF、及周邊電路CNA之絕緣層50。

配置於基板SB上之積層體LM具有積層有複數條字元線WL之構成。積層體LM具備記憶部MR及階梯部SR。

記憶部MR例如配置於積層體LM之中央。於記憶部MR之複數條字元線WL，配置有於積層方向上貫通字元線WL之複數個柱PL。於柱PL與字元線WL之交叉部形成複數個記憶胞。藉此，構成三維地配置有與字元線WL電性連接之記憶胞之記憶部MR。

階梯部SR例如為配置於記憶部MR之X方向兩側，並朝向記憶部MR逐漸上升之階梯狀構造。階梯部SR藉由複數條字元線WL於X方向兩側呈階梯狀終止而構成。

於各條字元線WL之階梯部SR中之端部，配置有連接字元線WL與上層配線等之觸點CC。藉此，可將積層成複數層之字元線WL單獨地引出。再者，於本說明書中，將階梯部SR各段之階面所朝之方向規定為上方向。

積層體LM之記憶部MR及階梯部SR於Y方向上被觸點LI分割，該觸點LI於積層體LM內在X方向上延伸。於積層體LM之記憶部MR，配置有於較最上層之字元線WL更靠上方之位置在X方向上延伸之絕緣構件SHE。

絕緣構件SHE係於由觸點LI分割成之積層體LM之各部分內在Y方向上排列之柱PL中例如中央之柱PL之上部，以與該等柱PL交叉之方式配置。利用絕緣構件SHE，於Y方向上相鄰之複數條選擇閘極線(未圖示)形成於積層體LM之上方。

周邊部PR配置於積層體LM之外側且在X方向上與階梯部SR對向之位置。周邊部PR具備包含電晶體TR及配線等之周邊電路CNA。周邊電路CNA有助於記憶胞之動作。

周邊電路CNA之高度低於複數條字元線WL沈積而成之積層體LM，周邊部PR之絕緣層50以至少到達積層體LM之上表面之高度之厚度覆蓋周邊電路CNA。

於積層體LM之外側，配置有夾在積層體LM與周邊部PR之間且於Y方向上延伸之中間帶BB。中間帶BB具有呈矩陣狀排列之複數個柱狀體BF。中間帶BB較佳為配置於較分割積層體LM之觸點LI之端部更靠X方向上之積層體LM的外側之位置。

其次，使用圖2A及圖2B，對半導體記憶裝置10之詳細構成例進行說明。

圖2A及圖2B係表示實施方式1之半導體記憶裝置10之詳細構成之一例之模式圖。圖2A係半導體記憶裝置10之沿著X方向之局部剖視圖，圖2B係其所對應之俯視圖。但是，圖2B中省略了絕緣層51～53及上層配線等。

如圖2A及圖2B所示，半導體記憶裝置10具備基板SB、以及基板SB上配置之記憶部MR、階梯部SR、周邊電路CNA、及柱狀體BF。階梯部SR及周邊電路CNA由絕緣層51覆蓋，積層體LM及絕緣層51由絕緣層52覆蓋，於絕緣層52上配置絕緣層53。絕緣層51～53例如為SiO₂ 層等。絕緣層51～53相當於上述圖1A中之絕緣層50。

積層體LM具有交替地積層複數個於X方向上延伸之作為導電層之字元線WL、及作為第1絕緣層之絕緣層OL而成之構成。字元線WL例如為鎢層或鉬層等。絕緣層OL例如為SiO₂ 層等。

再者，於圖2A及圖2B之示例中，積層體LM具有5層字元線WL，但字元線WL之層數任意。又，積層體LM可於最下層之字元線WL之下方配置選擇閘極線(未圖示)而構成，亦可於最上層之字元線WL之上方配置選擇閘極線(未圖示)而構成。

上述絕緣構件SHE(參照圖1B)例如將較最上層之字元線WL更靠上方之導電層劃分成選擇閘極線(未圖示)之圖案。

積層體LM具備三維地配置複數個記憶胞MC而成之記憶部MR、及積層體LM之端部呈階梯狀之階梯部SR。積層體LM藉由在X方向上延伸之觸點LI進行分割。利用觸點LI，將記憶部MR與階梯部SR劃分成被稱作區塊之複數個區域。

作為帶狀部之觸點LI貫通絕緣層52及積層體LM並到達基板SB。觸點LI具有覆蓋觸點LI之側壁之絕緣層54。於絕緣層54之內側填充有導電層21。絕緣層54例如為SiO₂ 層等。導電層21例如為多晶矽層或鎢層等。觸點LI之導電層21經由貫通絕緣層53之插塞V0(未圖示)與上層配線連接。

藉由將具有連接於插塞V0之導電層21之觸點LI配置於基板SB上，觸點LI例如作為源極線觸點發揮作用。但是，填充有SiO₂ 層等絕緣層之帶狀部可代替觸點LI，於Y方向上分割積層體LM。

於積層體LM之記憶部MR中呈矩陣狀配置有複數個柱PL。各個柱PL貫通積層體LM並到達基板SB。沿著字元線WL及絕緣層OL之面(XY平面)之柱PL之截面例如具有接近正圓之圓形、卵形(oval type)、或橢圓形等形狀。

各個柱PL自柱PL之外周側起依次具有記憶層ME、通道層CN、及核心層CR。通道層CN亦配置於柱PL之底部。記憶層ME係自柱PL之外周側起依次積層有例如SiO₂ 層等阻擋絕緣層BK、SiN層等電荷儲存層CT、及SiO₂ 層等隧道絕緣層TN之層。通道層CN例如為非晶矽層或多晶矽層等，核心層CR例如為SiO₂ 層等。

柱PL之通道層CN經由貫通絕緣層52、53之插塞CH與位元線等上層配線連接。各個柱PL具有記憶層ME、及連接於插塞CH之通道層CN，藉此於柱PL與字元線WL之各個交叉部形成複數個記憶胞MC。

但是，於上部配置有上述絕緣構件SHE(參照圖1B)之柱PL例如不具有插塞CH。此種柱PL係為了維持複數個柱PL之規則排列而配置，於該等柱之側面未形成記憶胞，或該等記憶胞之功能無效。

於積層體LM之階梯部SR，配置有與構成階梯部SR各段之字元線WL連接之觸點CC。觸點CC例如由鎢層等構成，貫通絕緣層52、51及各段最上層之絕緣層OL，並到達連接對象之字元線WL。觸點CC經由貫通絕緣層53之插塞V0與上層配線連接。

如此，於階梯部SR中，將與在高度方向上排列之記憶胞MC分別電性連接之字元線WL呈階梯狀引出，連接於階梯部SR各段上配置之觸點CC。

於觸點CC之周圍，呈矩陣狀配置有貫通絕緣層51及積層體LM之複數個柱狀部HR。沿著字元線WL及絕緣層OL之面(XY平面)之柱狀部HR之截面例如具有接近正圓之圓形、卵形(oval type)、或橢圓形等與柱PL相同之形狀。柱狀部HR之截面積可與柱PL之截面積大致相等。於各個柱狀部HR中，例如填充有SiO₂ 層等絕緣層。

柱狀部HR於下述半導體記憶裝置10之製造步驟中，對製造過程中之半導體記憶裝置10所具備之積層構造進行支持。

配置於積層體LM外側之周邊部PR具備周邊電路CNA，該周邊電路CNA包含配置於基板SB上之電晶體TR。於電晶體TR上連接有貫通絕緣層52、51之觸點CS。觸點CS經由貫通絕緣層53之插塞V0與上層配線連接。再者，亦可進而貫通絕緣層52、51地將觸點(未圖示)連接於電晶體TR之工作區域AA。

覆蓋階梯部SR及周邊電路CNA之作為第2絕緣層之絕緣層51例如具有到達積層體LM之記憶部MR中之上表面之高度位置之厚度。

夾在積層體LM與周邊部PR之間地配置之中間帶BB具備於Y方向上斷續地相連之複數個柱狀體BF。各個柱狀體BF貫通絕緣層51並到達基板SB。

再者，於積層體LM內在X方向上延伸之上述觸點LI未到達中間帶BB。即，中間帶BB配置於較觸點LI更靠外側之區域。

沿著字元線WL及絕緣層OL之面(XY平面)之柱狀體BF之截面例如具有接近正圓之圓形、卵形(oval type)、或橢圓形等與柱PL相同之形狀。柱狀體BF之截面積可與柱PL之截面積大致相等。於各個柱狀體BF內，例如填充有與覆蓋觸點LI之側壁之絕緣層54相同的作為第3絕緣層之絕緣層54。但是，於柱狀體BF內亦可填充有SiN層等其他絕緣層。或者，於柱狀體BF內，亦可填充有以絕緣層為襯墊之金屬層或半導體層等。

再者，於圖2A之示例中，填充於柱狀體BF內之絕緣層54例如亦於與絕緣層52相同之高度位置覆蓋柱狀體BF之上表面。

複數個柱狀體BF例如配置成於X方向上排列、並於Y方向上延伸之複數行。於圖2A及圖2B之示例中，複數個柱狀體BF例如配置成3行。此時，屬相鄰隊列之柱狀體BF較佳為於X方向上彼此並未完全重合。於圖2A及圖2B之示例中，3行柱狀體BF中，中央隊列中之柱狀體BF之位置相對於兩端隊列中之柱狀體BF於Y方向上偏移。又，屬相鄰隊列之柱狀體BF較佳為於Y方向上部分彼此重合。於圖2A及圖2B之示例中，兩端隊列中之柱狀體BF彼此之間距Px小於柱狀體BF之X方向之寬度(直徑)之2倍值。同一隊列中相鄰之柱狀體BF彼此之間距Py可小於柱狀體BF之Y方向之寬度(直徑)之2倍值。

再者，此種柱狀體BF之配置可與上述柱PL之配置相同。但是，相鄰之柱狀體BF彼此之間隔可大於相鄰之柱PL彼此之間隔。即，柱狀體BF可以較柱PL更低之密度配置。又，柱狀體BF亦可配置成1行而並非複數行。

藉由如此配置複數個柱狀體BF，埋入該等柱狀體BF之間之絕緣層51於XY平面中呈網狀擴展。即，絕緣層51並未於中間帶BB之積層體LM側與周邊部PR側被完全分斷，而是於柱狀體BF之間穿行從而連續地形成。

(半導體記憶裝置之製造方法) 其次，使用圖3A～圖19B，對實施方式1之半導體記憶裝置10之製造方法之示例進行說明。

圖3A～圖19B係表示實施方式1之半導體記憶裝置10之製造方法之順序之一例之模式圖。圖3A及圖3B、以及圖4A及圖4B係與圖2A之部位相對應之製造過程中之半導體記憶裝置10之剖視圖。圖5A～圖19B之A係與圖2A之部位相對應之剖視圖，B係與圖2B之部位相對應之俯視圖。

以下，自於基板SB上形成包含電晶體TR之周邊電路CNA，並利用絕緣層51之一部分覆蓋周邊電路CNA之上表面後之狀態開始進行說明。

如圖3A所示，於包含周邊電路CNA之基板SB上，形成交替地積層複數個犧牲層NL及絕緣層OL而成之積層體LMs。犧牲層NL例如為SiN層等，且為於之後被替換成導電材料而成為字元線WL之絕緣層。

再者，於該階段中，亦可於積層體LMs形成絕緣構件SHE(參照圖1B)。絕緣構件SHE可藉由向槽內填充絕緣體而形成，該槽例如形成為將積層體LMs(之更上層之犧牲層及絕緣層)分斷至中途。

如圖3B所示，一面藉由使用O₂ 電漿等之細化使抗蝕劑遮罩等遮罩圖案MKa後退，一面自上層將犧牲層NL及絕緣層OL例如成對地逐次去除，以積層體LMs之端部成為階梯狀之形狀之方式進行加工。

如圖4A所示，於積層體LMs之X方向之端部，形成由犧牲層NL及絕緣層OL構成之階梯部SRs。

如圖4B所示，進而形成覆蓋周邊電路CNA及階梯部SRs之絕緣層51。藉此，絕緣層51例如形成至與積層體LMs之最上表面相同之高度。

如圖5A及圖5B所示，形成貫通積層體LMs而到達基板SB之記憶體孔MH。又，形成貫通絕緣層51及階梯部SRs之積層體LMs而到達基板SB之孔RH。又，形成貫通絕緣層51而到達基板SB之孔BH。

記憶體孔MH係於之後用以形成柱PL之貫通孔。孔RH係於之後用以形成柱狀部HR之貫通孔。孔BH係於之後用以形成柱狀體BF之貫通孔。記憶體孔MH、孔RH、及孔BH例如具有相同之形狀及尺寸，因此能夠同時形成該等孔。

再者，於圖5B中，以虛線表示被絕緣層51覆蓋之階梯部SRs。於之後之附圖中亦同樣如此。

如圖6A及圖6B所示，形成覆蓋階梯部SRs上層之絕緣層51之遮罩圖案MKb。藉此，以遮罩圖案MKb將孔RH閉塞。

如圖7A及圖7B所示，將非晶矽層等犧牲層填充於記憶體孔MH內及孔BH內。藉此，形成記憶體孔MH中填充有犧牲層之柱PLs、及孔BH中填充有犧牲層之柱狀體BFs。由遮罩圖案MKb閉塞之孔RH內則不填充犧牲層。

如圖8A及圖8B所示，於去除遮罩圖案MKb後，於孔RH內填充SiO₂ 層等絕緣層而形成柱狀部HR。於柱PLs及柱狀體BFs中填充有犧牲層，因此不形成絕緣層。

如圖9A及圖9B所示，去除柱PLs之犧牲層，而開設記憶體孔MH。

如圖10A及圖10B所示，於記憶體孔MH內，自記憶體孔MH之側壁側起依次沈積SiO₂ 層等阻擋絕緣層BK、SiN層等電荷儲存層CT、及SiO₂ 層等隧道絕緣層TN，從而形成記憶層ME。又，於記憶層ME之內側形成非晶矽層或多晶矽層等通道層CN。通道層CN亦形成於記憶體孔MH之底面。隨後，以SiO₂ 層等核心層CR填充通道層CN內側之空隙。藉由以上步驟，形成柱PL。

再者，圖8A及圖8B所示之孔RH之填充處理與圖10A及圖10B所示之柱PL之形成處理之處理順序可相互替換。

如圖11A及圖11B所示，形成覆蓋積層體LMs之上表面及絕緣層51之絕緣層52。

如圖12A及圖12B所示，將積層體LMs分斷，形成於X方向延伸之狹縫ST。狹縫ST形成為貫通絕緣層52、階梯部SRs之絕緣層51、及積層體LMs而到達基板SB之槽狀。狹縫ST於X方向上並未到達形成有柱狀體BFs之區域，即，並未到達之後成為中間帶BB之區域。

如圖13A及圖13B所示，去除柱狀體BFs上之絕緣層52，使柱狀體BFs之上表面露出。

如圖14A及圖14B所示，去除柱狀體BFs之犧牲層，而開設孔BH。

如圖15A及圖15B所示，經由貫通積層體LMs之狹縫ST，去除積層體LMs中之犧牲層NL。藉此，形成於絕緣層OL之間具有去除了犧牲層NL而形成之間隙之積層體LMg。

積層體LMg係包含複數個間隙之脆弱之構造物。因此，於積層體LMg之中央附近，由貫通積層體LMg之柱PL支持積層體LMg。於積層體LMg端部之階梯部SRg中，由貫通階梯部SRg各段之柱狀部HR支持階梯部SRg。

又，自較厚地形成於積層體LMg周邊之絕緣層51向積層體LMg作用有朝向積層體LMg中央之壓縮應力。另一方面，於積層體LMg與其周邊之較厚之絕緣層51之間，內部為空腔之孔BH相連。因此，積層體LMg與絕緣層51之間之應力被孔BH內之空腔吸收，從而抑制壓縮應力作用於積層體LMg。

又，孔BH排列成於X方向上並排之複數行。並且，屬相鄰隊列之孔BH例如於X方向上並未完全重合，於Y方向上部分重合。如此，孔BH高密度地排列，亦可將此種孔BH之排列看作疑似蜂巢構造。蜂巢構造例如採用不留間隙地排列有多稜柱之構造，施加於多稜柱之1個面之力分散至其他面，藉此具有較高之強度。於排列成複數行之孔BH中，亦有可能近似地發揮蜂巢構造之分散並吸收應力之性能。

如圖16A及圖16B所示，經由貫通積層體LMg之狹縫ST，向積層體LMg之間隙填充導電材。藉此，形成交替地積層複數條字元線WL及絕緣層OL而成之積層體LM。

此時，存在狹縫ST內及孔BH內之一部分或全部被導電材填埋之情形。於此情形下，去除狹縫ST內及孔BH內之導電材。

再者，亦可將圖15A及圖15b、以及圖16A及圖16B所示之處理稱為替換處理。

如圖17A及圖17B所示，覆蓋狹縫ST之側壁，形成SiO₂ 層等絕緣層54。此時，亦向孔BH內填充絕緣層54，又，孔BH上方之絕緣層52之開口亦被重新填埋。藉此，形成內部填充有絕緣層54之柱狀體BF。

但是，於將絕緣層54形成於狹縫ST側壁時，孔BH內亦可並未全部被絕緣層54填充。於此情形下，於之後向狹縫ST填充導電層21時將導電層21填充至呈芯狀殘留於孔BH內之空隙。於此種情形下，形成內部填充有由絕緣層54覆蓋側壁之多晶矽層或鎢層等之柱狀體。

如圖18A及圖18B所示，向覆蓋狹縫ST之側壁之絕緣層54之內側填充多晶矽層或鎢層等導電層21，從而形成觸點LI。

如圖19A及圖19B所示，形成貫通絕緣層52、51及構成階梯部SR各段之階面之絕緣層OL，並連接於絕緣層OL下層之字元線WL之觸點CC。又，形成貫通絕緣層52、51並連接於電晶體TR等之觸點CS。此時，可進而形成貫通絕緣層52、51並連接於電晶體TR之工作區域AA之觸點。

之後，於絕緣層52上形成絕緣層53，形成貫通絕緣層53、52並連接於柱PL之通道層CN之插塞CH，形成貫通絕緣層53並連接於觸點LI、CC、CS之插塞V0。

藉由以上步驟，製造實施方式1之半導體記憶裝置10。

三維非揮發性記憶體例如藉由三維地將記憶胞配置於介隔絕緣層積層有複數個導電層之積層體而形成。另一方面，於積層體之周邊部配置有厚膜之絕緣層，構成材料與採用積層構造之積層體存在較大不同。

因此，有時會自厚膜之絕緣層向積層體產生朝向積層體中央之壓縮應力。於替換時，由於積層體採用包含複數個間隙之脆弱之構成，因此有時會因壓縮應力而導致積層體之積層構造產生彎曲，或階梯部之柱狀部向記憶部側傾斜。因此，考慮形成將積層體與周邊部之絕緣層分斷之槽等，從而緩和此種壓縮應力。

但是，藉此會導致產生靠近槽之積層體之階梯部附近向槽側膨脹之拉伸應力。因此，於替換時之脆弱之積層體之構造中，有時階梯部之柱狀部向外側傾斜，或階梯部產生變形。

根據實施方式1之半導體記憶裝置10，於夾在積層體LM與周邊部PR之間之中間帶BB中具備斷續地相連之1行或複數行柱狀體BF。於半導體記憶裝置10之製造步驟中，柱狀體BF處於內部具有空腔之孔BH之狀態，緩和自周邊部PR向積層體LMg之壓縮應力。又，例如與將積層體和周邊部分斷之槽不同，孔BH斷續地相連，因此抑制自階梯部SRg朝向周邊部PR之拉伸應力產生。

根據實施方式1之半導體記憶裝置10，配置成複數行之柱狀體BF例如於X方向上並未完全重合，於Y方向上部分重合。藉此，絕緣層51於柱狀體BF之間穿行從而連續地形成，使得抑制應力於積層體LM及周邊部PR間之傳播變得容易。又，藉由多樣地調整柱狀體BF之配置，能夠保持緩和壓縮應力及抑制拉伸應力之兩個功能之平衡。進而，因將柱狀體BF配置於較觸點LI更靠外側之區域，故例如擬蜂巢構造之孔BH之排列並未被用以形成觸點LI之狹縫ST分斷，而是於Y方向上連續地相連，從而能夠於夾在積層體LM與周邊部PR兩者之間之區域中，將積層體LM及周邊部PR間之應力完全吸收。

(變化例) 其次，使用圖20，對實施方式1之變化例之半導體記憶裝置10a進行說明。圖20係表示實施方式1之變化例之半導體記憶裝置10a之詳細構成之一例之剖視圖。變化例之半導體記憶裝置10a與上述實施方式1之不同點在於，柱狀體BFa內部包含氣隙AG。

如圖20所示，半導體記憶裝置10a具備於內部包含氣隙AG之柱狀體BFa。即，柱狀體BFa於內部不具備填充材料。除此以外之柱狀體BFa之構成與上述實施方式1之柱狀體BF之構成相同。

如此，包含氣隙AG之柱狀體BFa例如以如下方式形成。

即，於上述實施方式1之圖11A及圖11B所示之處理之前，預先去除柱狀體BFs內之犧牲層而開設孔BH。隨後，於圖11A及圖11B所示之處理中，於降低了覆蓋性能之處理條件下形成絕緣層52。藉此，於孔BH之內部未被填埋之情形下利用絕緣層52閉塞孔BH之上表面，從而形成包含氣隙AG之柱狀體BFa。

根據變化例之半導體記憶裝置10a，於替換處理中，因柱狀體BFa具有氣隙AG而緩和應力，又，於完成半導體記憶裝置10a後，亦可獲得利用柱狀體BFa緩和應力之效果。

[實施方式2] 以下，參照附圖，詳細地對實施方式2進行說明。實施方式2之半導體記憶裝置與上述實施方式1之不同點在於，具有多稜柱之柱狀體。

(半導體記憶裝置之構成例) 圖21A及圖21B係表示實施方式2之半導體記憶裝置20之詳細構成之一例之模式圖。圖21A係半導體記憶裝置20之沿著X方向之局部剖視圖，圖21B係與其對應之俯視圖。惟圖21B中省略了絕緣層51～53及上層配線等。

如圖21A及圖21B所示，半導體記憶裝置20於夾在積層體LM與周邊部PR之間之中間帶BBt內，具備於Y方向斷續地相連之1行柱狀體BFt。沿著XY平面之柱狀體BFt之截面例如具有四邊形等多邊形之形狀。柱狀體BFt之X方向及Y方向之寬度、以及Y方向上之柱狀體BFt間之間隔可適當調整。但是，柱狀體BFt之Y方向之寬度較短為佳。

再者，柱狀體BFt亦可配置成於X方向排列之複數行。於此情形下，屬於相鄰隊列之柱狀體BFt較佳為藉由彼此之位置於Y方向偏移，而於X方向上相互完全地不重合。

藉由如此配置複數個柱狀體BFt，埋入該等柱狀體BFt之間之絕緣層51於XY平面上呈網狀擴展。即，絕緣層51並未於中間帶BBt之積層體LM側與周邊部PR側被完全分斷，而是於柱狀體BFt之間穿行從而連續地形成。

各個柱狀體BFt之側壁例如由與覆蓋觸點LI之側壁之絕緣層54相同的絕緣層54覆蓋。於柱狀體BFt之絕緣層54之內側，例如與觸點LI同樣地填充有多晶矽層或鎢層等導電層21。但是，於柱狀體BFt內亦可填充有SiO₂ 層或SiN等絕緣層。柱狀體BFt亦可包含氣隙。

(半導體記憶裝置之製造方法) 其次，使用圖22A～圖27B，對實施方式2之半導體記憶裝置20之製造方法之示例進行說明。

圖22A～圖27B係表示實施方式2之半導體記憶裝置20之製造方法之順序之一例之模式圖。圖22A～圖27B之A係與圖21A之部位相對應之剖視圖，B係與圖21B之部位相對應之俯視圖。

如下所說明般，實施方式2之柱狀體BFt例如同時形成狹縫ST及觸點LI。

圖22A及圖22B係表示經實施與上述實施方式1之圖11A及圖11B之處理相當的處理之圖。即，於圖22A及圖22B之處理中，形成覆蓋積層體LMs及絕緣層51之絕緣層52。於該階段中，與柱狀體BFt相關之構成尚未形成。

如圖23A及圖23B所示，形成將積層體LMs分斷並於X方向延伸之狹縫ST。又，於積層體LMs之外側形成於Y方向上斷續地相連之溝槽BHt。溝槽BHt貫通絕緣層52、51而到達基板SB。溝槽BHt係於之後用以形成柱狀體BFt之貫通槽。

如此，例如同時形成狹縫ST與溝槽BHt。

如圖24A及圖24B所示，經由貫通積層體LMs之狹縫ST去除積層體LMs中之犧牲層NL，形成具有間隙之積層體LMg。

此時，藉由溝槽BHt內之空腔吸收積層體LMg與絕緣層51之間之應力，從而抑制壓縮應力作用於積層體LMg。又，因溝槽BHt斷續地配置，故抑制自階梯部SRg朝向周邊部PR之拉伸應力。

如圖25A及圖25B所示，經由貫通積層體LMg之狹縫ST向積層體LMg之間隙填充導電材，從而形成由字元線WL及絕緣層OL交替地複數積層而成之積層體LM。

此時，存在狹縫ST內及溝槽BHt內之一部分或全部被導電材填埋之情形。於此情形下，去除狹縫ST內及溝槽BHt內之導電材。

如圖26A及圖26B所示，覆蓋狹縫ST之側壁，形成SiO₂ 層等絕緣層54。此時，溝槽BHt之側壁亦被絕緣層54覆蓋。

如圖27A及圖27B所示，向覆蓋狹縫ST之側壁之絕緣層54之內側填充多晶矽層或鎢層等導電層21，從而形成觸點LI。此時，亦向溝槽BHt之絕緣層54之內側填充導電層21。即，向狹縫ST內及溝槽BHt內填充彼此相同之材料。

之後之步驟與上述實施方式1之半導體記憶裝置10之製造方法同樣地實施。

藉由以上步驟，製造實施方式2之半導體記憶裝置20。

如上所述，根據實施方式2之半導體記憶裝置20，實現與實施方式1之半導體記憶裝置10相同之效果。

[其他實施方式] 於上述實施方式1、2及變化例中，柱狀部HR內填充有絕緣層。但是，亦可同時進行柱狀部及柱之填充步驟，利用與柱之填充材料相同之材料填充柱狀部。

於上述實施方式1、2及變化例中，半導體記憶裝置10、10a、20具備基板SB上配置之積層體LM及周邊電路CNA。但是，半導體記憶裝置之積層體亦可配置於基板上配置之周邊電路之上方。又，積層體亦可與配置有周邊電路之基板貼合。

對本發明之若干實施方式進行了說明，但該等實施方式係作為示例而提出者，並未意圖限定發明之範圍。該等新穎之實施方式可以其他各種形態加以實施，且可於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施方式及其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍中所記載之發明及其均等之範圍內。

[相關申請案] 本申請案享有2020年2月27日申請之日本專利申請號2020-32252之優先權利益，並將該日本專利申請案之全部內容引用於本申請案中。

10:半導體記憶裝置 10a:半導體記憶裝置 20:半導體記憶裝置 21:導電層 50:絕緣層 51,52,53:絕緣層 54:絕緣層 AA:工作區域 AG:氣隙 BB:中間帶 BBt:中間帶 BF:柱狀體 BFa:柱狀體 BFs:柱狀體 BFt:柱狀體 BH:孔 BHt:溝槽 BK:阻擋絕緣層 CC:觸點 CH:插塞 CN:通道層 CNA:周邊電路 CR:核心層 CS:觸點 CT:電荷儲存層 HR:柱狀部 LI:觸點 LM:積層體 LMg:積層體 LMs:積層體 MC:記憶胞 ME:記憶層 MH:記憶體孔 MKa:遮罩圖案 MKb:遮罩圖案 MR:記憶部 NL:犧牲層 OL:絕緣層 PL:柱 PLs:柱 PR:周邊部 RH:孔 SB:基板 SHE:絕緣構件 SR:階梯部 SRg:階梯部 SRs:階梯部 ST:狹縫 TN:隧道絕緣層 TR:電晶體 V0:插塞 WL:字元線

圖1A及圖1B係表示實施方式1之半導體記憶裝置之概略構成之一例之模式圖。 圖2A及圖2B係表示實施方式1之半導體記憶裝置之詳細構成之一例之模式圖。 圖3A～圖19B係表示實施方式1之半導體記憶裝置之製造方法之順序之一例之模式圖。 圖20係表示實施方式1之變化例之半導體記憶裝置之詳細構成之一例之剖視圖。 圖21A及圖21B係表示實施方式2之半導體記憶裝置之詳細構成之一例之模式圖。 圖22A～圖27B係表示實施方式2之半導體記憶裝置之製造方法之順序之一例之模式圖。

10:半導體記憶裝置

50:絕緣層

BB:中間帶

BF:柱狀體

CC:觸點

CNA:周邊電路

LM:積層體

MR:記憶部

PL:柱

PR:周邊部

SB:基板

SR:階梯部

TR:電晶體

WL:字元線

Claims (20)

1. 一種半導體記憶裝置，其具備： 積層體，其介隔第1絕緣層而積層朝第1方向延伸之複數個導電層，且具有供配置與上述複數個導電層電性連接之複數個記憶胞的記憶部、及上述複數個導電層之上述第1方向上之端部呈階梯狀的階梯部； 周邊部，其於上述積層體之外側之位置，與上述階梯部於上述第1方向對向地配置； 帶狀部，其於上述積層體內朝上述第1方向延伸，且於與上述第1方向交叉之第2方向將上述積層體分割；及 1行或複數行柱狀體，其於夾在上述積層體與上述周邊部之間之上述積層體之外側、且較上述帶狀部之端部更靠上述第1方向上之上述積層體的外側之位置，於上述第2方向斷續地相連。
2. 如請求項1之半導體記憶裝置，其中上述柱狀體有複數行， 上述複數行柱狀體中之相鄰隊列中之上述柱狀體係配置於在上述第2方向上相互偏移之位置。
3. 如請求項2之半導體記憶裝置，其中上述複數行柱狀體中之相鄰隊列中之上述柱狀體於上述第2方向上部分重合。
4. 如請求項1之半導體記憶裝置，其中上述周邊部具有厚度至少到達至上述積層體之上表面之高度的第2絕緣層， 上述第2絕緣層埋入上述柱狀體之間並呈網狀擴展。
5. 如請求項1之半導體記憶裝置，其中於上述柱狀體之內部填充有第3絕緣層。
6. 如請求項1之半導體記憶裝置，其中於上述柱狀體之內部，填充有由第3絕緣層覆蓋側壁之金屬層或半導體層。
7. 如請求項1之半導體記憶裝置，其中於上述柱狀體之內部包含氣隙。
8. 如請求項1之半導體記憶裝置，其中於上述帶狀部及上述柱狀體中，填充有彼此相同之材料。
9. 如請求項1之半導體記憶裝置，其中上述柱狀體係截面為大致正圓形、卵形、或橢圓形之柱。
10. 如請求項1之半導體記憶裝置，其中上述柱狀體為多稜柱。
11. 一種半導體記憶裝置，其具備： 積層體，其介隔第1絕緣層而積層朝第1方向延伸之複數個導電層，且具有供配置與上述複數個導電層電性連接之複數個記憶胞的記憶部、及上述複數個導電層之上述第1方向上之端部呈階梯狀的階梯部； 周邊部，其於上述積層體之外側之位置，與上述階梯部於上述第1方向對向地配置；及 複數行柱狀體，其等於夾在上述積層體與上述周邊部之間之上述積層體的外側之位置，在與上述第1方向交叉之第2方向上斷續地相連。
12. 如請求項11之半導體記憶裝置，其中上述複數行柱狀體中之相鄰隊列中之上述柱狀體係配置於在上述第2方向上相互偏移之位置。
13. 如請求項12之半導體記憶裝置，其中上述複數行柱狀體中之相鄰隊列中之上述柱狀體於上述第2方向上部分重合。
14. 如請求項13之半導體記憶裝置，其中上述複數行柱狀體構成擬蜂巢構造。
15. 如請求項11之半導體記憶裝置，其中上述周邊部具有厚度至少到達至上述積層體之上表面之高度的第2絕緣層， 上述第2絕緣層埋入上述柱狀體之間並呈網狀擴展。
16. 如請求項11之半導體記憶裝置，其中於上述柱狀體之內部填充有第3絕緣層。
17. 如請求項11之半導體記憶裝置，其中於上述柱狀體之內部，填充有由第3絕緣層覆蓋側壁之金屬層或半導體層。
18. 如請求項11之半導體記憶裝置，其中於上述柱狀體之內部包含氣隙。
19. 如請求項11之半導體記憶裝置，其中上述柱狀體係截面為大致正圓形、卵形、或橢圓形之柱。
20. 如請求項11之半導體記憶裝置，其中上述柱狀體為多稜柱。

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