TWI712156B - 半導體記憶裝置及其製造方法 - Google Patents

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Abstract

實施形態係關於一種半導體記憶裝置及其製造方法。 實施形態之半導體記憶裝置具備：複數個柱，其等沿著特定方向延伸；複數個第1記憶單元，其等沿著柱之延伸方向，排列於各個柱之某一側之側面；複數個第2記憶單元，其等沿著柱之延伸方向，排列於各個柱之另一側之側面；複數條第1字元線，其等沿著柱之延伸方向排列，且分別連接於第1記憶單元；及複數條第2字元線，其等沿著柱之延伸方向排列，且分別連接於第2記憶單元；且於配置有複數個柱之單元陣列內，複數個柱沿著第1字元線及第2字元線之引出方向，週期性不間斷地排列。

Description

半導體記憶裝置及其製造方法
本發明之實施形態係關於一種半導體記憶裝置及其製造方法。
於三維非揮發性記憶體中，已知有如下構造：為了提高記憶單元之積體度，而相對於1個柱設置有複數行沿著高度方向排列之記憶單元之排列。於此種構成之三維非揮發性記憶體中，對於在柱之高度方向上積層之字元線，必須於不讓其崩塌之條件下進行微細分割。
一個實施形態提供一種具有既能抑制崩塌又能進行微細分割之字元線之半導體記憶裝置及其製造方法。
實施形態之半導體記憶裝置具備：複數個柱，其等沿著特定方向延伸；複數個第1記憶單元，其等沿著上述柱之延伸方向，排列於各個上述柱之某一側之側面；複數個第2記憶單元，其等沿著上述柱之延伸方向，排列於各個上述柱之另一側之側面；複數條第1字元線，其等沿著上述柱之延伸方向排列，且分別連接於上述第1記憶單元；及複數條第2字元線，其等沿著上述柱之延伸方向排列，且分別連接於上述第2記憶單元；且於配置有上述複數個柱之單元陣列內，上述複數個柱沿著上述第1字元線及上述第2字元線之引出方向，週期性不間斷地排列。
以下，參照圖式對本發明進行詳細說明。再者，並不藉由下述實施形態，限定本發明。又，下述實施形態中之構成要素包括業者能容易地設想或實質上相同之構成要素。
(半導體記憶裝置之構成例) 圖1A及圖1B係表示實施形態之半導體記憶裝置1之構成例之圖。圖1A係半導體記憶裝置1之俯視圖，圖1B係半導體記憶裝置1之Y方向剖視圖。其中，於圖1A中，絕緣層40被省略，位元線BL由虛線表示。又，圖1B中之位元線BL及接點CT實際上並不位於所示位置，只是為了便於說明方如此表示。
如圖1A及圖1B所示，半導體記憶裝置1於矽基板等基板10上，具備由複數個絕緣層21與導電層22交替積層而成之積層體20。但積層體20亦可配置於成為源極線之導電層上，藉此可不配置於基板10之正上方。絕緣層21例如為SiO 2層等，作為層間絕緣層而發揮功能。導電層22例如為W層等，作為字元線WLa、WLb而發揮功能。字元線WLa、WLb沿著X方向引出，且連接於用以使字元線WLa、WLb動作之周邊電路。再者，字元線WLa、WLb之積層數可為任意多層，例如可為100層左右。
半導體記憶裝置1具備複數個作為分割層之絕緣層MT，該絕緣層MT貫通積層體20，且沿著X方向延伸。藉由絕緣層MT，積層體20被分割成複數個積層體20a、20b。藉由絕緣層MT，導電層22被分割成字元線WLa、WLb。
半導體記憶裝置1具備複數個記憶體孔AH，該等記憶體孔AH貫通積層體20，且配置於與絕緣層MT交叉之位置。記憶體孔AH俯視下具有於Y方向上具有長徑之橢圓形或小判金幣形之形狀。記憶體孔AH之作為開放面之上表面之長徑相對於記憶體孔AH之上表面之短徑之比例如為1.5以上且2.0以下。記憶體孔AH之作為終端面之底面之長徑相對於記憶體孔AH之底面之短徑之比例如大於1.0，較佳為1.5以上且2.0以下。
記憶體孔AH由於具有橢圓形或小判金幣形之形狀，故而俯視下配置於跨及配置有字元線WLa、絕緣層MT及字元線WLb之區域之區域內。較佳為記憶體孔AH之底面大致平坦，從而於字元線WLa、WLb與絕緣層MT之交界部分無階差。
於記憶體孔AH之中心部分，配置有沿著積層體20之積層方向延伸之作為柱之核心部30。核心部30由例如SiO 2層等構成。於核心部30之側壁，以覆蓋核心部30之方式配置有記憶體層31。記憶體層31由複數個層積層而成。具體而言，記憶體層31自核心部30側起依序具備通道層、隧道絕緣層、電荷儲存層及阻擋絕緣層。記憶體層31中之通道層亦覆蓋核心部30之底面。阻擋絕緣層與記憶體孔AH之內壁相接。通道層例如為非晶矽層或多晶矽層等。隧道絕緣層及阻擋絕緣層例如為SiO 2層等。電荷儲存層例如為SiN層等。
根據如上所述之構成，半導體記憶裝置1於核心部30之Y方向之兩側面，具備排列於各個導電層22之高度位置之記憶單元MCa、MCb。更具體而言，於核心部30之Y方向之某一側，排列有複數個作為第1記憶單元之記憶單元MCa，該等記憶單元MCa分別與位於相同高度位置之作為第1字元線之字元線WLa連接。又，於核心部30之Y方向之另一側，排列有複數個作為第2記憶單元之記憶單元MCb，該等記憶單元MCb分別與位於相同高度位置之作為第2字元線之字元線WLb連接。
即，根據上述構成，相對於1個核心部30排列有複數行記憶單元MCa、MCb。藉此，能提高記憶單元MCa、MCb之配置密度，使之高積體化。將如此配置有記憶單元MCa、MCb之區域稱作單元陣列AR。於單元陣列AR內，俯視下呈矩陣狀配置有沿著高度方向排列有記憶單元MCa、MCb之複數個核心部30。
半導體記憶裝置1於積層體20之上方，隔著絕緣層40具備沿著Y方向延伸之複數條位元線BL。特定之位元線BL經由接點CT與設置於特定之記憶體孔AH之通道層連接。位元線BL沿著Y方向引出，且連接於用以使位元線BL動作之周邊電路。
圖2係表示實施形態之半導體記憶裝置1之單元陣列AR之圖。圖2係於高度方向上配置之任一階層之字元線WLa、WLb之俯視圖。
如圖2所示，於單元陣列AR內，絕緣層MT沿著字元線WLa、WLb之引出方向即X方向不間斷地延伸，且沿著Y方向具有週期性地排列。但由於沿著X方向延伸之狹縫ST，絕緣層MT之週期性於Y方向上部分中斷。狹縫ST係貫通積層體20之槽。狹縫ST中埋入有例如W層等導電層，其作為例如源極線接點而發揮功能。
於單元陣列AR內，記憶體孔AH以於Y方向上跨越絕緣層MT之方式配置，且沿著X方向週期性不間斷地排列。此處所謂之記憶體孔AH不間斷排列之狀態，係指記憶體孔AH之排列週期性連續且持續地維持。記憶體孔AH進而沿著Y方向具有週期地排列，但由於沿著X方向延伸之狹縫ST，記憶體孔AH之週期性於Y方向上部分中斷。
(半導體記憶裝置之製造處理例) 其次，使用圖3A～圖14B，對實施形態之半導體記憶裝置1之製造處理例進行說明。圖3A～圖14B係表示實施形態之半導體記憶裝置1之製造處理順序之一例的流程圖。於圖3A～圖14B中，各圖A係半導體記憶裝置1之製造處理之俯視圖，各圖B係半導體記憶裝置1之製造處理之Y方向剖視圖。
如圖3A及圖3B所示，於基板10之上方，形成由複數個絕緣層21與犧牲層23交替積層而成之積層體20s。犧牲層23係後期可替換成導電層22之層，例如為SiN層等。
於積層體20s上，形成具有孔圖案之CVD碳層51。CVD碳層51係採用化學氣相沈積(CVD：Chemical Vapor Deposition)法而形成之非晶碳層。
如圖4A及圖4B所示，以CVD碳層51為遮罩，形成貫通積層體20s之複數個記憶體孔AH。
如圖5A及圖5B所示，向複數個記憶體孔AH內填充犧牲層24。犧牲層24例如為非晶矽層或多晶矽層等。
如圖6A及圖6B所示，於積層體20s上，形成具有線與間隔圖案之CVD碳層52。此時，要以CVD碳層52之間隔圖案位於填充有犧牲層24之記憶體孔AH上之方式，形成CVD碳層52。
如圖7A及圖7B所示，以CVD碳層52為遮罩，形成貫通積層體20s之複數條槽TR。此時，使用之條件為，將由SiO 2層及SiN層等構成之積層體20s相對於由非晶矽層等矽系材料構成之犧牲層24選擇性地去除。藉此，填充於記憶體孔AH中之犧牲層24方不會被去除而殘留。其情狀見圖8所示。圖8係將CVD碳層52省略後之狀態下之俯視圖。
如圖8所示，積層體20s被複數條槽TR分斷，而成為沿著X方向延伸之微細線狀。於該等線狀之積層體20s之間，殘留有柱狀之犧牲層24。該柱狀之犧牲層24將呈線狀之各個積層體20s橋接。即，柱狀之犧牲層24將複數個線狀之積層體20s相連。
如圖9A及圖9B所示，向積層體20s之間之槽中填充絕緣材料而形成絕緣層MT。
如圖10A及圖10B所示，將犧牲層24去除，使記憶體孔AH再次開口。此時，使用之條件係，將非晶矽層等矽系材料相對於絕緣層MT選擇性地去除。藉此，方能於保留絕緣層MT之狀態下，將犧牲層24去除。
如圖11A及圖11B所示，於記憶體孔AH內，自記憶體孔AH之內壁側起依序積層阻擋絕緣層、電荷儲存層、隧道絕緣層、通道層而形成記憶體層31。通道層進而形成於記憶體孔AH之底面。向記憶體層31之內側填充絕緣材料而形成核心部30。然後，形成貫通積層體20s之狹縫ST(參照圖2)。
如圖12A及圖12B所示，經由狹縫ST將積層體20s之犧牲層23去除。積層於犧牲層23之間之複數個絕緣層21由絕緣層MT、及被記憶體層31覆蓋之核心部30支持，且以維持犧牲層23被去除所產生之空隙之狀態殘留。
如圖13A及圖13B所示，以導電材料填充犧牲層23被去除所產生之空隙而形成導電層22(字元線WLa、WLb)。又，藉此形成被絕緣層MT分割所得之複數個積層體20a、20b。然後，亦可向狹縫ST內填充導電材料，形成源極線接點。
如圖14A及圖14B所示，於積層體20上形成絕緣層40，並於絕緣層40形成接點CT。又，於絕緣層40上形成複數條位元線BL。
經由以上，實施形態之半導體記憶裝置1之製造處理結束。
(比較例) 使用圖15A～圖16C，對比較例之半導體記憶裝置之製造處理進行說明。於比較例之半導體記憶裝置中，實施製造處理時，並不先於分割字元線之絕緣層形成記憶體孔。因此，會產生以下所說明之各種問題。
如圖15A所示，在形成於基板之絕緣層與犧牲層之積層體20s'上，形成具有線與間隔圖案之CVD碳層52'。
如圖15B所示，形成貫通積層體20s'之複數條槽TR'。積層體20s'被分割成複數個線狀之積層體20s'。
如圖15C所示，以絕緣材料填充積層體20s'之間之槽TR'而形成絕緣層MT'。
如圖16A所示，於積層體20s'上，形成具有孔圖案之CVD碳層51'。此時，要以孔圖案配置於絕緣層MT上，且具有向兩側之積層體20s'突出之突出部PR'之方式，形成CVD碳層51'。若記憶體孔AH'為小判金幣形，則突出部PR'為相當於小判金幣耳部之部分。
如圖16B所示，形成將CVD碳層51'之開口部分之積層體20s'及絕緣層MT'貫通之記憶體孔AH'。
如圖16C所示，於記憶體孔AH'內，形成被記憶體層31'覆蓋之核心部30'。
此處，於圖15B中，被複數條槽TR'分斷而成為沿著X方向延伸之微細線狀之各個積層體20s'包含積層有例如達100層之犧牲層，成為無任何物體支持而屹立之狀態。因此，存在積層體20s'崩塌之情形。
又，於圖16B中，貫通積層體20s'及絕緣層MT'時，必須藉由乾式蝕刻等，將積層體20s'部分之絕緣層與犧牲層之積層構造、及絕緣層MT'部分之塊狀絕緣層一次性去除。
然而，通常而言，相較於絕緣層與犧牲層之積層構造，有塊狀絕緣層之蝕刻速率更快之傾向。因此，存在如下情形：於記憶體孔AH'之底面，積層體20s'與絕緣層MT'之交界部分產生階差。若採用低蝕刻速率之條件，則雖能減小此種階差，但有生產性惡化之虞。
又，由於絕緣層與犧牲層之積層構造、及塊狀絕緣層蝕刻特性之不同，蝕刻深度越大，記憶體孔AH'向積層體20s'部分突出之突出量(突出部PR'之面積)越易減少。因此，存在如下情形：於上表面具有橢圓形或小判金幣形之形狀之記憶體孔AH'會於底面具有與開口部之絕緣層MT'相似之長方形之形狀。此時，原本為長徑之Y方向之徑相對於原本為短徑之X方向之徑之比成為1.0以下。
又，於圖16C中，由於記憶體孔AH'內之積層體20s'部分、及記憶體孔AH'外側之絕緣層MT'部分兩者蝕刻速率之不同，於Y方向上具有長徑之記憶體孔AH'會向X方向膨狀。藉此，存在記憶體孔AH'之形狀發生變形之情形。又，存在記憶體孔AH'外周之絕緣層MT'之寬度變大，而形成喙狀部分BB'之情形。
再者，為了抑制圖15B中之積層體20s'之崩塌，亦可考慮將沿著X方向延伸之絕緣層MT'之一部分橋接。其情狀見圖17所示。圖17係表示比較例之半導體記憶裝置之單元陣列AR'之圖。
如圖17所示，於單元陣列AR'內，絕緣層MT'沿著字元線WLa'、WLb'之引出方向即X方向延伸，且沿著Y方向具有週期性地排列。但絕緣層MT'為於X方向上部分中斷之狀態。藉此，相鄰之積層體20a'、20b'彼此有一部分連接而形成橋接部CR'，能構成為呈線狀之積層體20a'、20b'相互支持。
然而，若於單元陣列AR'內設置橋接部CR'，則相應地能排列記憶單元之區域變窄，記憶單元之積體度下降。繼而，單元陣列AR'增大。又，此種構成處於積層體20s'之崩塌抑制與記憶單元之積體度提高兩者此消彼長之狀態下，從而會使半導體記憶裝置之設計範圍變窄。
於實施形態之半導體記憶裝置1中，先於絕緣層MT之形成，形成填充有犧牲層24之記憶體孔AH。藉此，當形成有絕緣層MT時，被絕緣層MT分斷之積層體20s成為由複數個犧牲層24橋接之狀態，能構成為積層體20s彼此相互支持。藉此，能加強積層體20s之構造，從而能抑制積層體20s之崩塌。
又，與圖17之比較例不同，無需另行勻出用於橋接部CR'之空間，從而不會使單元陣列AR內之區域受到擠壓。藉此，能高密度地配置記憶單元MC，從而能縮小單元陣列AR之面積。
於實施形態之半導體記憶裝置1中，形成記憶體孔AH時，記憶體孔AH之周邊並不存在蝕刻速率較積層體20s快之絕緣層MT。因此，記憶體孔AH受沿著X方向延伸之絕緣層MT所影響而向X方向膨狀之情況得到抑制。藉此，能抑制記憶體孔AH之形狀發生變形，又能抑制於記憶體孔AH之周圍形成喙狀部分BB'。此有助於記憶單元MCa、MCb之電氣特性之提高、及電氣特性差異之抑制。
於實施形態之半導體記憶裝置1中，貫通絕緣層21與犧牲層23之積層體20s而形成記憶體孔AH。藉此，能藉由相較於將絕緣層與犧牲層之積層構造、及塊狀絕緣層一次性貫通之比較例之半導體記憶裝置而言製程範圍更大之處理，形成記憶體孔AH。
藉此，不易產生記憶體孔AH內之蝕刻速率差，而能形成包含無階差而大致平坦之底面之記憶體孔AH。此有助於記憶單元MCa、MCb之電氣特性之提高、及電氣特性差異之抑制。
又，不易產生記憶體孔AH內之蝕刻特性之不同，從而記憶體孔AH之上表面之橢圓形或小判金幣形之形狀於記憶體孔AH之底面亦容易得以維持。即，能抑制記憶體孔AH之底面接近於長方形之形狀。此有助於記憶單元MCa、MCb之電氣特性之提高、及電氣特性差異之抑制。
對本發明之若干個實施形態進行了說明，但該等實施形態只是作為示例而提出，並非想要限定發明之範圍。該等新穎之實施形態能以其他各種形態加以實施，於不脫離發明主旨之範圍內，可進行各種省略、替換、變更。該等實施形態及其變化包含於發明之範圍及主旨中，並且包含於申請專利範圍所記載之發明及其同等之範圍內。
[相關申請案] 本申請案享有以2019年1月17日提出申請之日本專利申請案號2019-6127之優先權之利益，且該日本專利申請案之全部內容被引用於本申請案中。
1                          半導體記憶裝置 10                         基板 20                         積層體 20a                       積層體 20a'                      積層體 20b                       積層體 20b'                      積層體 20s                       積層體 20s'                       積層體 21                         絕緣層 22                         導電層 23                         犧牲層 24                         犧牲層 30                         核心部 30'                        核心部 31                         記憶體層 31'                        記憶體層 40                         絕緣層 51                         CVD碳層 51'                        CVD碳層 52                         CVD碳層 52'                        CVD碳層 AH                       記憶體孔 AH'                       記憶體孔 AR                        單元陣列 AR'                       單元陣列 BB'                       喙狀部分 BL                        位元線 CR'                       橋接部 CT                        接點 MCa                      記憶單元 MCb                     記憶單元 MT                       絕緣層 MT'                      絕緣層 PR'                       突出部 ST                        狹縫 TR                        槽 TR'                       槽 WLa                     字元線 WLa'                     字元線 WLb                     字元線 WLb'                     字元線
圖1A及圖1B係表示實施形態之半導體記憶裝置之構成例之圖。 圖2係表示實施形態之半導體記憶裝置之單元陣列之圖。 圖3A～圖14B係表示實施形態之半導體記憶裝置之製造處理順序之一例的流程圖。 圖15A～圖15C係表示比較例之半導體記憶裝置之製造處理順序之一例的流程圖。 圖16A～圖16C係表示比較例之半導體記憶裝置之製造處理順序之一例的流程圖。 圖17係表示比較例之半導體記憶裝置之單元陣列之圖。
20a                            積層體 20b                            積層體 AH                            記憶體孔 AR                             單元陣列 MT                            絕緣層 ST                             狹縫 WLa                          字元線 WLb                          字元線

Claims (20)

  1. 一種半導體記憶裝置，其具備：複數個絕緣柱，其等沿著特定方向延伸；複數個第1記憶單元，其等沿著上述絕緣柱之延伸方向，排列於各個上述絕緣柱之某一側之側面；複數個第2記憶單元，其等沿著上述絕緣柱之延伸方向，排列於各個上述絕緣柱之另一側之側面；複數條第1字元線，其等沿著上述絕緣柱之延伸方向排列，且分別連接於上述第1記憶單元；及複數條第2字元線，其等沿著上述絕緣柱之延伸方向排列，且分別連接於上述第2記憶單元；且於配置有上述複數個絕緣柱之單元陣列內，上述複數個絕緣柱沿著上述第1字元線及上述第2字元線之引出方向，週期性不間斷地排列。
  2. 如請求項1之半導體記憶裝置，其具備：積層體，其由上述第1字元線及上述第2字元線於上述絕緣柱之延伸方向上分別複數地積層而成；及分割層，其於上述積層體內沿著上述積層體之積層方向延伸，且分割出上述第1字元線及上述第2字元線；且於上述單元陣列內，上述分割層沿著上述第1字元線及上述第2字元線之引出方向不間斷 地延伸。
  3. 如請求項1之半導體記憶裝置，其中上述複數個絕緣柱分別配置於記憶體孔內，且上述記憶體孔具有於與上述第1字元線及上述第2字元線之引出方向相交之方向上具有長徑之橢圓形或小判金幣形之開放面，上述記憶體孔之終端面之長徑相對於上述記憶體孔之終端面之短徑之比率大於1。
  4. 如請求項1之半導體記憶裝置，其具備：積層體，其由上述第1字元線及上述第2字元線於上述絕緣柱之延伸方向上分別複數地積層而成；及分割層，其於上述積層體內沿著上述積層體之積層方向延伸，且分割出上述第1字元線及上述第2字元線；且上述複數個絕緣柱分別配置於記憶體孔內，上述記憶體孔之終端面無階差，俯視下配置於跨及分別配置有上述第1字元線、上述分割層及上述第2字元線之區域之區域內。
  5. 如請求項1之半導體記憶裝置，其具備：積層體，其由上述第1字元線及上述第2字元線於上述絕緣柱之延伸方向上分別複數地積層而成；且於上述複數條第1字元線之間，分別配置有第1絕緣層，於上述複數條第2字元線之間，分別配置有第2絕緣層。
  6. 如請求項5之半導體記憶裝置，其具備：分割層，其於上述積層體內沿著上述積層體之積層方向延伸，且分割出上述第1字元線及上述第2字元線。
  7. 如請求項6之半導體記憶裝置，其中上述複數個絕緣柱分別配置於記憶體孔內，且上述記憶體孔於上述積層體內沿著上述積層體之積層方向延伸，且配置於與上述分割層重疊之位置。
  8. 如請求項7之半導體記憶裝置，其中於上述單元陣列內，上述記憶體孔沿著上述分割層之延伸方向，週期性不間斷地排列。
  9. 如請求項7之半導體記憶裝置，其中上述記憶體孔係以跨越上述分割層之寬度方向之方式配置。
  10. 如請求項9之半導體記憶裝置，其中上述記憶體孔之終端面於上述分割層與上述積層體之界面無階差。
  11. 一種半導體記憶裝置之製造方法，其中形成由第1絕緣層與第1犧牲層複數個交替積層而成之積層體；形成貫通上述積層體之記憶體孔， 以第2犧牲層填充上述記憶體孔，及於與被上述第2犧牲層填充之上述記憶體孔交叉之位置，形成分割上述積層體之槽。
  12. 如請求項11之半導體記憶裝置之製造方法，其中形成上述槽時，將上述第2犧牲層殘留於上述槽內。
  13. 如請求項12之半導體記憶裝置之製造方法，其中形成上述槽時，藉由上述第2犧牲層將上述積層體彼此橋接。
  14. 如請求項13之半導體記憶裝置之製造方法，其中形成上述記憶體孔時，於單元陣列形成預定區域內，沿著特定方向週期性不間斷地形成複數個上述記憶體孔。
  15. 如請求項14之半導體記憶裝置之製造方法，其中形成上述槽時，於上述單元陣列形成預定區域內，以沿著排列複數個上述記憶體孔之方向不間斷地延伸之方式，形成上述槽。
  16. 如請求項14之半導體記憶裝置之製造方法，其中形成上述記憶體孔時，以如下方式形成上述記憶體孔：上述記憶體孔之開放面成為於與上述特定方向相交之方向上具有長徑之橢圓形或小判金幣形，且上述記憶體孔之終端面之長徑相對於上述記憶體孔之終端面之短徑之比率大於1。
  17. 如請求項12之半導體記憶裝置之製造方法，其中形成上述槽時，於上述記憶體孔之終端面被上述第2犧牲層覆蓋之狀態下，形成上述槽。
  18. 如請求項11之半導體記憶裝置之製造方法，其中向上述記憶體孔內填充記憶體層，形成側面形成有記憶單元之柱。
  19. 如請求項11之半導體記憶裝置之製造方法，其中向上述槽內填充第2絕緣層，形成分割上述積層體之分割層。
  20. 如請求項11之半導體記憶裝置之製造方法，其中將上述積層體之上述第1犧牲層替換成導電層。
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