JP2019009383A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】高い抗折強度をもつ半導体装置及びその製造方法を提供すること。【解決手段】半導体装置は、空隙７５を介して積層された複数の導電層７０を有する積層体１００と、積層体１００内を積層体の積層方向に延び下地層１０に接する半導体ボディ２０を有する柱状部ＣＬと、空隙７５につながる空洞を形成し積層体１００内を積層方向に延びるホールＤＭＨと、ホールＤＭＨの上端を塞ぐ封止膜９０と、を備えている。【選択図】図３

Description

実施形態は、半導体装置及びその製造方法に関する。
３次元メモリデバイスにおいて複数の導電層の間を空隙にした構造が提案されている。また、複数の導電層の間の犠牲層を、導電層および犠牲層を含む積層体に形成したスリットを通じたエッチングにより除去して、上記空隙を形成する技術が提案されている。
特許第４６９１１２４号公報 特開２０１３−３８１２４号公報 米国特許出願公開第２０１７／００６２４６４号明細書
実施形態は、高い抗折強度をもつ半導体装置及びその製造方法を提供する。
実施形態によれば、半導体装置は、下地層と、前記下地層上に設けられ、空隙を介して積層された複数の導電層を有する積層体と、前記積層体内を前記積層体の積層方向に延び前記下地層に接する半導体ボディを有する柱状部と、前記空隙につながる空洞を形成し前記積層体内を前記積層方向に延びるホールと、前記空洞を形成する前記ホールの上端を塞ぐ封止膜と、を備えている。
実施形態の半導体装置の模式斜視図。 実施形態の半導体装置の模式平面図。 図２におけるＡ−Ａ断面図。 （ａ）および（ｂ）は、図３における一部分の拡大断面図。 図２におけるＢ−Ｂ断面図。 図２におけるＣ−Ｃ断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 （ａ）および（ｂ）は、実施形態の半導体装置の製造方法を示す模式平面図。 （ａ）および（ｂ）は、実施形態の半導体装置の製造方法を示す模式平面図。 （ａ）および（ｂ）は、実施形態の半導体装置の製造方法を示す模式平面図。 実施形態の半導体装置の模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 （ａ）〜（ｃ）は、実施形態の半導体装置の製造方法を示す模式平面図。 実施形態の半導体装置の模式平面図。 図３１におけるＤ−Ｄ断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の模式平面図。 図４５におけるＥ−Ｅ断面図。 図４５におけるＦ−Ｆ断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
実施形態では、半導体装置として、例えば、３次元構造のメモリセルアレイを有する半導体記憶装置を説明する。
図１は、実施形態のメモリセルアレイの模式斜視図である。
図２は、実施形態のメモリセルアレイの模式平面図である。
図３は、図２におけるＡ−Ａ断面図である。
図１において、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向（積層方向）とする。他の図に示すＸ方向、Ｙ方向、およびＺ方向は、それぞれ、図１のＸ方向、Ｙ方向、およびＺ方向に対応する。
メモリセルアレイ１は、下地層としての基板１０と、基板１０上に積層された積層体１００と、複数の柱状部ＣＬと、複数の分離部（第１分離部）６０とを有する。積層体１００の上方には、上層配線として例えばビット線ＢＬとソース線ＳＬが設けられている。
柱状部ＣＬは、積層体１００内をその積層方向（Ｚ方向）に延びる略円柱状に形成されている。分離部６０は、積層体１００の積層方向（Ｚ方向）およびＸ方向に広がり、積層体１００をＹ方向に複数のブロック（またはフィンガー）に分離している。
複数の柱状部ＣＬは、図２に示すように、例えば千鳥配列されている。または、複数の柱状部ＣＬは、Ｘ方向およびＹ方向に沿って正方格子配列されていてもよい。
複数のビット線ＢＬは、Ｙ方向に延びる例えば金属膜である。複数のビット線ＢＬは、Ｘ方向に互いに分離している。
図３に示すように、積層体１００は、基板１０上に積層された複数の導電層７０を有する。複数の導電層７０が空隙（エアギャップ）７５を介して基板１０の主面に対して垂直な方向（Ｚ方向）に積層されている。導電層７０は、例えば、金属を主成分に含む層、または、不純物がドープされたシリコン層である。基板１０の主面と、最下層の導電層７０との間には、絶縁層７２が設けられている。
基板１０は、主面よりも上方に突出した略円柱状の凸部１０ａを有する。凸部１０ａは、柱状部ＣＬの下に設けられている。基板１０は例えばシリコン基板であり、凸部１０ａはシリコンのエピタキシャル成長層である。
凸部１０ａは絶縁層７２を貫通している。凸部１０ａの上面は、最下層の導電層７０の上面よりも高く、下から２層目の導電層７０の下面よりも低い高さに位置する。最下層の導電層７０は、凸部１０ａのまわりを囲み、凸部１０ａの側面に対向している。最下層の導電層７０と、凸部１０ａの側面との間に絶縁膜４１が設けられ、最下層の導電層７０は凸部１０ａに接していない。
空隙７５を介して積層された複数の導電層７０は、複数の柱状部ＣＬの側面を囲むように、柱状部ＣＬの側面に接している。複数の導電層７０は、このような複数の柱状部ＣＬとの物理的結合によって支えられ、導電層７０間の空隙７５が保たれる。
図２および図３に示すように、分離部６０の近くに複数のホールＤＭＨが配置されている。複数のホールＤＭＨは、分離部６０が延びる方向（Ｘ方向）に配列されている。２つの分離部６０によって区切られた積層体１００の１つのブロック（フィンガー）におけるＹ方向の両端に複数のホールＤＭＨが配置されている。
図３に示すように、最上層の導電層７０の上には、封止膜９０が設けられている。封止膜９０は絶縁膜であり、例えばシリコン酸化膜である。封止膜９０は、柱状部ＣＬの上端および分離部６０の上端を覆っている。また、封止膜９０は、ホールＤＭＨ内にＺ方向に延びる空洞を残しつつ、ホールＤＭＨの上端を塞いでいる。
導電層７０間の空隙７５におけるホールＤＭＨ側の端部を閉塞するような膜は形成されず、ホールＤＭＨは空隙７５とつながっている。
ホールＤＭＨの下にも、基板１０の凸部１０ａが設けられている。ホールＤＭＨのボトムと柱状部ＣＬのボトムは略同じ高さ（凸部１０ａの上面高さ）に位置する。
図４（ａ）は、図３における一部分の拡大断面図である。
柱状部ＣＬは、メモリ膜３０と、半導体ボディ２０と、絶縁性のコア膜５０とを有する。半導体ボディ２０およびコア膜５０は、積層体１００の積層方向に沿って連続して延びている。
半導体ボディ２０は、積層体１００内をその積層方向（Ｚ方向）にパイプ状に延びている。メモリ膜３０は、導電層７０と半導体ボディ２０との間に設けられ、半導体ボディ２０を外周側から囲んでいる。コア膜５０は、パイプ状の半導体ボディ２０の内側に設けられている。
メモリ膜３０は、トンネル絶縁膜３１と、電荷蓄積膜（電荷蓄積部）３２と、ブロック絶縁膜３３とを有する絶縁膜の積層膜である。トンネル絶縁膜３１は、半導体ボディ２０と電荷蓄積膜３２との間に設けられている。電荷蓄積膜３２は、トンネル絶縁膜３１とブロック絶縁膜３３との間に設けられている。ブロック絶縁膜３３は、電荷蓄積膜３２と導電層７０との間に設けられている。
半導体ボディ２０、メモリ膜３０、および導電層７０は、メモリセルＭＣを構成する。メモリセルＭＣは、半導体ボディ２０の周囲を、メモリ膜３０を介して、導電層７０が囲んだ縦型トランジスタ構造を有する。
その縦型トランジスタ構造のメモリセルＭＣにおいて、半導体ボディ２０は例えばシリコンのチャネルボディであり、導電層７０はコントロールゲートとして機能する。電荷蓄積膜３２は半導体ボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
メモリセルＭＣは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、絶縁性の膜中に電荷を捕獲するトラップサイトを多数有するものであって、例えば、シリコン窒化膜を含む。または、電荷蓄積膜３２は、まわりを絶縁体で囲まれた、導電性をもつ浮遊ゲートであってもよい。
トンネル絶縁膜３１は、半導体ボディ２０から電荷蓄積膜３２に電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷が半導体ボディ２０に放出される際に電位障壁となる。トンネル絶縁膜３１は、例えばシリコン酸化膜を含む。
ブロック絶縁膜３３は、電荷蓄積膜３２に蓄積された電荷が導電層７０へ放出されるのを防止する。また、ブロック絶縁膜３３は、導電層７０から柱状部ＣＬへの電荷のバックトンネリングを防止する。
ブロック絶縁膜３３は、第１ブロック膜３４と第２ブロック膜３５とを有する。第１ブロック膜３４は、電荷蓄積膜３２と第２ブロック膜３５との間に設けられ、例えばシリコン酸化膜である。第２ブロック膜３５は、第１ブロック膜３４と導電層７０との間に設けられ、例えばアルミニウム酸化膜である。第２ブロック膜３５は、空隙７５の位置で縦方向に分離している。第２ブロック膜３５は、導電層７０の上面および下面にも設けられている。なお、図３においては、導電層７０の上面および下面に設けられた第２ブロック膜３５の図示は省略している。第２ブロック膜３５と導電層７０との間に例えば金属窒化膜が設けられてもよい。
図１に示すように、積層体１００の上層部にはドレイン側選択トランジスタＳＴＤが設けられている。積層体１００の下層部にはソース側選択トランジスタＳＴＳが設けられている。少なくとも最上層の導電層７０は、ドレイン側選択トランジスタＳＴＤのコントロールゲートとして機能する。少なくとも最下層の導電層７０は、ソース側選択トランジスタＳＴＳのコントロールゲートとして機能する。
それらドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳとの間には、複数のメモリセルＭＣが設けられている。複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、およびソース側選択トランジスタＳＴＳは、半導体ボディ２０を通じて直列接続され、１つのメモリストリングを構成する。このメモリストリングが、Ｘ−Ｙ面に対して平行な面方向に例えば千鳥配置され、複数のメモリセルＭＣがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。
図３に示すように、分離部６０は、配線部ＬＩと絶縁膜６１を有する。配線部ＬＩは、Ｘ方向およびＺ方向に広がり、例えば金属を含む膜である。その配線部ＬＩの側面に絶縁膜６１が設けられている。絶縁膜６１は、積層体１００と配線部ＬＩとの間に設けられている。
配線部ＬＩの下端部および半導体ボディ２０の下端部は、下地層における半導体領域に接している。すなわち、配線部ＬＩの下端部は基板１０に接している。半導体ボディ２０の下端部は、基板１０の凸部１０ａに接している。
半導体ボディ２０の上端部は、図１に示すコンタクトＣｂおよびコンタクトＶ１を介してビット線ＢＬに接続されている。配線部ＬＩの上端部は、図１に示すコンタクトＣｓを介してソース線ＳＬに接続されている。
図２に示すように、分離部６０と分離部６０との間に、Ｘ方向に延びる分離部（第２分離部）６５が設けられている。
図５は、図２におけるＢ−Ｂ断面図である。
図６は、図２におけるＣ−Ｃ断面図である。
図２に示すように、複数の柱状部ＣＬおよび複数のホールＤＭＨは、略等ピッチで周期配列されている。複数の柱状部ＣＬおよび複数のホールＤＭＨは、千鳥配列されている。または、複数の柱状部ＣＬおよび複数のホールＤＭＨは、Ｘ方向およびＹ方向に沿って正方格子配列されていてもよい。
積層方向（Ｚ方向）で隣り合う複数の導電層７０の間のすべての領域が空隙７５になっているわけではなく、導電層７０の間の領域は、空隙７５が広がる領域と、絶縁層７２が設けられた領域（図２における網掛け領域）とを有する。
図５に示すように、分離部６５の近傍領域における導電層７０の間には絶縁層７２が設けられている。図２および図３に示すように、空隙７５は、少なくともホールＤＭＨの周辺を含む領域に広がっている。１つのブロック（フィンガー）において、空隙７５が広がる領域の面積は、絶縁層７２が設けられた領域の面積よりも広い。
導電層７０と導電層７０との間の領域の一部に絶縁層７２を残すことで、積層体１００の機械的強度を高めることができる。
図５に示すように、分離部６５は、ドレイン側選択ゲートＳＧＤとして機能する導電層７０をＹ方向に分離している。
図５に示す例では、例えば上層側の３層の導電層７０がドレイン側選択ゲートＳＧＤとして機能する。したがって、分離部６５はそれら上層側の３層の導電層７０（ドレイン側選択ゲートＳＧＤ）をＹ方向に分離している。分離部６５は、スリット内に設けられた絶縁膜６６を有する。
また、図２に示すように、複数の柱状部ＣＬが、分離部６５に重なる領域でＸ方向に配列されている。図６に示す３つの柱状部ＣＬのうちの真ん中に配置された柱状部ＣＬが、分離部６５に重なる領域に配置された柱状部ＣＬである。分離部６５に重なる領域に配置された柱状部ＣＬは、分離部６５を貫通している。
分離部６５に重なる領域に配置された柱状部ＣＬの半導体ボディ２０および電荷蓄積膜３２は、メモリセルＭＣのチャネルおよび電荷蓄積部としては使用されない。
メモリセルＭＣの密度を高くするには複数の導電層７０の積層数の増大が求められる。一方、積層体１００の加工を容易にする観点からは積層体１００全体の厚さの増大は抑えることが望ましい。そのため、導電層７０の積層数の増大にともない、積層方向で隣り合う導電層７０の間隔の狭小化も求められる。そのような導電層７０間の狭小化は、導電層７０間の絶縁破壊や、導電層７０間の容量結合に起因したメモリセルＭＣ間の干渉（しきい値電圧の変動など）を引き起こしやすくする。
実施形態によれば、積層方向で隣り合うメモリセルＭＣの導電層７０の間に空隙７５を形成することで、隣接導電層７０間の耐圧を向上できる。さらに、隣接導電層７０間の容量を低減でき、隣接メモリセルＭＣ間の干渉を抑制できる。
次に、実施形態の半導体装置の製造方法について説明する。
図７〜図１７の断面図は、図２におけるＡ−Ａ断面に対応する。
図１８（ａ）は、図８の上面図に対応する。
図１８（ｂ）は、図１０の上面図に対応する。
図１９（ａ）は、図１１の上面図に対応する。
図１９（ｂ）は、図１４の上面図に対応する。
図２０（ａ）は、図１５の上面図に対応する。
図２０（ｂ）は、図１６の上面図に対応する。
図７に示すように、基板１０上に積層体１００が形成される。基板１０上に、第２層としての絶縁層７２と、第１層としての犠牲層７１とが交互に積層される。絶縁層７２と犠牲層７１とを交互に積層する工程が繰り返され、基板１０上に複数の絶縁層７２と複数の犠牲層７１が形成される。例えば、絶縁層７２はシリコン酸化層であり、犠牲層７１はシリコン窒化層である。
次に、図８および図１８（ａ）に示すように、積層体１００に複数のメモリホール（第１ホール）ＭＨおよび複数のホール（第２ホール）ＤＭＨが形成される。複数のメモリホールＭＨおよび複数のホールＤＭＨが、図示しないマスクを用いたＲＩＥ（reactive ion etching）法で同時に形成される。メモリホールＭＨの直径とホールＤＭＨの直径は略等しい。
複数のメモリホールＭＨおよび複数のホールＤＭＨは、略等ピッチの周期配列（例えば図２に示すような千鳥配列）で形成される。メモリホールＭＨおよびホールＤＭＨは、積層体１００を貫通し、基板１０に達する。
メモリホールＭＨのボトム上およびホールＤＭＨのボトム上に、基板１０の材料のシリコンがエピタキシャル成長される。図９に示すように、メモリホールＭＨのボトム上およびホールＤＭＨのボトム上に、基板１０と一体の結晶層として凸部１０ａが形成される。
凸部１０ａ上のメモリホールＭＨ内に、図１０および図１８（ｂ）に示すように、柱状部ＣＬが形成される。メモリホールＭＨ内に、積層膜３０ａ、半導体ボディ２０、およびコア膜５０が順に形成される。積層膜３０ａは、図４（ａ）に示すトンネル絶縁膜３１、電荷蓄積膜３２、および第１ブロック膜３４を含む。半導体ボディ２０の下端部は、凸部１０ａに接する。
メモリホールＭＨ内に柱状部ＣＬを形成するときに同時に、凸部１０ａ上のホールＤＭＨ内にも柱状部ＣＬが形成される。ホールＤＭＨ内の柱状部ＣＬの積層膜３０ａ、半導体ボディ２０、およびコア膜５０は、後述する工程で除去される犠牲膜として機能する。
次に、図１１および図１９（ａ）に示すように、積層体１００上に、柱状部ＣＬを覆うようにキャップ層（またはマスク層）１１０を形成した後、例えばＲＩＥ法によって、積層体１００にスリットＳＴを形成する。スリットＳＴは、積層体１００を貫通して基板１０に達する。スリットＳＴはＸ方向に延び、積層体１００をＹ方向に複数のブロック（またはフィンガー）に分離する。
次に、スリットＳＴを通じて供給されるエッチング液またはエッチングガスを用いて、犠牲層７１を除去する。例えば、燐酸を含むエッチング液を用いて、シリコン窒化層である犠牲層７１を除去する。
犠牲層７１が除去され、図１２に示すように、積層方向で隣り合う絶縁層７２の間に空隙７４が形成される。空隙７４を介して積層された複数の絶縁層７２は、複数の柱状部ＣＬの側面を囲むように、柱状部ＣＬの側面に接している。複数の絶縁層７２は、このような複数の柱状部ＣＬとの物理的結合によって支えられ、絶縁層７２間の空隙７４が保たれる。
柱状部ＣＬの最外周の膜は図４（ａ）に示す第１ブロック膜３４である。その第１ブロック膜３４は、犠牲層７１とは異なる材料の例えばシリコン酸化膜であるため、犠牲層７１を除去するエッチングに対して耐性をもち、柱状部ＣＬは残る。
基板１０の凸部１０ａの側面は空隙７４に露出する。その凸部１０ａの側面を熱酸化して、凸部１０ａの側面に絶縁膜４１を形成する。
その後、空隙７４に、図１３に示す導電層７０が形成される。例えばＣＶＤ法により、タングステン層が導電層７０として形成される。スリットＳＴを通じてソースガスが空隙７４に供給される。
導電層７０を形成する前に、空隙７４の内壁には、図４（ａ）に示す第２ブロック膜３５が形成される。または、第２ブロック膜３５は、図９に示す工程の後、メモリホールＭＨおよびホールＤＭＨの側面に形成してもよい。この場合、図４（ｂ）に示すように、第２ブロック膜３５は、積層体１００の積層方向に連続して延びている。
スリットＳＴの側面に形成された導電層７０を除去した後、スリットＳＴ内に、図１４および図１９（ｂ）に示す絶縁膜６１および配線部ＬＩを含む分離部６０が形成される。スリットＳＴの側面およびボトムに沿ってコンフォーマルに絶縁膜６１を形成した後、スリットＳＴのボトムに形成された絶縁膜６１をＲＩＥ法で除去する。その後、スリットＳＴ内における絶縁膜６１の内側に配線部ＬＩが埋め込まれる。配線部ＬＩの下端部は、基板１０に接する。
分離部６０を形成した後、図１５および図２０（ａ）に示すように、積層体１００上にキャップ層（またはマスク層）１１１を形成する。キャップ層１１１は、メモリホールＭＨ内の柱状部ＣＬの上端部、および分離部６０の上端部を覆う。キャップ層１１１は、図１１に示されるスリットＳＴ形成時のマスク層とは別に形成されるものであってもよいし、スリットＳＴ形成時のマスク層上に積層された積層構造として形成されるものであってもよい。
キャップ層１１１には例えばスリット状の開口１１１ａが形成され、ホールＤＭＨ内の柱状部ＣＬの上端部は、開口１１１ａから露出し、キャップ層１１１で覆われない。
そして、ホールＤＭＨ内の柱状部ＣＬをエッチングにより除去し、図１６および図２０（ｂ）に示すように、ホールＤＭＨが現れる。最下層の絶縁層７２を除く複数の絶縁層７２のホールＤＭＨ側の端部がホールＤＭＨに露出する。
基板１０の凸部１０ａの側面を囲むように設けられた最下層の絶縁層７２は、ホールＤＭＨに通じていない。
そして、メモリホールＭＨ内の柱状部ＣＬが残っている状態で、ホールＤＭＨを通じたエッチングにより絶縁層７２を除去する。例えば、フッ酸を含むエッチング液を用いて、シリコン酸化層である絶縁層７２を除去する。
絶縁層７２が除去され、図１７に示すように、積層方向で隣り合う導電層７０の間に空隙７５が形成される。ホールＤＭＨに通じていない最下層の絶縁層７２はエッチングされずに残る。その後、キャップ層１１１は除去される。
シリコン酸化層である絶縁層７２を除去するエッチングのとき、柱状部ＣＬの側面に対するエッチングは、シリコン窒化膜である電荷蓄積膜３２でストップさせることができる。
絶縁層７２のエッチングはホールＤＭＨに露出する部分から進行していく。図２に示すように、Ｘ方向に配列された複数のホールＤＭＨの列が、分離部６０で区切られたブロックのＹ方向の両端付近に配置された場合、絶縁層７２のエッチングは、ブロックのＹ方向の両端付近から進行していく。
この場合、絶縁層７２の厚さ、エッチング条件、エッチングすべき領域の広さによっては、図２において網掛け領域で表すように、ブロックのＹ方向の中央付近の領域に絶縁層７２が残る場合がある。すべての領域を空隙化せず、一部領域に絶縁層７２を残すことは、積層体１００の強度確保や、製造時間の短縮につながる。
空隙７５を形成した後、図３に示すように、ホールＤＭＨの上端は封止膜９０によって塞がれる。カバレッジの悪い封止膜９０を形成することで、封止膜９０がホールＤＭＨを通じて空隙７５に入り込むことを防止できる。
分離部６５は、例えば、メモリホールＭＨおよびホールＤＭＨを形成するよりも前に形成される。導電層７０への置換前の複数の犠牲層７１、および複数の絶縁層７２を含む積層体１００における少なくとも最上層の犠牲層７１をＹ方向に分離するスリットを形成した後、そのスリット内に絶縁膜６６が埋め込まれる。
ここで比較例として、スリットＳＴを通じたエッチングにより絶縁層７２を除去した場合を考える。絶縁層７２の除去により空隙７５を形成した後、スリットＳＴを通じて膜が空隙７５に入り込むのを防ぐために、スリットＳＴ内に空洞が残された状態でスリットＳＴの上端を塞ぐことが望ましい。その場合、積層体１００内にＸ方向に連続した空洞であるスリットＳＴが残る。
これに対して、実施形態によれば、スリットＳＴではなく、ホールＤＭＨを通じたエッチングにより絶縁層７２を除去して空隙７５を形成する。スリットＳＴ内には絶縁膜６１および配線部ＬＩが埋め込まれる。積層体１００内には複数のホールＤＭＨが残るが、複数のホールＤＭＨは、基板１０の主面に対して平行な方向につながっていない。このような実施形態の構造は、Ｘ方向に連続して延びるスリットＳＴが積層体１００内に残るよりも抗折強度を高くすることができる。
一般に、リソグラフィーおよびＲＩＥによって複数のホールパターンを形成するとき、端に配置されるホールの形状や寸法精度は低下する傾向がある。実施形態によれば、図２に示すように、複数の柱状部ＣＬを形成する領域の端には、半導体ボディ２０やメモリ膜３０を含まないホールＤＭＨが配置されるため、メモリセルＭＣの要素として機能する複数の柱状部ＣＬの形状や直径などのばらつきを低減できる。
導電層７０のソースガスは、ホールＤＭＨからではなく、Ｘ方向に連続して延びているスリットＳＴを通じて、図１２に示す空隙７４に供給される。そのため、ホールＤＭＨからソースガスを供給するよりも、高いレートで面方向の全体に均一にソースガスを供給しやすい。
また、スリットＳＴから遠い分離部６５付近にはソースガスが行き届きにくく、結果として、分離部６５付近の導電層７０の密度は、スリットＳＴに近い領域の導電層７０の密度よりも小さくなりやすい。
図２の例では、絶縁層７２が残っている領域（網掛け領域）における導電層７０の密度は、空隙７５が形成された領域における導電層７０の密度よりも小さくなる場合があり得る。そのような相対的に導電層７０の密度が小さい領域に絶縁層７２を残しても、相対的に導電層７０の密度が高い領域よりも、耐圧低下や容量結合は生じにくい。
また、分離部６５が形成される領域にダミーの柱状部ＣＬを配置した構造は、分離部６５に柱状部ＣＬを配置しない構造に比べて、分離部６５付近の柱状部ＣＬ間の間隔を小さくすることができる。
スリットＳＴから遠くソースガスが届きにくい分離部６５付近で柱状部ＣＬの間隔が広くなると、導電層７０中に大きなボイドが発生しやすくなる。柱状部ＣＬの間隔が狭くなると、柱状部ＣＬの側面に堆積（成長）した導電層７０が、隣の柱状部ＣＬの側面に堆積（成長）した導電層７０とつながりやすくなり、大きなボイドの発生を抑えることができる。
図２１は、実施形態のメモリセルアレイの他の例を示す模式断面図である。図２１は、図３の断面図に対応する。
図２１の構造では、基板１０の主面と最下層の導電層７０との間にも空隙７５が形成されている。また、ホールＤＭＨの下には基板１０の凸部１０ａが形成されず、ホールＤＭＨのボトムは、メモリホールＭＨ内の柱状部ＣＬのボトムよりも低い位置にある。
次に、図２２〜図３０（ｃ）を参照して、図２１に示す構造の製造方法について説明する。
図２２〜図２９の断面図は、図２におけるＡ−Ａ断面に対応する。
図３０（ａ）は、図２２の上面図に対応する。
図３０（ｂ）は、図２７の上面図に対応する。
図３０（ｃ）は、図２８の上面図に対応する。
まず、前述した工程と同様に、基板１０の凸部１０ａ上のメモリホールＭＨ内に柱状部ＣＬが形成される。その後、図２２および図３０（ａ）に示すように、積層体１００上に柱状部ＣＬを覆うようにキャップ層（またはマスク層）１１２を形成し、そのキャップ層１１２をマスクにしたＲＩＥ法により、積層体１００にホールＤＭＨを形成する。ホールＤＭＨは積層体１００を貫通して基板１０に達する。ホールＤＭＨのボトム上には凸部１０ａをエピタキシャル成長させない。
キャップ層１１２を除去した後、ホールＤＭＨ内には、図２３に示すように、カバー膜９１が形成される。カバー膜９１は、後の工程で除去される犠牲膜である。カバー膜９１は、例えばシリコン酸化膜である。カバー膜９１は、ホールＤＭＨの側面およびボトムにコンフォーマルに形成される。
カバー膜９１を形成した後、積層体１００上にキャップ層（またはマスク層）１１３が形成される。キャップ層１１３は、ホールＤＭＨ内に空洞を残した状態でホールＤＭＨの上端を塞ぐ。
その後、キャップ層１１３をマスクにしたＲＩＥ法により、図２４に示すように、積層体１００にスリットＳＴが形成される。スリットＳＴは、積層体１００を貫通して基板１０に達する。
そして、スリットＳＴを通じて供給される例えば燐酸を含むエッチング液を用いて、シリコン窒化層である犠牲層７１を除去する。
犠牲層７１が除去され、図２５に示すように、積層方向で隣り合う絶縁層７２の間に空隙７４が形成される。ホールＤＭＨの側面にはカバー膜９１が形成されている。そのカバー膜９１は、犠牲層７１とは異なる材料の例えばシリコン酸化膜であるため、犠牲層７１を除去するエッチングに対して耐性をもち、カバー膜９１は残る。
空隙７４には、図４（ａ）に示す第２ブロック膜３５を介して、図２６に示す導電層７０が形成される。導電層７０を形成するときのソースガスは、キャップ層１１３およびカバー膜９１でブロックされ、ホールＤＭＨ内に進入しない。したがって、ホールＤＭＨ内に導電層７０は形成されない。
スリットＳＴの側面に形成された導電層７０を除去した後、スリットＳＴ内に、図２７に示すように絶縁膜６１および配線部ＬＩを含む分離部６０が形成される。
分離部６０を形成した後、図２７および図３０（ｂ）に示すように、積層体１００上にキャップ層（またはマスク層）１１１を形成する。キャップ層１１１は、メモリホールＭＨ内の柱状部ＣＬの上端部、および分離部６０の上端部を覆う。
キャップ層１１１には開口１１１ａが形成され、ホールＤＭＨおよびホールＤＭＨ内のカバー膜９１が開口１１１ａから露出する。
そして、ホールＤＭＨ内のカバー膜９１をエッチングにより除去し、図２８および図３０（ｃ）に示すように、絶縁層７２のホールＤＭＨ側の端部がホールＤＭＨ内に露出する。
そして、柱状部ＣＬが残っている状態で、ホールＤＭＨを通じたエッチングにより絶縁層７２を除去する。例えば、フッ酸を含むエッチング液を用いて、シリコン酸化層である絶縁層７２を除去する。
絶縁層７２が除去され、図２９に示すように、積層方向で隣り合う導電層７０の間に空隙７５が形成される。基板１０と最下層の導電層７０との間にも空隙７５が形成される。
その後、キャップ層１１１を除去し、図２１に示すように、積層体１００上に封止膜９０が形成され、ホールＤＭＨの上端が封止膜９０で塞がれる。
図２１に示す構造を形成するにあたって、柱状部ＣＬよりも先にホールＤＭＨを形成することもできる。
積層体１００にホールＤＭＨおよびカバー膜９１を形成した後、ホールＤＭＨの上端をキャップ層（またはマスク層）で塞ぐ。その後、積層体１００にメモリホールＭＨを形成し、そのメモリホールＭＨ内に柱状部ＣＬを形成することで、図２３の構造が得られる。
図３１は、実施形態のメモリセルアレイのさらに他の例を示す模式平面図である。図３１に示す領域は、図２における左側の分離部６０付近の一列のホールＤＭＨおよび２列の柱状部ＣＬが配置された領域に対応し、図３１の右方には図２と同様の構成が形成されている。
図３２は、図３１におけるＤ−Ｄ断面図である。
図３２に示すメモリセルアレイでは、ソース層ＳＬが基板１０と積層体１００との間に設けられている。
基板１０上に絶縁層４１が設けられ、絶縁層４１上にソース層ＳＬが設けられている。または、基板１０とソース層ＳＬとの間に、メモリセルアレイを制御するための回路を含む層が設けられてもよい。
ソース層ＳＬは、絶縁層４１上に設けられた金属を含む層１１と、金属を含む層１１上に設けられた半導体層１２と、半導体層１２上に設けられた半導体層１３とを有する。
例えば、金属を含む層１１はタングステン層またはタングステンシリサイド層であり、半導体層１２および半導体層１３は、不純物がドープされた多結晶シリコン層である。
ソース層ＳＬ上に積層体１００が設けられている。積層体１００は、上記実施形態と同様、空隙７５を介して積層された複数の導電層７０を有する。ソース層ＳＬの半導体層１３と、最下層の導電層７０との間にも空隙７５が形成されている。
積層体１００内にその積層方向（Ｚ方向）に延びる複数の柱状部ＣＬが設けられ、柱状部ＣＬは積層体１００を貫通して、ソース層ＳＬの半導体層１２に達している。
半導体ボディ２０の側面の一部が、ソース層ＳＬの半導体層１３に接している。半導体層１３は、複数の柱状部ＣＬの半導体ボディ２０の側面を囲んでいる。
図３１に示すように、複数の柱状部ＣＬのうちのＹ方向の最も端の列と、分離部１６０との間に、複数のホールＤＭＨが配置されている。複数のホールＤＭＨは、Ｘ方向に配列されている。
図３２に示すように、ホールＤＭＨは、積層体１００を貫通して、ソース層ＳＬに達する。ホールＤＭＨは、導電層７０間の空隙７５とつながっている。
図３１に示すように、分離部１６０は、Ｘ方向に延び、積層体１００をＹ方向に複数のブロック（またはフィンガー）に分離している。
図３２に示すように、分離部１６０は、積層体１００を貫通してソース層ＳＬに達している。分離部１６０は、後述するスリット内に形成された絶縁膜１６１を有する。分離部１６０は配線部を含まない。
積層体１００上に封止膜９０が設けられている。封止膜９０は、柱状部ＣＬの上端および分離部１６０の上端を覆っている。また、封止膜９０は、ホールＤＭＨ内に空洞を残して、ホールＤＭＨの上端を塞いでいる。
次に、図３３〜図４４を参照して、図３１および図３２に示す構造の製造方法について説明する。図３３〜図４４の断面図は、図３１におけるＤ−Ｄ断面に対応する。
図３３に示すように、基板１０上に絶縁層４１が形成され、絶縁層４１上に金属を含む層１１が形成され、金属を含む層１１上に半導体層１２が形成される。
半導体層１２上にはカバー膜１４が形成される。カバー膜１４は、例えばシリコン酸化膜である。カバー膜１４上に犠牲層１５が形成される。犠牲層１５は、例えば多結晶シリコン層である。
犠牲層１５上に、交互に積層された複数の絶縁層７２と複数の犠牲層７１とを有する積層体１００が形成される。
積層体１００には、図示しないマスク層を用いたＲＩＥ法により、複数のメモリホールＭＨと複数のホールＤＭＨとが同時に形成される。それらメモリホールＭＨおよびホールＤＭＨ内には、図３４に示すように、積層膜３０ａ、半導体ボディ２０、およびコア膜５０を含む柱状部ＣＬが形成される。メモリホールＭＨ内およびホールＤＭＨ内に同時に柱状部ＣＬが形成される。
柱状部ＣＬは、積層体１００、犠牲層１５、およびカバー膜１４を貫通し、柱状部ＣＬのボトムは半導体層１２に達する。
その後、図３５に示すように、柱状部ＣＬの上端を覆うように、積層体１００上にキャップ層（またはマスク層）１１４を形成し、ＲＩＥ法により積層体１００にスリットＳＴを形成する。スリットＳＴは、積層体１００を貫通して犠牲層１５に達する。
スリットＳＴの側面には、図３６に示すように、ライナー膜９２が形成される。ライナー膜９２は、例えばシリコン窒化膜である。ライナー膜９２は、スリットＳＴの側面およびボトムにコンフォーマルに形成され、スリットＳＴのボトムのライナー膜９２はＲＩＥ法により除去される。スリットＳＴのボトムに犠牲層１５が露出する。
そして、スリットＳＴを通じたエッチングにより、犠牲層１５を除去する。犠牲層１５が除去され、図３７に示すように、積層体１００とストッパー膜１４との間に空洞９３が形成される。このとき、半導体層１２の上面はカバー膜１４で覆われ、半導体層１２はエッチングされない。
柱状部ＣＬの積層膜３０ａの側面の一部が、空洞９３に露出する。その空洞９３に露出した積層膜３０ａをスリットＳＴを通じたエッチングにより除去する。図３８に示すように、積層膜３０ａが空洞９３の位置で上下に分断され、空洞９３に半導体ボディ２０の側面の一部が露出する。
積層膜３０ａに含まれる膜と同じ材料（酸化シリコン）のストッパー膜１４も除去され、空洞９３に半導体層１２の上面が露出する。
積層膜３０ａの一部を除去するとき、シリコン酸化層である絶縁層７２のスリットＳＴ側の端部はライナー膜９２で覆われ、絶縁層７２はエッチングされない。
空洞９３には、図３９に示すように半導体層１３が形成される。スリットＳＴを通じて空洞９３にソースガスが供給され、空洞９３に露出している半導体層１２の上面および半導体ボディ２０の側面から半導体層１３が成長する。
その後、スリットＳＴの側面のライナー膜９２を除去した後、またはライナー膜９２を除去する工程と同時に、スリットＳＴを通じたエッチングにより犠牲層７１を除去する。
犠牲層７１が除去され、図４０に示すように、積層方向で隣り合う絶縁層７２の間に空隙７４が形成される。
そして、スリットＳＴを通じて空隙７４にソースガスを供給して、空隙７４に、図４（ａ）に示す第２ブロック膜３５を介して、図４１に示す導電層７０を形成する。その後、スリットＳＴ内には図４２に示すように絶縁膜１６１が埋め込まれ、分離部１６０が形成される。
分離部１６０を形成した後、積層体１００上にキャップ層（またはマスク層）１１５を形成する。キャップ層１１５は、メモリホールＭＨ内の柱状部ＣＬの上端部、および分離部１６０の上端部を覆う。キャップ層１１５は、図３５に示されるスリットＳＴ形成時のマスク層とは別に形成されるものであってもよいし、スリットＳＴ形成時のマスク層上に積層された積層構造として形成されるものであってもよい。
キャップ層１１５には開口１１５ａが形成され、ホールＤＭＨ内の柱状部ＣＬの上端部は開口１１５ａから露出する。
そして、ホールＤＭＨ内の柱状部ＣＬをエッチングにより除去し、図４３に示すようにホールＤＭＨが現れる。
そして、メモリホールＭＨ内の柱状部ＣＬが残っている状態で、ホールＤＭＨを通じたエッチングにより絶縁層７２を除去する。絶縁層７２が除去され、図４４に示すように、積層方向で隣り合う導電層７０の間に空隙７５が形成される。
その後、キャップ層１１５を除去し、図３２に示すように、積層体１００上に封止膜９０を形成する。封止膜９０は、柱状部ＣＬの上端および分離部１６０の上端を覆う。また、封止膜９０は、ホールＤＭＨ内に空洞を残した状態で、ホールＤＭＨの上端を塞ぐ。
図４５は、分離部６５の他の例を示す模式平面図である。図４５には、分離部６５付近の領域しか示さないが、図４５に示す領域の左方および右方にはそれぞれ図２に示すようにＸ方向に延びる複数のホールＤＭＨの列、および分離部６０が配置されている。
図４６は、図４５におけるＥ−Ｅ断面図である。
図４７は、図４５におけるＦ−Ｆ断面図である。
図４５に示す例では、複数のホールＤＭＨを分離部６５に重なる領域にも配置している。複数のホールＤＭＨは、分離部６５に重なる領域でＸ方向に配列されている。
図４６に示すように、例えば上層側の３層の導電層７０がドレイン側選択ゲートＳＧＤとして機能する。分離部６５はそれらドレイン側選択ゲートＳＧＤをＹ方向に分離し、Ｘ方向にスリット状に延びる空洞６７として形成されている。ドレイン側選択ゲートＳＧＤよりも下の導電層７０は、分離部６５の位置ではＹ方向に分離していない。
分離部６５に重なる領域に配置されたホールＤＭＨは、図４７に示すように、積層体１００を貫通している。空洞６７が形成された上層側においては、空洞６７内にホールＤＭＨが位置し、ホールＤＭＨと空洞６７との境界がない。
積層方向で隣り合う導電層７０の間に空隙７５を形成するための絶縁層７２のエッチングは、分離部６５に重なる領域に配置されたホールＤＭＨからも行われ、図４６および図４７に示すように、分離部６５付近の領域においても、導電層７０間に空隙７５が形成される。
次に、図４８〜図５３を参照して、図４５〜図４７に示す分離部６５およびホールＤＭＨの形成方法について説明する。
図４８、図４９、および図５１は、図４５におけるＦ−Ｆ断面に対応する。
図５０、図５２、および図５３は、図４５におけるＥ−Ｅ断面に対応する。
図４８に示す工程は、ホールＤＭＨ内の柱状部ＣＬを除去した前述した図１６に示す工程に対応する。その後、ホールＤＭＨを通じたエッチングにより絶縁層７２を除去して、図４９に示すように導電層７０の間に空隙７５を形成する。このとき、ホールＤＭＨが形成されなかった部分は図５０のようになっている。
絶縁層７２は、図２と同様に配列された分離部６０の近く（ブロックの端）の複数のホールＤＭＨ、およびブロックの中央付近（分離部６５の形成領域）に配置された複数のホールＤＭＨを通じてエッチングされる。または、ブロックの端にはホールＤＭＨを形成せずに、ブロックの中央付近（分離部６５の形成領域）に配置された複数のホールＤＭＨのみから絶縁層７２をエッチングしてもよい。
空隙７５を形成した後、キャップ層１１１を除去し、ホールＤＭＨ形成部分の断面である図５１、およびホールＤＭＨが形成されていない部分の断面である図５２に示すように、積層体１００上にマスク層１１６を形成する。そのマスク層１１６には、Ｘ方向に延びるスリット１１６ａが形成される。
そして、ホールＤＭＨが形成されていない部分の断面である図５３に示すように、ＲＩＥ法により、ドレイン側選択ゲートＳＧＤとして機能する上層側の導電層７０をＹ方向に分離する。
その後、マスク層１１６を除去し、図４６および図４７に示すように、積層体１００上に封止膜９０が形成され、ホールＤＭＨの上端は封止膜９０で塞がれる。
ホールＤＭＨの直径は、メモリホールＭＨの直径およびそのメモリホールＭＨ内に形成される柱状部ＣＬの直径よりも小さくしてもよい。
その場合のプロセスを図５４〜図５８に示す。図５４〜図５８は、図２におけるＡ−Ａ断面に対応する。
前述した工程と同様に、図５４に示すように、メモリホールＭＨとホールＤＭＨを同時に形成する。ただし、ホールＤＭＨの直径は、メモリホールＭＨの直径よりも小さい。
その後、図５５に示すように、メモリホールＭＨ内に柱状部ＣＬを形成する。メモリホールＭＨ内に、積層膜３０ａ、半導体ボディ２０、およびコア膜５０が順に形成される。
メモリホールＭＨ内に積層膜３０ａを形成するとき、ホールＤＭＨ内にも積層膜３０ａが形成され、メモリホールＭＨ内に半導体ボディ２０を形成するとき、ホールＤＭＨ内にも半導体ボディ２０が形成される。
ホールＤＭＨの直径はメモリホールＭＨの直径よりも小さいため、ホールＤＭＨ内は積層膜３０ａと半導体膜２０で埋まる。ホールＤＭＨ内にコア膜５０は形成されない。したがって、ホールＤＭＨ内に、積層膜３０ａと半導体ボディ２０とからなる柱状部ＤＣＬが形成される。柱状部ＤＣＬの直径は、柱状部ＣＬの直径よりも小さい。
その後、犠牲層７１を導電層７０に置換し、さらに分離部６０を形成した後、図５６に示すように、積層体１００上にキャップ層（またはマスク層）１１１を形成する。キャップ層１１１は、メモリホールＭＨ内の柱状部ＣＬの上端部、および分離部６０の上端部を覆う。
キャップ層１１１には開口１１１ａが形成され、ホールＤＭＨ内の柱状部ＤＣＬの上端部は開口１１１ａから露出する。
そして、ホールＤＭＨ内の柱状部ＤＣＬをエッチングにより除去し、図５７に示すように、ホールＤＭＨが現れる。
ホールＤＭＨ内の柱状部ＤＣＬはコア膜５０を含まないため、コア膜５０を除去する工程が不要である。
その後、メモリホールＭＨ内の柱状部ＣＬが残っている状態で、ホールＤＭＨを通じたエッチングにより、最下層の絶縁層７２を除く絶縁層７２を除去する。図５８に示すように、積層方向で隣り合う導電層７０間に空隙７５が形成される。
その後、図３と同様に積層体１００上に封止膜９０が形成され、ホールＤＭＨの上端は封止膜９０で塞がれる。
上記実施形態では、第１層として犠牲層７１を形成した後に、その犠牲層７１を導電層７０に置換するプロセスを例示したが、第１層として金属層、または不純物がドープされたシリコン層を形成してもよい。この場合、置換プロセスを経ずに第１層がそのまま導電層７０として残る。
以上説明した実施形態によれば、積層方向で隣り合う導電層７０の間を空隙化しつつ、高い抗折強度をもつ半導体装置を提供することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
２０…半導体ボディ、６０，１６０…分離部（第１分離部）、６５…分離部（第２分離部）、７０…導電層、７２…絶縁層、７５…空隙、９０…封止膜、ＣＬ…柱状部、ＭＨ…メモリホール、ＤＭＨ…ホール

Claims (5)

  1. 下地層と、
    前記下地層上に設けられ、空隙を介して積層された複数の導電層を有する積層体と、
    前記積層体内を前記積層体の積層方向に延び前記下地層に接する半導体ボディを有する柱状部と、
    前記空隙につながる空洞を形成し前記積層体内を前記積層方向に延びるホールと、
    前記空洞を形成する前記ホールの上端を塞ぐ封止膜と、
    を備えた半導体装置。
  2. 複数の前記ホールが、前記積層方向に対して交差する第１方向に配列されている請求項１記載の半導体装置。
  3. 複数の前記柱状部および複数の前記ホールが、略等ピッチで周期配列されている請求項１または２に記載の半導体装置。
  4. 前記積層方向で隣り合う複数の導電層の間の領域は、前記ホールの周辺で前記空隙が広がる領域と、絶縁層が設けられた領域と、を有する請求項１〜３のいずれか１つに記載の半導体装置。
  5. 下地層上に、交互に積層された第１層および第２層を含む複数の第１層および複数の第２層を有する積層体を形成する工程と、
    前記積層体に、前記下地層に達する第１ホールを形成する工程と、
    前記積層体に、前記下地層に達する第２ホールを形成する工程と、
    前記第１ホール内に、前記積層体の積層方向に延びる半導体ボディを含む柱状部を形成する工程と、
    前記柱状部が形成された状態で、前記第２ホールを通じたエッチングにより前記第２層の少なくとも一部を除去する工程と、
    を備えた半導体装置の製造方法。
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