JP5364394B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置 Download PDFInfo
- Publication number
- JP5364394B2 JP5364394B2 JP2009032697A JP2009032697A JP5364394B2 JP 5364394 B2 JP5364394 B2 JP 5364394B2 JP 2009032697 A JP2009032697 A JP 2009032697A JP 2009032697 A JP2009032697 A JP 2009032697A JP 5364394 B2 JP5364394 B2 JP 5364394B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- insulating layer
- silicon oxide
- memory
- conductive layers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
Description
Dsio2<DEOT<Dk
(ただし、Dsio2は、前記誘電体が酸化シリコンにて構成され、且つその厚さが前記第1導電層に印加される最大電圧に耐えうる最小の厚さとした場合における、酸化シリコンの厚さであり、前記誘電体を酸化シリコンにて構成し、且つその酸化シリコンの膜厚をDsio2とした場合における、前記第1導電層の1層当たりの前記第1半導体層の抵抗値をRsio2と定義すると、Dkは、抵抗値Rsio2を与えるような前記第1誘電体の等価酸化膜厚である)
(第1実施形態に係る不揮発性半導体記憶装置100の構成)
先ず、図1を参照して、第1実施形態に係る不揮発性半導体記憶装置100の構成について説明する。図1、第1本発明の実施形態に係る不揮発性半導体記憶装置100のブロック図である。
次に、図6〜図13を参照して、第1実施形態に係る不揮発性半導体記憶装置100の製造方法を説明する。図6〜図13は、第1実施形態に係る不揮発性半導体記憶装置100の製造工程を示す断面図である。
(第2実施形態に係る不揮発性半導体記憶装置の構成)
次に、図14を参照して、第2実施形態に係る不揮発性半導体記憶装置の構成について説明する。図14は、第2実施形態に係る不揮発性半導体記憶装置を示す断面図である。なお、第2実施形態において、第1実施形態と同様の構成については、同一符号を付し、その説明を省略する。
次に、第2実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。先ず、第1実施形態の図6〜図11に示す工程を実行する。続いて、溝52、及び空隙Ag内を満たすように、層間絶縁層36を形成する。次に、第1実施形態の図12及び図13に示す工程を実行し、図14に示す第2実施形態に係る不揮発性半導体記憶装置が形成される。
(ワード線導電層31a〜31dの間の比誘電率、及び間隔による効果)
次に、第1及び第2実施形態に係る不揮発性半導体記憶装置の効果について説明する。先ず、ワード線導電層31a〜31dの間の比誘電率、及び間隔による効果について説明する。
次に、ブロック絶縁層34aの比誘電率による効果について説明する。第1及び第2実施形態に係る不揮発性半導体記憶装置は、酸化シリコン(SiO2)よりも比誘電率の高い酸化アルミニウム(Al2O3)にて構成されたブロック絶縁層34aを有する。この構成により、ブロック絶縁層34aを酸化シリコン(SiO2)にて構成した場合と比較して、ワード線導電層31a〜31dの間のチャネル表面にかかる電場が大きくなり、メモリストリングMSの抵抗を下げることができる。すなわち、第1及び第2実施形態に係る不揮発性半導体記憶装置は、読み出し時のセル電流を増大させることができる。
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
Claims (4)
- 電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングを有する不揮発性半導体記憶装置であって、
前記メモリストリングは、
基板に対して垂直方向に延びる柱状部を有する第1半導体層と、
前記第1半導体層の側面を取り囲むように形成された電荷蓄積層と、
前記電荷蓄積層の側面を取り囲むように形成され、前記メモリセルの制御電極として機能する複数の第1導電層とを備え、
複数の前記第1導電層は、その間に誘電体を挟んで前記垂直方向に所定間隔Lをもって設けられ、
前記誘電体は、酸化シリコンの比誘電率よりも小さい比誘電率を有する第1誘電体にて構成され、
前記所定間隔Lは、前記第1誘電体の等価酸化膜厚DEOTが、次の関係式[数1]を満たすように設定されていることを特徴とする不揮発性半導体記憶装置。
[数1]
Dsio2<DEOT<Dk
(ただし、Dsio2は、前記誘電体が酸化シリコンにて構成され、且つその厚さが前記第1導電層に印加される最大電圧に耐えうる最小の厚さとした場合における、酸化シリコンの厚さであり、
前記誘電体を酸化シリコンにて構成し、且つその酸化シリコンの膜厚をDsio2とした場合における、前記第1導電層の1層当たりの前記第1半導体層の抵抗値をRsio2と定義すると、Dkは、抵抗値Rsio2を与えるような前記第1誘電体の等価酸化膜厚である) - 前記第1誘電体は、真空又は酸化シリコンよりも比誘電率の低い気体にて構成されている
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記メモリストリングは、
前記電荷蓄積層と前記第1半導体層の間に形成された第1絶縁層と、
前記電荷蓄積層と前記第1導電層の間に形成された第2絶縁層とを備え、
前記第2絶縁層の比誘電率は、酸化シリコンの比誘電率よりも高い
ことを特徴とする請求項1又は請求項2記載の不揮発性半導体記憶装置。 - 前記メモリストリングの一端に接続され、前記メモリストリングへの導通を制御する選択トランジスタを備え、
前記選択トランジスタは、
前記第1半導体層の上面又は下面から前記垂直方向に延びる第2半導体層と、
前記第2半導体層の側面を取り囲むように形成された第3絶縁層と、
前記第3絶縁層の側面を取り囲むように形成された第2導電層とを備え、
前記第3絶縁層の比誘電率は、酸化シリコンの比誘電率よりも高い
ことを特徴とする請求項1乃至請求項3のいずれか1項記載の不揮発性半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009032697A JP5364394B2 (ja) | 2009-02-16 | 2009-02-16 | 不揮発性半導体記憶装置 |
US12/705,088 US8916921B2 (en) | 2009-02-16 | 2010-02-12 | Non-volatile semiconductor storage device including a dielectric with low permittivity in memory cells arranged in a three dimensional manner |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009032697A JP5364394B2 (ja) | 2009-02-16 | 2009-02-16 | 不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010192517A JP2010192517A (ja) | 2010-09-02 |
JP5364394B2 true JP5364394B2 (ja) | 2013-12-11 |
Family
ID=42559135
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009032697A Active JP5364394B2 (ja) | 2009-02-16 | 2009-02-16 | 不揮発性半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8916921B2 (ja) |
JP (1) | JP5364394B2 (ja) |
Families Citing this family (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9397093B2 (en) | 2013-02-08 | 2016-07-19 | Sandisk Technologies Inc. | Three dimensional NAND device with semiconductor, metal or silicide floating gates and method of making thereof |
JP2013543266A (ja) * | 2010-10-18 | 2013-11-28 | アイメック | 縦型半導体メモリデバイス及びその製造方法 |
KR101784695B1 (ko) * | 2010-10-21 | 2017-10-13 | 삼성전자주식회사 | 수직형 메모리 장치 및 그 제조 방법 |
US8445347B2 (en) * | 2011-04-11 | 2013-05-21 | Sandisk Technologies Inc. | 3D vertical NAND and method of making thereof by front and back side processing |
KR101865566B1 (ko) * | 2011-09-08 | 2018-06-11 | 삼성전자주식회사 | 수직형 메모리 장치의 제조 방법 |
KR101892245B1 (ko) | 2011-10-17 | 2018-08-29 | 삼성전자주식회사 | 3차원 반도체 기억 소자 |
KR20130066950A (ko) * | 2011-12-13 | 2013-06-21 | 에스케이하이닉스 주식회사 | 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법 |
US8878278B2 (en) | 2012-03-21 | 2014-11-04 | Sandisk Technologies Inc. | Compact three dimensional vertical NAND and method of making thereof |
KR102024710B1 (ko) | 2013-01-11 | 2019-09-24 | 삼성전자주식회사 | 3차원 반도체 장치의 스트링 선택 구조 |
KR102059196B1 (ko) | 2013-01-11 | 2019-12-24 | 에프아이오 세미컨덕터 테크놀로지스, 엘엘씨 | 3차원 반도체 장치 및 그 제조 방법 |
US9276011B2 (en) | 2013-03-15 | 2016-03-01 | Micron Technology, Inc. | Cell pillar structures and integrated flows |
KR102078597B1 (ko) | 2013-06-27 | 2020-04-08 | 삼성전자주식회사 | 반도체 장치 |
KR102081195B1 (ko) | 2013-08-28 | 2020-02-25 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
KR102130558B1 (ko) | 2013-09-02 | 2020-07-07 | 삼성전자주식회사 | 반도체 장치 |
US9437604B2 (en) | 2013-11-01 | 2016-09-06 | Micron Technology, Inc. | Methods and apparatuses having strings of memory cells including a metal source |
US9431410B2 (en) | 2013-11-01 | 2016-08-30 | Micron Technology, Inc. | Methods and apparatuses having memory cells including a monolithic semiconductor channel |
JP2015133458A (ja) * | 2014-01-16 | 2015-07-23 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US10651189B2 (en) * | 2014-03-04 | 2020-05-12 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing pillar-shaped semiconductor memory device |
JP5779301B1 (ja) * | 2014-03-04 | 2015-09-16 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドUnisantis Electronics Singapore Pte Ltd. | 柱状半導体メモリ装置及びその製造方法 |
KR102171264B1 (ko) | 2014-06-18 | 2020-10-28 | 삼성전자 주식회사 | 저 유전율 층을 가지는 메모리 소자 및 그 제조방법 |
JP2016046269A (ja) * | 2014-08-19 | 2016-04-04 | 株式会社東芝 | 半導体装置および半導体装置の製造方法 |
CN107431074B (zh) * | 2015-03-09 | 2020-11-10 | 东芝存储器株式会社 | 半导体存储器 |
JP6434877B2 (ja) | 2015-08-26 | 2018-12-05 | 東芝メモリ株式会社 | 半導体装置 |
KR102424368B1 (ko) * | 2015-10-15 | 2022-07-25 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법 |
JP2018160612A (ja) * | 2017-03-23 | 2018-10-11 | 東芝メモリ株式会社 | 半導体装置及びその製造方法 |
US9922987B1 (en) * | 2017-03-24 | 2018-03-20 | Sandisk Technologies Llc | Three-dimensional memory device containing separately formed drain select transistors and method of making thereof |
JP2019009383A (ja) * | 2017-06-28 | 2019-01-17 | 東芝メモリ株式会社 | 半導体装置及びその製造方法 |
WO2019108945A1 (en) * | 2017-12-01 | 2019-06-06 | Silicon Genesis Corporation | Three dimensional integrated circuit |
US11322508B2 (en) * | 2018-06-01 | 2022-05-03 | Intel Corporation | Flash memory components and methods |
US10629739B2 (en) * | 2018-07-18 | 2020-04-21 | Globalfoundries Inc. | Methods of forming spacers adjacent gate structures of a transistor device |
KR20200142976A (ko) | 2019-06-14 | 2020-12-23 | 삼성전자주식회사 | 반도체 장치 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6933556B2 (en) * | 2001-06-22 | 2005-08-23 | Fujio Masuoka | Semiconductor memory with gate at least partially located in recess defined in vertically oriented semiconductor layer |
JP3963664B2 (ja) | 2001-06-22 | 2007-08-22 | 富士雄 舛岡 | 半導体記憶装置及びその製造方法 |
US7045849B2 (en) * | 2003-05-21 | 2006-05-16 | Sandisk Corporation | Use of voids between elements in semiconductor structures for isolation |
JP2006351881A (ja) * | 2005-06-16 | 2006-12-28 | Toshiba Corp | 半導体記憶装置及び半導体記憶装置の製造方法 |
US7449710B2 (en) * | 2005-11-21 | 2008-11-11 | Macronix International Co., Ltd. | Vacuum jacket for phase change memory element |
JP5016832B2 (ja) | 2006-03-27 | 2012-09-05 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
US7710770B2 (en) * | 2006-05-09 | 2010-05-04 | Ingenia Holdings Uk Limited | Data storage device and method |
JP5100080B2 (ja) * | 2006-10-17 | 2012-12-19 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
KR100834829B1 (ko) * | 2006-12-19 | 2008-06-03 | 삼성전자주식회사 | 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법 |
JP4945248B2 (ja) * | 2007-01-05 | 2012-06-06 | 株式会社東芝 | メモリシステム、半導体記憶装置及びその駆動方法 |
JP4939955B2 (ja) * | 2007-01-26 | 2012-05-30 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP2009004510A (ja) * | 2007-06-20 | 2009-01-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP4643617B2 (ja) * | 2007-06-26 | 2011-03-02 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP5142692B2 (ja) | 2007-12-11 | 2013-02-13 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US8081516B2 (en) * | 2009-01-02 | 2011-12-20 | Macronix International Co., Ltd. | Method and apparatus to suppress fringing field interference of charge trapping NAND memory |
-
2009
- 2009-02-16 JP JP2009032697A patent/JP5364394B2/ja active Active
-
2010
- 2010-02-12 US US12/705,088 patent/US8916921B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US8916921B2 (en) | 2014-12-23 |
US20100207193A1 (en) | 2010-08-19 |
JP2010192517A (ja) | 2010-09-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5364394B2 (ja) | 不揮発性半導体記憶装置 | |
KR102518371B1 (ko) | 수직형 메모리 장치 | |
TWI445164B (zh) | 非揮發性半導體記憶裝置 | |
JP5259552B2 (ja) | 不揮発性半導体記憶装置及びその駆動方法 | |
JP5193551B2 (ja) | 不揮発性半導体記憶装置、及びその製造方法 | |
JP5253875B2 (ja) | 不揮発性半導体記憶装置、及びその製造方法 | |
JP4468433B2 (ja) | 不揮発性半導体記憶装置 | |
TWI670833B (zh) | 半導體裝置 | |
US8148769B2 (en) | Nonvolatile semiconductor memory device and method of manufacturing the same | |
JP5148242B2 (ja) | 不揮発性半導体記憶装置、及びその製造方法 | |
JP5150665B2 (ja) | 不揮発性半導体記憶装置 | |
CN110875326B (zh) | 半导体存储装置 | |
JP2009212280A (ja) | 不揮発性半導体記憶装置の製造方法 | |
JP2011142276A (ja) | 不揮発性半導体記憶装置、及びその製造方法 | |
JP2011023586A (ja) | 半導体記憶装置およびその製造方法 | |
JP2009004517A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
KR102401177B1 (ko) | 반도체 장치 | |
JP2010114369A (ja) | 不揮発性半導体記憶装置 | |
US20130248975A1 (en) | Non-volatile semiconductor memory device and its manufacturing method | |
US10957702B2 (en) | Semiconductor memory device | |
US20220122912A1 (en) | Semiconductor device having a stacked structure | |
JP2021150564A (ja) | 半導体記憶装置 | |
JP2019161061A (ja) | 不揮発性半導体記憶装置 | |
JP2021034720A (ja) | 半導体装置 | |
US11825654B2 (en) | Memory device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110301 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20130221 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130321 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130528 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130612 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130813 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130909 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 5364394 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |