JP2011023586A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

【課題】電荷保持特性の向上を図る。
【解決手段】半導体記憶装置は、基板２０上に順に積層された第１絶縁層３０、ワード線としての導電層４０および第２絶縁層３０と、前記第１絶縁層、前記導電層および前記第２絶縁層内に形成され、前記導電層に対応する径が前記第１絶縁層および前記第２絶縁層に対応する径より大きい柱状半導体１００と、前記第１絶縁層、前記導電層および前記第２絶縁層内の前記柱状半導体の側面に形成されたトンネル絶縁膜９０と、前記第１絶縁層と前記第２絶縁層との間で前記トンネル絶縁膜の側面に形成された電荷蓄積層８０と、前記第１絶縁層および前記第２絶縁層と前記トンネル絶縁膜との間、前記導電層と前記電荷蓄積層との間、前記第１絶縁層および前記第２絶縁層と前記電荷蓄積層との間に形成された絶縁膜７０と、を具備する。
【選択図】図３

Description

本発明は、基板上に垂直方向に積層された複数のメモリセルトランジスタを有する半導体記憶装置およびその製造方法に関する。

三次元積層メモリは、メモリセルとしての複数の縦型トランジスタが積層して形成され、単位面積あたり高密度なメモリセル構造を実現できる（例えば特許文献１）。縦型トランジスタは、シリコン基板の表面に対して垂直方向にワードラインとしての電極層（以下、ワードラインと称す）と層間絶縁膜が交互に堆積された積層膜と、この積層膜にシリコン基板表面に対して垂直方向に形成されたトレンチと、を有している。このトレンチ内の側壁に、ブロック絶縁膜、電荷蓄積層およびトンネル絶縁膜が順に形成され、トレンチ最内部に柱状半導体（チャネルシリコン膜）が埋め込まれている。

この三次元積層メモリは、ワードラインに高電圧を印加することで、トンネル絶縁膜にトンネル電流が流れて柱状半導体の電荷が電荷蓄積層に蓄積される。その後、ワードラインの電圧を０Ｖとすることで、電荷蓄積層に電荷が保持される。

しかし、この三次元積層メモリにおいて、複数のメモリセルの各電荷蓄積層は、連続して形成されている。このため、電荷蓄積層に蓄積された電荷が隣接するメモリセルに移動してしまい、電荷保持特性が劣化するという問題を有している。

特開２００７−２６６１４３号公報

本発明は、電荷保持特性の向上を図ることが可能な半導体記憶装置およびその製造方法を提供する。

本発明の第１の視点による半導体記憶装置は、基板上に順に積層された第１絶縁層、ワード線としての導電層および第２絶縁層と、前記第１絶縁層、前記導電層および前記第２絶縁層内に形成され、前記導電層に対応する径が前記第１絶縁層および前記第２絶縁層に対応する径より大きい柱状半導体と、前記第１絶縁層、前記導電層および前記第２絶縁層内の前記柱状半導体の側面に形成されたトンネル絶縁膜と、前記第１絶縁層と前記第２絶縁層との間で前記トンネル絶縁膜の側面に形成された電荷蓄積層と、前記第１絶縁層および前記第２絶縁層と前記トンネル絶縁膜との間、前記導電層と前記電荷蓄積層との間、前記第１絶縁層および前記第２絶縁層と前記電荷蓄積層との間に形成された絶縁膜と、を具備する。

本発明の第２の視点による半導体記憶装置の製造方法は、基板上に、第１絶縁層とワード線としての導電体層と第２絶縁層とを順に形成し、前記第２絶縁層、前記導電体層および前記第１絶縁層にトレンチを形成し、前記導電体層の前記トレンチの径が、前記第１絶縁層および前記第２絶縁層の前記トレンチの径より大きくなるように、前記トレンチ内の前記導電体層の側面を後退させてスペースを形成し、前記トレンチ内の前記第１絶縁増上、前記導電体層上および前記第２絶縁層上に、絶縁膜を形成し、前記スペース内の前記絶縁膜上に、電荷蓄積層を形成し、前記トレンチ内の前記絶縁膜上および前記電荷蓄積層上に、トンネル絶縁膜を形成し、前記トレンチ内に柱状半導体を埋め込む。

本発明によれば、電荷保持特性の向上を図ることが可能な半導体記憶装置およびその製造方法を提供できる。

本発明の実施の形態に係る半導体記憶装置を示す構成図。 本発明の実施の形態に係る半導体記憶装置を示す構成図であり、図１におけるメモリセルトランジスタ領域の拡大図。 本発明の第１の実施の形態に係る半導体装置を示す断面図。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。 図４に続く、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。 図５に続く、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。 図６に続く、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。 図７に続く、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。 図８に続く、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。 図９に続く、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。 本発明の第２の実施の形態に係る半導体装置を示す断面図。 本発明の第２の実施の形態に係る半導体装置の書き込み方法を示す図。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図。 図１３に続く、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図。

本発明の実施の形態について、以下に図面を参照して説明する。なお、図面において、同一部分には同一の符号を付す。

［三次元積層メモリ］
まず、図１および図２を参照して本発明が適用される三次元積層メモリについて説明する。

図１は、本発明の実施の形態に係る三次元積層メモリを有する半導体記憶装置１の概略構成図を示している。

図１に示すように、本実施形態に係る半導体記憶装置１は、メモリセルトランジスタ領域２、ワードライン駆動回路３、ソース側の選択ゲート線を駆動するＳＧＳ駆動回路４、ドレイン側の選択ゲート線を駆動するＳＧＤ駆動回路５、センスアンプ６等を備えている。

メモリセルトランジスタ領域２は、導電体層からなるワードラインＷＬと絶縁層とが交互に複数積層されることで構成されている。これらワードラインＷＬおよび絶縁層は、２次元的に広がる板状の平面構造である。それぞれのワードラインＷＬは、ワードライン駆動回路３に接続され、ワードライン駆動回路３により制御される。

メモリセルトランジスタ領域２の下部側には、ソース線に接続されたソース側の選択ゲート線ＳＧＳが形成されている。この選択ゲート線ＳＧＳは、板状の平面配線構造を有している。また、選択ゲート線ＳＧＳは、ＳＧＳ駆動回路４に接続され、ＳＧＳ駆動回路４により制御される。

メモリセルトランジスタ領域２の上部側には、ドレイン側の選択ゲート線ＳＧＤが形成され、この選択ゲート線ＳＧＤはビットラインＢＬに接続されている。ビットラインＢＬは、センスアンプ６に接続されている。また、選択ゲート線ＳＧＤは、それぞれが絶縁分離された配線構造を有している。それぞれの選択ゲート線ＳＧＤは、ＳＧＤ駆動回路５に接続され、ＳＧＤ駆動回路５により制御される。

図２は、図１におけるメモリセルトランジスタ領域２の拡大図を示している。

図２に示すように、３次元積層メモリは、ｍ×ｎ個（ｍ、ｎは自然数）のメモリストリングス１０を含んでいる。ここで、図２は、ｍ＝３、ｎ＝４の例を示している。各メモリストリングス１０は、選択ゲート線ＳＧＳを含む下部選択トランジスタＳＳＴｒｍｎ、メモリセルトランジスタＭＴｒ１ｍｎ乃至ＭＴｒ４ｍｎ及び選択ゲート線ＳＧＤを含む上部選択トランジスタＳＤＴｒｍｎを有している。

各メモリストリングス１０において、メモリセルトランジスタＭＴｒ１ｍｎ乃至ＭＴｒ４ｍｎのゲート電極は、それぞれ同一の導電層によって形成された共通のワードラインＷＬ１乃至ＷＬ４に接続されている。すなわち、各メモリストリングス１０において、メモリセルトランジスタＭＴｒ１ｍｎのゲート電極は、全てワードラインＷＬ１に接続され、各メモリストリングス１０のメモリセルトランジスタＭＴｒ２ｍｎのゲート電極は、全てワードラインＷＬ２に接続さている。さらに、各メモリストリングス１０のメモリセルトランジスタＭＴｒ３ｍｎのゲート電極は、全てワードラインＷＬ３に接続され、各メモリストリングス１０のメモリセルトランジスタＭＴｒ４ｍｎのゲート電極は、全てワードラインＷＬ４に接続されている。これらワードラインＷＬ１乃至ＷＬ４はそれぞれ、各メモリストリングス１０に垂直な平面構造である。

各メモリストリングス１０は、半導体基板２０の図示せぬＰ−ｗｅｌｌ領域に形成されたｎ＋領域の上に形成された柱状半導体を有している。複数のメモリストリングス１０は、柱状半導体に垂直な面内にマトリクス状に配置されている。この柱状半導体は円柱状であっても、角柱状であってもよい。

［第１の実施形態］
図３は、第１の実施形態を示すものである。第１の実施形態は、図２に示すメモリセルストリングス１０において、各メモリセルの電荷蓄積層を分離することにより電荷保持特性の向上を図る例である。

［メモリセルトランジスタの構造］
まず、図３を用いて、メモリセルトランジスタの構造について説明する。

図３に示すように、複数のメモリセルトランジスタは、図示せぬ基板に垂直方向に交互に積層された複数のメモリセル領域Ｂと複数の素子分離領域Ａとで構成されている。これらメモリセル領域Ｂおよび素子分離領域Ａで構成される複数のメモリセルトランジスタは、柱状半導体１００、トンネル絶縁膜９０、電荷蓄積層８０、ブロック絶縁膜７０、ワードラインＷＬとなる制御ゲート電極（導電体層）４０および層間絶縁膜（絶縁層）３０を備えている。制御ゲート電極４０はメモリセル領域Ｂに対応し、層間絶縁膜３０は素子分離領域Ａに対応している。

柱状半導体１００は、図示せぬ基板上に垂直方向に、複数のメモリセル領域Ｂおよび素子分離領域Ａを貫いて形成されている。この柱状半導体１００は、メモリセルトランジスタにおけるチャネルとなる。また、柱状半導体１００の径は、素子分離領域Ａ内において一定であり、メモリセル領域Ｂ内において端部よりも中央部のほうが大きく設定されている。

トンネル絶縁膜９０は、メモリセル領域Ｂおよび素子分離領域Ａにおける柱状半導体１００の側面に形成されている。このトンネル絶縁膜９０は、柱状半導体１００の側面に沿って一定の膜厚で形成されている。また、トンネル絶縁膜９０の内径および外径はそれぞれ、素子分離領域Ａからメモリセル領域Ｂにおける端部にかけて一定であり、メモリセル領域Ｂにおける端部（制御ゲート電極４０の膜厚方向における端部）よりも中央部（制御ゲート電極４０の膜厚方向における中央部）のほうが大きい。

電荷蓄積層８０は、メモリセル領域Ｂにおけるトンネル絶縁膜９０の側面のみに形成されている。すなわち、この電荷蓄積層８０は、素子分離領域Ａには形成されず、メモリセル領域Ｂ間で分離している。つまり、ワードラインＷＬとしての制御ゲート電極４０の柱状半導体１００との対向面は、層間絶縁膜３０の柱状半導体１００との対向面より後退しており、電荷蓄積層８０は制御ゲート電極４０の両側（下側と上側）に隣り合う層間絶縁膜３０の間に形成されている。また、電荷蓄積層８０の内径はメモリセル領域Ｂにおける端部よりも中央部のほうが大きく、電荷蓄積層８０の外径は一定である。すなわち、電荷蓄積層８０は、メモリセル領域Ｂにおける中央部の内径にくぼみを有している。

ブロック絶縁膜７０は、素子分離領域Ａにおける層間絶縁膜３０とトンネル絶縁膜９０との間、メモリセル領域Ｂにおける電荷蓄積層８０と両層間絶縁膜３０及び制御ゲート電極４０との間に形成されている。このように、ブロック絶縁膜７０は、トンネル絶縁膜９０の側面および電荷蓄積層８０の側面に沿って一定の膜厚で形成されている。すなわち、ブロック絶縁膜７０の内径および外径はそれぞれ、素子分離領域Ａよりも電荷蓄積層８０が形成されているメモリセル領域Ｂのほうが大きくなる。

ここで、上述したように、メモリセル領域Ｂにおけるブロック絶縁膜７０の外径は、素子分離領域Ａにおけるブロック絶縁膜７０の外径よりも大きい。すなわち、メモリセル領域Ｂにおけるトレンチの径は、素子分離領域Ａにおけるトレンチの径より大きい。したがって、制御ゲート電極４０に形成されたトレンチの側面は、層間絶縁膜３０に形成されたトレンチの側面は、メモリセル領域Ｂである制御ゲート電極層４０の部分で後退し、制御ゲート電極層４０と層間絶縁膜３０との境で段差が生じている。このように、制御ゲート電極４０のトレンチの側面が後退して生じた段差部分に電荷蓄積層８０が形成されることで、層間絶縁膜３０により電荷蓄積層８０をメモリセル領域Ｂごとに分離することが可能となる。

［メモリセルトランジスタの製造方法］
図４乃至図１０は、本実施形態に係るメモリセルストリングスにおけるメモリセルトランジスタの製造工程の断面図を示している。図４乃至図１０を用いて、本実施形態に係るメモリセルトランジスタの製造工程について説明する。

まず、図４に示すように、図示せぬ基板上に、複数の層間絶縁膜としての絶縁層３０と制御ゲート電極となる導電体層４０とが交互に堆積され、積層膜が形成される。この積層膜の最下部および最上部は、絶縁層３０である。この絶縁層３０は、例えばシリコン酸化膜である。このシリコン酸化膜は、例えば温度が６００℃から８００℃で、かつ圧力が０．１Ｔｏｒｒから５Ｔｏｒｒの反応炉内に、例えばジクロルシラン（ＳｉＨ_２Ｃｌ_２）と二酸化窒素（Ｎ_２Ｏ）とを導入するＣＶＤ法により形成される。また、導電体層４０は、例えばＰが添加されたシリコン膜である。このシリコン膜は、例えば温度が４５０℃から６５０℃で、かつ圧力が０．１Ｔｏｒｒから１Ｔｏｒｒの反応炉内に、例えばモノシラン（ＳｉＨ_４）とフォスフィン（ＰＨ_３）を導入するＣＶＤ法により形成される。このように形成された積層膜において、導電体層４０部分がメモリセル領域Ｂとなり、絶縁層３０部分が素子分離領域Ａとなる。

次に、最上部の絶縁層３０上に、後に形成されるトレンチの加工用のハードマスクとして例えばシリコン窒化膜５０が形成される。このシリコン窒化膜５０は、例えば温度が６００℃から８００℃で、かつ圧力が０．１Ｔｏｒｒから１Ｔｏｒｒの反応炉内に、例えばジクロルシラン（ＳｉＨ_２Ｃｌ_２）とアンモニア（ＮＨ_３）とを導入するＣＶＤ法により形成される。このシリコン窒化膜５０上に、フォトレジスト膜５１が形成される。次に、フォトリソグラフィにより、トレンチ６０が形成される領域のフォトレジスト膜５１が除去され、図示せぬ開口される。次に、パターニングされたフォトレジスト膜５１をマスクとしてドライエッチングにより、シリコン窒化膜５０が除去され、その後フォトレジスト膜５１が除去される。

次に、図５に示すように、シリコン窒化膜５０をハードマスクとして例えばＲＩＥ（Reactive Ion Etching）により、絶縁層３０および導電体層４０の積層膜にトレンチ６０が形成される。

次に、図６に示すように、例えばウェットエッチングにより、ハードマスクであるシリコン窒化膜５０が除去される。次に、例えばＣＤＥ（Chemical Dry Etching）などの等方的なドライエッチングにより、トレンチ６０内のシリコン膜である制御ゲート電極４０の側面が後退される。すなわち、制御ゲート電極４０に形成されたトレンチ６０の径は、層間絶縁膜３０に形成されたトレンチ６０の径より大きくなり、制御ゲート電極４０と層間絶縁膜３０との境でトレンチ６０に段差が形成される。このようにして、２つの層間絶縁膜３０の間に制御ゲート電極４０が後退してスペースが形成される。

次に、図７に示すように、トレンチ６０内の制御ゲート電極４０および層間絶縁膜３０の全面に、ブロック絶縁膜７０が形成される。このブロック絶縁膜７０は、例えばシリコン酸化膜である。このシリコン酸化膜は、例えば温度が６００℃から８００℃で、かつ圧力が０．１Ｔｏｒｒから５Ｔｏｒｒの反応炉内に、例えばジクロルシラン（ＳｉＨ_２Ｃｌ_２）と二酸化窒素（Ｎ_２Ｏ）とを導入するＣＶＤ法により形成される。

次に、図８に示すように、トレンチ６０内のブロック絶縁膜７０の全面に、電荷蓄積層８０が形成される。この電荷蓄積層８０は、例えばシリコン窒化膜である。このシリコン窒化膜は、例えば温度が６００℃から８００℃で圧力が０．１Ｔｏｒｒから１Ｔｏｒｒの反応炉内に、例えばジクロルシラン（ＳｉＨ_２Ｃｌ_２）とアンモニア（ＮＨ_３）とを導入するＣＶＤ法により形成される。これにより、メモリセル領域Ｂと素子分離領域Ａとの間のトレンチ６０に形成されたスペースが電荷蓄積層８０により埋め込まれる。

次に、図９に示すように、例えばウェットエッチングにより、トレンチ６０内の素子分離領域Ａにおけるブロック絶縁膜７０の側面の電荷蓄積層８０が除去される。これにより、トレンチ６０内のメモリセル領域Ｂにおけるブロック絶縁膜７０の側面のみに電荷蓄積層８０が残存する。すなわち、電荷蓄積層８０は、トレンチ６０の側面が後退したスペース内に形成され、メモリセル領域Ｂごとに分離される。このとき、電荷蓄積層８０は、等方的にエッチングされるため、メモリセル領域Ｂにおける中央部にくぼみが生じる。

次に、図１０に示すように、トレンチ６０内のブロック絶縁膜７０および電荷蓄積層８０の全面に、トンネル絶縁膜９０が形成される。このトンネル絶縁膜９０は、例えばシリコン酸化膜である。このシリコン酸化膜は、例えば温度が６００℃から８００℃で、かつ０．１Ｔｏｒｒから５Ｔｏｒｒの反応炉内に、例えばジクロルシラン（ＳｉＨ_２Ｃｌ_２）と二酸化窒素（Ｎ_２Ｏ）とを導入するＣＶＤ法により形成される。

次に、図３に示すように、トレンチ６０内に、柱状半導体（例えばシリコン膜）１００が埋め込まれる。この柱状半導体１００は、例えば温度が４５０℃から６５０℃で、かつ圧力が０．１Ｔｏｒｒから１Ｔｏｒｒの反応炉内に、例えばモノシラン（ＳｉＨ_４）を導入するＣＶＤ法により形成される。

このようにして、本実施形態に係るメモリセルトランジスタが形成される。なお、種々の材料は、上記材料に限らない。制御ゲート電極層４０は、Ｐが添加されたシリコン膜の代わりに、例えばＷ、Ｔｉなどの金属膜、およびＷＳｉｘ、ＴＳｉｘなどの金属シリケート膜でもよい。また、層間絶縁膜３０は、絶縁膜であればよく、シリコン酸化膜の代わりに、例えばハウニア、アルミナなどの高誘電体絶縁膜でもよい。さらに、電荷蓄積層８０は、シリコン窒化膜の代わりに、例えばハウニア、アルミナなどの高誘電体絶縁膜でもよい。

［効果］
上記第１の実施形態によれば、メモリセルトランジスタの電荷蓄積層８０は、素子分離領域Ａには形成されず、メモリセル領域Ｂのみに形成されている。すなわち、電荷蓄積層８０は、メモリセル領域Ｂごとに分離して形成されている。これにより、電荷蓄積層８０に蓄積された電荷が隣接したメモリセル間で移動することを抑制でき、電荷保持特性の向上を図ることができる。

また、電荷保持特性の劣化は、ブロック絶縁膜７０およびトンネル絶縁膜９０にトラップされた電荷が隣接したメモリセル間で移動することも原因であった。しかし、本実施形態では、トレンチ６０内の側面に段差が生じ、メモリセル領域Ｂにおいて後退している。この段差が生じたトレンチ６０の側面にブロック絶縁膜７０およびトンネル絶縁膜９０が形成されることにより、ブロック絶縁膜７０およびトンネル絶縁膜９０にも段差が生じる。これにより、ブロック絶縁膜７０およびトンネル絶縁膜９０が平坦に形成された場合よりも、トラップされた電荷の移動度が小さくなるため、電荷がメモリセル間で移動することを抑制でき、電荷保持特性の向上を図ることができる。

一方、従来の三次元積層メモリのメモリセル領域Ｂにおいて、制御ゲート電極４０によってトンネル絶縁膜９０に印加される電界は、フリンジ効果の影響によりトンネル絶縁膜９０の中央部よりも端部のほうが小さくなる。これにより、メモリセル領域Ｂにおいてトンネル絶縁膜９０に印加される電界が中央部と端部とで均一にならず、書き込み消去特性が劣化するという問題があった。しかし、本実施形態では、メモリセル領域Ｂにおける電荷蓄積層８０の中央部にくぼみが形成され、この電荷蓄積層８０の側面にトンネル絶縁膜９０が形成されている。これにより、メモリセル領域Ｂにおけるトンネル絶縁膜９０の中央部の径より、フリンジ効果の影響を受ける端部の径のほうが小さくなる。一般的に、トンネル絶縁膜９０は、径が小さいほど印加される電界が大きくなる。すなわち、トンネル絶縁膜９０の端部に印加される電界は、中央部に印加される電界より大きくなる。したがって、フリンジ効果の影響が相殺され、メモリセル領域Ｂにおいてトンネル絶縁膜９０に印加される電界が中央部と端部とで均一になり、書き込み消去特性の向上を図ることができる。また、電界が中央部と端部とで均一になることにより、書き込み消去時にトンネル絶縁膜９０を通過する単位面積当たりのキャリア数が均一になる。したがって、局所的なトンネル絶縁膜９０の劣化が押さえられるので電荷保持特性が向上する。

さらに、本実施形態に係る製造方法によれば、等方的なドライエッチングにより、トレンチ６０内の制御ゲート電極４０の側面を後退させて、トレンチ６０に段差を形成している。この後退したスペースに電荷蓄積層８０を形成することで、電荷蓄積層８０をメモリセル領域Ｂごとに分離している。したがって、従来と比べて、トレンチ６０内の制御ゲート電極４０の側面を後退させる工程と、電荷蓄積層８０をエッチングする工程を追加するだけであるため、容易に電荷蓄積層８０をメモリセル領域Ｂごとに分離することができる。

［第２の実施形態］
第２の実施形態は、メモリセル領域Ｂ間で電荷蓄積層が分離し、さらにそれぞれのメモリセル領域Ｂに２つの電荷蓄積層が形成される例である。なお、第２の実施形態において、第１の実施形態と同様の点については説明を省略し、異なる点について詳説する。

［メモリセルトランジスタの構造］
図１１は、本実施形態に係るメモリセルストリングスにおけるメモリセルトランジスタの断面図を示している。

図１１に示すように、本実施形態において第１の実施形態と異なる点は、それぞれのメモリセル領域Ｂに２つの蓄積層が形成されている点である。すなわち、それぞれのメモリセル領域Ｂにおいて、電荷蓄積層８０が下部側に形成された第１電荷蓄積層８０ａと上部側に形成された第２電荷蓄積層８０ｂとで構成されている。これら第１電荷蓄積層８０ａと第２電荷蓄積層８０ｂとは、メモリセル領域Ｂの中央部において、トンネル絶縁膜９０により分離されている。なお、第１電荷蓄積層８０ａと第２電荷蓄積層８０ｂとは、同じ大きさであることが望ましい。

［メモリセルトランジスタの書き込み方法］
図１２は、本実施形態に係るメモリセルトランジスタの書き込み方法を示している。

図１２に示すように、例えば第２電荷蓄積層８０ｂ−２に電荷を蓄積する場合、制御ゲート電極４０−２および第２電荷蓄積層８０ｂ−２に近い側の制御ゲート電極４０−３に電圧が印加される。このとき、制御ゲート電極４０−２にプログラム電圧例えば＋Ｖ_ｐｇｍが印加され、制御ゲート電極４０−３に例えば＋Ｖ_１の電圧が印加される。プログラム電圧Ｖ_ｐｇｍは単独で電荷蓄積層８０−２に電荷を書き込む場合よりも低い電圧である。また、Ｖ_１はＶ_ｐｇｍよりも小さい電圧であり、Ｖ_ｐｇｍとＶ_１とを制御ゲート電極４０−２および４０−３に印加することにより、第２電荷蓄積層８０ｂ−２に接するトンネル絶縁膜９０のみに高い電界がかかる。これにより、トンネル絶縁膜９０を介して柱状半導体１００の電子が第２電荷蓄積層８０ｂ−２に蓄積される。

また、第１電荷蓄積層８０ａ−２に電荷を蓄積する場合も同様の方法で行われる。すなわち、制御ゲート電極４０−２にプログラム電圧＋Ｖ_ｐｇｍが印加され、制御ゲート電極４０−１に電圧＋Ｖ_１が印加される。これら制御ゲート電極４０−２および４０−１に上記電圧を印加することにより、第１電荷蓄積層８０ａ−２に接するトンネル絶縁膜９０のみに高い電界がかかる。これにより、トンネル絶縁膜９０を介して柱状半導体１００の電子が第１電荷蓄積層８０ａ−２に蓄積される。

一方、第１電荷蓄積層８０ａ−２および第２電荷蓄積層８０ｂ−２の両方に電荷を蓄積する場合、制御ゲート電極４０−１、４０−２および４０−３に電圧が印加される。すなわち、制御ゲート電極４０−２にプログラム電圧＋Ｖ_ｐｇｍが印加され、制御ゲート電極４０−１および４０−３に電圧＋Ｖ_１が印加される。これら制御ゲート電極４０−１、４０−２および４０−３に上記電圧を印加することにより、第１電荷蓄積層８０ａ−２および第２電荷蓄積層８０ｂ−２に接するトンネル絶縁膜９０に高い電界がかかる。これにより、トンネル絶縁膜９０を介して柱状半導体１００の電子が第１電荷蓄積層８０ａ−２および第２電荷蓄積層８０ｂ−２に蓄積される。

上述した制御ゲート電極４０−１、４０−２および４０−３に対する電圧の印加は、図１に示したワード線駆動回路３によって制御される。このような書き込み方式を行うことにより、それぞれのメモリセル領域Ｂにおいて、電荷蓄積層８０−２に電荷がない場合、第１電荷蓄積層８０ａ−２（または第２電荷蓄積層８０ｂ−２）のみに電荷がある場合、第１電荷蓄積層８０ａ−２および第２電荷蓄積層８０ｂ−２の両方に電荷がある場合の少なくとも３値の書き込みが可能である。なお、それぞれのメモリセル領域Ｂにおいて、蓄積される電子の量を調節することにより、３値以上の書き込みも可能である。

［メモリセルトランジスタの製造方法］
図１３および図１４は、本実施形態に係るメモリセルストリングスにおけるメモリセルトランジスタの製造工程の断面図を示している。第２の実施形態において、電荷蓄積層８０を堆積するまでの工程は、第１の実施形態における図４乃至図８の工程と同様である。

第２の実施形態は、電荷蓄積層８０のウェットエッチングを第１の実施形態より例えば長く続ける。これにより、図１３に示すように、電荷蓄積層８０は、第１の実施形態における中央部のくぼみがさらにエッチングされ、第１および第２の電荷蓄積層８０ａおよび８０ｂに分離される。すなわち、メモリセル領域Ｂの下部側に第１電荷蓄積層８０ａが形成され、上部側に第２電荷蓄積層８０ｂが形成される。

次に、図１４に示すように、トレンチ６０内のブロック絶縁膜７０および電荷蓄積層８０の全面に、トンネル絶縁膜９０が形成される。このトンネル絶縁膜９０は、例えばシリコン酸化膜である。このシリコン酸化膜は、例えば温度が６００℃から８００℃で、かつ圧力が０．１Ｔｏｒｒから５Ｔｏｒｒの反応炉内に、例えばジクロルシラン（ＳｉＨ_２Ｃｌ_２）と二酸化窒素（Ｎ_２Ｏ）とを導入するＣＶＤ法により形成される。

次に、図１１に示すように、トレンチ６０内に、柱状半導体（例えばシリコン膜）１００が埋め込まれる。この柱状半導体１００は、例えば温度が４５０℃から６５０℃で、かつ圧力が０．１Ｔｏｒｒから１Ｔｏｒｒの反応炉内に、例えばモノシラン（ＳｉＨ_４）を導入するＣＶＤ法により形成される。

このようにして、本実施形態に係るメモリセルトランジスタが形成される。

［効果］
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。

さらに、本実施形態では、それぞれのメモリセル領域Ｂにおいて、電荷蓄積層８０は下部側に形成された第１電荷蓄積層８０ａと上部側に形成された第２電荷蓄積層８０ｂとで構成され、これら第１電荷蓄積層８０ａと第２電荷蓄積層８０ｂとはトンネル絶縁膜９０によって分離している。すなわち、１つのメモリセル領域Ｂに２つの蓄積層が形成されている。このため、書き込み対象のメモリセルの制御ゲート電極４０だけでなく、隣接したメモリセルの制御ゲート電極４０にも電圧を選択的に印加することにより、メモリセルの１つの蓄積層のみ、または２つの蓄積層の両方に電荷を蓄積させることが可能となる。したがって、１つのメモリセルに対して多値の書き込みが可能となり、メモリ容量を増やすことができる。

また、上述したような書き込み対象のメモリセルの制御ゲート電極４０および隣接したメモリセルの制御ゲート電極４０に印加される電圧を制御することにより、第１の実施形態におけるフリンジ効果の影響を抑制することができる。すなわち、第１の実施形態において、書き込み対象のメモリセルの制御ゲート電極４０と同時に、隣接したメモリセルの制御ゲート電極４０にも電圧を印加することで、トンネル絶縁膜９０の端部に印加される電界を大きくすることができる。これにより、フリンジ効果の影響を抑制し、書き込み消去特性の向上を図ることができる。

その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

１０…メモリストリングス、２０…基板、３０…層間絶縁膜（絶縁層）、３０…、４０…制御ゲート電極（導電体層）、４０…、６０…トレンチ、７０…ブロック絶縁膜、８０…電荷蓄積層、８０ａ…第１電荷蓄積層、８０ｂ…第２電荷蓄積層、９０…トンネル絶縁膜、１００…柱状半導体。

Claims (5)

1. 基板上に順に積層された第１絶縁層、ワード線としての導電層および第２絶縁層と、
   前記第１絶縁層、前記導電層および前記第２絶縁層内に形成され、前記導電層に対応する径が前記第１絶縁層および前記第２絶縁層に対応する径より大きい柱状半導体と、
   前記第１絶縁層、前記導電層および前記第２絶縁層内の前記柱状半導体の側面に形成されたトンネル絶縁膜と、
   前記第１絶縁層と前記第２絶縁層との間で前記トンネル絶縁膜の側面に形成された電荷蓄積層と、
   前記第１絶縁層および前記第２絶縁層と前記トンネル絶縁膜との間、前記導電層と前記電荷蓄積層との間、前記第１絶縁層および前記第２絶縁層と前記電荷蓄積層との間に形成された絶縁膜と、
   を具備することを特徴とする半導体記憶装置。
2. 前記トンネル絶縁膜の前記導電層における膜厚方向の端部に対応する径は、前記導電層における膜厚方向の中央部に対応する径より小さいことを特徴とする請求項１記載の半導体記憶装置。
3. 前記電荷蓄積層は、前記第１絶縁層および前記第２絶縁層の一方側に形成された第１電荷蓄積層と、前記第１絶縁層および前記第２絶縁層の他方側に形成された第２電荷蓄積層と、で構成され、
   前記第１電荷蓄積層と前記第２電荷蓄積層とは、前記トンネル絶縁膜により分離されていることを特徴とする請求項１記載の半導体記憶装置。
4. 基板上に、第１絶縁層とワード線としての導電体層と第２絶縁層とを順に形成し、
   前記第２絶縁層、前記導電体層および前記第１絶縁層にトレンチを形成し、
   前記導電体層の前記トレンチの径が、前記第１絶縁層および前記第２絶縁層の前記トレンチの径より大きくなるように、前記トレンチ内の前記導電体層の側面を後退させてスペースを形成し、
   前記トレンチ内の前記第１絶縁層上、前記導電体層上および前記第２絶縁層上に、絶縁膜を形成し、
   前記スペース内の前記絶縁膜上に、電荷蓄積層を形成し、
   前記トレンチ内の前記絶縁膜上および前記電荷蓄積層上に、トンネル絶縁膜を形成し、
   前記トレンチ内に柱状半導体を埋め込む、
   ことを特徴とする半導体記憶装置の製造方法。
5. 前記電荷蓄積層は、前記第１絶縁層および前記第２絶縁層の一方側に形成された第１電荷蓄積層と、前記第１絶縁層および前記第２絶縁層の他方側に形成された第２電荷蓄積層と、で構成され、
   前記第１電荷蓄積層と前記第２電荷蓄積層とは、前記トンネル絶縁膜により分離されていることを特徴とする請求項４記載の半導体記憶装置の製造方法。

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