KR20160083047A - 금속 소스를 포함하는 메모리 셀들의 스트링을 구비하는 방법 및 장치 - Google Patents

금속 소스를 포함하는 메모리 셀들의 스트링을 구비하는 방법 및 장치 Download PDF

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마이크론 테크놀로지, 인크.
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Abstract

메모리 셀들의 스트링을 형성하는 방법, 메모리 셀들의 스트링을 구비하는 장치, 및 시스템이 개시된다. 상기 메모리 셀들의 스트링을 형성하는 방법은 기판 위에 금속 규화물 소스 물질을 형성하는 단계를 포함한다. 상기 금속 규화물 소스 물질이 도핑된다. 메모리 셀들의 수직 스트링이 상기 금속 규화물 소스 물질 위에 형성된다. 반도체 물질이 상기 메모리 셀들의 수직 스트링에 인접하여 수직으로 형성되고 상기 금속 규화물 소스 물질에 결합된다.

Description

금속 소스를 포함하는 메모리 셀들의 스트링을 구비하는 방법 및 장치{METHODS AND APPARATUSES HAVING STRINGS OF MEMORY CELLS INCLUDING A METAL SOURCE}
우선권 적용
본 출원은 전체 내용이 본 명세서에 병합된 2013년 11월 1일자로 출원된 미국 출원 제14/069,553호에 대한 우선권의 유익을 주장한다.
기술 분야
본 발명은 일반적으로 메모리 및 메모리 내 금속 소스(metal source)에 관한 것이다.
메모리 디바이스는 일반적으로 컴퓨터 또는 다른 전자 디바이스에서 내부 회로, 반도체 회로, 집적 회로로 제공된다. 여기에는 랜덤-액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 랜덤 액세스 메모리(DRAM), 동기 동적 랜덤 액세스 메모리(SDRAM), 및 비-휘발성(예를 들어, 플래쉬) 메모리를 포함하는 많은 상이한 유형의 메모리가 존재한다.
플래쉬 메모리 디바이스는 일반적으로 높은 메모리 밀도, 높은 신뢰성, 및 낮은 전력 소비가 가능할 수 있는 하나의-트랜지스터 메모리 셀을 사용한다. 플로팅 게이트, 트랩 층 또는 다른 물리적 현상과 같은 전하 저장 구조를 프로그래밍하는 것을 통해 메모리 셀의 임계 전압이 변하는 것으로 각 셀의 데이터 상태를 결정할 수 있다.
메모리 셀은 메모리 셀들의 스트링(string)으로 배열될 수 있고 여기서 각 스트링은 소스에 결합될 수 있다. 메모리 셀들의 스트링의 그룹(예를 들어, 메모리 블록)은 모두 공통 소스에 결합될 수 있다.
메모리 제조사가 메모리 디바이스의 메모리 밀도를 증가시키기를 원할 때, 메모리 셀들의 스트링의 추가적인 그룹이 메모리 디바이스에 추가되고 공통 소스에 결합될 수 있다. 이에 따라, 공통 소스는 길이가 증가되어 저항이 증가할 수 있다.
이 기술 분야에 알려진 바와 같이, 회로의 특정 점으로부터 공통 소스까지 더 큰 저항은 더 큰 전압 강하를 야기할 수 있으므로 소스의 저항을 가능한 한 낮게 유지하는 것이 바람직하다. 더 큰 전압 강하는 매우 작은 전압 차이에 의존하는 메모리 동작 동안 문제를 야기할 수 있다.
도 1은 메모리 셀들의 스트링의 일 실시예의 개략도;
도 2 내지 도 10은 메모리 셀들의 수직 스트링을 형성하는 제조 단계의 실시예를 도시하는 도면;
도 11은 시스템의 일 실시예의 블록도.
이하 상세한 설명에서, 예시를 위해, 특정 실시예로 도시되고 본 발명의 일부를 형성하는 첨부 도면을 참조한다. 도면에서, 동일한 부호는 여러 도면에 걸쳐 실질적으로 유사한 부분을 나타낸다. 다른 실시예도 사용될 수 있고, 구조적, 논리적, 및 전기적 변화가 본 발명의 범위를 벗어남이 없이 이루어질 수 있을 것이다. 그리하여 이하 상세한 설명은 발명을 제한하는 것으로 해석되어서는 안 된다.
도 1은 메모리 셀들의 스트링(100)의 개략도를 도시한다. 단지 예시를 위하여, 스트링(100)은 16개의 메모리 셀(112)을 구비하는 것으로 도시된다. 대안적인 실시예는 16개를 초과하거나 16개 미만의 메모리 셀(112)을 포함할 수 있다. 스트링(100)은 스트링(100)의 일 단부에 있는 메모리 셀(112)들 중 하나의 셀과 공통 소스(126) 사이에 결합된 n-채널 트랜지스터를 포함할 수 있는 소스 선택 게이트 트랜지스터(120)를 포함할 수 있다. 공통 소스(126)는, 예를 들어, 공통적으로 도핑된 반도체 물질 및/또는 다른 전도성 물질의 슬롯(slot)을 포함할 수 있다. 스트링(100)의 다른 단부에서 드레인 선택 게이트 트랜지스터(130)는 메모리 셀(112)들 중 하나의 셀과 데이터 라인(예를 들어, 비트 라인)(134) 사이에 결합된 n-채널 트랜지스터를 포함할 수 있다.
메모리 셀(112) 각각은, 예를 들어, 플로팅 게이트 트랜지스터 또는, 대안적으로, 전하 트랩 트랜지스터를 포함할 수 있고, 단일 레벨 전하 저장 디바이스 또는 다중레벨 전하 저장 디바이스를 포함할 수 있다. 메모리 셀(112), 소스 선택 게이트 트랜지스터(120), 및 드레인 선택 게이트 트랜지스터(130)는 각 제어 게이트에 있는 신호에 의해 제어되고, 이 신호는 액세스 라인(예를 들어, 워드 라인)(WL0-WL15)에서 제공된다. 일 실시예에서, 메모리 셀의 행에 있는 메모리 셀의 제어 게이트는 액세스 라인의 일부를 형성할 수 있다.
소스 선택 게이트 트랜지스터(120)는 소스 선택 게이트 트랜지스터(120)를 제어하는 제어 신호를 수신하여, 스트링(100)과 공통 소스(126) 사이의 전도 상태를 실질적으로 제어한다. 드레인 선택 게이트 트랜지스터(130)는 드레인 선택 게이트 트랜지스터(130)를 제어하는 제어 신호를 수신하여, 드레인 선택 게이트 트랜지스터(130)를 사용하여 스트링(100)을 선택하거나 또는 선택 해제할 수 있다.
스트링(100)은 NAND-아키텍처 플래쉬 메모리 디바이스와 같은 메모리 디바이스에서 메모리 셀의 블록에 있는 메모리 셀(112)의 다수의 스트링들 중 하나의 스트링일 수 있다. 메모리 셀(112)의 각 스트링(100)은 기판을 따르는 플래너 방식과 대조적으로 기판으로부터 외부쪽으로 연장되도록 수직으로 형성될 수 있다.
도 2는 메모리 셀들의 수직 스트링을 형성하는 제조 단계의 실시예를 도시한다. 소스 물질(200)(예를 들어, 금속 규화물)은 기판(209) (예를 들어, 실리콘) 위에 형성되고 금속 소스 물질로 작용할 수 있다. 산화물 또는 폴리실리콘 물질(210)은 기판(209)과 소스 물질(200) 사이에 형성될 수 있다.
소스 물질(200)은 텅스텐 규화물(WSiX) 또는 일부 다른 유형의 금속 규화물을 포함할 수 있다. 예를 들어, 금속 규화물은 텅스텐 규화물(WSiX), 탄탈륨 규화물(TaSiX), 또는 몰리브덴 규화물(MoSiX) 중 하나를 포함할 수 있다. 금속 규화물이 순수 금속 물질보다 더 우수한 도핑을 취할 수 있으므로 금속 규화물은 도핑된 소스 금속으로 더 잘 작용할 수 있다.
캡핑 물질(capping material)(202)은 소스 물질(200) 위에 형성될 수 있다. 캡핑 물질(202)은 산화물 물질(예를 들어, 실리콘 산화물), 폴리실리콘 물질, 또는 소스 물질(200)에 있는 기공을 밀봉하는 일부 다른 캡핑 물질을 포함할 수 있다. 캡핑 물질(202)이 산화물(예를 들어, 실리콘 산화물)인 경우, 산화물은 도 1에 도시된 바와 같이 소스 선택 게이트 트랜지스터(120)와 같은 소스 선택 게이트 트랜지스터를 위한 소스 선택 게이트 산화물로 사용될 수 있다.
도 2에서 소스 물질(200)은 도핑 공정(204)(예를 들어, 주입 공정)에서 도핑되어 그 전기적 특성이 원하는 대로 변경될 수 있다. 예를 들어, 비소 또는 인이 도핑 공정(204)에서 사용되어 금속 물질을 도핑하여 n-형 전도성 물질을 형성할 수 있다. 붕소 또는 갈륨이 도핑 공정(204)에서 사용되어 소스 물질(200)을 도핑하여 p-형 전도성 물질을 형성할 수 있다.
도 3은 메모리 셀들의 수직 스트링을 형성하는 다른 제조 단계의 일 실시예를 도시한다. 폴리실리콘 물질(300)은 캡핑 물질(202) 위에 형성될 수 있다. 일 실시예에서, 도 1에 도시된 바와 같이 소스 선택 게이트 트랜지스터(120)와 같은 소스 선택 게이트 트랜지스터의 게이트로 폴리실리콘 물질(300)이 사용될 수 있다.
도 4는 메모리 셀들의 수직 스트링을 형성하는 일련의 제조 단계의 일 실시예를 도시한다. 에칭 정지 물질(400)은 폴리실리콘 물질(300) 위에 형성될 수 있다. 일 실시예에서, 에칭 정지 물질(400)은 알루미늄 산화물(Al2O3)과 같은 금속 산화물을 포함할 수 있다.
제어 게이트 물질(401, 403)은 에칭 정지 물질(400) 위에서 절연체 물질(402, 404)과 교번하게 형성될 수 있다. 예를 들어, 제어 게이트 물질(401, 403)은 폴리실리콘 물질을 포함할 수 있고, 교번하는 절연체 물질(402, 404)은 산화물 물질을 포함할 수 있다. 제어 게이트 물질(401, 403)은 수직으로 형성된 메모리 셀의 제어 게이트로 사용될 수 있다. 절연체 물질(402, 404)은 메모리 셀들 사이에 사용되어 인접한 메모리 셀들을 서로 절연할 수 있다.
에칭 마스크(405)는 수직 스택(420)의 상부 위에 형성될 수 있다. 일 실시예에서, 에칭 마스크(405)는 질화물 하드 마스크(nitride hard mask)를 포함할 수 있다.
도 5는 메모리 셀들의 수직 스트링을 형성하는 일련의 추가적인 제조 단계의 일 실시예를 도시한다. 에칭 단계는 수직 스택(420)에서 에칭 정지 물질(400)을 통과하여 아래로 트렌치(500)를 형성하는데 사용될 수 있다. 방향성 에칭 공정을 사용하여 트렌치 벽의 두 측면에서 제어 게이트 물질(401, 403)에 리세스(501 내지 504)를 형성할 수 있다.
도 6은 메모리 셀들의 수직 스트링을 형성하는 일련의 추가적인 제조 단계의 일 실시예를 도시한다. 트렌치(500)의 내부 벽을 따라 유전체 물질(예를 들어, 산화물-질화물-산화물(oxide-nitride-oxide: ONO))(600)이 형성될 수 있다. ONO 물질(600)은 리세스(501 내지 504)의 벽을 더 라이닝(lining)할 수 있다. 일 실시예에서, ONO 물질(600)은 메모리 셀들의 스트링을 위한 유전체 물질로 사용될 수 있다.
폴리실리콘 물질(601)이 트렌치(500)의 측벽을 따라 ONO 물질(600) 위에 형성(예를 들어, 침착)될 수 있다. 폴리실리콘 물질(601)은 리세스(501 내지 504)를 더 충전할 수 있다. 일 실시예에서, 폴리실리콘 물질(601)은 메모리 셀들의 스트링에서 각 메모리 셀을 위한 플로팅 게이트로 사용될 수 있다.
도 7에 도시된 바와 같이, 후 폴리실리콘 에칭 공정을 사용하여 측벽을 따라 폴리실리콘(601)의 일부를 제거하고, 이전에 형성된 물질(202, 300, 400)을 통과하여 트렌치(700)를 형성할 수 있다. 트렌치(700)는 소스 물질(200)까지 아래로 형성될 수 있다. 트렌치(700)의 측벽을 라이닝하는 폴리실리콘 물질(601)의 일부를 제거한 후, 리세스(501 내지 504)를 충전하는 폴리실리콘 물질(601)의 나머지 부분이 메모리 셀의 플로팅 게이트로 작용할 수 있다. 그렇게 많은 물질(202, 300, 400)을 통과하여 에칭하는 것은 강력한 에칭 공정을 사용할 수 있으므로, 금속 물질(200)은 폴리실리콘 물질보다 더 우수한 에칭 정지 물질로 작용할 수 있다.
도 8은 메모리 셀들의 수직 스트링을 형성하는 일련의 추가적인 제조 단계의 일 실시예를 도시한다. 트렌치(700)의 영역을 따라 산화물(800 내지 804)이 형성(예를 들어, 성장)될 수 있다. 예를 들어, 각 리세스(501 내지 504)에서 각 폴리실리콘 물질 위에 산화물(800 내지 803)이 형성될 수 있다. 일 실시예에서, 이 산화물(800 내지 803)은 플로팅 게이트와 이후 형성될 (예를 들어, 산화물(800 내지 804)이 형성된 후 형성될) 채널 물질 사이에 터널 유전체로 작용할 수 있다.
트렌치(700)의 바텀(bottom) 부분의 바텀(820)과 측벽을 따라 산화물(804)이 형성(예를 들어, 성장)될 수 있다. 일 실시예에서, 이 산화물(804)은 소스 선택 게이트의 폴리실리콘 물질(300)을 위한 유전체로 작용할 수 있다.
트렌치(700)의 측벽과 바텀(820)을 따라 폴리실리콘 라이너(liner)(810)가 형성될 수 있다. 폴리실리콘 라이너(810)는 이전에 형성된 산화물(800 내지 804) 위에 형성될 수 있다(예를 들어, 산화물(800 내지 804)이 형성된 후 형성될 수 있다).
도 9는 메모리 셀들의 수직 스트링을 형성하는 다른 제조 단계의 일 실시예를 도시한다. 방향성 에칭 공정을 사용하여 폴리실리콘 라이너(810)의 일부와 트렌치(700)의 바텀(820)에 형성된 산화물(804)의 일부를 제거할 수 있다. 이 단계는 이후 형성된 채널 물질에 소스 물질(200)과 옴 접촉을 제공할 수 있다.
도 10은 메모리 셀의 수직 스트림을 형성하는 다른 제조 단계의 일 실시예를 도시한다. 반도체 물질(예를 들어, 폴리실리콘)(1000)은 트렌치를 충전하는데 사용될 수 있다. 일 실시예에서, 반도체 물질(1000)은 트렌치에 형성된 메모리 셀(1010)의 수직 스트림의 동작 동안 채널로 사용될 수 있다. 일 실시예에서, 반도체 물질(1000)이 소스 물질(200)과 옴 접촉하면, 동작 동안 소스 물질(200)로부터 채널(예를 들어, 반도체 물질(1000))로 확산(예를 들어, N+ 확산)이 일어날 수 있다.
도 11은 도 1 내지 도 10의 메모리 셀이 수직으로 형성된 스트링을 사용할 수 있는 시스템의 일 실시예를 도시한다. 제어기(1100)는 시스템의 동작을 제어하는데 사용될 수 있다. 제어기(1100)에 결합된 메모리(1101)는 메모리 셀이 수직으로 형성된 스트링을 포함할 수 있다. 일 실시예에서, 제어기(1100)는 제어 버스, 데이터 버스, 및 어드레스 버스를 통해 메모리(1101)에 결합될 수 있다. 다른 실시예에서, 어드레스 버스와 데이터 버스는 공통 I/O 버스를 공유할 수 있다.
장치는 회로부, 집적 회로 다이, 디바이스, 또는 시스템으로 한정될 수 있다.
맺는말
하나 이상의 실시예는 도핑된 금속 규화물 소스를 제공할 수 있다. 도핑된 금속 규화물 소스는 폴리실리콘 소스보다 더 낮은 시트(sheet) 저항을 제공할 수 있고, 또한 적절한 게이트 유도된 드레인 누설 성능을 제공할 수 있다. 메모리 셀들의 수직 스트링은 도핑된 금속 규화물 소스 위에 형성될 수 있고, 반도체 물질이 메모리 셀들의 수직 스트링에 수직으로 인접하여 형성될 수 있다. 반도체 물질은 도핑된 금속 규화물 소스와 접촉하여, 소스로부터 반도체 물질로 확산이 가능하여 메모리 셀들의 스트링을 위한 채널로 작용할 수 있다.
특정 실시예들이 본 명세서에 예시되고 설명되었으나, 이 기술 분야에 통상의 지식을 가진 자라면 동일한 목적을 달성하도록 계산된 임의의 배열이 도시된 특정 실시예를 대체할 수 있다는 것을 이해할 수 있을 것이다. 많은 적응이 이 기술 분야에 통상의 지식을 가진 자에게는 명백할 것이다. 따라서, 본 출원은 임의의 적응 또는 변형을 커버하도록 의도된다.

Claims (29)

  1. 방법으로서,
    금속을 포함하는 소스 물질을 형성하는 단계; 및
    상기 소스 물질 위에 메모리 셀들의 스트링을 형성하는 단계를 포함하되,
    상기 메모리 셀들의 스트링은 상기 소스 물질과 접촉하는 채널 물질을 포함하는, 방법.
  2. 제1항에 있어서,
    상기 소스 물질 위에 캡핑 물질을 형성하는 단계;
    상기 소스 물질을 도핑하는 단계; 및
    상기 캡핑 물질 위에 선택 게이트 물질을 형성하는 단계를 더 포함하는, 방법.
  3. 제2항에 있어서, 상기 메모리 셀들의 스트링을 형성하는 단계는,
    상기 선택 게이트 물질 위에 교번하는 제어 게이트 물질과 절연체 물질을 형성하는 단계;
    상기 교번하는 제어 게이트 물질과 절연체 물질, 상기 선택 게이트 물질, 및 상기 캡핑 물질을 통과하는 트렌치를 형성하는 단계로서, 상기 트렌치는 상기 트렌치의 측벽들에 상기 제어 게이트 물질 내로 형성된 리세스들을 포함하는, 상기 트렌치를 형성하는 단계;
    상기 교번하는 제어 게이트 물질과 절연체 물질의 상기 트렌치의 상기 측벽들과 상기 리세스 위에 유전체 물질을 형성하는 단계;
    상기 리세스들에 플로팅 게이트 물질을 형성하는 단계;
    상기 선택 게이트 물질의 상기 트렌치의 상기 측벽들과 상기 플로팅 게이트 물질 위에 터널 유전체 물질을 형성하는 단계; 및
    채널 물질이 상기 소스 물질과 접촉하도록 상기 트렌치에 상기 채널 물질을 형성하는 단계를 포함하는, 방법.
  4. 제1항에 있어서, 상기 소스 물질을 형성하는 단계는 기판 위에 상기 소스 물질을 형성하는 단계를 포함하는, 방법.
  5. 제4항에 있어서, 상기 기판과 상기 소스 물질 사이에 산화물을 형성하는 단계를 더 포함하는, 방법.
  6. 제4항에 있어서, 상기 기판과 상기 소스 물질 사이에 폴리실리콘 물질을 형성하는 단계를 더 포함하는, 방법.
  7. 제1항에 있어서, 상기 소스 물질은 금속 규화물인, 방법.
  8. 제7항에 있어서, 상기 금속 규화물은, 텅스텐 규화물(WSiX), 탄탈륨 규화물(TaSiX) 또는 몰리브덴 규화물(MoSiX) 중 하나인, 방법.
  9. 제1항에 있어서, 상기 교번하는 제어 게이트 물질과 절연체 물질 위에 질화물 하드 마스크(hard mask)를 형성하는 단계를 더 포함하는, 방법.
  10. 제1항에 있어서, 상기 유전체 물질은 산화물-질화물-산화물(oxide-nitride-oxide: ONO) 물질을 포함하는, 방법.
  11. 제1항에 있어서, 상기 터널 유전체 물질과 상기 절연체 물질은 산화물 물질을 포함하는, 방법.
  12. 제1항에 있어서, 상기 캡핑 물질은 산화물 또는 폴리실리콘 물질 중 하나를 포함하는, 방법.
  13. 제1항에 있어서, 상기 선택 게이트 물질, 상기 제어 게이트 물질, 상기 플로팅 게이트 물질 및 상기 채널 물질은 폴리실리콘을 포함하는, 방법.
  14. 제1항에 있어서, 상기 선택 게이트 물질과, 교번하는 제어 게이트 물질과 절연체 물질 사이에 에칭 정지 물질을 형성하는 단계를 더 포함하는, 방법.
  15. 방법으로서,
    기판 위에 금속 규화물 소스 물질을 형성하는 단계;
    상기 금속 규화물 소스 물질 위에 캡핑 물질을 형성하는 단계;
    상기 금속 규화물 소스 물질을 도핑하는 단계;
    상기 캡핑 물질 위에 폴리실리콘 선택 게이트 물질을 형성하는 단계; 및
    상기 폴리실리콘 선택 게이트 물질 위에 메모리 셀들의 스트링을 형성하는 단계를 포함하되,
    상기 메모리 셀들의 스트링은, 상기 폴리실리콘 선택 게이트 물질과 상기 캡핑 물질을 통해 연장되어 상기 소스 물질과 접촉하는 채널 물질을 포함하는, 방법.
  16. 제15항에 있어서, 상기 금속 규화물 소스 물질을 도핑하는 단계는 상기 금속 규화물 소스 물질을 비소, 붕소, 인 또는 갈륨 중 하나로 도핑하는 단계를 포함하는, 방법.
  17. 제15항에 있어서, 상기 금속 규화물 소스 물질을 도핑하는 단계는, 상기 금속 규화물 물질을 비소 또는 인으로 도핑하여 n-형 전도성 물질을 형성하는 단계 또는 상기 금속 규화물 소스 물질을 붕소 또는 갈륨으로 도핑하여 p-형 전도성 물질을 형성하는 단계 중 하나를 포함하는, 방법.
  18. 제15항에 있어서, 상기 트렌치는 제2 트렌치이고, 상기 방법은,
    에칭 정지 물질, 상기 선택 게이트 물질 및 상기 캡핑 물질을 통과하는 상기 제2 트렌치를 형성하기 전에,
    교번하는 제어 게이트 물질과 산화물 물질 및 상기 에칭 정지 물질을 통과하는 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치의 측벽들을 따라 그리고 리세스에 있는 ONO 물질 위에 폴리실리콘을 형성하는 단계; 및
    상기 제1 트렌치의 상기 측벽들을 따라 상기 폴리실리콘을 제거하는 단계를 더 포함하는, 방법.
  19. 제18항에 있어서, 상기 제1 트렌치의 상기 측벽들을 따라 상기 폴리실리콘을 제거하는 단계는 상기 제2 트렌치를 형성하는 동안 수행되는, 방법.
  20. 장치로서,
    복수의 교번하는 레벨의 제어 게이트 물질과 절연체 물질을 포함하는 메모리 셀들의 수직 스트링;
    상기 복수의 교번하는 레벨의 제어 게이트 물질과 절연체 물질을 통해 연장되는 반도체 물질; 및
    상기 반도체 물질에 결합된 도핑된 금속 규화물 소스를 포함하는, 장치.
  21. 제20항에 있어서, 상기 메모리 셀들의 수직 스트링 중의 메모리 셀은,
    상기 제어 게이트 물질 내의 리세스;
    상기 교번하는 레벨의 제어 게이트 물질과 절연체 물질과 상기 리세스를 라이닝하는 유전체 물질;
    상기 리세스 내의 플로팅 게이트 물질; 및
    상기 플로팅 게이트 물질에 인접한 터널 유전체 물질을 포함하는, 장치.
  22. 제21항에 있어서, 상기 유전체 물질은 산화물-질화물-산화물을 포함하는, 장치.
  23. 제20항에 있어서, 상기 도핑된 금속 규화물 소스는 N+ 도핑된 금속 규화물을 포함하는, 장치.
  24. 제20항에 있어서, 최저 레벨의 제어 게이트 물질과 상기 도핑된 금속 규화물 소스 사이에 그리고 상기 반도체 물질에 인접하여 선택 게이트 물질과 절연체 물질을 더 포함하는 장치.
  25. 방법으로서,
    금속 소스 물질을 형성하는 단계;
    상기 금속 소스 물질 위에 캡핑 물질을 형성하는 단계;
    상기 금속 소스 물질을 도핑하는 단계;
    상기 캡핑 물질 위에 선택 게이트 물질을 형성하는 단계;
    상기 선택 게이트 물질 위에 제어 게이트 물질과 절연체 물질의 복수의 교번하는 층으로 메모리 셀들의 수직 스트링을 형성하는 단계; 및
    상기 메모리 셀들의 수직 스트링과 상기 선택 게이트 물질에 인접하여 상기 금속 소스 물질에 결합된 수직 반도체 물질을 형성하는 단계를 포함하되,
    상기 메모리 셀들의 수직 스트링과 상기 선택 게이트 물질은 터널 유전체 물질에 의해 수직 반도체 물질로부터 절연되는, 방법.
  26. 제25항에 있어서, 상기 메모리 셀들의 수직 스트링을 형성하는 단계는,
    각 제어 게이트 물질에 리세스를 형성하는 단계;
    상기 리세스를 유전체 물질로 라이닝하는 단계; 및
    상기 라이닝된 리세스에 플로팅 게이트 물질을 충전하는 단계를 포함하는, 방법.
  27. 제26항에 있어서, 상기 유전체 물질은 상기 메모리 셀들의 수직 스트링 내의 각 상기 메모리 셀을 결합시키는, 방법.
  28. 제25항에 있어서, 상기 절연체 물질과 상기 터널 유전체 물질은 산화물 물질을 포함하는, 방법.
  29. 제25항에 있어서, 상기 금속 소스 물질에 결합된 상기 수직 반도체 물질을 형성하는 단계는 상기 수직 반도체 물질과 상기 금속 소스 물질 사이에 옴 접촉을 형성하는 단계를 포함하는, 방법.
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