JP5651632B2 - プログラマブルロジックスイッチ - Google Patents

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Description

実施形態は、プログラマブルロジックスイッチに関する。
プログラマブルロジックスイッチは、フィールドプログラマブルゲートアレイ（Field Programmable Gate Array:ＦＰＧＡ）に代表される再構成可能な論理回路（Reconfigurable logic circuit）に用いられ、所定の論理（回路構成）を実現するために、コンフィギュレーションメモリ(Configuration memory)に記憶されたデータに基づき、ロジックスイッチのオン／オフを切り替える機能を有する。
従来、コンフィギュレーションメモリとしては、ＳＲＡＭ（Static Random Access Memory）などの揮発性メモリを使用するのが一般的であるが、この場合、電源をオフにすることでデータが消滅することから、この後、電源をオンにするときにコンフィギュレーションメモリに再びコンテキストを書き込む必要がある。
ここで、コンテキストとは、１つの論理を実現するためのデータのことである。
また、近年では、システムの多様化に伴い、複数のコンテキストに基づいて、複数の論理のうちの１つを選択的に実現できるマルチコンテキスト再構成可能な論理回路が提案されている。マルチコンテキスト再構成可能な論理回路は、複数のコンテキストを格納するために、コンフィギュレーションメモリを複数のＳＲＡＭから構成しなければならない。
しかし、ＳＲＡＭは、エリアサイズ自体が大きいことから、コンテキスト数の増加に伴い、コンフィギュレーションメモリをチップ内の所定エリア内に収めることができなくなる問題がある。
そこで、近年、コンフィギュレーションメモリとして、フラッシュメモリなどの不揮発性メモリに使用される不揮発性メモリ素子を使用する方式が検討されている。不揮発性メモリ素子は、ＳＲＡＭに比べて、エリアサイズが小さく、かつ、不揮発性であるため、マルチコンテキスト再構成可能な論理回路に使用するには適している。
しかし、不揮発性メモリ素子に複数のコンテキストを格納し、かつ、これらに基づいて、複数の論理のうちの１つを選択的に実現するためのデバイス構造については、十分に検討されていない。
米国特許第5,812,450号明細書 米国特許第6,002,610号明細書
Masanori Hariyama et.al, "Novel Switch Block Architecture Using Non-Volatile Functional Pass-gate for Multi-Context FPGAs", Proceedings of the IEEE Computer Society Annual Symposium on VLSI New Frontiers in VLSI Design, 2005
実施形態は、コンフィギュレーションメモリとして不揮発性メモリ素子を使用したときのデバイス構造を提案する。
実施形態によれば、プログラマブルロジックスイッチは、第１のゲート電極を有する第１のパストランジスタと、前記第１のパストランジスタ上に積層される第１及び第２の制御線と、前記第１及び第２の制御線を貫通し、下端が前記第１のゲート電極に接続される第１及び第２のピラーと、前記第１のピラーの上端に接続される第１のデータ線と、前記第２のピラーの上端に接続される第２のデータ線と、前記第１のピラー及び前記第１の制御線間に配置される第１の不揮発性メモリ素子と、前記第１のピラー及び前記第２の制御線間に配置される第２の不揮発性メモリ素子と、前記第２のピラー及び前記第１の制御線間に配置される第３の不揮発性メモリ素子と、前記第２のピラー及び前記第２の制御線間に配置される第４の不揮発性メモリ素子と、前記第１の不揮発性メモリ素子及び前記第１のゲート電極間に接続される第１のセレクトゲートトランジスタと、前記第３の不揮発性メモリ素子及び前記第１のゲート電極間に接続される第２のセレクトゲートトランジスタと、前記第１及び第３の不揮発性メモリ素子に対する第１のコンテキストの書き込み及び消去時、又は、前記第２及び第４の不揮発性メモリ素子に対する第２のコンテキストの書き込み及び消去時に、前記第１及び第２のセレクトゲートトランジスタをオフ状態にする制御回路と、を備える。
基本ユニットを示す回路図。 デバイス構造の第１の実施例を示す斜視図。 デバイス構造の第１の実施例を示す断面図。 第１の実施例の第１の変形例を示す斜視図。 第１の実施例の第１の変形例を示す断面図。 第１の実施例の第２の変形例を示す斜視図。 第１の実施例の第２の変形例を示す断面図。 デバイス構造の第２の実施例を示す斜視図。 デバイス構造の第２の実施例を示す断面図。 第２の実施例の第１の変形例を示す斜視図。 第２の実施例の第１の変形例を示す断面図。 第２の実施例の第２の変形例を示す斜視図。 第２の実施例の第２の変形例を示す断面図。 デバイス構造の第３の実施例を示す斜視図。 デバイス構造の第３の実施例を示す断面図。 第３の実施例の変形例を示す斜視図。 第３の実施例の変形例を示す断面図。 第１乃至第３の実施例のデバイス構造の等価回路を示す回路図。 デバイス構造の第４の実施例を示す斜視図。 第４の実施例のデバイス構造の等価回路を示す回路図。 デバイス構造の第５の実施例を示す斜視図。 第５の実施例のデバイス構造の等価回路を示す回路図。 デバイス構造の第６の実施例を示す斜視図。 第６の実施例のデバイス構造の等価回路を示す回路図。 デバイス構造の第７の実施例を示す斜視図。 第７の実施例のデバイス構造の等価回路を示す回路図。 デバイス構造の第８の実施例を示す斜視図。 第８の実施例のデバイス構造の等価回路を示す回路図。 適用例としてのＦＰＧＡを示す回路図。 図２９のメモリ部及び論理回路部を示す回路図。
以下、図面を参照しながら実施形態を説明する。
（基本ユニット）
図１は、コンフィギュレーションメモリを示している。
同図は、マルチコンテキスト再構成可能な論理回路において、複数のコンテキストを格納するための基本ユニット（プログラマブルロジックスイッチ）を示している。
第１のメモリストリングＭＳ１は、例えば、共通ノードＣＮと第１のデータ線（ビット線）ＢＬ１との間に直列接続される第１、第２、第３及び第４の不揮発性メモリ素子ＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ１４を含むＮＡＮＤストリングである。
第１、第２、第３及び第４の不揮発性メモリ素子ＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ１４の一端は、ドレイン側セレクトゲートトランジスタＳＴ１２を介して第１のデータ線ＢＬ１に接続される。また、第１、第２、第３及び第４の不揮発性メモリ素子ＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ１４の他端は、ソース側セレクトゲートトランジスタＳＴ１１を介して共通ノードＣＮに接続される。
同様に、第２のメモリストリングＭＳ２は、例えば、共通ノードＣＮと第２のデータ線（ビット線）ＢＬ２との間に直列接続される第１、第２、第３及び第４の不揮発性メモリ素子ＭＣ２１，ＭＣ２２，ＭＣ２３，ＭＣ２４を含むＮＡＮＤストリングである。
第１、第２、第３及び第４の不揮発性メモリ素子ＭＣ２１，ＭＣ２２，ＭＣ２３，ＭＣ２４の一端は、ドレイン側セレクトゲートトランジスタＳＴ２２を介して第２のデータ線ＢＬ２に接続される。また、第１、第２、第３及び第４の不揮発性メモリ素子ＭＣ２１，ＭＣ２２，ＭＣ２３，ＭＣ２４の他端は、ソース側セレクトゲートトランジスタＳＴ２１を介して共通ノードＣＮに接続される。
第１の制御線（ワード線）ＷＬ１は、第１及び第２のメモリストリングＭＳ１，ＭＳ２内の第１の不揮発性メモリ素子ＭＣ１１，ＭＣ２１の制御端子に接続される。
同様に、第２の制御線（ワード線）ＷＬ２は、第１及び第２のメモリストリングＭＳ１，ＭＳ２内の第２の不揮発性メモリ素子ＭＣ１２，ＭＣ２２の制御端子に接続される。また、第３の制御線（ワード線）ＷＬ３は、第１及び第２のメモリストリングＭＳ１，ＭＳ２内の第３の不揮発性メモリ素子ＭＣ１３，ＭＣ２３の制御端子に接続される。
さらに、第４の制御線（ワード線）ＷＬ４は、第１及び第２のメモリストリングＭＳ１，ＭＳ２内の第４の不揮発性メモリ素子ＭＣ１４，ＭＣ２４の制御端子に接続される。
第１の不揮発性メモリ素子ＭＣ１１，ＭＣ２１は、１つのメモリペアを構成し、例えば、１ビット（相補データ）を記憶する。同様に、第２の不揮発性メモリ素子ＭＣ１２，ＭＣ２２、第３の不揮発性メモリ素子ＭＣ１３，ＭＣ２３及び第４の不揮発性メモリ素子ＭＣ１４，ＭＣ２４も、それぞれ、１つのメモリペアを構成し、例えば、１ビット（相補データ）を記憶する。
本例では、１つのコンテキストが、１つの制御線ＷＬｉ（ｉは、１〜４のうちの１つ）に接続される２つの不揮発性メモリ素子ＭＣ１ｉ，ＭＣ２ｉからなる１つのメモリペア（１ビット）により構成される。但し、本例の基本ユニットを複数個組み合わせることにより、１つのコンテキストを複数ビットから構成することは容易に可能である。
また、本例では、コンテキストの数が４つ（メモリペア数に相当）であるが、これに限られない。即ち、この基本ユニットは、メモリペア数（本例では、制御線ＷＬｉの数）を２つ以上とすることにより、マルチコンテキスト再構成可能な論理回路のコンフィギュレーションメモリとして使用可能である。
さらに、本例では、１つのメモリペアを構成する２つの不揮発性メモリ素子ＭＣ１ｉ，ＭＣ２ｉの制御端子に、１つの制御線ＷＬｉが共通に接続される。但し、これに代えて、１つのメモリペアを構成する２つの不揮発性メモリ素子ＭＣ１ｉ，ＭＣ２ｉの制御端子に、それぞれ、独立に、１つの制御線（合計２つの制御線）を接続してもよい。
第１のメモリストリングＭＳ１内の第１、第２、第３及び第４の不揮発性メモリ素子ＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ１４及び第２のメモリストリングＭＳ２内の第１、第２、第３及び第４の不揮発性メモリ素子ＭＣ２１，ＭＣ２２，ＭＣ２３，ＭＣ２４は、それぞれ、例えば、フラッシュメモリセルである。
フラッシュメモリセルは、例えば、半導体層（チャネル）、第１の絶縁層（トンネル絶縁層）、電荷蓄積層、第２の絶縁層（電極間絶縁層／ブロック絶縁層）及びコントロールゲート電極（ワード線）の積層構造を有するＦＥＴ（Field Effect Transistor）である。
電荷蓄積層が電気的に浮遊状態のフローティングゲート電極であるとき、フラッシュメモリセルは、フローティングゲート型と呼ばれ、第２の絶縁層は、電極間絶縁層、ＩＰＤ（Inter-polysilicon dielectric）などと呼ばれる。
また、電荷蓄積層が電荷をトラップする機能を有する絶縁層（例えば、窒化シリコン層）であるとき、フラッシュメモリセルは、電荷トラップ型、ＳＯＮＯＳ（Silicon-Oxide-Nitride-Oxide-Silicon）型などと呼ばれ、第２の絶縁層は、リーク電流をブロックするブロック絶縁層と呼ばれる。
セレクトゲートトランジスタＳＴ１１，ＳＴ１２，ＳＴ２１，ＳＴ２２は、第１、第２、第３及び第４の不揮発性メモリ素子ＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ１４，ＭＣ２１，ＭＣ２２，ＭＣ２３，ＭＣ２４と同じ構造を有していてもよいし、異なる構造を有していてもよい。
後者の場合、セレクトゲートトランジスタＳＴ１１，ＳＴ１２，ＳＴ２１，ＳＴ２２は、例えば、電荷蓄積層を有しないＦＥＴとするのが望ましい。
ドレイン側のセレクトゲートトランジスタＳＴ１２，ＳＴ２２の制御端子は、例えば、セレクトゲート線ＳＧＤに接続され、ソース側のセレクトゲートトランジスタＳＴ１１，ＳＴ２１の制御端子は、例えば、セレクトゲート線ＳＧＳに接続される。
ここで、第１、第２、第３及び第４の制御線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４及びセレクトゲート線ＳＧＤ，ＳＧＳは、Ｘ方向（ロウ方向）に延び、第１及び第２のデータ線ＢＬ１，ＢＬ２は、Ｘ方向に直交するＹ方向（カラム方向）に延びる。
また、第１及び第２のメモリストリングＭＳ１，ＭＳ２は、後述するように、Ｘ方向及びＹ方向に直交する第Ｚ方向（垂直方向）に三次元的に配置される。
共通ノードＣＮは、例えば、パストランジスタＰＴの制御端子（例えば、ＦＥＴのゲート端子）に接続される。パストランジスタＰＴは、所定の論理（回路構成）を実現するためのロジックエレメントを選択的に相互接続する役割を有する。
ドライバ１１は、第１、第２、第３及び第４の制御線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４及びセレクトゲート線ＳＧＤ，ＳＧＳを駆動する。また、ドライバ１２は、第１及び第２のデータ線ＢＬ１，ＢＬ２を駆動する。
そして、制御回路１０は、本例のコンフィギュレーションメモリ（基本ユニット）の動作を制御する。
例えば、読み出し時（ＦＰＧＡ動作時）に、第１のデータ線ＢＬ１は、第１の電位（例えば、接地電位Ｖｓｓ）に設定され、第２のデータ線ＢＬ２は、第２の電位（例えば、電源電位Ｖｄｄ）に設定される。
また、第１の制御線ＷＬ１に接続される２つの不揮発性メモリ素子（１メモリペア）内に格納されたコンテキスト（選択されたコンテキスト）を読み出すとき、第１の制御線ＷＬ１は、第１のメモリストリングＭＳ１内の第１の不揮発性メモリ素子ＭＣ１１の閾値と、第２のメモリストリングＭＳ２内の第１の不揮発性メモリ素子ＭＣ２１の閾値との間の読み出し電位Ｖreadに設定される。
その結果、第１の不揮発性メモリ素子ＭＣ１１，ＭＣ２１内に格納された相補データに基づいて、選択されたコンテキスト（第１及び第２の電位うちの１つ）が共通ノードＣＮに転送される。
また、共通ノードＣＮが第２の電位（例えば、電源電位Ｖｄｄ）のとき、例えば、パストランジスタＰＴがオン状態となり、パストランジスタの両端に接続される２つのロジックエレメントが相互接続される。
一方、共通ノードＣＮが第１の電位（例えば、接地電位Ｖｓｓ）のとき、例えば、パストランジスタがオフ状態となり、パストランジスタの両端に接続される２つのロジックエレメントが互いに分断される。
尚、共通ノードＣＮは、インバータの入力ノードや、スイッチトランジスタの入力端子（例えば、ＦＥＴのソース／ドレイン）などに接続されてもよい。
（デバイス構造）
上述の基本ユニットを実現するためのデバイス構造について説明する。以下の説明においては、便宜上、ＸＹＺ−直交座標系を使用する。この座標系においては、半導体基板の上面に平行であって、互いに直交する２方向をＸ方向及びＹ方向とし、これらに直交する方向、即ち、積層方向をＺ方向とする。
また、以下では、１つのコンテキストを記憶するメモリペア（不揮発性メモリ素子）がＺ方向に４つ積み重ねられる構造を説明するが、半導体基板上に積み重ねるメモリペアの数は、これに限られず、２つ以上であればよい。
例えば、１つの基本ユニットに記憶可能なコンテキスト数をｎ（ｎは、２以上の自然数）個とすると、１つの基本ユニット内のメモリペアの数は、ｎ個となり、１つの基本ユニット内のメモリセル（不揮発性メモリ素子）の数は、２ｎ個となる。
・ 第１の実施例
図２及び図３は、デバイス構造の第１の実施例を示している。
パストランジスタＰＴ１，ＰＴ２は、複数の論理のうちの１つを選択的に実現するための複数のロジックエレメントの接続関係を決定するスイッチである。
パストランジスタＰＴ１，ＰＴ２は、例えば、ＦＥＴであり、半導体基板（例えば、シリコン基板）上に配置される。パストランジスタＰＴ１，ＰＴ２は、信号経路となるチャネル及びそのオン／オフを制御するためのゲート電極Ｇ１，Ｇ２を有する。チャネルの両端は、導電層３１に接続される。
導電層３１は、例えば、パストランジスタＰＴ１，ＰＴ２のアクティブエリアとしての半導体層の一部である。
パストランジスタＰＴ１，ＰＴ２の直上には、７つの導電層が積み重ねられる。これら導電層は、例えば、半導体（導電性ポリシリコンなど）であってもよいし、金属（シリサイドなどの合金を含む）であってもよい。
最下層は、パストランジスタＰＴ１，ＰＴ２のゲート電極Ｇ１，Ｇ２に接続されるバッファ層３２−１，３２−２である。バッファ層３２−１，３２−２上には、セレクトゲート線ＳＧＳが配置される。
最上層は、セレクトゲート線ＳＧＤである。２つのセレクトゲート線ＳＧＳ，ＳＧＤ間の残りの４つの導電層は、制御線（ワード線）ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４である。ここでは、最も下の制御線をＷＬ１とし、上に向かって制御線ＷＬｉの番号ｉ（ｉ＝１，２，３，４）が増加していくものとする。
セレクトゲート線ＳＧＳ，ＳＧＤ及び制御線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４は、例えば、Ｘ方向に延びる。
第１及び第２のピラー（例えば、シリコンピラー）３０−１，３０−２は、制御線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４及びセレクトゲート線ＳＧＳ，ＳＧＤを貫通し、バッファ層３２−１に共通に接続される。
第１及び第２のピラー３０−１，３０−２の形状は、特に制限されないが、例えば、円柱形を有する。また、第１及び第２のピラー３０−１，３０−２は、コアとなる絶縁ピラー（例えば、SiN）の周囲をチャネルとなる半導体層（例えば、Si）で覆った構造を有していてもよい。
また、第１のデータ線（ビット線）ＢＬ１は、第１のピラー３０−１の上端に接続され、第２のデータ線（ビット線）ＢＬ２は、第２のピラー３０−２の上端に接続される。第１及び第２のデータ線ＢＬ１，ＢＬ２は、例えば、金属又は合金（シリサイドを含む）を備える。
同様に、第３及び第４のピラー（例えば、シリコンピラー）３０−３，３０−４は、制御線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４及びセレクトゲート線ＳＧＳ，ＳＧＤを貫通し、バッファ層３２−２に共通に接続される。
第３及び第４のピラー３０−３，３０−４の形状も、特に制限されないが、例えば、円柱形を有する。また、第３及び第４のピラー３０−３，３０−４は、コアとなる絶縁ピラー（例えば、SiN）の周囲をチャネルとなる半導体層（例えば、Si）で覆った構造を有していてもよい。
また、第３のデータ線（ビット線）ＢＬ３は、第３のピラー３０−３の上端に接続され、第４のデータ線（ビット線）ＢＬ４は、第４のピラー３０−４の上端に接続される。第３及び第４のデータ線ＢＬ３，ＢＬ４は、例えば、金属又は合金（シリサイドを含む）を備える。
第１乃至第４のデータ線ＢＬ１〜ＢＬ４は、例えば、Ｙ方向に延びる。
基本ユニットは、第１及び第２のメモリストリングＭＳ１、ＭＳ２を備える。
第１のメモリストリングＭＳ１は、第１のピラー３０−１をチャネルとする直列接続される不揮発性メモリ素子ＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ１４及びセレクトゲートトランジスタＳＴ１１，ＳＴ１２を有する。
不揮発性メモリ素子ＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ１４は、第１のピラー３０−１及び制御線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４間にそれぞれ配置される。
セレクトゲートトランジスタＳＴ１１は、第１のピラー３０−１及びセレクトゲート線ＳＧＳ間に配置される。また、セレクトゲートトランジスタＳＴ１２は、第１のピラー３０−１及びセレクトゲート線ＳＧＤ間に配置される。
不揮発性メモリ素子ＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ１４は、第１のピラー３０−１の水平面（ＸＹ−面）方向における表面上にゲート絶縁層（トンネル絶縁層）２１、電荷蓄積層２２及び電極間絶縁層（ブロック絶縁層）２３を有する。
電荷蓄積層２２は、電荷トラップ層としての絶縁層であってもよいし、フローティングゲート電極であってもよい。
電極間絶縁層２３は、例えば、酸化シリコン層、窒化シリコン層及び酸化シリコン層の積層構造を有する。但し、電極間絶縁層２３は、これに限られることはなく、例えば、酸化シリコン層よりも比誘電率が大きい、いわゆる高誘電率材料を備えていてもよい。
セレクトゲートトランジスタＳＴ１２は、不揮発性メモリ素子ＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ１４とは異なる構造を有する。即ち、セレクトゲートトランジスタＳＴ１２は、第１のピラー３０−１及びセレクトゲート線ＳＧＤ間にゲート絶縁層（トンネル絶縁層）２４のみを有する。
これに対し、セレクトゲートトランジスタＳＴ１１は、不揮発性メモリ素子ＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ１４と同じ構造を有する。即ち、セレクトゲートトランジスタＳＴ１１は、第１のピラー３０−１の水平面（ＸＹ−面）方向における表面上に、ゲート絶縁層（トンネル絶縁層）２１、電荷蓄積層２２及び電極間絶縁層（ブロック絶縁層）２３を有する。
但し、セレクトゲートトランジスタＳＴ１１は、不揮発性メモリ素子ＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ１４と同じ構造を有していなくてもよい。
例えば、セレクトゲートトランジスタＳＴ１１は、セレクトゲートトランジスタＳＴ１２と同様に、ピラー３０−１及びセレクトゲート線ＳＧＳ，ＳＧＤ間に、ゲート絶縁層（例えば、酸化シリコン層）のみを有していてもよい。
第２のメモリストリングＭＳ２は、第２のピラー３０−２をチャネルとする直列接続される不揮発性メモリ素子ＭＣ２１，ＭＣ２２，ＭＣ２３，ＭＣ２４及びセレクトゲートトランジスタＳＴ２１，ＳＴ２２を有する。
不揮発性メモリ素子ＭＣ２１，ＭＣ２２，ＭＣ２３，ＭＣ２４は、第２のピラー３０−２及び制御線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４間にそれぞれ配置される。
セレクトゲートトランジスタＳＴ２１は、第２のピラー３０−２及びセレクトゲート線ＳＧＳ間に配置される。また、セレクトゲートトランジスタＳＴ１２は、第２のピラー３０−２及びセレクトゲート線ＳＧＤ間に配置される。
不揮発性メモリ素子ＭＣ２１，ＭＣ２２，ＭＣ２３，ＭＣ２４は、第２のピラー３０−２の水平面（ＸＹ−面）方向における表面上にゲート絶縁層（トンネル絶縁層）２１、電荷蓄積層２２及び電極間絶縁層（ブロック絶縁層）２３を有する。
セレクトゲートトランジスタＳＴ２２は、第２のピラー３０−２及びセレクトゲート線ＳＧＤ間にゲート絶縁層（トンネル絶縁層）２４のみを有する。
セレクトゲートトランジスタＳＴ２１は、第２のピラー３０−２の水平面（ＸＹ−面）方向における表面上に、ゲート絶縁層（トンネル絶縁層）２１、電荷蓄積層２２及び電極間絶縁層（ブロック絶縁層）２３を有する。但し、セレクトゲートトランジスタＳＴ２１は、セレクトゲートトランジスタＳＴ２２と同じ構造を有していてもよい。
以上のような構造において、例えば、第１のコンテキストは、第１のメモリペア（不揮発性メモリ素子ＭＣ１１，ＭＣ２１）内に相補データとして書き込まれる。同様に、第２のコンテキストは、第２のメモリペア（不揮発性メモリ素子ＭＣ１２，ＭＣ２２）内に相補データとして書き込まれる。
このように、第１の実施例に係わるデバイス構造を用いれば、スキマティック（schematic）を忠実にデバイス構造（プログラマブルロジックスイッチ）として実現できるため、マルチコンテキスト再構成可能な論理回路の実用化に貢献できる。
・ 第１の実施例の第１の変形例
図４及び図５は、第１の実施例の第１の変形例を示している。
以下の説明においては、第１の実施例に係わるデバイス構造と同じ要素には同じ符号を付すことによりその説明を省略することにする。
この第１の変形例が第１の実施例と異なる点は、パストランジスタＰＴ１，ＰＴ２のチャネルと、所定の論理を実現するためのロジックエレメントとの接続方法にある。その他の点は、第１の実施例と同じである。
パストランジスタＰＴ１，ＰＴ２の配線層３３は、例えば、パストランジスタＰＴ１，ＰＴ２のゲート電極Ｇ１，Ｇ２に接続されるバッファ層３２−１，３２−２と同一の配線層（積層構造における同一層）内に配置される。
バッファ層３２−１，３２−２及び配線層３３は、例えば、共に、半導体層（導電性ポリシリコン層など）である。
パストランジスタＰＴ１，ＰＴ２は、半導体基板４０内にソース／ドレイン領域としての不純物領域を備え、この不純物領域は、配線層３３を経由して、所定の論理を実現するためのロジックエレメントに接続される。
尚、本例では、配線層３３は、バッファ層３２−１，３２−２と同一の配線層内に配置されたが、これに代えて、例えば、セレクトゲート線ＳＧＳ，ＳＧＤ及び制御線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４のうちの１つ又はそれ以上と同一の配線層内に配置してもよい。
即ち、これらセレクトゲート線ＳＧＳ，ＳＧＤ及び制御線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４が形成されない領域を設け、その領域内の積層構造を用いてパストランジスタＰＴ１，ＰＴ２の配線を行うことも可能である。
・ 第１の実施例の第２の変形例
図６及び図７は、第１の実施例の第２の変形例を示している。
以下の説明においては、第１の実施例に係わるデバイス構造と同じ要素には同じ符号を付すことによりその説明を省略することにする。
この第２の変形例が第１の実施例と異なる点は、パストランジスタＰＴ１，ＰＴ２のチャネルと、所定の論理を実現するためのロジックエレメントとの接続方法にある。その他の点は、第１の実施例と同じである。
パストランジスタＰＴ１，ＰＴ２の配線層３３は、例えば、データ線（ビット線）ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４と同一の配線層内に配置される。
データ線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４及び配線層３３は、例えば、共に、金属層又は合金層（シリサイド層を含む）である。
パストランジスタＰＴ１，ＰＴ２は、半導体基板４０内にソース／ドレイン領域としての不純物領域を備え、この不純物領域は、配線層３３を経由して、所定の論理を実現するためのロジックエレメントに接続される。
尚、本例では、配線層３３は、データ線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４と同一の配線層内に配置されたが、これに代えて、例えば、データ線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４よりも上に存在する配線層内に配置してもよい。
また、上述の第１及び第２の変形例を組み合わせることも可能である。
・ 第２の実施例
図８及び図９は、デバイス構造の第２の実施例を示している。
以下の説明においては、第１の実施例に係わるデバイス構造と同じ要素には同じ符号を付すことによりその説明を省略することにする。
この第２の実施例が第１の実施例と異なる点は、セレクトゲートトランジスタＳＴ１１，ＳＴ２１の構造にある。その他の点は、第１の実施例と同じである。
本例では、セレクトゲート線ＳＧＳの一部分が切り取られ、その一部分にバッファ層３２−１，３２−２が配置される。その一部分とは、第１及び第２のピラー３０−１，３０−２の下端が存在する部分、及び、第３及び第４のピラー３０−３，３０−４の下端が存在する部分である。
即ち、第１及び第２のピラー３０−１，３０−２の下端は、セレクトゲート線ＳＧＳに取り囲まれるバッファ層３２−１に共通に接続される。また、第３及び第４のピラー３０−３，３０−４の下端は、セレクトゲート線ＳＧＳに取り囲まれるバッファ層３２−２に共通に接続される。
このような構造の場合、例えば、バッファ層３２−１は、第１のピラー３０−１に隣接する部分に第１の端を有し、セレクトゲートトランジスタＳＴ１１は、バッファ層３２−１の第１の端をチャネルとする。即ち、セレクトゲートトランジスタＳＴ１１は、信号経路（チャネル）としてのバッファ層３２−１を、バックゲートとしてのセレクトゲート線ＳＧＳの電位で制御する構造を有する。
また、バッファ層３２−１は、第２のピラー３０−２に隣接する部分に第２の端を有し、セレクトゲートトランジスタＳＴ２１は、バッファ層３２−２の第２の端をチャネルとする。即ち、セレクトゲートトランジスタＳＴ２１は、信号経路（チャネル）としてのバッファ層３２−２を、バックゲートとしてのセレクトゲート線ＳＧＳの電位で制御する構造を有する。
第２の実施例によれば、第１の実施例と比べて、パストランジスタＰＴ１，ＰＴ２上に積み重ねられる導電層の数を１つ減らすことができる。従って、製造コストを抑えつつ、プログラマブルロジックスイッチのスキマティックを忠実にデバイス構造として実現することができる。
・ 第２の実施例の第１の変形例
図１０及び図１１は、第２の実施例の第１の変形例を示している。
以下の説明においては、第２の実施例に係わるデバイス構造と同じ要素には同じ符号を付すことによりその説明を省略することにする。
この第１の変形例が第２の実施例と異なる点は、パストランジスタＰＴ１，ＰＴ２のチャネルと、所定の論理を実現するためのロジックエレメントとの接続方法にある。その他の点は、第２の実施例と同じである。
パストランジスタＰＴ１，ＰＴ２の配線層３３は、例えば、セレクトゲート線ＳＧＳと同一の配線層（積層構造における同一層）内に配置される。セレクトゲート線ＳＧＳ及び配線層３３は、例えば、共に、半導体層（導電性ポリシリコン層など）である。
パストランジスタＰＴ１，ＰＴ２は、半導体基板４０内にソース／ドレイン領域としての不純物領域を備え、この不純物領域は、配線層３３を経由して、所定の論理を実現するためのロジックエレメントに接続される。
尚、本例では、配線層３３は、セレクトゲート線ＳＧＳと同一の配線層内に配置されたが、これに代えて、例えば、セレクトゲート線ＳＧＤ及び制御線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４のうちの１つ又はそれ以上と同一の配線層内に配置してもよい。
・ 第２の実施例の第２の変形例
図１２及び図１３は、第２の実施例の第２の変形例を示している。
以下の説明においては、第２の実施例に係わるデバイス構造と同じ要素には同じ符号を付すことによりその説明を省略することにする。
この第２の変形例が第２の実施例と異なる点は、パストランジスタＰＴ１，ＰＴ２のチャネルと、所定の論理を実現するためのロジックエレメントとの接続方法にある。その他の点は、第２の実施例と同じである。
パストランジスタＰＴ１，ＰＴ２の配線層３３は、例えば、データ線（ビット線）ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４と同一の配線層内に配置される。
データ線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４及び配線層３３は、例えば、共に、金属層又は合金層（シリサイド層を含む）である。
パストランジスタＰＴ１，ＰＴ２は、半導体基板４０内にソース／ドレイン領域としての不純物領域を備え、この不純物領域は、配線層３３を経由して、所定の論理を実現するためのロジックエレメントに接続される。
尚、本例では、配線層３３は、データ線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４と同一の配線層内に配置されたが、これに代えて、例えば、データ線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４よりも上に存在する配線層内に配置してもよい。
また、上述の第１及び第２の変形例を組み合わせることも可能である。
・ 第３の実施例
図１４及び図１５は、デバイス構造の第３の実施例を示している。
以下の説明においては、第１の実施例に係わるデバイス構造と同じ要素には同じ符号を付すことによりその説明を省略することにする。
この第３の実施例が第１の実施例と異なる点は、第１乃至第４のピラー３０−１〜３０−４とパストランジスタＰＴ１，ＰＴ２のゲート電極Ｇ１，Ｇ２との接続方法にある。その他の点は、第１の実施例と同じである。
本例では、図２及び図３（第１の実施例）に示されるバッファ層３２−１，３２−２が存在しない。従って、第１及び第２のピラー３０−１，３０−２の下端は、パストランジスタＰＴ１のゲート電極Ｇ１に直接接続される。また、第３及び第４のピラー３０−３，３０−４の下端は、パストランジスタＰＴ２のゲート電極Ｇ２に直接接続される。
第３の実施例によれば、第１の実施例と比べて、パストランジスタＰＴ１，ＰＴ２上に積み重ねられる導電層の数を１つ減らすことができる。従って、製造コストを抑えつつ、プログラマブルロジックスイッチのスキマティックを忠実にデバイス構造として実現することができる。
但し、バッファ層が存在しないことにより、第１乃至第４のピラー３０−１〜３０−４とパストランジスタＰＴ１，ＰＴ２のゲート電極Ｇ１，Ｇ２とのアライメントを正確に行う技術が必要である。
例えば、ゲート電極Ｇ１，Ｇ２にフリンジを設け、このフリンジを、パストランジスタＰＴ１，ＰＴ２のチャネルの直上とは異なる素子分離領域上に設ける。この場合、フリンジのサイズを大きくすることで、第１乃至第４のピラー３０−１〜３０−４を、パストランジスタＰＴ１，ＰＴ２のゲート電極Ｇ１，Ｇ２に確実にコンタクトさせることができる。
・ 第３の実施例の変形例
図１６及び図１７は、第３の実施例の変形例を示している。
以下の説明においては、第３の実施例に係わるデバイス構造と同じ要素には同じ符号を付すことによりその説明を省略することにする。
この変形例が第３の実施例と異なる点は、パストランジスタＰＴ１，ＰＴ２のチャネルと、所定の論理を実現するためのロジックエレメントとの接続方法にある。その他の点は、第３の実施例と同じである。
パストランジスタＰＴ１，ＰＴ２の配線層３３は、例えば、データ線（ビット線）ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４と同一の配線層内に配置される。
データ線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４及び配線層３３は、例えば、共に、金属層又は合金層（シリサイド層を含む）である。
パストランジスタＰＴ１，ＰＴ２は、半導体基板４０内にソース／ドレイン領域としての不純物領域を備え、この不純物領域は、配線層３３を経由して、所定の論理を実現するためのロジックエレメントに接続される。
尚、本例では、配線層３３は、データ線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４と同一の配線層内に配置されたが、これに代えて、例えば、セレクトゲート線ＳＧＤ及び制御線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４のうちの１つ又はそれ以上と同一の配線層内に配置してもよい。また、配線層３３は、データ線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４よりも上に存在する配線層内に配置してもよい。
・ 基本動作
第１乃至第３の実施例に係わる基本ユニット（プログラマブルロジックスイッチ）の基本動作（読み出し／書き込み／消去）について説明する。
以下の説明は、図１８に示す等価回路に基づいて行う。
メモリストリングＭＳ１〜ＭＳ４内の不揮発性メモリ素子（メモリセル）ＭＣ１１〜ＭＣ１４，ＭＣ２１〜ＭＣ２４，ＭＣ３１〜ＭＣ３４，ＭＣ４１〜ＭＣ４４及びセレクトゲートトランジスタＳＴ１１，ＳＴ１２，ＳＴ２１，ＳＴ２２，ＳＴ３１，ＳＴ３２，ＳＴ４１，ＳＴ４２は、それぞれ、ｎチャネル型ＦＥＴとする。
但し、これは、説明上の理由からであり、これらトランジスタをｐチャネル型ＦＥＴに変更することは容易に可能である。
また、パストランジスタＰＴ１，ＰＴ２も、ｎチャネル型ＦＥＴを前提とするが、ｐチャネル型ＦＥＴに変更することは可能である。
不揮発性メモリ素子ＭＣ１１〜ＭＣ１４，ＭＣ２１〜ＭＣ２４，ＭＣ３１〜ＭＣ３４，ＭＣ４１〜ＭＣ４４の閾値状態に関し、閾値が正にシフトした状態を書き込み状態（“０”状態）とし、閾値がシフトしていない状態を消去状態（“１”状態）とする。また、不揮発性メモリ素子ＭＣ１１〜ＭＣ１４，ＭＣ２１〜ＭＣ２４，ＭＣ３１〜ＭＣ３４，ＭＣ４１〜ＭＣ４４は、書き込み状態及び消去状態のうちの１つを持つ２値メモリとする。
また、不揮発性メモリ素子ＭＣ１１〜ＭＣ１４，ＭＣ２１〜ＭＣ２４，ＭＣ３１〜ＭＣ３４，ＭＣ４１〜ＭＣ４４は、初期状態において、全てが消去状態にあるものとする。即ち、書き込みは、消去状態の不揮発性メモリ素子ＭＣ１１〜ＭＣ１４，ＭＣ２１〜ＭＣ２４，ＭＣ３１〜ＭＣ３４，ＭＣ４１〜ＭＣ４４に対して、例えば、１ビット（１メモリペア）毎に行うものとする。
以下の基本動作の説明においては、読み出し／書き込み／消去の対象となる不揮発性メモリ素子を選択セルと呼び、それ以外の不揮発性メモリ素子を非選択セルと呼ぶ。
Figure 0005651632
１． 書き込み動作
書き込み動作前の初期状態（コンテキストが全く書き込まれていない状態）において、全てのセルユニットＣＥＬＬ１，ＣＥＬＬ２，…内の全ての不揮発性メモリ素子は、低い閾値（low-Ｖth）の消去状態（“１”状態）にある。
そして、例えば、書き込み動作は、ソース側（共通ノードＣＮ１，ＣＮ２側）の不揮発性メモリ素子からドレイン側（データ線ＢＬ１〜ＢＬ４側）の不揮発性メモリ素子に向かって、１本の制御線に接続される複数の不揮発性メモリ素子単位で実行される。
ここでは、選択された１本の制御線（ワード線）ＷＬ３に接続される複数の選択セルＭＣ１３，ＭＣ２３，ＭＣ３３，ＭＣ４３に対して同時に書き込みを行う場合を説明する。
前提として、選択セルＭＣ１３，ＭＣ２３からなるメモリペアに対しては、選択セルＭＣ１３にデータ“０”を書き込み（消去状態→書き込み状態）、選択セルＭＣ２３にデータ“１”を書き込むものとする（書き込み禁止）。
また、選択セルＭＣ３３，ＭＣ４３からなるメモリペアに対しては、選択セルＭＣ３３にデータ“１”を書き込み（書き込み禁止）、選択セルＭＣ４３にデータ“０”を書き込むものとする（消去状態→書き込み状態）。
この場合、表１に示すように、
(1) データ線ＢＬ１は、“０”−書き込み電位、例えば、接地電位Ｖｓｓに設定され、データ線ＢＬ２は、書き込み禁止電位（“１”−書き込み電位）Ｖinhibit、例えば、電源電位（例えば、＋８Ｖ）Ｖｄｄに設定される。
(2) データ線ＢＬ３は、書き込み禁止電位（“１”−書き込み電位）Ｖinhibit、例えば、電源電位Ｖｄｄに設定され、データ線ＢＬ４は、“０”−書き込み電位、例えば、接地電位Ｖｓｓに設定される。
(3) セレクトゲート線ＳＧＤは、オン電位（例えば、＋４Ｖ）Ｖsgに設定され、セレクトゲート線ＳＧＳは、オフ電位（例えば、０Ｖ）Ｖoffに設定される。
選択セルＭＣ１３，ＭＣ２３，ＭＣ３３，ＭＣ４３に接続される選択制御線ＷＬ３は、書き込み電位（例えば、＋１８Ｖ）Ｖprgに設定される。その他の非選択制御線ＷＬ１，ＷＬ２，ＷＬ４は、転送電位（例えば、＋１０Ｖ）Ｖpassに設定される。
転送電位Ｖpass及びオン電位Ｖsgは、“０”−書き込み電位及び“１”−書き込み電位を、それぞれ、メモリストリングＭＳ１〜ＭＳ４内の選択セルＭＣ１３，ＭＣ２３，ＭＣ３３，ＭＣ４３のチャネルに転送する電位である。
従って、チャネルに“０”−書き込み電位が印加される選択セルＭＣ１３，ＭＣ４３においては、選択制御線ＷＬ３に書き込み電位Ｖprgが印加されると、低い閾値（low-Ｖth）の消去状態（“１”状態）から高い閾値（high-Ｖth）の書き込み状態（“０”状態）に変化する。
これに対し、チャネルに“１”−書き込み電位が印加される選択セルＭＣ２３，ＭＣ３３においては、選択制御線ＷＬ３に書き込み電位Ｖprgが印加されると、メモリストリングＭＳ２，ＭＳ３内のセレクトゲートトランジスタＳＴ２２，ＳＴ３２がカットオフ状態となり、チャネル電位がブーストされる。
このため、選択セルＭＣ２３，ＭＣ３３においては、低い閾値（low-Ｖth）の消去状態（“１”状態）が維持される。
このような書き込み動作において、全てのセルユニットＣＥＬＬ１，ＣＥＬＬ２，…内のセレクトゲートトランジスタＳＴ１１，ＳＴ２１，ＳＴ３１，ＳＴ４１は、セレクトゲート線ＳＧＳに印加されるＶoffによりオフ状態であるため、“１”−書き込み電位(例えば、＋８Ｖ)ＶinhibitがパストランジスタＰＴ１，ＰＴ２のゲート電極に転送されることはない。
これにより、書き込み動作時の高バイアスによるパストランジスタＰＴ１，ＰＴ２の破壊を防止することができる。
２． 消去動作
ここでは、制御線ＷＬ１〜ＷＬ４を共通にする複数のセルユニットＣＥＬＬ１，ＣＥＬＬ２，…を、１つのブロックと称することにする。この場合、消去動作は、ブロック単位で行われる（ブロック消去）。
また、複数のブロックによりコンフィギュレーションメモリを構成する場合、消去動作は、ブロック単位で行うことも可能であるし（ブロック消去）、全てのブロックについて消去動作を同時に行うことも可能である（チップ消去）。
(1) 全ての制御線ＷＬ１〜ＷＬ４は、接地電位Ｖｓｓに設定される。また、セレクトゲート線ＳＧＤは、オン電位（例えば、＋４Ｖ）Ｖsgに設定され、セレクトゲート線ＳＧＳは、オフ電位（例えば、０Ｖ）Ｖoffに設定される。
(2) 全てのデータ線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４は、消去電位（例えば、＋１８Ｖ）Ｖeraに設定される。
ここで、オン電位Ｖsgは、例えば、消去電位Ｖeraを、全ての不揮発性メモリ素子のチャネルに転送するための電位である。
従って、全ての不揮発性メモリ素子においては、チャネル（消去電位Ｖera）と制御線ＷＬ１〜ＷＬ４（接地電位Ｖｓｓ）との間に高電圧が印加される。従って、各不揮発性メモリ素子の閾値にかかわらず、全ての不揮発性メモリ素子は、低い閾値（low-Ｖth）の消去状態（“１”状態）に変化する。
このような消去動作において、全てのセルユニットＣＥＬＬ１，ＣＥＬＬ２，…内のセレクトゲートトランジスタＳＴ１１，ＳＴ２１，ＳＴ３１，ＳＴ４１は、セレクトゲート線ＳＧＳに印加されるＶoffによりオフ状態である。
従って、消去電位(例えば、＋１８Ｖ)ＶeraがパストランジスタＰＴ１，ＰＴ２のゲート電極に転送されることはない。
これにより、消去動作時の高バイアスによるパストランジスタＰＴ１，ＰＴ２の破壊を防止することができる。
尚、上述の消去動作に代えて、例えば、全ての制御線ＷＬ１〜ＷＬ４を消去電位（例えば、−１８Ｖ）Ｖeraに設定し、全てのデータ線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４を接地電位Ｖｓｓに設定することにより、消去動作を行うことも可能である。
３． 読み出し動作
読み出し（ＦＰＧＡ）動作は、例えば、選択された１本の制御線に接続される複数のメモリペアからコンテキスト（複数ビット）をパストランジスタＰＴ１，ＰＴ２，…に転送することにより行う。ここで、選択された制御線は、ＷＬ３とする。
また、セルユニットＣＥＬＬ１内のメモリペアＰａｉｒ１に関し、不揮発性メモリ素子ＭＣ１３は、低い閾値（low-Ｖth）である消去状態（“１”状態）を有し、不揮発性メモリ素子ＭＣ２３は、高い閾値（high-Ｖth）である書き込み状態（“０”状態）を有しているものとする。
また、セルユニットＣＥＬＬ２内のメモリペアＰａｉｒ２に関し、不揮発性メモリ素子ＭＣ３３は、高い閾値（high-Ｖth）である書き込み状態（“０”状態）を有し、不揮発性メモリ素子ＭＣ４３は、低い閾値（low-Ｖth）である消去状態（“１”状態）を有しているものとする。
(1) セレクトゲート線ＳＧＤ，ＳＧＳは、オン電位Ｖsg（例えば、＋４Ｖ）に設定される。この時、セレクトゲート線ＳＧＤ，ＳＧＳに接続されるセレクトゲートトランジスタは、オン状態になる。
(2) 非選択の制御線ＷＬ１，ＷＬ２，ＷＬ４は、転送電位Ｖpassに設定される。転送電位Ｖpassは、不揮発性メモリ素子の閾値（low-Ｖth／high-Ｖth）にかかわらず、不揮発性メモリ素子をオン状態にする電位である。従って、非選択の制御線ＷＬ１，ＷＬ２，ＷＬ４に接続される全ての非選択の不揮発性メモリ素子は、オン状態になる。
(3) 選択された制御線ＷＬ３は、読み出し電位Ｖreadに設定される。Ｖreadは、消去状態の閾値（low-Ｖth）よりも大きく、かつ、書き込み状態の閾値（high-Ｖth）よりも小さい値を有する。
従って、セルユニットＣＥＬＬ１においては、不揮発性メモリ素子Ｍ１３は、オン状態になり、不揮発性メモリ素子Ｍ２３は、オフ状態になる。また、セルユニットＣＥＬＬ２においては、不揮発性メモリ素子Ｍ３３は、オフ状態になり、不揮発性メモリ素子Ｍ４３は、オン状態になる。
(4) 奇数番目のデータ線（Odd numbered data lines）ＢＬ１，ＢＬ３に第１の電位（例えば、接地電位Ｖｓｓ）を印加し、偶数番目のデータ線（Even numbered data lines）ＢＬ２，ＢＬ４に第２の電位（例えば、電源電位Ｖｄｄ）Ｖｂｌを印加する。
その結果、セルユニットＣＥＬＬ１に接続される共通ノードＣＮ１には、データ線ＢＬ１から第１の電位が転送される。このため、第１の電位が接地電位Ｖｓｓであるとすると、共通ノードＣＮ１は、接地電位Ｖｓｓになり、パストランジスタ（ｎチャネル型ＦＥＴ）は、オフ状態になる。
従って、入力信号ＩＮ１は、出力信号ＯＵＴとして出力されない。
一方、セルユニットＣＥＬＬ２に接続される共通ノードＣＮ２には、データ線ＢＬ４から第２の電位が転送される。このため、第２の電位が電源電位Ｖｄｄであるとすると、共通ノードＣＮ２は、電源電位Ｖｄｄになり、パストランジスタ（ｎチャネル型ＦＥＴ）は、オン状態になる。
従って、入力信号ＩＮ２は、出力信号ＯＵＴとして出力される。
・ 第４の実施例
図１９及び図２０は、デバイス構造の第４の実施例を示している。
パストランジスタＰＴ１，ＰＴ２は、複数の論理のうちの１つを選択的に実現するための複数のロジックエレメントの接続関係を決定するスイッチである。
パストランジスタＰＴ１，ＰＴ２は、例えば、ＦＥＴであり、半導体基板（例えば、シリコン基板）上に配置される。パストランジスタＰＴ１，ＰＴ２は、信号経路となるチャネル及びそのオン／オフを制御するためのゲート電極Ｇ１，Ｇ２を有する。
パストランジスタＰＴ１，ＰＴ２の直上には、７つの導電層が積み重ねられる。これら導電層は、例えば、半導体（導電性ポリシリコンなど）であってもよいし、金属（シリサイドなどの合金を含む）であってもよい。
最下層は、パストランジスタＰＴ１，ＰＴ２のゲート電極Ｇ１，Ｇ２に接続されるバッファ層３２−１，３２−２である。バッファ層３２−１，３２−２上には、セレクトゲート線ＳＧＳ１，ＳＧＳ２が配置される。セレクトゲート線ＳＧＳ１，ＳＧＳ２は、互いに独立である。
最上層は、セレクトゲート線ＳＧＤ１，ＳＧＤ２である。セレクトゲート線ＳＧＤ１，ＳＧＤ２も、互いに独立である。
セレクトゲート線ＳＧＳ１，ＳＧＤ１間の残りの４つの導電層は、制御線（ワード線）ＷＬ１１，ＷＬ１２，ＷＬ１３，ＷＬ１４である。ここでは、最も下の制御線をＷＬ１１とし、上に向かって制御線ＷＬ１ｉの番号ｉ（ｉ＝１，２，３，４）が増加していくものとする。
同様に、セレクトゲート線ＳＧＳ２，ＳＧＤ２間の残りの４つの導電層は、制御線（ワード線）ＷＬ２１，ＷＬ２２，ＷＬ２３，ＷＬ２４である。制御線ＷＬ１１，ＷＬ１２，ＷＬ１３，ＷＬ１４と、制御線ＷＬ２１，ＷＬ２２，ＷＬ２３，ＷＬ２４とは、互いに独立である。
セレクトゲート線ＳＧＳ１，ＳＧＳ２，ＳＧＤ１，ＳＧＤ２及び制御線ＷＬ１１，ＷＬ１２，ＷＬ１３，ＷＬ１４，ＷＬ２１，ＷＬ２２，ＷＬ２３，ＷＬ２４は、例えば、Ｙ方向に延びる。
第１のピラー（例えば、シリコンピラー）３０−１は、制御線ＷＬ１１，ＷＬ１２，ＷＬ１３，ＷＬ１４及びセレクトゲート線ＳＧＳ１，ＳＧＤ１を貫通し、バッファ層３２−１に接続される。
第２のピラー（例えば、シリコンピラー）３０−２は、制御線ＷＬ２１，ＷＬ２２，ＷＬ２３，ＷＬ２４及びセレクトゲート線ＳＧＳ２，ＳＧＤ２を貫通し、バッファ層３２−１に接続される。
第１及び第２のピラー３０−１，３０−２の形状は、特に制限されないが、例えば、円柱形を有する。また、第１及び第２のピラー３０−１，３０−２は、コアとなる絶縁ピラー（例えば、SiN）の周囲をチャネルとなる半導体層（例えば、Si）で覆った構造を有していてもよい。
また、第１のデータ線（ビット線）ＢＬ１は、第１のピラー３０−１の上端に接続され、第２のデータ線（ビット線）ＢＬ２は、第２のピラー３０−２の上端に接続される。第１及び第２のデータ線ＢＬ１，ＢＬ２は、例えば、金属又は合金（シリサイドを含む）を備える。
同様に、第３のピラー（例えば、シリコンピラー）３０−３は、制御線ＷＬ１１，ＷＬ１２，ＷＬ１３，ＷＬ１４及びセレクトゲート線ＳＧＳ１，ＳＧＤ１を貫通し、バッファ層３２−２に接続される。
第４のピラー（例えば、シリコンピラー）３０−４は、制御線ＷＬ２１，ＷＬ２２，ＷＬ２３，ＷＬ２４及びセレクトゲート線ＳＧＳ２，ＳＧＤ２を貫通し、バッファ層３２−２に接続される。
第３及び第４のピラー３０−３，３０−４の形状も、特に制限されないが、例えば、円柱形を有する。また、第３及び第４のピラー３０−３，３０−４は、コアとなる絶縁ピラー（例えば、SiN）の周囲をチャネルとなる半導体層（例えば、Si）で覆った構造を有していてもよい。
また、第３のデータ線（ビット線）ＢＬ３は、第３のピラー３０−３の上端に接続され、第４のデータ線（ビット線）ＢＬ４は、第４のピラー３０−４の上端に接続される。第３及び第４のデータ線ＢＬ３，ＢＬ４は、例えば、金属又は合金（シリサイドを含む）を備える。
第１乃至第４のデータ線ＢＬ１〜ＢＬ４は、例えば、Ｘ方向に延びる。
基本ユニットは、第１及び第２のメモリストリングＭＳ１、ＭＳ２を備える。
第１のメモリストリングＭＳ１は、第１のピラー３０−１をチャネルとする直列接続される不揮発性メモリ素子ＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ１４及びセレクトゲートトランジスタＳＴ１１，ＳＴ１２を有する。
不揮発性メモリ素子ＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ１４は、第１のピラー３０−１及び制御線ＷＬ１１，ＷＬ１２，ＷＬ１３，ＷＬ１４間にそれぞれ配置される。
セレクトゲートトランジスタＳＴ１１は、第１のピラー３０−１及びセレクトゲート線ＳＧＳ１間に配置される。また、セレクトゲートトランジスタＳＴ１２は、第１のピラー３０−１及びセレクトゲート線ＳＧＤ１間に配置される。
不揮発性メモリ素子ＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ１４の構造は、上述の第１の実施例と同じである。例えば、図３に示すように、不揮発性メモリ素子ＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ１４は、第１のピラー３０−１の水平面（ＸＹ−面）方向における表面上に、ゲート絶縁層（トンネル絶縁層）２１、電荷蓄積層２２及び電極間絶縁層（ブロック絶縁層）２３を有する。
セレクトゲートトランジスタＳＴ１１，ＳＴ１２の構造も、上述の第１の実施例と同じである。例えば、図３に示すように、セレクトゲートトランジスタＳＴ１２は、不揮発性メモリ素子ＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ１４とは異なる構造を有する。即ち、セレクトゲートトランジスタＳＴ１２は、第１のピラー３０−１及びセレクトゲート線ＳＧＤ間にゲート絶縁層（トンネル絶縁層）２４のみを有する。
これに対し、セレクトゲートトランジスタＳＴ１１は、不揮発性メモリ素子ＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ１４と同じ構造を有する。即ち、セレクトゲートトランジスタＳＴ１１は、第１のピラー３０−１の水平面（ＸＹ−面）方向における表面上に、ゲート絶縁層（トンネル絶縁層）２１、電荷蓄積層２２及び電極間絶縁層（ブロック絶縁層）２３を有する。
第２のメモリストリングＭＳ２は、第２のピラー３０−２をチャネルとする直列接続される不揮発性メモリ素子ＭＣ２１，ＭＣ２２，ＭＣ２３，ＭＣ２４及びセレクトゲートトランジスタＳＴ２１，ＳＴ２２を有する。
不揮発性メモリ素子ＭＣ２１，ＭＣ２２，ＭＣ２３，ＭＣ２４は、第２のピラー３０−２及び制御線ＷＬ２１，ＷＬ２２，ＷＬ２３，ＷＬ２４間にそれぞれ配置される。
セレクトゲートトランジスタＳＴ２１は、第２のピラー３０−２及びセレクトゲート線ＳＧＳ２間に配置される。また、セレクトゲートトランジスタＳＴ１２は、第２のピラー３０−２及びセレクトゲート線ＳＧＤ２間に配置される。
不揮発性メモリ素子ＭＣ２１，ＭＣ２２，ＭＣ２３，ＭＣ２４及びセレクトゲートトランジスタＳＴ２１，ＳＴ２２の構造も、上述の第１の実施例（図３）と同じであるため、ここでの説明を省略する。
以上のような構造において、例えば、第１のコンテキストは、第１のメモリペア（不揮発性メモリ素子ＭＣ１１，ＭＣ２１）内に相補データとして書き込まれる。同様に、第２のコンテキストは、第２のメモリペア（不揮発性メモリ素子ＭＣ１２，ＭＣ２２）内に相補データとして書き込まれる。
このように、第４の実施例に係わるデバイス構造を用いれば、スキマティックを忠実にデバイス構造（プログラマブルロジックスイッチ）として実現できるため、マルチコンテキスト再構成可能な論理回路の実用化に貢献できる。
尚、第４の実施例においても、上述の第１の実施例における第１及び第２の変形例を適用することが可能である。また、第４の実施例において、第１乃至第４のピラー３０−１〜３０−４とパストランジスタＰＴ１，ＰＴ２のゲート電極Ｇ１，Ｇ２との接続方法に関し、上述の第２及び第３の実施例の構造を採用してもよい。
・ 基本動作
第４の実施例に係わる基本ユニット（プログラマブルロジックスイッチ）の基本動作（読み出し／書き込み／消去）について説明する。
以下の説明は、図２０に示す等価回路に基づいて行う。
基本動作を説明するに当たって、メモリセル、セレクトゲートトランジスタ、パストランジスタ、書き込み／消去状態や、初期状態などに関する前提条件は、上述の第１の実施例における基本動作の説明と同じとする。
また、以下の基本動作の説明においては、読み出し／書き込み／消去の対象となる不揮発性メモリ素子を選択セルと呼び、それ以外の不揮発性メモリ素子を非選択セルと呼ぶ。
Figure 0005651632
１． 書き込み動作
書き込み動作前の初期状態（コンテキストが全く書き込まれていない状態）において、全てのセルユニットＣＥＬＬ１，ＣＥＬＬ２，…内の全ての不揮発性メモリ素子は、低い閾値（low-Ｖth）の消去状態（“１”状態）にある。
そして、例えば、書き込み動作は、ソース側（共通ノードＣＮ１，ＣＮ２側）の不揮発性メモリ素子からドレイン側（データ線ＢＬ１〜ＢＬ４側）の不揮発性メモリ素子に向かって、１本の制御線に接続される複数の不揮発性メモリ素子単位で実行される。
ここでは、選択された制御線（ワード線）ＷＬ１３，ＷＬ２３に接続される複数の選択セルＭＣ１３，ＭＣ２３，ＭＣ３３，ＭＣ４３に対して同時に書き込みを行う場合を説明する。
前提として、選択セルＭＣ１３，ＭＣ２３からなるメモリペアに対しては、選択セルＭＣ１３にデータ“０”を書き込み（消去状態→書き込み状態）、選択セルＭＣ２３にデータ“１”を書き込むものとする（書き込み禁止）。
また、選択セルＭＣ３３，ＭＣ４３からなるメモリペアに対しては、選択セルＭＣ３３にデータ“１”を書き込み（書き込み禁止）、選択セルＭＣ４３にデータ“０”を書き込むものとする（消去状態→書き込み状態）。
この場合、表２に示すように、
(1) データ線ＢＬ１は、“０”−書き込み電位、例えば、接地電位Ｖｓｓに設定され、データ線ＢＬ２は、書き込み禁止電位（“１”−書き込み電位）Ｖinhibit、例えば、電源電位（例えば、＋８Ｖ）Ｖｄｄに設定される。
(2) データ線ＢＬ３は、書き込み禁止電位（“１”−書き込み電位）Ｖinhibit、例えば、電源電位Ｖｄｄに設定され、データ線ＢＬ４は、“０”−書き込み電位、例えば、接地電位Ｖｓｓに設定される。
(3) セレクトゲート線ＳＧＤ１，ＳＧＤ２は、オン電位（例えば、＋４Ｖ）Ｖsgに設定され、セレクトゲート線ＳＧＳ１，ＳＧＳ２は、オフ電位（例えば、０Ｖ）Ｖoffに設定される。
選択セルＭＣ１３，ＭＣ２３，ＭＣ３３，ＭＣ４３に接続される選択制御線ＷＬ１３，ＷＬ２３は、書き込み電位（例えば、＋１８Ｖ）Ｖprgに設定される。その他の非選択制御線ＷＬ１１，ＷＬ１２，ＷＬ１４，ＷＬ２１，ＷＬ２２，ＷＬ２４は、転送電位（例えば、＋１０Ｖ）Ｖpassに設定される。
転送電位Ｖpass及びオン電位Ｖsgは、“０”−書き込み電位及び“１”−書き込み電位を、それぞれ、メモリストリングＭＳ１〜ＭＳ４内の選択セルＭＣ１３，ＭＣ２３，ＭＣ３３，ＭＣ４３のチャネルに転送する電位である。
従って、チャネルに“０”−書き込み電位が印加される選択セルＭＣ１３，ＭＣ４３においては、選択制御線ＷＬ１３，ＷＬ２３に書き込み電位Ｖprgが印加されると、低い閾値（low-Ｖth）の消去状態（“１”状態）から高い閾値（high-Ｖth）の書き込み状態（“０”状態）に変化する。
これに対し、チャネルに“１”−書き込み電位が印加される選択セルＭＣ２３，ＭＣ３３においては、選択制御線ＷＬ１３，ＷＬ２３に書き込み電位Ｖprgが印加されると、メモリストリングＭＳ２，ＭＳ３内のセレクトゲートトランジスタＳＴ２２，ＳＴ３２がカットオフ状態となり、チャネル電位がブーストされる。
このため、選択セルＭＣ２３，ＭＣ３３においては、低い閾値（low-Ｖth）の消去状態（“１”状態）が維持される。
このような書き込み動作において、全てのセルユニットＣＥＬＬ１，ＣＥＬＬ２，…内のセレクトゲートトランジスタＳＴ１１，ＳＴ２１，ＳＴ３１，ＳＴ４１は、セレクトゲート線ＳＧＳ１，ＳＧＳ２に印加されるＶoffによりオフ状態であるため、“１”−書き込み電位(例えば、＋８Ｖ)ＶinhibitがパストランジスタＰＴ１，ＰＴ２のゲート電極に転送されることはない。
これにより、書き込み動作時の高バイアスによるパストランジスタＰＴ１，ＰＴ２の破壊を防止することができる。
２． 消去動作
本例では、制御線ＷＬ１１〜ＷＬ１４を共通にするセルユニットＣＥＬＬ１により１つのブロックが構成され、同様に、制御線ＷＬ２１〜ＷＬ２４を共通にするセルユニットＣＥＬＬ２により１つのブロックが構成される。
また、これら複数のブロックによりコンフィギュレーションメモリを構成する場合、消去動作は、ブロック単位で行うことも可能であるし（ブロック消去）、全てのブロックについて消去動作を同時に行うことも可能である（チップ消去）。
以下では、全てのブロックについて消去動作を行う場合を説明する。
(1) 全ての制御線ＷＬ１１〜ＷＬ１４，ＷＬ２１〜ＷＬ２４は、接地電位Ｖｓｓに設定される。また、セレクトゲート線ＳＧＤ１，ＳＧＤ２は、オン電位（例えば、＋４Ｖ）Ｖsgに設定され、セレクトゲート線ＳＧＳ１，ＳＧＳ２は、オフ電位（例えば、０Ｖ）Ｖoffに設定される。
(2) 全てのデータ線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４は、消去電位（例えば、＋１８Ｖ）Ｖeraに設定される。
ここで、オン電位Ｖsgは、例えば、消去電位Ｖeraを、全ての不揮発性メモリ素子のチャネルに転送するための電位である。
従って、全ての不揮発性メモリ素子においては、チャネル（消去電位Ｖera）と制御線（接地電位Ｖｓｓ）ＷＬ１１〜ＷＬ１４，ＷＬ２１〜ＷＬ２４との間に高電圧が印加される。従って、各不揮発性メモリ素子の閾値にかかわらず、全ての不揮発性メモリ素子は、低い閾値（low-Ｖth）の消去状態（“１”状態）に変化する。
このような消去動作において、全てのセルユニットＣＥＬＬ１，ＣＥＬＬ２，…内のセレクトゲートトランジスタＳＴ１１，ＳＴ２１，ＳＴ３１，ＳＴ４１は、セレクトゲート線ＳＧＳ１，ＳＧＳ２に印加されるＶoffによりオフ状態である。
従って、消去電位(例えば、＋１８Ｖ)ＶeraがパストランジスタＰＴ１，ＰＴ２のゲート電極に転送されることはない。
これにより、消去動作時の高バイアスによるパストランジスタＰＴ１，ＰＴ２の破壊を防止することができる。
尚、上述の消去動作に代えて、例えば、全ての制御線ＷＬ１１〜ＷＬ１４，ＷＬ２１〜ＷＬ２４を消去電位（例えば、−１８Ｖ）Ｖeraに設定し、全てのデータ線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４を接地電位Ｖｓｓに設定することにより、消去動作を行うことも可能である。
３． 読み出し動作
読み出し（ＦＰＧＡ）動作は、例えば、選択された１本の制御線に接続される複数のメモリペアからコンテキスト（複数ビット）をパストランジスタＰＴ１，ＰＴ２，…に転送することにより行う。ここで、選択された制御線は、ＷＬ１３，ＷＬ２３とする。
また、セルユニットＣＥＬＬ１内のメモリペアＰａｉｒ１に関し、不揮発性メモリ素子ＭＣ１３は、低い閾値（low-Ｖth）である消去状態（“１”状態）を有し、不揮発性メモリ素子ＭＣ２３は、高い閾値（high-Ｖth）である書き込み状態（“０”状態）を有しているものとする。
また、セルユニットＣＥＬＬ２内のメモリペアＰａｉｒ２に関し、不揮発性メモリ素子ＭＣ３３は、高い閾値（high-Ｖth）である書き込み状態（“０”状態）を有し、不揮発性メモリ素子ＭＣ４３は、低い閾値（low-Ｖth）である消去状態（“１”状態）を有しているものとする。
(1) セレクトゲート線ＳＧＤ１，ＳＧＤ２，ＳＧＳ１，ＳＧＳ２は、オン電位Ｖsg（例えば、＋４Ｖ）に設定される。この時、セレクトゲートトランジスタＳＴ１１，ＳＴ１２，ＳＴ２１，ＳＴ２２は、オン状態になる。
(2) 非選択の制御線ＷＬ１１，ＷＬ１２，ＷＬ１４，ＷＬ２１，ＷＬ２２，ＷＬ２４は、転送電位Ｖpassに設定される。転送電位Ｖpassは、不揮発性メモリ素子の閾値（low-Ｖth／high-Ｖth）にかかわらず、不揮発性メモリ素子をオン状態にする電位である。従って、非選択の制御線ＷＬ１１，ＷＬ１２，ＷＬ１４，ＷＬ２１，ＷＬ２２，ＷＬ２４に接続される全ての非選択の不揮発性メモリ素子は、オン状態になる。
(3) 選択された制御線ＷＬ１３，ＷＬ２３は、読み出し電位Ｖreadに設定される。Ｖreadは、消去状態の閾値（low-Ｖth）よりも大きく、かつ、書き込み状態の閾値（high-Ｖth）よりも小さい値を有する。
従って、セルユニットＣＥＬＬ１においては、不揮発性メモリ素子Ｍ１３は、オン状態になり、不揮発性メモリ素子Ｍ２３は、オフ状態になる。また、セルユニットＣＥＬＬ２においては、不揮発性メモリ素子Ｍ３３は、オフ状態になり、不揮発性メモリ素子Ｍ４３は、オン状態になる。
(4) 奇数番目のデータ線ＢＬ１，ＢＬ３に第１の電位（例えば、接地電位Ｖｓｓ）を印加し、偶数番目のデータ線ＢＬ２，ＢＬ４に第２の電位（例えば、電源電位Ｖｄｄ）Ｖｂｌを印加する。
その結果、セルユニットＣＥＬＬ１に接続される共通ノードＣＮ１には、データ線ＢＬ１から第１の電位が転送される。このため、第１の電位が接地電位Ｖｓｓであるとすると、共通ノードＣＮ１は、接地電位Ｖｓｓになり、パストランジスタ（ｎチャネル型ＦＥＴ）は、オフ状態になる。
従って、入力信号ＩＮ１は、出力信号ＯＵＴとして出力されない。
一方、セルユニットＣＥＬＬ２に接続される共通ノードＣＮ２には、データ線ＢＬ４から第２の電位が転送される。このため、第２の電位が電源電位Ｖｄｄであるとすると、共通ノードＣＮ２は、電源電位Ｖｄｄになり、パストランジスタ（ｎチャネル型ＦＥＴ）は、オン状態になる。
従って、入力信号ＩＮ２は、出力信号ＯＵＴとして出力される。
・ 第５の実施例
図２１及び図２２は、デバイス構造の第５の実施例を示している。
以下の説明においては、第４の実施例に係わるデバイス構造と同じ要素には同じ符号を付すことによりその説明を省略することにする。
この第５の実施例が第４の実施例と異なる点は、第１及び第３のピラー３０−１，３０−３の上端に、共通に、共通データ線（ビット線）ＢＬ１／ＢＬ３が接続されている点にある。その他の点は、第４の実施例と同じである。
尚、第５の実施例においても、上述の第１の実施例における第１及び第２の変形例を適用することが可能である。また、第５の実施例において、第１乃至第４のピラー３０−１〜３０−４とパストランジスタＰＴ１，ＰＴ２のゲート電極Ｇ１，Ｇ２との接続方法に関し、上述の第２及び第３の実施例の構造を採用してもよい。
・ 基本動作
第５の実施例に係わる基本ユニット（プログラマブルロジックスイッチ）の基本動作（読み出し／書き込み／消去）について説明する。
以下の説明は、図２２に示す等価回路に基づいて行う。
基本動作を説明するに当たって、メモリセル、セレクトゲートトランジスタ、パストランジスタ、書き込み／消去状態や、初期状態などに関する前提条件は、上述の第１の実施例における基本動作の説明と同じとする。
また、以下の基本動作の説明においては、読み出し／書き込み／消去の対象となる不揮発性メモリ素子を選択セルと呼び、それ以外の不揮発性メモリ素子を非選択セルと呼ぶ。
Figure 0005651632
１． 書き込み動作
書き込み動作前の初期状態（コンテキストが全く書き込まれていない状態）において、全てのセルユニットＣＥＬＬ１，ＣＥＬＬ２，…内の全ての不揮発性メモリ素子は、低い閾値（low-Ｖth）の消去状態（“１”状態）にある。
そして、例えば、書き込み動作は、ソース側（共通ノードＣＮ１，ＣＮ２側）の不揮発性メモリ素子からドレイン側（データ線ＢＬ１〜ＢＬ４側）の不揮発性メモリ素子に向かって、１本の制御線に接続される複数の不揮発性メモリ素子単位で実行される。
ここでは、選択された制御線（ワード線）ＷＬ１３，ＷＬ２３に接続される複数の選択セルＭＣ１３，ＭＣ２３，ＭＣ３３，ＭＣ４３に対して同時に書き込みを行う場合を説明する。
本例では、奇数番目のデータ線ＢＬ１／ＢＬ３が共通である。
そこで、１つのメモリペアに書き込みデータとしてのコンテキスト（ビット）を選択的に記憶させるためには、一工夫が必要である。
ここでは、共通データ線ＢＬ１／ＢＬ３に接続される奇数番目のメモリストリングＭＳ１，ＭＳ３内の全てのメモリセルＭＣ１１〜ＭＣ１４，ＭＣ３１〜ＭＣ３４に対してデータ“０”を書き込む（消去状態→書き込み状態）。
また、偶数番目のデータ線ＢＬ２，ＢＬ４に接続される偶数番目のメモリストリングＭＳ２，ＭＳ４内のメモリセルＭＣ２１〜ＭＣ２４，ＭＣ４１〜ＭＣ４４に対しては、コンテキストに応じて、データ“０”（消去状態→書き込み状態）又はデータ“１”（書き込み禁止）を書き込む。
以下の説明では、前提として、選択セルＭＣ１３，ＭＣ２３からなるメモリペアに対しては、選択セルＭＣ１３にデータ“０”を書き込み（消去状態→書き込み状態）、選択セルＭＣ２３にデータ“１”を書き込むものとする（書き込み禁止）。
また、選択セルＭＣ３３，ＭＣ４３からなるメモリペアに対しては、選択セルＭＣ３３にデータ“０”を書き込み（消去状態→書き込み状態）、選択セルＭＣ４３にデータ“０”を書き込むものとする（消去状態→書き込み状態）。
この場合、表３に示すように、
(1) 共通データ線ＢＬ１／ＢＬ３は、書き込みデータ（コンテキスト）に係わらず、“０”−書き込み電位、例えば、接地電位Ｖｓｓに設定され、データ線ＢＬ２は、書き込み禁止電位（“１”−書き込み電位）Ｖinhibit、例えば、電源電位（例えば、＋８Ｖ）Ｖｄｄに設定され、データ線ＢＬ２は、“０”−書き込み電位、例えば、接地電位Ｖｓｓに設定される。
(2) セレクトゲート線ＳＧＤ１，ＳＧＤ２は、オン電位（例えば、＋４Ｖ）Ｖsgに設定され、セレクトゲート線ＳＧＳ１，ＳＧＳ２は、オフ電位（例えば、０Ｖ）Ｖoffに設定される。
選択セルＭＣ１３，ＭＣ２３，ＭＣ３３，ＭＣ４３に接続される選択制御線ＷＬ１３，ＷＬ２３は、書き込み電位（例えば、＋１８Ｖ）Ｖprgに設定される。その他の非選択制御線ＷＬ１１，ＷＬ１２，ＷＬ１４，ＷＬ２１，ＷＬ２２，ＷＬ２４は、転送電位（例えば、＋１０Ｖ）Ｖpassに設定される。
転送電位Ｖpass及びオン電位Ｖsgは、“０”−書き込み電位及び“１”−書き込み電位を、それぞれ、メモリストリングＭＳ１〜ＭＳ４内の選択セルＭＣ１３，ＭＣ２３，ＭＣ３３，ＭＣ４３のチャネルに転送する電位である。
従って、チャネルに“０”−書き込み電位が印加される選択セルＭＣ１３，ＭＣ３３，ＭＣ４３においては、選択制御線ＷＬ１３，ＷＬ２３に書き込み電位Ｖprgが印加されると、低い閾値（low-Ｖth）の消去状態（“１”状態）から高い閾値（high-Ｖth）の書き込み状態（“０”状態）に変化する。
これに対し、チャネルに“１”−書き込み電位が印加される選択セルＭＣ２３においては、選択制御線ＷＬ１３，ＷＬ２３に書き込み電位Ｖprgが印加されると、メモリストリングＭＳ２，ＭＳ３内のセレクトゲートトランジスタＳＴ２２，ＳＴ４２がカットオフ状態となり、チャネル電位がブーストされる。
このため、選択セルＭＣ２３においては、低い閾値（low-Ｖth）の消去状態（“１”状態）が維持される。
このような書き込み動作において、全てのセルユニットＣＥＬＬ１，ＣＥＬＬ２，…内のセレクトゲートトランジスタＳＴ１１，ＳＴ２１，ＳＴ３１，ＳＴ４１は、セレクトゲート線ＳＧＳ１，ＳＧＳ２に印加されるＶoffによりオフ状態であるため、“１”−書き込み電位(例えば、＋８Ｖ)ＶinhibitがパストランジスタＰＴ１，ＰＴ２のゲート電極に転送されることはない。
これにより、書き込み動作時の高バイアスによるパストランジスタＰＴ１，ＰＴ２の破壊を防止することができる。
２． 消去動作
本例では、制御線ＷＬ１１〜ＷＬ１４を共通にするセルユニットＣＥＬＬ１により１つのブロックが構成され、同様に、制御線ＷＬ２１〜ＷＬ２４を共通にするセルユニットＣＥＬＬ２により１つのブロックが構成される。
また、これら複数のブロックによりコンフィギュレーションメモリを構成する場合、消去動作は、ブロック単位で行うことも可能であるし（ブロック消去）、全てのブロックについて消去動作を同時に行うことも可能である（チップ消去）。
以下では、全てのブロックについて消去動作を行う場合を説明する。
(1) 全ての制御線ＷＬ１１〜ＷＬ１４，ＷＬ２１〜ＷＬ２４は、接地電位Ｖｓｓに設定される。また、セレクトゲート線ＳＧＤ１，ＳＧＤ２は、オン電位（例えば、＋４Ｖ）Ｖsgに設定され、セレクトゲート線ＳＧＳ１，ＳＧＳ２は、オフ電位（例えば、０Ｖ）Ｖoffに設定される。
(2) 共通データ線ＢＬ１／ＢＬ３及び全てのデータ線ＢＬ２，ＢＬ４は、消去電位（例えば、＋１８Ｖ）Ｖeraに設定される。
ここで、オン電位Ｖsgは、例えば、消去電位Ｖeraを、全ての不揮発性メモリ素子のチャネルに転送するための電位である。
従って、全ての不揮発性メモリ素子においては、チャネル（消去電位Ｖera）と制御線（接地電位Ｖｓｓ）ＷＬ１１〜ＷＬ１４，ＷＬ２１〜ＷＬ２４との間に高電圧が印加される。従って、各不揮発性メモリ素子の閾値にかかわらず、全ての不揮発性メモリ素子は、低い閾値（low-Ｖth）の消去状態（“１”状態）に変化する。
このような消去動作において、全てのセルユニットＣＥＬＬ１，ＣＥＬＬ２，…内のセレクトゲートトランジスタＳＴ１１，ＳＴ２１，ＳＴ３１，ＳＴ４１は、セレクトゲート線ＳＧＳ１，ＳＧＳ２に印加されるＶoffによりオフ状態である。
従って、消去電位(例えば、＋１８Ｖ)ＶeraがパストランジスタＰＴ１，ＰＴ２のゲート電極に転送されることはない。
これにより、消去動作時の高バイアスによるパストランジスタＰＴ１，ＰＴ２の破壊を防止することができる。
尚、上述の消去動作に代えて、例えば、全ての制御線ＷＬ１１〜ＷＬ１４，ＷＬ２１〜ＷＬ２４を消去電位（例えば、−１８Ｖ）Ｖeraに設定し、共通データ線ＢＬ１／ＢＬ３及び全てのデータ線ＢＬ２，ＢＬ４を接地電位Ｖｓｓに設定することにより、消去動作を行うことも可能である。
３． 読み出し動作
読み出し（ＦＰＧＡ）動作は、例えば、選択された１本の制御線に接続される複数のメモリペアからコンテキスト（複数ビット）をパストランジスタＰＴ１，ＰＴ２，…に転送することにより行う。ここで、選択された制御線は、ＷＬ１３，ＷＬ２３とする。
また、セルユニットＣＥＬＬ１内のメモリペアＰａｉｒ１に関し、不揮発性メモリ素子ＭＣ１３は、高い閾値（high-Ｖth）である書き込み状態（“０”状態）を有し、不揮発性メモリ素子ＭＣ２３は、低い閾値（low-Ｖth）である消去状態（“１”状態）を有しているものとする。
また、セルユニットＣＥＬＬ２内のメモリペアＰａｉｒ２に関し、不揮発性メモリ素子ＭＣ３３は、高い閾値（high-Ｖth）である書き込み状態（“０”状態）を有し、不揮発性メモリ素子ＭＣ４３も、高い閾値（high-Ｖth）である書き込み状態（“０”状態）を有しているものとする。
(1) セレクトゲート線ＳＧＤ１，ＳＧＤ２，ＳＧＳ１，ＳＧＳ２は、オン電位Ｖsg（例えば、＋４Ｖ）に設定される。この時、セレクトゲートトランジスタＳＴ１１，ＳＴ１２，ＳＴ２１，ＳＴ２２は、オン状態になる。
(2) 非選択の制御線ＷＬ１１，ＷＬ１２，ＷＬ１４，ＷＬ２１，ＷＬ２２，ＷＬ２４は、転送電位Ｖpassに設定される。転送電位Ｖpassは、不揮発性メモリ素子の閾値（low-Ｖth／high-Ｖth）にかかわらず、不揮発性メモリ素子をオン状態にする電位である。従って、非選択の制御線ＷＬ１１，ＷＬ１２，ＷＬ１４，ＷＬ２１，ＷＬ２２，ＷＬ２４に接続される全ての非選択の不揮発性メモリ素子は、オン状態になる。
(3) 選択された制御線ＷＬ１３，ＷＬ２３は、読み出し電位Ｖreadに設定される。Ｖreadは、消去状態の閾値（low-Ｖth）よりも大きく、かつ、書き込み状態の閾値（high-Ｖth）よりも小さい値を有する。
従って、セルユニットＣＥＬＬ１においては、不揮発性メモリ素子Ｍ１３は、オフ状態になり、不揮発性メモリ素子Ｍ２３は、オン状態になる。また、セルユニットＣＥＬＬ２においては、不揮発性メモリ素子Ｍ３３，Ｍ４３は、共に、オフ状態になる。
(4) 共通データ線ＢＬ１／ＢＬ３、即ち、奇数番目のデータ線に第１の電位（例えば、接地電位Ｖｓｓ）を印加し、偶数番目のデータ線ＢＬ２，ＢＬ４に第２の電位（例えば、電源電位Ｖｄｄ）Ｖｂｌを印加する。
その結果、セルユニットＣＥＬＬ１に接続される共通ノードＣＮ１には、データ線ＢＬ２から第２の電位が転送される。このため、第２の電位が電源電位Ｖｄｄであるとすると、共通ノードＣＮ１は、電源電位Ｖｄｄになり、パストランジスタ（ｎチャネル型ＦＥＴ）は、オン状態になる。
従って、入力信号ＩＮ１は、出力信号ＯＵＴとして出力される。
一方、セルユニットＣＥＬＬ２に接続される共通ノードＣＮ２は、共通データ線ＢＬ１／ＢＬ３及びデータ線ＢＬ４の双方から切り離された状態になる。このため、例えば、共通ノードＣＮ２を、予め、接地電位Ｖｓｓにプリチャージした後に、共通ノードＣＮ２をフローティング状態にしておけば、共通ノードＣＮ２は、接地電位（フローティング状態）Ｖｓｓのままであり、パストランジスタ（ｎチャネル型ＦＥＴ）は、オフ状態になる。
従って、入力信号ＩＮ２は、出力信号ＯＵＴとして出力されない。
尚、共通ノードＣＮ１に関しても、例えば、共通ノードＣＮ１が接地電位（フローティング状態）Ｖｓｓに予めプリチャージされている。この場合、上述のように、第２の電位としての電源電位Ｖｄｄが転送されてきたときは、共通ノードＣＮ１は、電源電位Ｖｄｄになり、パストランジスタ（ｎチャネル型ＦＥＴ）は、オン状態になる。
・ 第６の実施例
図２３及び図２４は、デバイス構造の第６の実施例を示している。
パストランジスタＰＴ１，ＰＴ２は、複数の論理のうちの１つを選択的に実現するための複数のロジックエレメントの接続関係を決定するスイッチである。
パストランジスタＰＴ１，ＰＴ２は、例えば、ＦＥＴであり、半導体基板（例えば、シリコン基板）上に配置される。パストランジスタＰＴ１，ＰＴ２は、信号経路となるチャネル及びそのオン／オフを制御するためのゲート電極Ｇ１，Ｇ２を有する。
パストランジスタＰＴ１，ＰＴ２の直上には、７つの導電層が積み重ねられる。これら導電層は、例えば、半導体（導電性ポリシリコンなど）であってもよいし、金属（シリサイドなどの合金を含む）であってもよい。
最下層は、パストランジスタＰＴ１，ＰＴ２のゲート電極Ｇ１，Ｇ２に接続されるバッファ層３２−１，３２−２である。バッファ層３２−１上には、セレクトゲート線ＳＧＳ１が配置され、バッファ層３２−２上には、セレクトゲート線ＳＧＳ２が配置される。セレクトゲート線ＳＧＳ１，ＳＧＳ２は、互いに独立である。
最上層は、セレクトゲート線ＳＧＤ１，ＳＧＤ２である。セレクトゲート線ＳＧＤ１，ＳＧＤ２も、互いに独立である。
セレクトゲート線ＳＧＳ１，ＳＧＤ１間の残りの４つの導電層は、制御線（ワード線）ＷＬ１１，ＷＬ１２，ＷＬ１３，ＷＬ１４である。ここでは、最も下の制御線をＷＬ１１とし、上に向かって制御線ＷＬ１ｉの番号ｉ（ｉ＝１，２，３，４）が増加していくものとする。
同様に、セレクトゲート線ＳＧＳ２，ＳＧＤ２間の残りの４つの導電層は、制御線（ワード線）ＷＬ２１，ＷＬ２２，ＷＬ２３，ＷＬ２４である。制御線ＷＬ１１，ＷＬ１２，ＷＬ１３，ＷＬ１４と、制御線ＷＬ２１，ＷＬ２２，ＷＬ２３，ＷＬ２４とは、互いに独立である。
セレクトゲート線ＳＧＳ１，ＳＧＳ２，ＳＧＤ１，ＳＧＤ２及び制御線ＷＬ１１，ＷＬ１２，ＷＬ１３，ＷＬ１４，ＷＬ２１，ＷＬ２２，ＷＬ２３，ＷＬ２４は、例えば、Ｙ方向に延びる。
第１及び第２のピラー（例えば、シリコンピラー）３０−１，３０−２は、制御線ＷＬ１１，ＷＬ１２，ＷＬ１３，ＷＬ１４及びセレクトゲート線ＳＧＳ１，ＳＧＤ１を貫通し、バッファ層３２−１に共通に接続される。
第１及び第２のピラー３０−１，３０−２の形状は、特に制限されないが、例えば、円柱形を有する。また、第１及び第２のピラー３０−１，３０−２は、コアとなる絶縁ピラー（例えば、SiN）の周囲をチャネルとなる半導体層（例えば、Si）で覆った構造を有していてもよい。
また、共通データ線（ビット線）ＢＬ１／ＢＬ３は、第１のピラー３０−１の上端に接続され、共通データ線（ビット線）ＢＬ２／ＢＬ４は、第２のピラー３０−２の上端に接続される。共通データ線ＢＬ１／ＢＬ３及び共通データ線ＢＬ２／ＢＬ４は、例えば、金属又は合金（シリサイドを含む）を備える。
同様に、第３及び第４のピラー（例えば、シリコンピラー）３０−３，３０−４は、制御線ＷＬ２１，ＷＬ２２，ＷＬ２３，ＷＬ２４及びセレクトゲート線ＳＧＳ２，ＳＧＤ２を貫通し、バッファ層３２−２に共通に接続される。
第３及び第４のピラー３０−３，３０−４の形状も、特に制限されないが、例えば、円柱形を有する。また、第３及び第４のピラー３０−３，３０−４は、コアとなる絶縁ピラー（例えば、SiN）の周囲をチャネルとなる半導体層（例えば、Si）で覆った構造を有していてもよい。
また、共通データ線（ビット線）ＢＬ１／ＢＬ３は、第３のピラー３０−３の上端に接続され、共通データ線（ビット線）ＢＬ２／ＢＬ４は、第４のピラー３０−４の上端に接続される。
共通データ線ＢＬ１／ＢＬ３は、例えば、Ｙ方向に延び、共通データ線ＢＬ２／ＢＬ４も、例えば、Ｙ方向に延びる。
基本ユニットは、第１及び第２のメモリストリングＭＳ１、ＭＳ２を備える。
第１のメモリストリングＭＳ１は、第１のピラー３０−１をチャネルとする直列接続される不揮発性メモリ素子ＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ１４及びセレクトゲートトランジスタＳＴ１１，ＳＴ１２を有する。
不揮発性メモリ素子ＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ１４は、第１のピラー３０−１及び制御線ＷＬ１１，ＷＬ１２，ＷＬ１３，ＷＬ１４間にそれぞれ配置される。
セレクトゲートトランジスタＳＴ１１は、第１のピラー３０−１及びセレクトゲート線ＳＧＳ１間に配置される。また、セレクトゲートトランジスタＳＴ１２は、第１のピラー３０−１及びセレクトゲート線ＳＧＤ１間に配置される。
不揮発性メモリ素子ＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ１４の構造は、上述の第１の実施例と同じである。例えば、図３に示すように、不揮発性メモリ素子ＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ１４は、第１のピラー３０−１の水平面（ＸＹ−面）方向における表面上に、ゲート絶縁層（トンネル絶縁層）２１、電荷蓄積層２２及び電極間絶縁層（ブロック絶縁層）２３を有する。
セレクトゲートトランジスタＳＴ１１，ＳＴ１２の構造も、上述の第１の実施例と同じである。例えば、図３に示すように、セレクトゲートトランジスタＳＴ１２は、不揮発性メモリ素子ＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ１４とは異なる構造を有する。即ち、セレクトゲートトランジスタＳＴ１２は、第１のピラー３０−１及びセレクトゲート線ＳＧＤ間にゲート絶縁層（トンネル絶縁層）２４のみを有する。
これに対し、セレクトゲートトランジスタＳＴ１１は、不揮発性メモリ素子ＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ１４と同じ構造を有する。即ち、セレクトゲートトランジスタＳＴ１１は、第１のピラー３０−１の水平面（ＸＹ−面）方向における表面上に、ゲート絶縁層（トンネル絶縁層）２１、電荷蓄積層２２及び電極間絶縁層（ブロック絶縁層）２３を有する。
第２のメモリストリングＭＳ２は、第２のピラー３０−２をチャネルとする直列接続される不揮発性メモリ素子ＭＣ２１，ＭＣ２２，ＭＣ２３，ＭＣ２４及びセレクトゲートトランジスタＳＴ２１，ＳＴ２２を有する。
不揮発性メモリ素子ＭＣ２１，ＭＣ２２，ＭＣ２３，ＭＣ２４は、第２のピラー３０−２及び制御線ＷＬ１１，ＷＬ１２，ＷＬ１３，ＷＬ１４間にそれぞれ配置される。
セレクトゲートトランジスタＳＴ２１は、第２のピラー３０−２及びセレクトゲート線ＳＧＳ２間に配置される。また、セレクトゲートトランジスタＳＴ１２は、第２のピラー３０−２及びセレクトゲート線ＳＧＤ２間に配置される。
不揮発性メモリ素子ＭＣ２１，ＭＣ２２，ＭＣ２３，ＭＣ２４及びセレクトゲートトランジスタＳＴ２１，ＳＴ２２の構造も、上述の第１の実施例（図３）と同じであるため、ここでの説明を省略する。
以上のような構造において、例えば、第１のコンテキストは、第１のメモリペア（不揮発性メモリ素子ＭＣ１１，ＭＣ２１）内に相補データとして書き込まれる。同様に、第２のコンテキストは、第２のメモリペア（不揮発性メモリ素子ＭＣ１２，ＭＣ２２）内に相補データとして書き込まれる。
このように、第６の実施例に係わるデバイス構造を用いれば、スキマティックを忠実にデバイス構造（プログラマブルロジックスイッチ）として実現できるため、マルチコンテキスト再構成可能な論理回路の実用化に貢献できる。
尚、第６の実施例においても、上述の第１の実施例における第１及び第２の変形例を適用することが可能である。また、第６の実施例において、第１乃至第４のピラー３０−１〜３０−４とパストランジスタＰＴ１，ＰＴ２のゲート電極Ｇ１，Ｇ２との接続方法に関し、上述の第２及び第３の実施例の構造を採用してもよい。
・ 基本動作
第６の実施例に係わる基本ユニット（プログラマブルロジックスイッチ）の基本動作（読み出し／書き込み／消去）について説明する。
以下の説明は、図２４に示す等価回路に基づいて行う。
基本動作を説明するに当たって、メモリセル、セレクトゲートトランジスタ、パストランジスタ、書き込み／消去状態や、初期状態などに関する前提条件は、上述の第１の実施例における基本動作の説明と同じとする。
また、以下の基本動作の説明においては、読み出し／書き込み／消去の対象となる不揮発性メモリ素子を選択セルと呼び、それ以外の不揮発性メモリ素子を非選択セルと呼ぶ。
Figure 0005651632
１． 書き込み動作
本例における書き込み動作は、ブロック単位で行うことができる。
ここでは、セルユニットＣＥＬＬ１を選択ブロックとし、セルユニットＣＥＬＬ２を非選択ブロックとする。
書き込み動作前の初期状態（コンテキストが全く書き込まれていない状態）において、全てのセルユニットＣＥＬＬ１，ＣＥＬＬ２，…内の全ての不揮発性メモリ素子は、低い閾値（low-Ｖth）の消去状態（“１”状態）にある。
そして、例えば、書き込み動作は、選択されたセルユニットＣＥＬＬ１内のソース側（共通ノードＣＮ１，ＣＮ２側）の不揮発性メモリ素子からドレイン側（データ線ＢＬ１〜ＢＬ４側）の不揮発性メモリ素子に向かって、１本の制御線に接続される複数の不揮発性メモリ素子単位で実行される。
ここでは、選択されたセルユニットＣＥＬＬ１内の選択された制御線（ワード線）ＷＬ１３に接続される選択セルＭＣ１３，ＭＣ２３からなるメモリペアＰａｉｒ１に対して同時に書き込みを行う場合を説明する。
この場合、表４に示すように、
(1) 選択セルＭＣ１３にデータ“０”を書き込み（消去状態→書き込み状態）、選択セルＭＣ２３にデータ“１”を書き込む（書き込み禁止）ときは、共通データ線ＢＬ１／ＢＬ３は、“０”−書き込み電位、例えば、接地電位Ｖｓｓに設定され、共通データ線ＢＬ２／ＢＬ４は、書き込み禁止電位（“１”−書き込み電位）Ｖinhibit、例えば、電源電位（例えば、＋８Ｖ）Ｖｄｄに設定される。
また、選択セルＭＣ１３にデータ“１”を書き込み（書き込み禁止）、選択セルＭＣ２３にデータ“０”を書き込む（消去状態→書き込み状態）ときは、共通データ線ＢＬ１／ＢＬ３は、書き込み禁止電位（“１”−書き込み電位）Ｖinhibit、例えば、電源電位（例えば、＋８Ｖ）Ｖｄｄに設定され、共通データ線ＢＬ２／ＢＬ４は、“０”−書き込み電位、例えば、接地電位Ｖｓｓに設定される。
(2) セレクトゲート線ＳＧＤ１は、オン電位（例えば、＋４Ｖ）Ｖsgに設定され、セレクトゲート線ＳＧＳ１，ＳＧＳ２，ＳＧＤ２は、それぞれ、オフ電位（例えば、０Ｖ）Ｖoffに設定される。
選択されたセルユニットＣＥＬＬ１内の選択セルＭＣ１３，ＭＣ２３に接続される選択制御線ＷＬ１３は、書き込み電位（例えば、＋１８Ｖ）Ｖprgに設定される。その他の非選択制御線ＷＬ１１，ＷＬ１２，ＷＬ１４は、転送電位（例えば、＋１０Ｖ）Ｖpassに設定される。
非選択のセルユニットＣＥＬＬ２内の全ての制御線ＷＬ２１〜ＷＬ２４は、フローティング状態に設定される。
転送電位Ｖpass及びオン電位Ｖsgは、“０”−書き込み電位及び“１”−書き込み電位を、それぞれ、メモリストリングＭＳ１，ＭＳ２内の選択セルＭＣ１３，ＭＣ２３のチャネルに転送する電位である。
従って、チャネルに“０”−書き込み電位が印加される選択セルにおいては、選択制御線ＷＬ１３に書き込み電位Ｖprgが印加されると、低い閾値（low-Ｖth）の消去状態（“１”状態）から高い閾値（high-Ｖth）の書き込み状態（“０”状態）に変化する。
これに対し、チャネルに“１”−書き込み電位が印加される選択セルにおいては、選択制御線ＷＬ１３に書き込み電位Ｖprgが印加されると、メモリストリングＭＳ２内のセレクトゲートトランジスタＳＴ２２がカットオフ状態となり、チャネル電位がブーストされる。
このため、共通データ線ＢＬ１／ＢＬ３が“０”−書き込み電位、共通データ線ＢＬ２／ＢＬ４が“１”−書き込み電位に設定されているときは、選択セルＭＣ１３においては、高い閾値（high-Ｖth）の書き込み状態（“０”状態）になり、選択セルＭＣ２３においては、低い閾値（low-Ｖth）の消去状態（“１”状態）が維持される。
また、共通データ線ＢＬ１／ＢＬ３が“１”−書き込み電位、共通データ線ＢＬ２／ＢＬ４が“０”−書き込み電位に設定されているときは、選択セルＭＣ１３においては、低い閾値（low-Ｖth）の消去状態（“１”状態）が維持され、選択セルＭＣ２３においては、高い閾値（high-Ｖth）の書き込み状態（“０”状態）になる。
このような書き込み動作において、選択されたセルユニットＣＥＬＬ１内のセレクトゲートトランジスタＳＴ１１，ＳＴ２１は、セレクトゲート線ＳＧＳ１に印加されるＶoffによりオフ状態であるため、“１”−書き込み電位(例えば、＋８Ｖ)ＶinhibitがパストランジスタＰＴ１のゲート電極に転送されることはない。
これにより、書き込み動作時の高バイアスによるパストランジスタＰＴ１の破壊を防止することができる。
２． 消去動作
本例では、制御線ＷＬ１１〜ＷＬ１４を共通にするセルユニットＣＥＬＬ１により１つのブロックが構成され、同様に、制御線ＷＬ２１〜ＷＬ２４を共通にするセルユニットＣＥＬＬ２により１つのブロックが構成される。
また、これら複数のブロックによりコンフィギュレーションメモリを構成する場合、消去動作は、ブロック単位で行うことも可能であるし（ブロック消去）、全てのブロックについて消去動作を同時に行うことも可能である（チップ消去）。
以下では、選択ブロックとしてのセルユニットＣＥＬＬ１について消去動作を行う場合を説明する。
(1) セルユニットＣＥＬＬ１内の制御線ＷＬ１１〜ＷＬ１４は、接地電位Ｖｓｓに設定される。また、セレクトゲート線ＳＧＤ１は、オン電位（例えば、＋４Ｖ）Ｖsgに設定され、セレクトゲート線ＳＧＳ１，ＳＧＳ２，ＳＧＤ２は、それぞれ、オフ電位（例えば、０Ｖ）Ｖoffに設定される。
(2) 共通データ線ＢＬ１／ＢＬ３及び共通データ線ＢＬ２／ＢＬ４は、消去電位（例えば、＋１８Ｖ）Ｖeraに設定される。また、データ線ＢＬ４は、接地電位Ｖｓｓ又はフローティング状態に設定される。
ここで、オン電位Ｖsgは、例えば、消去電位Ｖeraを、全ての不揮発性メモリ素子のチャネルに転送するための電位である。
従って、セルユニットＣＥＬＬ１内の全ての不揮発性メモリ素子においては、チャネル（消去電位Ｖera）と制御線（接地電位Ｖｓｓ）ＷＬ１１〜ＷＬ１４との間に高電圧が印加される。従って、各不揮発性メモリ素子の閾値にかかわらず、全ての不揮発性メモリ素子は、低い閾値（low-Ｖth）の消去状態（“１”状態）に変化する。
このような消去動作において、セルユニットＣＥＬＬ１内のセレクトゲートトランジスタＳＴ１１，ＳＴ２１は、セレクトゲート線ＳＧＳ１に印加されるＶoffによりオフ状態である。
従って、消去電位(例えば、＋１８Ｖ)ＶeraがパストランジスタＰＴ１のゲート電極に転送されることはない。
これにより、消去動作時の高バイアスによるパストランジスタＰＴ１，ＰＴ２の破壊を防止することができる。
尚、上述の消去動作に代えて、例えば、セルユニットＣＥＬＬ１内の制御線ＷＬ１１〜ＷＬ１４を消去電位（例えば、−１８Ｖ）Ｖeraに設定し、共通データ線ＢＬ１／ＢＬ３及び共通データ線ＢＬ２／ＢＬ４を接地電位Ｖｓｓに設定することにより、消去動作を行うことも可能である。
３． 読み出し動作
読み出し（ＦＰＧＡ）動作は、例えば、選択された１本の制御線に接続されるメモリペアからコンテキストをパストランジスタＰＴ１に転送することにより行う。ここで、選択された制御線は、ＷＬ１３とする。
また、セルユニットＣＥＬＬ１内のメモリペアＰａｉｒ１に関し、不揮発性メモリ素子ＭＣ１３は、低い閾値（low-Ｖth）である消去状態（“１”状態）を有し、不揮発性メモリ素子ＭＣ２３は、高い閾値（high-Ｖth）である書き込み状態（“０”状態）を有しているものとする。
(1) セレクトゲート線ＳＧＤ１，ＳＧＳ１は、オン電位Ｖsg（例えば、＋４Ｖ）に設定され、セレクトゲート線ＳＧＤ２，ＳＧＳ２は、オフ電位Ｖoff（例えば、接地電位Ｖｓｓ）に設定される。この時、セレクトゲートトランジスタＳＴ１１，ＳＴ１２は、オン状態になり、セレクトゲートトランジスタＳＴ２１，ＳＴ２２は、オフ状態になる。
(2) 非選択の制御線ＷＬ１１，ＷＬ１２，ＷＬ１４は、転送電位Ｖpassに設定される。転送電位Ｖpassは、不揮発性メモリ素子の閾値（low-Ｖth／high-Ｖth）にかかわらず、不揮発性メモリ素子をオン状態にする電位である。従って、非選択の制御線ＷＬ１１，ＷＬ１２，ＷＬ１４に接続される全ての非選択の不揮発性メモリ素子は、オン状態になる。
(3) 選択された制御線ＷＬ１３は、読み出し電位Ｖreadに設定される。Ｖreadは、消去状態の閾値（low-Ｖth）よりも大きく、かつ、書き込み状態の閾値（high-Ｖth）よりも小さい値を有する。非選択のセルユニットＣＥＬＬ２内の全ての制御線ＷＬ２１〜ＷＬ２４は、フローティング状態に設定される。
従って、セルユニットＣＥＬＬ１においては、不揮発性メモリ素子Ｍ１３は、オン状態になり、不揮発性メモリ素子Ｍ２３は、オフ状態になる。
(4) 共通データ線ＢＬ１／ＢＬ３、即ち、奇数番目のデータ線に第１の電位（例えば、接地電位Ｖｓｓ）を印加し、共通データ線ＢＬ２／ＢＬ４に第２の電位（例えば、電源電位Ｖｄｄ）Ｖｂｌを印加する。
その結果、セルユニットＣＥＬＬ１に接続される共通ノードＣＮ１には、共通データ線ＢＬ１／ＢＬ３から第１の電位が転送される。このため、第１の電位が接地電位Ｖｓｓであるとすると、共通ノードＣＮ１は、接地電位Ｖｓｓになり、パストランジスタ（ｎチャネル型ＦＥＴ）は、オフ状態になる。
従って、入力信号ＩＮ１は、出力信号ＯＵＴとして出力されない。
尚、共通データ線ＢＬ１／ＢＬ３、即ち、奇数番目のデータ線に第２の電位（例えば、電源電位Ｖｄｄ）Ｖｂｌを印加し、共通データ線ＢＬ２／ＢＬ４に第１の電位（例えば、接地電位Ｖｓｓ）を印加してもよい。
この場合、セルユニットＣＥＬＬ１に接続される共通ノードＣＮ１には、共通データ線ＢＬ１／ＢＬ３から第２の電位が転送される。このため、第２の電位が電源電位Ｖｄｄであるとすると、共通ノードＣＮ１は、電源電位Ｖｄｄになり、パストランジスタ（ｎチャネル型ＦＥＴ）は、オン状態になる。
従って、入力信号ＩＮ１は、出力信号ＯＵＴとして出力される。
・ 第７の実施例
図２５及び図２６は、デバイス構造の第７の実施例を示している。
この実施例は、上述の第１乃至第６の実施例と比べて、パストランジスタと不揮発性メモリ素子との接続方法が大きく異なる。
上述の第１乃至第６の実施例では、パストランジスタＰＴ１がメモリストリングＭＳ１，ＭＳ２の直下に配置される。この構造の場合、所定の論理を実現するための論理回路部（ロジックエレメント）をメモリ部（セルユニット）の直下に配置できるため、コンフィギュレーションメモリの二次元的なレイアウトサイズを縮小するのに有効である。
しかし、パストランジスタＰＴ１の直上にセルユニットが存在することから、パストランジスタＰＴ１とロジックエレメントとを接続するための配線方法に制約が生じる。
そこで、この実施例では、パストランジスタＰＴ１を、セルユニット（メモリセルアレイ）が配置される領域とは異なる領域内に配置し、かつ、パストランジスタＰＴ１と不揮発性メモリ素子とを接続する構造について提案する。
パストランジスタＰＴ１は、半導体基板（例えば、シリコン基板）４０上の論理回路部内に配置され、複数の論理のうちの１つを選択的に実現するための複数のロジックエレメントの接続関係を決定する。
パストランジスタＰＴ１は、例えば、ＦＥＴであり、信号経路となるチャネル及びそのオン／オフを制御するためのゲート電極Ｇ１を有する。
半導体基板４０上のメモリ部内には、例えば、５つの導電層が積み重ねられる。これら導電層は、例えば、半導体（導電性ポリシリコンなど）であってもよいし、金属（シリサイドなどの合金を含む）であってもよい。
１層目（最下層）の導電層は、制御線（ワード線）ＷＬ４，ＷＬ５として機能する。制御線ＷＬ４，ＷＬ５は、互いに独立である。２層目の導電層は、制御線ＷＬ３，ＷＬ６として機能する。制御線ＷＬ３，ＷＬ６も、互いに独立である。
３層目の導電層は、制御線ＷＬ２，ＷＬ７として機能する。制御線ＷＬ２，ＷＬ７は、互いに独立である。４層目の導電層は、制御線ＷＬ１，ＷＬ８として機能する。制御線ＷＬ１，ＷＬ８も、互いに独立である。
最上層は、セレクトゲート線ＳＧＤ，ＳＧＳである。セレクトゲート線ＳＧＤ，ＳＧＳは、互いに独立である。
セレクトゲート線ＳＧＤ，ＳＧＳ及び制御線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，ＷＬ５，ＷＬ６，ＷＬ７，ＷＬ８は、例えば、Ｙ方向に延びる。
第１のピラー（例えば、シリコンピラー）３０−１は、制御線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４及びセレクトゲート線ＳＧＳを貫通し、その下端は、半導体基板４０の表面部まで達する。
第２のピラー（例えば、シリコンピラー）３０−２は、制御線ＷＬ５，ＷＬ６，ＷＬ７，ＷＬ８及びセレクトゲート線ＳＧＤを貫通し、その下端は、半導体基板４０の表面部まで達する。
第１及び第２のピラー３０−１，３０−２の下端は、導電層（例えば、導電性ポリシリコン層など）により互いに接続される。第１及び第２のピラー３０−１，３０−２の形状は、特に制限されないが、例えば、円柱形を有する。また、第１及び第２のピラー３０−１，３０−２は、コアとなる絶縁ピラー（例えば、SiN）の周囲をチャネルとなる半導体層（例えば、Si）で覆った構造を有していてもよい。
同様に、第３のピラー（例えば、シリコンピラー）３０−３は、制御線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４及びセレクトゲート線ＳＧＳを貫通し、その下端は、半導体基板４０の表面部まで達する。
第４のピラー（例えば、シリコンピラー）３０−４は、制御線ＷＬ５，ＷＬ６，ＷＬ７，ＷＬ８及びセレクトゲート線ＳＧＤを貫通し、その下端は、半導体基板４０の表面部まで達する。
第３及び第４のピラー３０−３，３０−４の下端は、導電層（例えば、導電性ポリシリコン層など）により互いに接続される。第３及び第４のピラー３０−３，３０−４の形状も、特に制限されないが、例えば、円柱形を有する。また、第３及び第４のピラー３０−３，３０−４は、コアとなる絶縁ピラー（例えば、SiN）の周囲をチャネルとなる半導体層（例えば、Si）で覆った構造を有していてもよい。
また、共通線（導電層）４２は、第１及び第３のピラー３０−１，３０−３の上端に共通に接続される。第１のデータ線ＢＬ１は、第２のピラー３０−２の上端に接続され、第２のデータ線ＢＬ２は、第４のピラー３０−４の上端に接続される。共通線４２及び第１及び第２のデータ線ＢＬ１，ＢＬ２は、例えば、金属又は合金（シリサイドを含む）を備える。
第１及び第２のデータ線ＢＬ１，ＢＬ２は、例えば、Ｘ方向に延びる。また、共通線４２は、共通線よりも上に存在する導電層（例えば、金属層）４３を経由して、論理回路部内のパストランジスタＰＴ１のゲート電極Ｇ１に接続される。
基本ユニットは、第１及び第２のメモリストリングＭＳ１、ＭＳ２を備える。
第１のメモリストリングＭＳ１は、第１のピラー３０−１をチャネルとする直列接続される不揮発性メモリ素子ＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ１４及びセレクトゲートトランジスタＳＴ１１と、第２のピラー３０−２をチャネルとする直列接続される不揮発性メモリ素子ＭＣ１５，ＭＣ１６，ＭＣ１７，ＭＣ１８及びセレクトゲートトランジスタＳＴ１２とを有する。
第２のメモリストリングＭＳ２は、第３のピラー３０−３をチャネルとする直列接続される不揮発性メモリ素子ＭＣ２１，ＭＣ２２，ＭＣ２３，ＭＣ２４及びセレクトゲートトランジスタＳＴ２１と、第４のピラー３０−４をチャネルとする直列接続される不揮発性メモリ素子ＭＣ２５，ＭＣ２６，ＭＣ２７，ＭＣ２８及びセレクトゲートトランジスタＳＴ２２とを有する。
ここで、上述の第１乃至第６の実施例と、本実施例（第７の実施例）とを比較する。
図２６（ａ）に示すように、上述の第１乃至第６の実施例では、パストランジスタＰＴ１の直上に、メモリストリングＭＳ１，ＭＳ２内の不揮発性メモリ素子ＭＣ１１〜ＭＣ１８，ＭＣ２１〜ＭＣ２８が直列にＺ方向に積み重ねられる。
これに対し、図２６（ｂ）に示すように、第７の実施例では、図２６（ａ）のセルユニット（メモリストリングＭＳ１，ＭＳ２）をラインＦで折り畳んだ構造を有する。このような構造にすれば、セレクトトランジスタＳＴ１１，ＳＴ１２，ＳＴ２１，ＳＴ２２を不揮発性メモリ素子上に配置できるため、メモリストリングＭＳ１，ＭＳ２の対称性が良く、その特性が向上する。
また、共通線４２とパストランジスタＰＴ１のゲート電極Ｇ１との接続が容易に行えるため、コンフィギュレーションメモリの設計が容易化される。
以上のような構造において、例えば、第１のコンテキストは、第１のメモリペア（不揮発性メモリ素子ＭＣ１１，ＭＣ２１）内に相補データとして書き込まれる。同様に、第２のコンテキストは、第２のメモリペア（不揮発性メモリ素子ＭＣ１２，ＭＣ２２）内に相補データとして書き込まれる。
また、例えば、第３のコンテキストは、第３のメモリペア（不揮発性メモリ素子ＭＣ１８，ＭＣ２８）内に相補データとして書き込まれる。同様に、第４のコンテキストは、第４のメモリペア（不揮発性メモリ素子ＭＣ１７，ＭＣ２７）内に相補データとして書き込まれる。
このように、第７の実施例に係わるデバイス構造を用いれば、スキマティックを忠実にデバイス構造（プログラマブルロジックスイッチ）として実現できるため、マルチコンテキスト再構成可能な論理回路の実用化に貢献できる。
・ 基本動作
第７の実施例に係わる基本ユニット（プログラマブルロジックスイッチ）の基本動作（読み出し／書き込み／消去）は、上述の第１の実施例に係わる基本ユニットの基本動作（表１参照）と同じ動作により行うことが可能であるため、ここでの説明を省略する。
・ 第８の実施例
図２７及び図２８は、デバイス構造の第８の実施例を示している。
この実施例も、上述の第７の実施例と同様に、パストランジスタと不揮発性メモリ素子との接続方法に特徴を有する。
即ち、この実施例では、パストランジスタＰＴ１を、セルユニット（メモリセルアレイ）が配置される領域とは異なる領域内に配置し、かつ、パストランジスタＰＴ１と不揮発性メモリ素子とを接続する構造を提案する。
パストランジスタＰＴ１は、半導体基板（例えば、シリコン基板）４０上の論理回路部内に配置され、複数の論理のうちの１つを選択的に実現するための複数のロジックエレメントの接続関係を決定する。
パストランジスタＰＴ１は、例えば、ＦＥＴであり、信号経路となるチャネル及びそのオン／オフを制御するためのゲート電極Ｇ１を有する。
半導体基板４０上のメモリ部内には、例えば、５つの導電層が積み重ねられる。これら導電層は、例えば、半導体（導電性ポリシリコンなど）であってもよいし、金属（シリサイドなどの合金を含む）であってもよい。
１層目（最下層）の導電層は、制御線（ワード線）ＷＬ１４，ＷＬ１５，ＷＬ２４，ＷＬ２５として機能する。これら制御線ＷＬ１４，ＷＬ１５，ＷＬ２４，ＷＬ２５は、互いに独立である。２層目の導電層は、制御線ＷＬ１３，ＷＬ１６，ＷＬ２３，ＷＬ２６として機能する。これら制御線ＷＬ１３，ＷＬ１６，ＷＬ２３，ＷＬ２６も、互いに独立である。
３層目の導電層は、制御線ＷＬ１２，ＷＬ１７，ＷＬ２２，ＷＬ２７として機能する。これら制御線ＷＬ１２，ＷＬ１７，ＷＬ２２，ＷＬ２７は、互いに独立である。４層目の導電層は、制御線ＷＬ１１，ＷＬ１８，ＷＬ２１，ＷＬ２８として機能する。これら制御線ＷＬ１１，ＷＬ１８，ＷＬ２１，ＷＬ２８も、互いに独立である。
最上層は、セレクトゲート線ＳＧＤ１，ＳＧＳ１，ＳＧＤ２，ＳＧＳ２である。これらセレクトゲート線ＳＧＤ１，ＳＧＳ１，ＳＧＤ２，ＳＧＳ２は、互いに独立である。
セレクトゲート線ＳＧＤ１，ＳＧＳ１，ＳＧＤ２，ＳＧＳ２及び制御線ＷＬ１１〜ＷＬ１８，ＷＬ２１〜ＷＬ２８は、例えば、Ｙ方向に延びる。
第１のピラー（例えば、シリコンピラー）３０−１は、制御線ＷＬ１１，ＷＬ１２，ＷＬ１３，ＷＬ１４及びセレクトゲート線ＳＧＳ１を貫通し、その下端は、半導体基板４０の表面部まで達する。
第２のピラー（例えば、シリコンピラー）３０−２は、制御線ＷＬ１５，ＷＬ１６，ＷＬ１７，ＷＬ１８及びセレクトゲート線ＳＧＤ１を貫通し、その下端は、半導体基板４０の表面部まで達する。
第１及び第２のピラー３０−１，３０−２の下端は、導電層（例えば、導電性ポリシリコン層など）により互いに接続される。第１及び第２のピラー３０−１，３０−２の形状は、特に制限されないが、例えば、円柱形を有する。また、第１及び第２のピラー３０−１，３０−２は、コアとなる絶縁ピラー（例えば、SiN）の周囲をチャネルとなる半導体層（例えば、Si）で覆った構造を有していてもよい。
同様に、第３のピラー（例えば、シリコンピラー）３０−３は、制御線ＷＬ２１，ＷＬ２２，ＷＬ２３，ＷＬ２４及びセレクトゲート線ＳＧＳ２を貫通し、その下端は、半導体基板４０の表面部まで達する。
第４のピラー（例えば、シリコンピラー）３０−４は、制御線ＷＬ２５，ＷＬ２６，ＷＬ２７，ＷＬ２８及びセレクトゲート線ＳＧＤ２を貫通し、その下端は、半導体基板４０の表面部まで達する。
第３及び第４のピラー３０−３，３０−４の下端は、導電層（例えば、導電性ポリシリコン層など）により互いに接続される。第３及び第４のピラー３０−３，３０−４の形状も、特に制限されないが、例えば、円柱形を有する。また、第３及び第４のピラー３０−３，３０−４は、コアとなる絶縁ピラー（例えば、SiN）の周囲をチャネルとなる半導体層（例えば、Si）で覆った構造を有していてもよい。
また、共通線（導電層）４２は、第２及び第３の半導体ピラー３０−２，３０−３の上端に共通に接続される。第１のデータ線ＢＬ１は、第１の半導体ピラー３０−１の上端に接続され、第２のデータ線ＢＬ２は、第４の半導体ピラー３０−４の上端に接続される。共通線４２及び第１及び第２のデータ線ＢＬ１，ＢＬ２は、例えば、金属又は合金（シリサイドを含む）を備える。
第１及び第２のデータ線ＢＬ１，ＢＬ２は、例えば、Ｘ方向に延びる。また、共通線４２は、共通線よりも上に存在する導電層（例えば、金属層）４３を経由して、論理回路部内のパストランジスタＰＴ１のゲート電極Ｇ１に接続される。
基本ユニットは、第１及び第２のメモリストリングＭＳ１、ＭＳ２を備える。
第１のメモリストリングＭＳ１は、第１のピラー３０−１をチャネルとする直列接続される不揮発性メモリ素子ＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ１４及びセレクトゲートトランジスタＳＴ１１と、第２のピラー３０−２をチャネルとする直列接続される不揮発性メモリ素子ＭＣ１５，ＭＣ１６，ＭＣ１７，ＭＣ１８及びセレクトゲートトランジスタＳＴ１２とを有する。
第２のメモリストリングＭＳ２は、第３のピラー３０−３をチャネルとする直列接続される不揮発性メモリ素子ＭＣ２１，ＭＣ２２，ＭＣ２３，ＭＣ２４及びセレクトゲートトランジスタＳＴ２１と、第４のピラー３０−４をチャネルとする直列接続される不揮発性メモリ素子ＭＣ２５，ＭＣ２６，ＭＣ２７，ＭＣ２８及びセレクトゲートトランジスタＳＴ２２とを有する。
ここで、上述の第１乃至第６の実施例と、本実施例（第８の実施例）とを比較する。
図２８（ａ）に示すように、上述の第１乃至第６の実施例では、パストランジスタＰＴ１の直上に、メモリストリングＭＳ１，ＭＳ２内の不揮発性メモリ素子ＭＣ１１〜ＭＣ１８，ＭＣ２１〜ＭＣ２８が直列にＺ方向に積み重ねられる。
これに対し、図２８（ｂ）に示すように、第８の実施例では、図２８（ａ）のセルユニット（メモリストリングＭＳ１，ＭＳ２）をラインＦで折り畳んだ構造を有する。このような構造にすれば、セレクトトランジスタＳＴ１１，ＳＴ１２，ＳＴ２１，ＳＴ２２を不揮発性メモリ素子上に配置できるため、メモリストリングＭＳ１，ＭＳ２の対称性が良く、その特性が向上する。
また、共通線４２とパストランジスタＰＴ１のゲート電極Ｇ１との接続が容易に行えるため、コンフィギュレーションメモリの設計が容易化される。
以上のような構造において、例えば、第１のコンテキストは、第１のメモリペア（不揮発性メモリ素子ＭＣ１１，ＭＣ２１）内に相補データとして書き込まれる。同様に、第２のコンテキストは、第２のメモリペア（不揮発性メモリ素子ＭＣ１２，ＭＣ２２）内に相補データとして書き込まれる。
また、例えば、第３のコンテキストは、第３のメモリペア（不揮発性メモリ素子ＭＣ１８，ＭＣ２８）内に相補データとして書き込まれる。同様に、第４のコンテキストは、第４のメモリペア（不揮発性メモリ素子ＭＣ１７，ＭＣ２７）内に相補データとして書き込まれる。
このように、第８の実施例に係わるデバイス構造を用いれば、スキマティックを忠実にデバイス構造（プログラマブルロジックスイッチ）として実現できるため、マルチコンテキスト再構成可能な論理回路の実用化に貢献できる。
・ 基本動作
第８の実施例に係わる基本ユニット（プログラマブルロジックスイッチ）の基本動作（読み出し／書き込み／消去）は、上述の第４の実施例に係わる基本ユニットの基本動作（表２参照）と同じ動作により行うことが可能であるため、ここでの説明を省略する。
（その他）
上述の第１乃至第８の実施例において、第１乃至第４のピラーの側面上に形成される不揮発性メモリ素子は、フラッシュメモリを前提としているが、これに限定されることはない。例えば、不揮発性メモリ素子は、Ｒｅ(resistive)ＲＡＭやＭ(magnetic)ＲＡＭなどに使用される抵抗変化素子であってもよい。
（適用例）
上述の実施例に係わるプログラマブルロジックスイッチをＦＰＧＡに適用した場合を説明する。
ＦＰＧＡは、様々な機器に組み込まれ、利用目的も多様化しているが、様々なコンテンツを搭載することによりその面積は増加する。通常、ＦＰＧＡ内に実装された回路の全てが同時に動くことは少ないが、全てのコンテンツを実現するためには全ての回路を実装しなくてはならないため、面積的及び消費電力的に無駄が生じる。
そこで、上述の実施例に係わるプログラマブルロジックスイッチをＦＰＧＡに適用すれば、１つのパストランジスタに複数のメモリペア（１つのメモリペアは１つのコンテキストに対応）を設け、複数のワード線（複数のメモリペア）のうちの１つを選択的に切り替えることにより、ＦＰＧＡの非アクティブ領域を最小限にし、小さなエリアサイズにより、複数のコンテキストを高速かつ低消費電力で切り替えることが可能になる。
図２９及び図３０は、適用例としてのＦＰＧＡを示している。
本例のＦＰＧＡにおいて、上述の各実施例に係わる基本ユニットと同じの要素には同じ符号を付すことにより、本例と上述の各実施例との対応関係を明確化する。
本例のＦＰＧＡ２０は、アレイ状に配置される複数のブロックＢＬＫ１１，…ＢＬＫｉｊ（ｉ及びｊは、いずれも２以上の自然数）、及び、これらブロックＢＬＫ１１，…ＢＬＫｉｊを駆動するためのドライバ１１，１２を備える。
ドライバ１１は、例えば、コンテキストＩＤに基づいて、ロウ方向に並ぶ複数のブロックＢＬＫ１１，ＢＬＫ１２，…ＢＬＫ１ｊ内の複数のワード線ＷＬ１，…ＷＬｋ（ｋは、２以上の自然数）のうちの１つを選択し、選択されたワード線に接続されるメモリペアに対して、コンテキストの書き込み及び読み出しを実行する。
ドライバ１２は、例えば、動作／コンテキスト情報に基づいて、書き込み／読み出し／消去時において、複数のデータ線ＢＬ１，…ＢＬ（ｎ＋１）の電位を決定する。
複数のブロックＢＬＫ１１，…ＢＬＫｉｊの各々は、メモリ部１３、及び、論理回路部１４を備える。
メモリ部１３は、上述の各実施例に係わるメモリストリング（メモリペア）を有する。論理回路部１４は、例えば、ルックアップテーブル、パストランジスタなどを備え、メモリ部１３から出力される出力データＤＡＴＡ１，…ＤＡＴＡｎに基づいて、所定の論理（回路構成）を実現する。
例えば、読み出し時（ＦＰＧＡ動作時）において、ワード線ＷＬ１が選択されると、メモリ部１３からコンテキスト（Context1）が、出力データＤＡＴＡ１，…ＤＡＴＡｎとして読み出される。論理回路部１４は、メモリ部１３からのコンテキスト（Context1）に基づいて、所定の論理により、入力データＤｉｎ０，Ｄｉｎ１，Ｄｉｎ２，…を、出力データＤｏｕｔにする処理を行う。
図３０の例では、出力データＤＡＴＡ１，…ＤＡＴＡｎは、パストランジスタＰＴ１，ＰＴ２，…ＰＴｎの制御端子（例えば、ＦＥＴのゲート端子）に接続される。パストランジスタＰＴ１，ＰＴ２，…ＰＴｎは、所定の論理（回路構成）を実現するためのロジックエレメントを選択的に相互接続する役割を有する。
尚、出力データＤＡＴＡ１，…ＤＡＴＡｎは、インバータの入力ノードや、スイッチトランジスタの入力端子（例えば、ＦＥＴのソース／ドレイン）などに入力される場合もある。
（むすび）
実施形態によれば、コンフィギュレーションメモリとして不揮発性メモリ素子を使用したときのデバイス構造を実現できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０： 制御回路、 １１，１２： ドライバ、 １３： メモリ部、 １４： ロジック回路部、 ２１： ゲート絶縁層（トンネル絶縁層）、 ２２： 電荷蓄積層、 ２３： 電極間絶縁層（ブロック絶縁層）、 ３０−１〜３０−４： ピラー、 ３１，３３： 導電層、 ３２−１，３２−２： 半導体層、 ＭＳ１〜ＭＳ４： メモリストリング、 ＭＣ１１〜ＭＣ１４，ＭＣ２１〜ＭＣ２４： 不揮発性メモリ素子（メモリセル）、 ＷＬ１〜ＷＬ４： 制御線、 ＢＬ１〜ＢＬ４： データ線、 ＳＧＤ，ＳＧＳ： セレクトゲート線、 ＰＴ１，ＰＴ２： パストランジスタ。

Claims (18)

  1. 第１のゲート電極を有する第１のパストランジスタと、前記第１のパストランジスタ上に積層される第１及び第２の制御線と、前記第１及び第２の制御線を貫通し、下端が前記第１のゲート電極に接続される第１及び第２のピラーと、前記第１のピラーの上端に接続される第１のデータ線と、前記第２のピラーの上端に接続される第２のデータ線と、前記第１のピラー及び前記第１の制御線間に配置される第１の不揮発性メモリ素子と、前記第１のピラー及び前記第２の制御線間に配置される第２の不揮発性メモリ素子と、前記第２のピラー及び前記第１の制御線間に配置される第３の不揮発性メモリ素子と、前記第２のピラー及び前記第２の制御線間に配置される第４の不揮発性メモリ素子と、前記第１の不揮発性メモリ素子及び前記第１のゲート電極間に接続される第１のセレクトゲートトランジスタと、前記第３の不揮発性メモリ素子及び前記第１のゲート電極間に接続される第２のセレクトゲートトランジスタと、前記第１及び第３の不揮発性メモリ素子に対する第１のコンテキストの書き込み及び消去時、又は、前記第２及び第４の不揮発性メモリ素子に対する第２のコンテキストの書き込み及び消去時に、前記第１及び第２のセレクトゲートトランジスタをオフ状態にする制御回路と、
    を具備するプログラマブルロジックスイッチ。
  2. 第１のゲート電極を有する第１のパストランジスタと、前記第１のパストランジスタ上に積層される第１及び第２の制御線と、前記第１のパストランジスタ上に積層され、前記第１及び第２の制御線と並んで配置される第３及び第４の制御線と、前記第１及び第２の制御線を貫通し、下端が前記第１のゲート電極に接続される第１のピラーと、前記第３及び第４の制御線を貫通し、下端が前記第１のゲート電極に接続される第２のピラーと、前記第１のピラーの上端に接続される第１のデータ線と、前記第２のピラーの上端に接続される第２のデータ線と、前記第１のピラー及び前記第１の制御線間に配置される第１の不揮発性メモリ素子と、前記第１のピラー及び前記第２の制御線間に配置される第２の不揮発性メモリ素子と、前記第２のピラー及び前記第３の制御線間に配置される第３の不揮発性メモリ素子と、前記第２のピラー及び前記第４の制御線間に配置される第４の不揮発性メモリ素子と、前記第１の不揮発性メモリ素子及び前記第１のゲート電極間に接続される第１のセレクトゲートトランジスタと、前記第３の不揮発性メモリ素子及び前記第１のゲート電極間に接続される第２のセレクトゲートトランジスタと、前記第１及び第３の不揮発性メモリ素子に対する第１のコンテキストの書き込み及び消去時、又は、前記第２及び第４の不揮発性メモリ素子に対する第２のコンテキストの書き込み及び消去時に、前記第１及び第２のセレクトゲートトランジスタをオフ状態にする制御回路と、
    を具備するプログラマブルロジックスイッチ。
  3. 請求項１又は２に記載のプログラマブルロジックスイッチにおいて、
    前記第１のゲート電極と前記第１及び第２のピラーの下端との間に第１の半導体層をさらに具備し、
    前記第１及び第２のピラーは、前記第１の半導体層を経由して、前記第１のゲート電極に接続される
    プログラマブルロジックスイッチ。
  4. 請求項３に記載のプログラマブルロジックスイッチにおいて、
    前記第１の半導体層は、前記第１のピラーに隣接する部分に第１の端を有し、前記第２のピラーに隣接する部分に第２の端を有し、
    前記第１のセレクトゲートトランジスタは、前記第１の半導体層の前記第１の端をチャネルとし、前記第２のセレクトゲートトランジスタは、前記第１の半導体層の前記第２の端をチャネルとする
    プログラマブルロジックスイッチ。
  5. 請求項３に記載のプログラマブルロジックスイッチにおいて、
    前記第１のセレクトゲートトランジスタは、前記第１のピラーをチャネルとし、前記第２のセレクトゲートトランジスタは、前記第２のピラーをチャネルとする
    プログラマブルロジックスイッチ。
  6. 請求項３に記載のプログラマブルロジックスイッチにおいて、
    前記第１の半導体層と同一層内に第２の半導体層をさらに具備し、
    前記第１のパストランジスタは、半導体基板内にソース／ドレイン領域としての不純物領域を備え、前記不純物領域は、前記第２の半導体層を経由して、所定の論理を実現するためのロジックエレメントに接続される
    プログラマブルロジックスイッチ。
  7. 請求項１又は２に記載のプログラマブルロジックスイッチにおいて、
    前記第１及び第２のピラーは、前記第１のゲート電極に直接接続される
    プログラマブルロジックスイッチ。
  8. 請求項７に記載のプログラマブルロジックスイッチにおいて、
    前記第１のセレクトゲートトランジスタは、前記第１のピラーをチャネルとし、前記第２のセレクトゲートトランジスタは、前記第２のピラーをチャネルとする
    プログラマブルロジックスイッチ。
  9. 請求項１乃至５、７及び８のいずれか１項に記載のプログラマブルロジックスイッチにおいて、
    前記第１のパストランジスタは、半導体基板内にソース／ドレイン領域としての不純物領域を備え、前記不純物領域は、前記第１のゲート電極よりも上にある導電層を経由して、所定の論理を実現するためのロジックエレメントに接続される
    プログラマブルロジックスイッチ。
  10. 請求項１に記載のプログラマブルロジックスイッチにおいて、
    前記第１のデータ線を第１の電位に設定し、前記第２のデータ線を第２の電位に設定し、前記第１の制御線を前記第１の不揮発性メモリ素子の閾値と前記第３の不揮発性メモリ素子の閾値との間の読み出し電位に設定することにより、前記第１及び第２の電位のうちの１つを前記第１のコンテキストとして前記パストランジスタの前記第１のゲート電極に転送する
    プログラマブルロジックスイッチ。
  11. 請求項２に記載のプログラマブルロジックスイッチにおいて、
    前記第１のデータ線を第１の電位に設定し、前記第２のデータ線を第２の電位に設定し、前記第１及び第３の制御線を前記第１の不揮発性メモリ素子の閾値と前記第３の不揮発性メモリ素子の閾値との間の読み出し電位に設定することにより、前記第１及び第２の電位のうちの１つを前記第１のコンテキストとして前記パストランジスタの前記第１のゲート電極に転送する
    プログラマブルロジックスイッチ。
  12. 請求項１に記載のプログラマブルロジックスイッチにおいて、
    第２のゲート電極を有する第２のパストランジスタと、前記第２のパストランジスタ上に積層される第３及び第４の制御線と、前記第３及び第４の制御線を貫通し、下端が前記第２のゲート電極に接続される第３及び第４のピラーと、前記第３のピラー及び前記第３の制御線間に配置される第５の不揮発性メモリ素子と、前記第３のピラー及び前記第４の制御線間に配置される第６の不揮発性メモリ素子と、前記第４のピラー及び前記第３の制御線間に配置される第７の不揮発性メモリ素子と、前記第４のピラー及び前記第４の制御線間に配置される第８の不揮発性メモリ素子と、前記第５の不揮発性メモリ素子及び前記第２のゲート電極間に接続される第３のセレクトゲートトランジスタと、前記第７の不揮発性メモリ素子及び前記第２のゲート電極間に接続される第４のセレクトゲートトランジスタと、前記第５及び第７の不揮発性メモリ素子に対する第３のコンテキストの書き込み及び消去時、又は、前記第６及び第８の不揮発性メモリ素子に対する第４のコンテキストの書き込み及び消去時に、前記第３及び第４のセレクトゲートトランジスタをオフ状態にする制御回路と、
    をさらに具備し、
    前記第１のデータ線は、前記第３のピラーの上端にも接続され、
    前記第２のデータ線は、前記第４のピラーの上端にも接続される
    プログラマブルロジックスイッチ。
  13. 請求項２に記載のプログラマブルロジックスイッチにおいて、
    第２のゲート電極を有する第２のパストランジスタと、前記第１及び第２の制御線を貫通し、下端が前記第２のゲート電極に接続される第３のピラーと、前記第３及び第４の制御線を貫通し、下端が前記第２のゲート電極に接続される第４のピラーと、前記第４のピラーの上端に接続される第３のデータ線と、前記第３のピラー及び前記第１の制御線間に配置される第５の不揮発性メモリ素子と、前記第３のピラー及び前記第２の制御線間に配置される第６の不揮発性メモリ素子と、前記第４のピラー及び前記第３の制御線間に配置される第７の不揮発性メモリ素子と、前記第４のピラー及び前記第４の制御線間に配置される第８の不揮発性メモリ素子と、前記第５の不揮発性メモリ素子及び前記第２のゲート電極間に接続される第３のセレクトゲートトランジスタと、前記第７の不揮発性メモリ素子及び前記第２のゲート電極間に接続される第４のセレクトゲートトランジスタと、前記第５及び第７の不揮発性メモリ素子に対する第３のコンテキストの書き込み及び消去時、又は、前記第６及び第８の不揮発性メモリ素子に対する第４のコンテキストの書き込み及び消去時に、前記第３及び第４のセレクトゲートトランジスタをオフ状態にする制御回路と、
    をさらに具備し、
    前記第１のデータ線は、前記第３のピラーの上端にも接続される
    プログラマブルロジックスイッチ。
  14. 半導体基板と、前記半導体基板上に積層される第１及び第２の制御線と、前記半導体基板上に積層され、前記第１及び第２の制御線と並んで配置される第３及び第４の制御線と、前記第１及び第２の制御線を貫通する第１のピラーと、前記第３及び第４の制御線を貫通し、下端が前記第１のピラーの下端に接続される第２のピラーと、前記第１及び第２の制御線を貫通する第３のピラーと、前記第３及び第４の制御線を貫通し、下端が前記第３のピラーの下端に接続される第４のピラーと、前記第１及び第３のピラーの上端に接続される共通線と、前記第２のピラーの上端に接続される第１のデータ線と、前記第４のピラーの上端に接続される第２のデータ線と、前記半導体基板上に配置され、ゲート電極が前記共通線に接続されるパストランジスタと、前記第１のピラー及び前記第１の制御線間に配置される第１の不揮発性メモリ素子と、前記第２のピラー及び前記第３の制御線間に配置される第２の不揮発性メモリ素子と、前記第３のピラー及び前記第１の制御線間に配置される第３の不揮発性メモリ素子と、前記第４のピラー及び前記第３の制御線間に配置される第４の不揮発性メモリ素子と、前記第１の不揮発性メモリ素子及び前記ゲート電極間に接続される第１のセレクトゲートトランジスタと、前記第３の不揮発性メモリ素子及び前記ゲート電極間に接続される第２のセレクトゲートトランジスタと、前記第１及び第３の不揮発性メモリ素子に対する第１のコンテキストの書き込み及び消去時、又は、前記第２及び第４の不揮発性メモリ素子に対する第２のコンテキストの書き込み及び消去時に、前記第１及び第２のセレクトゲートトランジスタをオフ状態にする制御回路と、
    を具備するプログラマブルロジックスイッチ。
  15. 請求項１４に記載のプログラマブルロジックスイッチにおいて、
    さらに、前記第１のピラー及び前記第２の制御線間に配置される第５の不揮発性メモリ素子と、前記第２のピラー及び前記第４の制御線間に配置される第６の不揮発性メモリ素子と、前記第３のピラー及び前記第２の制御線間に配置される第７の不揮発性メモリ素子と、前記第４のピラー及び前記第４の制御線間に配置される第８の不揮発性メモリ素子とをさらに具備し、
    前記制御回路は、前記第５及び第７の不揮発性メモリ素子に対する第３のコンテキストの書き込み及び消去時、又は、前記第６及び第８の不揮発性メモリ素子に対する第４のコンテキストの書き込み及び消去時に、前記第１及び第２のセレクトゲートトランジスタをオフ状態にする、
    プログラマブルロジックスイッチ。
  16. 半導体基板と、前記半導体基板上に積層される第１及び第２の制御線と、前記半導体基板上に積層され、前記第１及び第２の制御線と並んで配置される第３及び第４の制御線と、前記第１及び第２の制御線を貫通する第１のピラーと、前記第３及び第４の制御線を貫通し、下端が前記第１のピラーの下端に接続される第２のピラーと、前記半導体基板上に積層される第５及び第６の制御線と、前記半導体基板上に積層され、前記第５及び第６の制御線と並んで配置される第７及び第８の制御線と、前記第５及び第６の制御線を貫通する第３のピラーと、前記第７及び第８の制御線を貫通し、下端が前記第３のピラーの下端に接続される第４のピラーと、前記第２及び第３のピラーの上端に接続される共通線と、前記第１のピラーの上端に接続される第１のデータ線と、前記第４のピラーの上端に接続される第２のデータ線と、前記半導体基板上に配置され、ゲート電極が前記共通線に接続されるパストランジスタと、前記第１のピラー及び前記第１の制御線間に配置される第１の不揮発性メモリ素子と、前記第２のピラー及び前記第３の制御線間に配置される第２の不揮発性メモリ素子と、前記第３のピラー及び前記第５の制御線間に配置される第３の不揮発性メモリ素子と、前記第４のピラー及び前記第７の制御線間に配置される第４の不揮発性メモリ素子と、前記第２の不揮発性メモリ素子及び前記ゲート電極間に接続される第１のセレクトゲートトランジスタと、前記第３の不揮発性メモリ素子及び前記ゲート電極間に接続される第２のセレクトゲートトランジスタと、前記第１及び第４の不揮発性メモリ素子に対する第１のコンテキストの書き込み及び消去時、又は、前記第２及び第３の不揮発性メモリ素子に対する第２のコンテキストの書き込み及び消去時に、前記第１及び第２のセレクトゲートトランジスタをオフ状態にする制御回路と、
    を具備するプログラマブルロジックスイッチ。
  17. 請求項１６に記載のプログラマブルロジックスイッチにおいて、
    さらに、前記第１のピラー及び前記第２の制御線間に配置される第５の不揮発性メモリ素子と、前記第２のピラー及び前記第４の制御線間に配置される第６の不揮発性メモリ素子と、前記第３のピラー及び前記第６の制御線間に配置される第７の不揮発性メモリ素子と、前記第４のピラー及び前記第８の制御線間に配置される第８の不揮発性メモリ素子とをさらに具備し、
    前記制御回路は、前記第５及び第８の不揮発性メモリ素子に対する第３のコンテキストの書き込み及び消去時、又は、前記第６及び第７の不揮発性メモリ素子に対する第４のコンテキストの書き込み及び消去時に、前記第１及び第２のセレクトゲートトランジスタをオフ状態にする、
    プログラマブルロジックスイッチ。
  18. 前記共通線は、前記共通線よりも上にある導電層を経由して、前記パストランジスタの前記ゲート電極に接続される請求項１４又は１６に記載のプログラマブルロジックスイッチ。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012039415A1 (ja) * 2010-09-21 2012-03-29 日本電気株式会社 半導体装置およびその制御方法
JP2014063952A (ja) * 2012-09-24 2014-04-10 Toshiba Corp 不揮発性半導体記憶装置
US9276011B2 (en) 2013-03-15 2016-03-01 Micron Technology, Inc. Cell pillar structures and integrated flows
US9484350B2 (en) 2013-09-27 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having an inter-layer via (ILV), and method of making same
US9431410B2 (en) 2013-11-01 2016-08-30 Micron Technology, Inc. Methods and apparatuses having memory cells including a monolithic semiconductor channel
US9437604B2 (en) * 2013-11-01 2016-09-06 Micron Technology, Inc. Methods and apparatuses having strings of memory cells including a metal source
JP2015172990A (ja) 2014-03-12 2015-10-01 株式会社東芝 不揮発性半導体記憶装置
KR20150116175A (ko) * 2014-04-07 2015-10-15 에스케이하이닉스 주식회사 소스라인 저항 감소를 위한 비휘발성 메모리 장치
JP2016225613A (ja) * 2015-05-26 2016-12-28 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の駆動方法
US10483277B2 (en) * 2016-09-13 2019-11-19 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing the same
WO2018224911A1 (ja) 2017-06-08 2018-12-13 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の駆動方法
WO2020258197A1 (en) 2019-06-28 2020-12-30 Yangtze Memory Technologies Co., Ltd. Computation-in-memory in three-dimensional memory device
CN110537259A (zh) * 2019-06-28 2019-12-03 长江存储科技有限责任公司 三维存储器件中的存储器内计算

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5106773A (en) * 1990-10-09 1992-04-21 Texas Instruments Incorporated Programmable gate array and methods for its fabrication
JPH0935490A (ja) * 1995-07-17 1997-02-07 Yamaha Corp 半導体記憶装置
US5581501A (en) 1995-08-17 1996-12-03 Altera Corporation Nonvolatile SRAM cells and cell arrays
US6002610A (en) 1998-04-30 1999-12-14 Lucent Technologies Inc. Non-volatile memory element for programmable logic applications and operational methods therefor
DE10320701A1 (de) * 2003-05-08 2004-12-23 Siemens Ag Bauelement mit einer in ihrer Funktionalität konfigurierbaren Schaltungsanordnung, insbesondere Logikschaltungsanordnung
JP4398750B2 (ja) * 2004-02-17 2010-01-13 株式会社東芝 Ｎａｎｄ型フラッシュメモリ
JP4451703B2 (ja) * 2004-04-21 2010-04-14 パナソニック株式会社 プログラマブルロジックデバイス
JP5016832B2 (ja) * 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
CN101617300A (zh) * 2006-11-01 2009-12-30 冈博逻辑股份有限公司 用于可编程逻辑的俘获电荷非易失性开关连接器
JP2009224612A (ja) * 2008-03-17 2009-10-01 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
JP2009302254A (ja) * 2008-06-12 2009-12-24 Renesas Technology Corp 半導体装置
WO2011036770A1 (ja) * 2009-09-25 2011-03-31 株式会社 東芝 メモリ機能付きパストランジスタ回路およびこのパストランジスタ回路を有するスイッチングボックス回路
EP2731109B1 (en) * 2010-12-14 2016-09-07 SanDisk Technologies LLC Architecture for three dimensional non-volatile storage with vertical bit lines
JP5613188B2 (ja) * 2012-02-13 2014-10-22 株式会社東芝 プログラマブルロジックスイッチ

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