JP2022535372A - メモリデバイスをプログラムする方法および関連するメモリデバイス - Google Patents

メモリデバイスをプログラムする方法および関連するメモリデバイス Download PDF

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Abstract

基板に形成される複数のメモリセル、上部ダミー記憶領域、下部ダミー記憶領域、複数のワード線および複数のビット線を含むメモリデバイスにおいて、第1の期間の間、複数のビット線のうちの選択されたビット線、基板におけるチャネル領域および基板におけるソース領域がプリチャージされ、下部ダミー記憶領域に負のプレパルス電圧が印加される。第1の期間に続く第2の期間の間、複数のメモリセルのうちの選択されたメモリセルがプログラムされ、ここで選択されたメモリセルは、選択されたビット線および複数のワード線のうちの選択されたワード線に結合されている。

Description

本発明は、メモリデバイスをプログラムする方法および関連するメモリデバイスに関し、より詳細には、3D QLC構造を持つメモリデバイスをプログラムするときにプログラムディスターブを低減させる方法および関連するメモリデバイスに関する。
様々な電子装置に使用するために半導体メモリがより普及した。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、携帯情報端末、モバイルコンピューティング装置、非モバイルコンピューティング装置および他の装置に適用される。最近では、時にビットコストスケーラブル(BiCS: Bit Cost Scalable)アーキテクチャと称される3次元(3D)積層メモリ構造を使用する、超高密度記憶デバイスが提案された。例えば、交互の導電および誘電層のアレイから3D NAND積層フラッシュメモリデバイスを形成できる。層にメモリホールが穿設されて多くのメモリ層を同時に画定する。次いでメモリホールに適切な材料を充填することによってNANDストリングが形成される。導電層によってメモリセルの制御ゲートが提供される。
シングルレベルセル(SLC)不揮発性メモリがメモリ素子あたり1ビットだけを記憶できるだけである一方で、マルチレベルセル(MLC)不揮発性メモリはセルあたり2ビット以上を記憶できる。例えば、セルあたり16の電圧レベルを有するNANDメモリは、クアッドレベルセル(QLC)メモリと称されてよく、かつセルあたり4ビットのデータを表し得る。
各プレーナNANDメモリは、複数ワード線およびビット線によって接続されるメモリセルのアレイから成る。データは、ページ毎にプレーナNANDメモリへプログラムされまたはそれから読み出される。浮遊ゲート間結合の影響を軽減するために、3D QLC NANDメモリは、粗密プログラミングを通してプログラムされて総プログラミング速度を改善し得る。先行技術のプログラミング方法では、第1のワード線が粗プログラミングで第1の電圧VPGM1にプログラムされ、第2のワード線が粗プログラミングで第1の電圧VPGM1にプログラムされ、第1のワード線が粗密プログラミングで第2の電圧VPGM2にプログラムされ、第2のワード線が粗密プログラミングで第2の電圧VPGM2にプログラムされるが、ここでVPGM2>VPGM1である。
第1のワード線の密プログラミングの間、選択されたビット線がプリチャージされているときに、第1および第2のワード線間の信号経路が断たれ、第1のワード線を粗プログラムするときに発生された残留電子を排出することができない。したがって、先行技術のプログラミング方法は、プログラムディスターブを誘発しがちである。
本発明は、基板に形成される複数のメモリセル、上部ダミー記憶領域、下部ダミー記憶領域、複数のワード線および複数のビット線を含むメモリデバイスをプログラムする方法を提供する。上記方法は、第1の期間の間、複数のビット線のうちの選択されたビット線、基板におけるチャネル領域および基板におけるソース領域をプリチャージするステップと、第1の期間の間、下部ダミー記憶領域に負のプレパルス電圧を印加するステップと、第1の期間に続く第2の期間の間、複数のメモリセルのうちの選択されたメモリセルをプログラムするステップであって、選択されたメモリセルが、選択されたビット線および複数のワード線のうちの選択されたワード線に結合されている、ステップとを含む。
本発明は、基板に形成される複数のワード線、複数のビット線、第1のメモリストリング、第2のメモリストリングおよび制御ユニットを含むメモリデバイスも提供する。第1のメモリストリングは、第1の上部ダミーセルと、第1の下部ダミーセルと、第1の上部ダミーセルと第1の下部ダミーセルとの間に直列に結合され、かつ複数のワード線のうちの第1のワード線によって制御される選択された第1のメモリセルおよび複数のワード線のうちの第2のワード線によって制御される非選択の第1のメモリセルを含む複数の第1のメモリセルと、第1の上部ダミーセルを複数のビット線のうちの第1のビット線に選択的に結合するように構成される第1の上部選択ゲートと、第1の下部ダミーセルを第1のソース線に選択的に結合するように構成される第1の下部選択ゲートとを含む。第2のメモリストリングは、第2の上部ダミーセルと、第2の下部ダミーセルと、第2の上部ダミーセルと第2の下部ダミーセルとの間に直列に結合され、かつ複数のワード線によって制御される複数の非選択の第2のメモリセルと、第2の上部ダミーセルを複数のビット線のうちの第2のビット線に選択的に結合するように構成される第2の上部選択ゲートと、第2の下部ダミーセルを第2のソース線に選択的に結合するように構成される第2の下部選択ゲートとを含む。制御ユニットは、第1の期間の間、第1のビット線、基板におけるチャネル領域および基板におけるソース領域をプリチャージし、第1の期間の間、第1の下部ダミーセルに負のプレパルス電圧を印加し、第1の期間に続く第2の期間の間、選択された第1のメモリセルをプログラムするように構成される。
本発明のこれらおよび他の目的は、様々な図および図面に例示される好適な実施形態の以下の詳細な説明を読んだ後に間違いなく当業者に明らかになるであろう。
本発明の一実施形態に係る1つのNANDストリングを例示する上面図である。 本発明の一実施形態に係る1つのNANDストリングの等価回路を例示する図である。 本発明の一実施形態に係るメモリセルを並列に読み出すおよびプログラムするための読み書き回路を有するメモリデバイスを例示する図である。 本発明の一実施形態に係るメモリセルのアレイの例証的な構造を例示する図である。 本発明の一実施形態に係るメモリデバイスにおいてメモリセルのアレイをプログラムするときにプログラムディスターブを低減させる方法を例示するフローチャートである。 図5に描かれる方法を実行するときの関連する信号線のレベルを例示する図である。
図1は、本発明の一実施形態に係る1つのNANDストリングを例示する上面図である。図2は、その等価回路を例示する図である。NAND構造を使用するフラッシュメモリシステムにおいて、2つの選択ゲート間に複数トランジスタが直列に配置されて挟まれており、NANDストリングと称される。図1および図2に描かれるNANDストリングは、上部選択ゲートSG_T(ドレイン側)と下部選択ゲートSG_B(ソース側)との間に直列に結合されて挟まれるダミートランジスタ100_DT、4つのトランジスタ101～104およびダミートランジスタ100_DBを含む。上部選択ゲートSG_Tは、ビット線コンタクト126を介してNANDストリングをビット線に接続するために配置され、かつ選択ゲート線SGTLに適切な電圧を印加することによって制御され得る。下部選択ゲートSG_Bは、NANDストリングをソース線に接続するために配置され、かつ選択ゲート線SGBLに適切な電圧を印加することによって制御され得る。ダミートランジスタ100_DT、ダミートランジスタ100_DBおよびトランジスタ101～104の各々は制御ゲートおよび浮遊ゲートを含む。例えば、トランジスタ101は制御ゲートCG1および浮遊ゲートFG1を含み、トランジスタ102は制御ゲートCG2および浮遊ゲートFG2を含み、トランジスタ103は制御ゲートCG3および浮遊ゲートFG3を含み、トランジスタ104は制御ゲートCG4および浮遊ゲートFG4を含み、ダミートランジスタ100_DTは制御ゲートCGD_Tおよび浮遊ゲートFGD_Tを含み、ダミートランジスタ100_DBは制御ゲートCGD_Bおよび浮遊ゲートFGD_Bを含む。制御ゲートCG1はワード線WL1に接続され、制御ゲートCG2はワード線WL2に接続され、制御ゲートCG3はワード線WL3に接続され、制御ゲートCG4はワード線WL4に接続され、制御ゲートCGD_Tはダミーワード線DWL_Tに接続され、制御ゲートCGD_Bはダミーワード線DWL_Bに接続される。
例示目的で、図1および図2は、NANDストリングにおける読み書き動作のための4つのメモリセル(トランジスタ101～104)ならびに読み書きテストのための2つのダミーセル(ダミートランジスタ100_DTおよび100_DB)を図示する。他の実施形態において、NANDストリングは8つのメモリセル、16のメモリセル、32のメモリセル、64のメモリセル、128のメモリセル等を含んでよい。しかしながら、NANDストリングにおけるメモリセルまたはダミーセルの数は本発明の範囲を限定するものではない。
NAND構造を使用するフラッシュメモリシステムのための典型的なアーキテクチャは、幾つかのNANDストリングを含む。各NANDストリングは、選択線SGBLによって制御されるその下部選択ゲートSG_Bによってソース線に接続され、かつ選択線SGTLによって制御されるその上部選択ゲートSG_Tによってその関連ビット線に接続される。各ビット線およびそのビット線にビット線コンタクトを介して接続されるそれぞれのNANDストリングは、メモリセルのアレイの列を含む。ビット線は複数NANDストリングで共有される。典型的に、ビット線は、ワード線に垂直な方向にNANDストリングの上を走り、かつ1つまたは複数のセンスアンプに接続される。
図3は、本発明の一実施形態に係るメモリセルのページ(または他の単位)を並列に読み出すおよびプログラムするための読み書き回路を有するメモリデバイス100を例示する図である。メモリデバイス100は、メモリセル10のアレイ(2次元または3次元)、制御回路網20、読み書き回路30Aおよび30B、行デコーダ40Aおよび40B、列デコーダ50Aおよび50Bならびにコントローラ60を含む。1つの実施形態において、様々な周辺回路によるメモリアレイ10へのアクセスは、アレイの両側において対称的に実装され、その結果、各側におけるアクセス線および回路網の密度は半分に削減される。読み書き回路30Aおよび30Bは、メモリセルのページが並列に読み出されるまたはプログラムされるのを可能にする複数センスブロックSBを含む。メモリセル10のアレイは、行デコーダ40Aおよび40Bを介してワード線によってかつ列デコーダ50Aおよび50Bを介してビット線によってアドレス可能である。典型的な実施形態において、メモリセル10、制御回路網20、読み書き回路30Aおよび30B、行デコーダ40Aおよび40Bならびに列デコーダ50Aおよび50Bはメモリチップ70上に製造されてよい。コマンドおよびデータは、信号線82を介してホストとコントローラ60との間でおよび信号線84を介してコントローラ60とメモリチップ70との間で転送される。メモリデバイス100の完成後に読み書きテストを行うためにメモリアレイ10の側に沿って典型的に位置するダミー記憶域DMX1～DMX2およびDMY1～DMY2に複数のダミーセル、ダミーワード線およびダミービット線(図示せず)が設置されてよい。
制御回路網20は、メモリセル10のアレイにメモリ動作を行うために読み書き回路30Aおよび30Bと協力するように構成される。制御回路網20は、状態機械22、オンチップアドレスデコーダ24および電力制御モジュール26を含む。状態機械22は、メモリ動作のチップレベル制御を提供するように構成される。オンチップアドレスデコーダ24は、行デコーダ40A、40Bおよび列デコーダ50A、50Bによって使用されるハードウェアアドレスに対してホストまたはメモリコントローラによって使用されるものの間のアドレスインタフェースを提供するように構成される。電力制御モジュール26は、各メモリ動作の間、ワード線およびビット線に供給される電力および電圧を制御するように構成される。
図4は、本発明の一実施形態に係るメモリセル10のアレイの例証的な構造を例示する図である。メモリセル10のアレイは、BLOCK1～BLOCKIによって示されるメモリセルの複数ブロックへ分割され、ここでIは正整数であり、典型的に大数に等しい。ブロックは、ビット線BL1～BLMおよび共通の一組のワード線WL1～WLNを介してアクセスされる一組のNANDストリングを含み、ここでMおよびNは1より大きい整数である。NANDストリングの1つの端子が上部選択ゲート(選択ゲート線SGTLによって制御される)を介して対応するビット線に接続され、かつ別の端子が下部選択ゲート(選択ゲート線SGBLによって制御される)を介してソース線に接続される。各ブロックは典型的に幾つかのページへ分割される。1つの実施形態において、ブロックは従来の消去の単位であり、ページは従来のプログラミングの単位である。しかしながら、他の消去/プログラムの単位も使用できる。
一実施形態において、メモリセル10のアレイは、p型基板、p型基板内のnウェルおよびnウェル内のpウェルを備えるトリプルウェルを含む。チャネル領域、ソース領域およびドレイン領域は典型的にpウェルに位置付けられる。pウェルおよびnウェルはp型基板の一部と考えられ、ここでメモリセル10のアレイ全体が1つのpウェル内であり、pウェルにおけるトレンチがNANDストリング間の電気分離を提供する。別の実施形態において、メモリセル10のアレイは、n型基板、n型基板内のpウェルおよびpウェル内のnウェルを備えるトリプルウェルを含む。pウェルおよびnウェルはn型基板の一部と考えられ、ここでチャネル領域、ソース領域およびドレイン領域は典型的にnウェルに位置付けられる。しかしながら、NANDストリングにおけるメモリセルの実装は本発明の範囲を限定するものではない。
本発明において、メモリデバイス100は、メモリセル10のアレイが3D QLC構造に設置されるNANDメモリデバイスでよい。しかしながら、メモリデバイス100の種類は本発明の範囲を限定するものではない。
図5は、本発明の一実施形態に係るメモリデバイス100においてメモリセル10のアレイをプログラムするときにプログラムディスターブを低減させる方法を例示するフローチャートである。例示目的で、メモリデバイス100における選択されたNANDストリングおよび非選択のNANDストリングがアドレスされる。選択されたNANDストリングは、複数のビット線BL1～BLMのうちの選択されたビット線および共通の一組のワード線WL1～WLNによって制御される複数のメモリセルを含む。選択されたNANDストリングの複数のメモリセルのうち、プログラムされるべきメモリセルが、選択されたメモリセルと称され、選択されたビット線および共通の一組のワード線WL1～WLNのうちの選択されたワード線によって制御される。同様に、非選択のNANDストリングは、複数のビット線BL1～BLMのうちの非選択のビット線および共通の一組のワード線WL1～WLNによって制御される複数の非選択のメモリセルを含む。図1および図2に描かれるように、各NANDストリングの上部ダミーセルはダミー記憶域DMX1に設置され、各NANDストリングの下部ダミーセルはダミー記憶域DMX2に設置される。図5におけるフローチャートは以下のステップを含む:
ステップ510:第1の期間の間、選択されたビット線、上部ダミー記憶域DMX1、基板のチャネル領域および基板のソース領域をプリチャージする。
ステップ520:第1の期間の間、非選択のNANDストリングのチャネルが浮遊しているのを可能にするために非選択のビット線を禁止する。
ステップ530:第1の期間の間、基板のチャネル領域およびソース領域のプリチャージを増強する。
ステップ540:第1の期間に続く第2の期間の間、選択されたワード線をプログラムする。
1つの実施形態において、制御回路網20、読み書き回路30Aおよび30B、行デコーダ40Aおよび40B、列デコーダ50Aおよび50Bならびに/またはコントローラ60の1つまたはいずれかの組合せが、図5に描かれるようなプログラミングのプロセスを行うことが可能な制御ユニットと称されてよい。
図6は、図5に描かれる方法を実行するときの関連する信号線のレベルを例示する図である。関連する信号線のバイアス条件が以下のTable 1(表1)にまとめられる。
Figure 2022535372000002
ステップ510において、選択されたビット線、上部ダミー記憶領域DMX1、基板のチャネル領域およびソース領域は、第1の期間T1の間、選択されたビット線、上部ダミー記憶領域DMX1、基板のチャネル領域およびソース領域に正のプレパルス電圧VPP1～VPP4をそれぞれ印加する一方でワード線をグランドレベルGNDにバイアスすることによって、プリチャージされてよい。一実施形態において、VPP1=VPP2=VPP3=VPP4である。しかしながら、正のプレパルス電圧VPP1～VPP4の値は本発明の範囲を限定するものではない。
ステップ520において、非選択のビット線は、第1の期間T1の間、非選択のビット線に正の禁止電圧VINHを印加する一方で非選択の上部選択ゲート線SGTLをターンオン電圧VCC1にバイアスしかつ非選択の下部選択ゲート線SGBLをグランドレベルGNDにバイアスすることによって、禁止されてよい。そのような状況下では、非選択のNANDストリングは浮遊していてよく、それによって選択されたワード線上のプログラムディスターブを低減させる。
ステップ530において、基板におけるチャネル領域およびソース領域のプリチャージは、第1の期間T1の間、下部ダミー記憶領域DMX2に負のプレパルス電圧VPP5を印加することによって、増強されてよい。負にバイアスされた下部ダミー記憶領域DMX2は、基板におけるチャネル領域およびソース領域のプリチャージを強化でき、それによって非選択のNANDストリングのチャネル上のチャネル領域およびソース領域の結合効果を強化し、そのため選択されたワード線上のプログラムディスターブを更に低減させる。
一実施形態において、チャネル領域およびソース領域は、メモリセル10のアレイが形成されるp型基板のpウェルに位置付けられてよい。別の実施形態において、チャネル領域およびソース領域は、メモリセル10のアレイが形成されるn型基板のnウェルに位置付けられてよい。しかしながら、チャネル領域およびソース領域のドーピング型は本発明の範囲を限定するものではない。
ステップ540において、選択されたワード線上の選択されたメモリセル10は、選択されたワード線をパス電圧VPASSに、次いでプログラム電圧VPGMに上昇させ、非選択のワード線をパス電圧VPASSにバイアスし、選択されたビット線、非選択の選択ゲート線SGTLおよび選択ゲート線SGBLをグランドレベルGNDにバイアスし、非選択のビット線を禁止電圧VINHにバイアスし、選択された選択ゲート線SGTLをターンオン電圧VCC1に上昇させ、上部ダミー記憶領域DMX1および下部ダミー記憶領域DMX2をバッファ電圧VCC2に上昇させ、基板におけるチャネル領域およびソース領域をグランドレベルGNDにバイアスすることによって、プログラムされてよい。選択されたワード線上の2ページ以上がプログラムされるべきである場合、プログラムされるべきページの全てが、次のワード線に進む前にプログラムされる。
本発明において、選択されたビット線をプリチャージするときにメモリセル10のアレイの下部ダミー記憶領域に位置するダミーセルに負のプレパルス電圧が印加される。したがって、非選択のNANDストリングのチャネル上のチャネル領域およびソース領域の結合効果が強化されてよく、それによって選択されたワード線上のプログラムディスターブを更に低減させる。
当業者は、本発明の教示を維持しつつデバイスおよび方法の多数の修正および変更がなされ得ることを容易に認めるであろう。それに応じて、以上の開示は、添付の請求項の範囲によってのみ限定されると解釈されるべきである。
10 メモリセル
20 制御回路網
22 状態機械
24 オンチップアドレスデコーダ
26 電力制御モジュール
30A、30B 読み書き回路
40A、40B 行デコーダ
50A、50B 列デコーダ
60 コントローラ
70 メモリチップ
82、84 信号線
100 メモリデバイス
100_DB、100_DT ダミートランジスタ
101～104 トランジスタ
126 ビット線コンタクト
BL1～BLM ビット線
BLOCK1～BLOCKI ブロック
CG1～CG4 制御ゲート
CGD_B、CGD_T 制御ゲート
DMX1～DMX2、DMY1～DMY2 ダミー記憶域
DWL_B、DWL_T ダミーワード線
FG1～FG4 浮遊ゲート
FGD_B、FGD_T 浮遊ゲート
SB センスブロック
SGBL、SGTL 選択ゲート線
SG_B 下部選択ゲート
SG_T 上部選択ゲート
WL1～WLN ワード線

Claims (15)

  1. 基板に形成される複数のメモリセル、上部ダミー記憶領域、下部ダミー記憶領域、複数のワード線および複数のビット線を含むメモリデバイスをプログラムする方法であって、
    第1の期間の間、前記複数のビット線のうちの選択されたビット線、前記基板におけるチャネル領域および前記基板におけるソース領域をプリチャージするステップと、
    前記第1の期間の間、前記下部ダミー記憶領域に負のプレパルス電圧を印加するステップと、
    前記第1の期間に続く第2の期間の間、前記複数のメモリセルのうちの選択されたメモリセルをプログラムするステップであって、前記選択されたメモリセルが、前記選択されたビット線および前記複数のワード線のうちの選択されたワード線に結合されている、ステップとを含む、方法。
  2. 前記第1の期間の間、前記選択されたビット線に第1のプレパルス電圧を印加することによって前記選択されたビット線をプリチャージするステップと、
    前記第1の期間の間、前記上部ダミー記憶領域に第2のプレパルス電圧を印加するステップと、
    前記第1の期間の間、前記基板における前記チャネル領域に第3のプレパルス電圧を印加することによって前記基板における前記チャネル領域をプリチャージするステップと、
    前記第1の期間の間、前記基板における前記ソース領域に第4のプレパルス電圧を印加することによって前記基板における前記ソース領域をプリチャージするステップと
    を更に含む、請求項1に記載の方法。
  3. 前記第1から前記第4までのプレパルス電圧が正の電圧である、請求項2に記載の方法。
  4. 前記第2の期間の間、前記選択されたワード線をパス電圧に、次いでプログラム電圧に上昇させることによって前記選択されたメモリセルをプログラムするステップであって、前記プログラム電圧が前記パス電圧より大きい、ステップ
    を更に含む、請求項1に記載の方法。
  5. 前記第2の期間の間、前記選択されたメモリセルをプログラムするときに、前記複数のワード線のうちの非選択のワード線を前記パス電圧にバイアスし、前記選択されたビット線をグランドレベルにバイアスし、非選択のビット線を禁止電圧にバイアスし、前記上部ダミー記憶領域および前記下部ダミー記憶領域をバッファ電圧に上昇させ、前記基板における前記チャネル領域および前記ソース領域を前記グランドレベルにバイアスするステップ
    を更に含む、請求項4に記載の方法。
  6. 前記プログラム電圧、前記パス電圧、前記禁止電圧および前記バッファ電圧が正の電圧である、請求項5に記載の方法。
  7. 前記第1の期間の間、非選択のビット線に禁止電圧を印加するステップ
    を更に含む、請求項1に記載の方法。
  8. 基板に形成される複数のワード線と、
    前記基板に形成される複数のビット線と、
    前記基板における第1のメモリストリングであって、
    第1の上部ダミーセルと、
    第1の下部ダミーセルと、
    前記第1の上部ダミーセルと前記第1の下部ダミーセルとの間に直列に結合され、
    前記複数のワード線のうちの第1のワード線によって制御される選択された第1のメモリセルと、
    前記複数のワード線のうちの第2のワード線によって制御される非選択の第1のメモリセルとを備える、複数の第1のメモリセルと、
    前記第1の上部ダミーセルを前記複数のビット線のうちの第1のビット線に選択的に結合するように構成される第1の上部選択ゲートと、
    前記第1の下部ダミーセルを第1のソース線に選択的に結合するように構成される第1の下部選択ゲートとを備える、第1のメモリストリングと、
    第2のメモリストリングであって、
    第2の上部ダミーセルと、
    第2の下部ダミーセルと、
    前記第2の上部ダミーセルと前記第2の下部ダミーセルとの間に直列に結合され、かつ前記複数のワード線によって制御される複数の非選択の第2のメモリセルと、
    前記第2の上部ダミーセルを前記複数のビット線のうちの第2のビット線に選択的に結合するように構成される第2の上部選択ゲートと、
    前記第2の下部ダミーセルを第2のソース線に選択的に結合するように構成される第2の下部選択ゲートとを備える、第2のメモリストリングと、
    制御ユニットであって、
    第1の期間の間、前記第1のビット線、前記基板におけるチャネル領域および前記基板におけるソース領域をプリチャージし、
    前記第1の期間の間、前記第1の下部ダミーセルに負のプレパルス電圧を印加し、
    前記第1の期間に続く第2の期間の間、前記選択された第1のメモリセルをプログラムするように構成される、制御ユニットと
    を備える、メモリデバイス。
  9. 前記制御ユニットが、
    前記第1の期間の間、前記第1のビット線に第1のプレパルス電圧を印加することによって前記第1のビット線をプリチャージし、
    前記第1の期間の間、前記第1の上部ダミーセルに第2のプレパルス電圧を印加し、
    前記第1の期間の間、前記基板における前記チャネル領域に第3のプレパルス電圧を印加することによって前記基板における前記チャネル領域をプリチャージし、
    前記第1の期間の間、前記基板における前記ソース領域に第4のプレパルス電圧を印加することによって前記基板における前記ソース領域をプリチャージするように更に構成される、請求項8に記載のメモリデバイス。
  10. 前記第1から前記第4までのプレパルス電圧が正の電圧である、請求項9に記載のメモリデバイス。
  11. 前記制御ユニットが、
    前記第2の期間の間、前記第1のワード線をパス電圧に、次いでプログラム電圧に上昇させることによって前記選択された第1のメモリセルをプログラムするように更に構成され、前記プログラム電圧が前記パス電圧より大きい、請求項8に記載のメモリデバイス。
  12. 前記制御ユニットが、
    前記第2の期間の間、前記第2のワード線を前記パス電圧にバイアスし、
    前記第2の期間の間、前記第1のビット線をグランドレベルにバイアスし、
    前記第2の期間の間、前記第2のビット線を禁止電圧にバイアスし、
    前記第2の期間の間、前記第1の上部ダミーセルおよび前記第1の下部ダミーセルをバッファ電圧に上昇させ、
    前記第2の期間の間、前記基板における前記チャネル領域および前記ソース領域を前記グランドレベルにバイアスするように更に構成される、請求項11に記載のメモリデバイス。
  13. 前記プログラム電圧、前記パス電圧、前記禁止電圧および前記バッファ電圧が正の電圧である、請求項12に記載のメモリデバイス。
  14. 前記制御ユニットが、前記第1の期間の間、前記第2のビット線に禁止電圧を印加するように更に構成される、請求項8に記載のメモリデバイス。
  15. 前記複数の第1および第2のメモリセルが3次元クアッドレベルセル(3D QLC)構造に設置される、請求項8に記載のメモリデバイス。
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