CN116434805A - 三维存储设备、包括其的存储系统及对其进行编程的方法 - Google Patents

Abstract

提供了一种用于对三维(3D)存储设备进行编程的方法。3D存储设备具有多个存储串，多个存储串具有垂直堆叠的存储单元，且每个存储单元可通过字线和位线寻址。对3D存储设备进行编程的方法包括以下步骤：在所选字线上施加编程电压；在第一组未选字线上施加第一通过电压；以及在第二组未选字线上施加第二通过电压，其中，第二通过电压不同于第一通过电压。

Description

三维存储设备、包括其的存储系统及对其进行编程的方法

本公开是申请日为2021年04月01日，申请号为202180001136.2，发明名称为“三维存储设备、包括其的存储系统及对其进行编程的方法”的专利申请的分案申请。

技术领域

本公开内容总体上涉及半导体技术领域，具体而言，涉及编程三维(3D)存储器的方法。

背景技术

随着存储设备缩小到较小的管芯尺寸以降低制造成本并增加存储密度，由于工艺技术的局限性和可靠性问题，平面存储单元的缩放面临挑战。三维(3D)存储器架构可以解决平面存储单元中的密度和性能限制。

在3D NAND闪存存储器中，多层存储单元可以垂直堆叠，使得每单位面积的存储密度可以大大增加。垂直堆叠的存储单元可形成存储串，其中存储单元的沟道在每个存储串中连接。在操作期间，可以同时编程和读取共享相同字线的存储页中的存储单元。然而，并非将同一存储页中的所有存储单元都选择编程到同一逻辑状态。那些未选存储单元可遭受编程干扰。类似地，同一存储串中的未选存储单元可能遭受通过干扰(pass disturb)。因此，需要一种抑制编程干扰和通过干扰两者以改进3D NAND存储器的性能和可靠性的方法。

发明内容

本公开内容描述了用于三维(3D)存储设备的编程方法和电路的实施例。

本公开内容的一方面提供了一种用于对三维(3D)存储设备进行编程的方法。3D存储设备具有多个存储串，多个存储串具有垂直堆叠的存储单元，且每个存储单元可通过字线和位线寻址。对3D存储设备进行编程的方法包括以下步骤：在所选字线上施加编程电压；在第一组未选字线上施加第一通过电压；以及在第二组未选字线上施加第二通过电压，其中，第二通过电压不同于第一通过电压。

在一些实施例中，该方法还包括确定用于连接到第一组未选字线的第一未选存储单元集合的第一最大通过电压，以抑制第一未选存储单元集合上的通过干扰；以及确定用于连接到第二组未选字线的第二未选存储单元集合的第二最大通过电压，以抑制第二未选存储单元集合上的通过干扰。

在一些实施例中，确定第一最大通过电压包括测量第一未选存储单元集合的阈值电压的偏移；以及当第一未选存储单元集合的阈值电压的偏移小于最大允许偏移时，将第一最大通过电压设置为第一通过电压。

在一些实施例中，方法还包括当第一未选存储单元集合的阈值电压的偏移大于最大允许偏移时，将第一通过电压减小预定值。

在一些实施例中，测量第一未选存储单元集合的阈值电压的偏移包括测量处于擦除状态的第一未选存储单元集合的阈值电压。

在一些实施例中，确定第二最大通过电压包括测量第二未选存储单元集合的阈值电压的偏移；以及当第二未选存储单元集合的阈值电压的偏移小于最大允许偏移时，将第二最大通过电压设置为第二通过电压。

在一些实施例中，方法还包括当第二未选存储单元集合的阈值电压的偏移大于最大允许偏移时，将第二通过电压减小预定值。

在一些实施例中，测量第二未选存储单元集合的阈值电压的偏移包括测量处于擦除状态的第二未选存储单元集合的阈值电压。

在一些实施例中，施加第一通过电压和施加第二通过电压包括初始地施加具有预先给定值的电压以抑制第四未选存储单元集合上的编程干扰，其中，第四未选存储单元集合连接到所选字线。

在一些实施例中，方法还包括当第四未选存储单元集合的阈值电压的偏移小于最大允许偏移时，确定具有预先给定值的电压。

在一些实施例中，该方法还包括将所选位线连接到地以对连接到所选位线和所选字线的所选存储单元进行编程；以及在未选位线上施加禁止电压，以禁止对连接到未选位线的未选存储单元进行编程。

在一些实施例中，施加编程电压包括施加在约10V与20V之间的范围内的电压。

在一些实施例中，施加第一通过电压和施加第二通过电压包括施加在约6V到约13V之间的范围内的电压。

本公开内容的另一方面提供了一种三维(3D)存储设备。该3D存储设备包括多个存储单元，连接到被配置用于寻址多个存储单元中的每一个存储单元的字线和位线，其中，多个存储单元被垂直堆叠。3D存储设备还包括外围电路，被配置为对所选存储单元进行编程。外围电路包括控制电路，被配置为将控制信号发送到字线驱动器。字线驱动器根据控制信号被配置为在所选字线上施加编程电压；在第一组未选字线上施加第一通过电压；以及在第二组未选字线上施加第二通过电压，其中，第二通过电压不同于第一通过电压。

在一些实施例中，外围电路还被配置为将所选位线连接到地以对由所选字线和所选位线寻址的所选存储单元进行编程；以及在未选位线上施加禁止电压，以禁止对由未选位线寻址的未选存储单元进行编程。

在一些实施例中，外围电路还被配置为确定第一最大通过电压，以抑制连接到第一组未选字线的第一未选存储单元集合上的通过干扰；以及确定第二最大通过电压以抑制连接到第二组未选字线的第二未选存储单元集合上的通过干扰。

在一些实施例中，当第一未选存储单元集合的阈值电压的偏移小于最大允许偏移时，确定第一最大通过电压。

在一些实施例中，当第二未选存储单元集合的阈值电压的偏移小于最大允许偏移时，确定第二最大通过电压。

在一些实施例中，第一未选存储单元集合和第二未选存储单元集合处于擦除状态。

在一些实施例中，当分别在第一组未选字线和第二组所选字线上施加第一最大通过电压和第二最大通过电压时，连接到所选字线的第四未选存储单元集合的阈值电压的偏移小于最大允许偏移。

本公开内容还提供了一种存储系统，其中，存储系统包括存储器控制器和三维存储设备。存储器芯片包括连接到字线和位线的多个存储单元，字线和位线被配置用于寻址多个存储单元中的每一个，其中，多个存储单元被垂直堆叠。存储器芯片还包括外围电路，被配置为对所选存储单元进行编程，外围电路包括控制电路。控制电路被配置为将控制信号发送到字线驱动器，其中，字线驱动器根据控制信号被配置为在所选字线上施加编程电压；在第一组未选字线上施加第一通过电压；以及在第二组未选字线上施加第二通过电压，其中，第二通过电压不同于第一通过电压。

根据本公开内容的说明书、权利要求书和附图，本领域技术人员可以理解本公开内容的其他方面。

附图说明

并入本文并形成说明书的一部分的附图示出了本公开内容的实施例，并且与说明书一起进一步用于解释本公开内容的原理并且使得相关领域技术人员能够实施和使用本公开内容。

图1示出了根据本公开内容的一些实施例的示例性三维(3D)存储器管芯的示意性俯视图。

图2示出了根据本公开内容的一些实施例的3D存储器管芯的区域的示意性俯视图。

图3示出了根据本公开内容的一些实施例的示例性3D存储阵列结构的一部分的透视图。

图4示出了根据本公开内容的一些实施例的3D存储设备的截面图。

图5-6示出了根据本公开内容的一些实施例的3D存储设备的示意性电路图。

图7A示出了根据本公开内容的一些实施例的在施加具有通过电压的脉冲之后各种字线组中的存储单元的阈值电压偏移。

图7B示出了根据本公开内容的一些实施例的在施加具有各种通过电压的脉冲之后特定字线组中的存储单元的阈值电压偏移。

图8示出了根据本公开内容的一些实施例的确定特定字线组中的存储单元的最大通过电压的操作流程。

图9A-C示出了根据本公开内容的一些实施例的具有一个或多个存储器芯片的存储系统。

图10示出了根据本公开内容的一些实施例的存储器管芯的示意图。

结合附图，依据下面阐述的具体实施方式，本发明的特征和优点将变得更加明显，在附图中，相似的附图标记始终标识相应的元件。在附图中，相似的附图标记通常表示相同、功能相似和/或结构相似的元件。元件首次出现的图由相应附图标记中最左边的数字指示。

将参考附图描述本公开内容的实施例。

具体实施方式

尽管讨论了具体的配置和布置，但应该理解，这仅仅是为了说明的目的而进行的。相关领域的技术人员将认识到，在不脱离本公开内容的精神和范围的情况下，可以使用其他配置和布置。对于相关领域的技术人员显而易见的是，本公开内容还可以用于各种其他应用中。

应注意到，在说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定包括该特定的特征、结构或特性。而且，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，结合其他实施例来影响这样的特征、结构或特性都在相关领域的技术人员的知识范围内。

通常，可以至少部分地从上下文中的用法理解术语。例如，如本文所用的术语“一个或多个”至少部分取决于上下文，可用于以单数意义描述任何特征、结构或特性，或可用于以复数意义描述特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”、“一个”或“该”的术语同样可以被理解为表达单数用法或表达复数用法。另外，术语“基于”可以被理解为不一定旨在传达排他性的因素集合，而是可以允许存在不一定明确描述的其他因素，这同样至少部分地取决于上下文。

应当容易理解的是，本公开内容中的“在……上”、“在……之上”和“在……上方”的含义应以最宽泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义。此外，“在……之上”或“在……上方”不仅意味着“在某物之上”或“在某物上方”，而且还可以包括其间没有中间特征或层的“在某物之上”或“在某物上方”的含义(即，直接在某物上)。

此外，为了便于描述，可以在本文使用诸如“在……之下”、“在……下方”、“下”、“在……之上”、“上”等的空间相对术语来描述如图所示的一个元件或特征与另一个元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖设备在使用或处理步骤中的不同取向。该装置可以以其他方式定向(旋转90度或在其他取向)并且同样可以相应地解释本文使用的空间相关描述词。

如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底包括“顶”表面和“底”表面。衬底的顶表面通常是形成半导体器件的位置，因此，除非另外说明，否则半导体器件形成在衬底的顶侧。底表面与顶表面相对，因此衬底的底侧与衬底的顶侧相对。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或可以保持未图案化。此外，衬底可以包括多种半导体材料，例如硅，锗、砷化镓、磷化铟等。可替换地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。

如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中层的底侧相对靠近衬底，而顶侧相对远离衬底。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间或在顶表面和底表面处的任何一组水平平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、上方和/或其下具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导电层和触点层(其中形成有触点、互连线和/或垂直互连通路(VIA))以及一个或多个电介质层。

在本公开内容中，为了便于描述，“级”用于指代沿垂直方向具有基本相同高度的元件。例如，字线和下面的栅极电介质层可以被称为“一级”，字线和下面的绝缘层可以一起被称为“一级”，具有基本相同高度的字线可以是被称为“一级字线”或类似的等。

如本文所使用的，术语“标称/标称地”是指在产品或过程的设计阶段期间设定的部件或过程步骤的特性或参数的期望值或目标值，以及高于和/或低于期望值的值的范围。值的范围可以是由于制造工艺或公差的轻微变化而引起的。如本文所使用的，术语“约”表示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“约”可以表示给定量的值，该给定量例如在该值的10-30％内变化(例如，值的±10％、±20％或±30％)。

在本公开内容中，术语“水平的/水平地/横向的/横向地”表示标称上平行于衬底的侧表面，术语“垂直的”或“垂直地”表示标称上垂直于衬底的侧表面。

如本文所使用的，术语“3D存储器”是指在横向定向的衬底上具有垂直定向的存储单元晶体管串(在本文中称为“存储串”，诸如NAND串)的三维(3D)半导体器件，使得存储串相对于衬底在垂直方向上延伸。

图1示出了根据本公开内容的一些实施例的示例性三维(3D)存储设备100的俯视图。3D存储设备100可以是存储器芯片(封装)、存储器管芯或存储器管芯的任何部分，并且可以包括一个或多个存储平面101，每个存储平面可以包括多个存储块103。可以在每个存储平面101上进行相同和并发的操作。大小可以是兆字节(MB)的存储块103是执行擦除操作的最小大小。如图1所示，示例性3D存储设备100包括四个存储平面101，并且每个存储平面101包括六个存储块103。每个存储块103可以包括多个存储单元，其中每个存储单元可以通过诸如位线和字线的互连来寻址。位线和字线可以垂直地布置(例如，分别在行和列中)，从而形成金属线的阵列。在图1中，将位线和字线的方向标记为“BL”和“WL”。在本公开内容中，存储块103也被称为“存储阵列”或“阵列”。存储阵列是存储设备中的核心区域，执行储存功能。

3D存储设备100还包括外围区域105，围绕存储平面101的区域。外围区域105包含许多数字、模拟和/或混合信号电路以支持存储阵列的功能，例如，页缓冲器、行和列解码器以及读出放大器。外围电路使用有源和/或无源半导体器件，例如晶体管、二极管、电容器、电阻器等，这对于本领域普通技术人员来说是显而易见的。

注意，图1所示的3D存储设备100中的存储平面101的布置和每个存储平面101中的存储块103的布置仅作为示例，并不限制本公开内容的范围。

参考图2，示出了根据本公开内容的一些实施例的图1中的区域108的放大的俯视图。3D存储设备100的区域108可以包括阶梯区域210和沟道结构区域211。沟道结构区域211可以包括存储串212的阵列，每个存储串包括多个堆叠的存储单元。阶梯区域210可以包括阶梯结构和形成在阶梯结构上的触点结构214的阵列。在一些实施例中，在WL方向上跨沟道结构区域211和阶梯区域210延伸的多个狭缝结构216可以将存储块划分为多个存储指状物218。至少一些狭缝结构216可以用作沟道结构区域211中的存储串212的阵列的公共源极触点(例如，阵列公共源极)。例如，可以在每个存储指状物218的中间设置上选择栅极切口220以将存储指状物218的上选择栅极(TSG)划分为两个部分，从而可以将存储指状物划分为两个存储片224，其中共享相同字线的存储片224中的存储单元形成可编程(读/写)存储页。虽然可以在存储块级别执行3D NAND存储器的擦除操作，但可以在存储页级别执行读写操作。存储页的大小可以为千字节(KB)。在一些实施例中，区域108还包括虚设存储串222，用于制造期间的工艺变化控制和/或用于附加的机械支撑。

图3示出了根据本公开内容的一些实施例的示例性三维(3D)存储阵列结构300的一部分的透视图。存储阵列结构300包括衬底330，在衬底330上方的绝缘膜331，在绝缘膜331上方的一级下选择栅极(LSG)332以及多级控制栅极333，也称为“字线(WL)”，堆叠在LSG332的顶部上以形成由交替的导电层和电介质层组成的膜叠层335。为了清楚起见，在图3中未示出与各级控制栅极相邻的电介质层。

每一级的控制栅极被穿过膜叠层335的狭缝结构216-1和216-2隔开。存储阵列结构300还包括在控制栅极333的叠层上方的一级上选择栅极(TSG)334。TSG 334、控制栅极333和LSG 332的叠层也被称为“栅电极”。存储阵列结构300还包括在相邻的LSG 332之间的衬底330的部分中的存储串212和掺杂的源极线区域344。每个存储串212包括延伸穿过绝缘膜331及由交替的导电层和电介质层构成的膜叠层335的沟道孔336。存储串212还包括在沟道孔336的侧壁上的存储膜337，在存储膜337上方的沟道层338以及被沟道层338围绕的芯填充膜339。存储单元340(例如，340-1、340-2、340-3)可以形成在控制栅极333(例如，333-1、333-2、333-3)和存储串212的交点处。沟道层338的响应于相应控制栅极的部分也称为存储单元的沟道338。存储阵列结构300还包括在TSG 334上方与存储串212连接的多条位线(BL)341。存储阵列结构300还包括通过多个触点结构214与栅电极连接的多条金属互连线343。膜叠层335的边缘构造成阶梯形，以允许到每一级栅电极的电连接。

在图3中，出于说明目的，示出了三级控制栅极333-1、333-2和333-3以及一级TSG334和一级LSG 332。在该示例中，每个存储串212可以包括分别对应于控制栅极333-1、333-2和333-3的三个存储单元340-1、340-2和340-3。在一些实施例中，控制栅极的数量和存储单元的数量可以大于三个以增加储存容量。存储阵列结构300还可以包括其他结构，例如，TSG切口、公共源极触点(即，阵列公共源极)和虚设存储串。为了简单起见，这些结构未在图3中示出。

图4示出了3D NAND存储器400的示意性截面图，其包括与图3中的存储单元340相似的存储单元。存储单元340包括控制栅极(例如，控制栅极333)、存储膜(例如，存储膜337)和沟道层(例如，沟道层338，也称为沟道)。

在3D NAND存储器中，可以将存储膜337设置在(图3所示的)每个沟道孔336的侧壁上。在一些实施例中，存储膜337可以包括阻挡层422、储存层424和隧道层426。阻挡层422可以用于阻挡电荷载流子428在控制栅极333和储存层424之间的移动。阻挡层422可以包括氧化硅和高介电常数(高k)电介质，例如氧化铝。储存层424可以用于存储电荷载流子428，并且可以包括氮化硅。电荷载流子在储存层424中的存储和/或去除会影响沟道层338的开/关状态和/或电导率。隧道层426可用于控制电荷载流子428(电子或空穴)在沟道层338和储存层424之间的隧穿。隧道层426可以是氧化硅、氮化硅、氮氧化硅或其任意组合。在3D NAND存储器中，沟道层338可以设置在沟道孔336中的存储膜337的侧壁上(在图3中)。沟道层338可以包括非晶硅、多晶硅和/或单晶硅。

图5示出了根据本公开内容的一些实施例的存储块103(也称为存储阵列103)的示意性电路图。3D存储阵列103包括多个存储串212，每个存储串212具有多个存储单元340。存储串212在每一端还包括至少一个场效应晶体管(例如，MOSFET)，分别由下选择栅极(LSG)332和上选择栅极(TSG)334控制。并且两个相应的晶体管被称为下选择晶体管332-T和上选择晶体管334-T。存储单元340可以由控制栅极333控制，其中一些控制栅极333可以被电连接到存储阵列103的相同字线。因此，为了简单起见，在本公开内容中可互换地使用控制栅极和它们的对应字线。上选择晶体管334-T的漏极端子可以连接到位线341，而下选择晶体管332-T的源极端子可以连接到阵列公共源极(ACS)430。ACS 430可以由整个存储块中的存储串212共享，并且也称为公共源极线。

在一些实施例中，存储阵列103可基于浮栅技术而形成。在一些实施例中，存储阵列103可基于电荷俘获技术而形成。基于电荷俘获的NAND闪存存储器可提供高存储密度和高固有可靠性。存储数据或逻辑状态(“状态”，例如，存储单元340的阈值电压V_th)取决于在存储层(例如，图4中的存储层424)中俘获的电荷载流子的数量。

在NAND闪存存储器中，可以对包括共享相同字线的所有存储单元340的存储页432执行读操作和写操作(也称为编程操作)，并且可以对存储块103执行擦除操作。

参考图4与图5，在NAND存储器中，存储单元340可处于擦除状态ER或编程状态P1。最初，通过在控制栅极333和沟道338之间实现负电压差，可以将存储阵列103中的存储单元340复位到擦除状态ER作为逻辑“1”，使得可以去除存储单元340的存储层中的俘获电荷载流子。例如，可通过将存储单元340的控制栅极333设定到接地并将高正电压(擦除电压V_erase)施加到ACS 430来诱发负电压差。在擦除状态ER(“状态ER”)，存储单元340的阈值电压V_th可被复位为最低值。

在编程(即，写)期间，可通过(例如)在控制栅极333上施加编程电压V_pgm(例如，10V与20V之间的正电压脉冲)并使对应位线341接地来建立控制栅极333与沟道338之间的正电压差。结果，可以将电荷载流子(例如，电子)注入到存储单元340的存储层中，从而增加存储单元340的阈值电压V_th。因此，可以将存储单元340编程到经编程状态P1(“状态P1”)。

存储单元的状态(例如，状态ER或状态P1)可通过测量或感测存储单元的阈值电压V_th来确定。在读操作期间，可以将读电压V_read施加在存储单元的控制栅极333上，并且可以在位线341处测量流过存储单元的电流。

NAND闪存存储器可被配置为在单级单元(SLC)模式中操作。为了增加存储容量，NAND闪存存储器还可被配置为在多级单元(MLC)模式、三级单元(TLC)模式、四级单元(QLC)模式或任意这些模式的组合中操作。在SLC模式中，存储单元存储1位且具有两个逻辑状态(“状态”)，即，状态ER和P1。在MLC模式中，存储单元存储2位且具有四个状态，即，状态ER、P1、P2和P3。在TLC模式中，存储单元存储3位且具有八个状态，即状态ER和状态P1-P7。在QLC模式中，存储单元存储4位且具有16个状态。

因为相同存储页432中的存储单元340的控制栅极333电连接在一起作为字线(即，WL 333)，所以由WL 333的偏置控制的编程操作影响相同存储页432中的所有存储单元340。因此，由所选WL寻址的未选存储单元经受编程干扰。类似地，由所选BL寻址的未选存储单元经受通过干扰。下面详细讨论编程干扰和通过干扰。

当将编程电压V_pgm施加在所选WL 333-S上时，可将所选存储串212-S上的所选存储单元340-S编程为逻辑状态(例如，状态P1)。为了实现这一点，连接到所选存储串212-S的所选位线341-S可以接地，并且所选存储串212-S上的上选择晶体管334-T可以导通。可在未选存储单元333-U上施加通过电压V_pass以导通未选存储单元340-U。在一些实施例中，通过电压V_pass可以在6V和13V之间的范围内。当通过电压V_pass高于未选存储单元340-U的阈值电压V_th时，可以导通所选存储串212-S上的未选存储单元340-U。这样，所选存储串212-S的沟道338可以通过所选位线341-S连接到地。当将编程电压V_pgm施加在所选WL 333-S上时，控制栅极333与沟道338之间的大电位差导致电荷载流子(即，电子)隧穿到存储膜337中。通过调整编程电压V_pgm，可调整存储在存储膜337中的电荷载流子的数量。并且可相应地调整所选存储单元340-S的阈值电压V_th。这样，可将所选存储单元340-S编程到目标状态。

在一些实施例中，在编程操作期间为所有未选WL 333-U选择单通过电压V_pass，其中单通过电压V_pass高于所有存储单元340的最大阈值电压V_{th_max}。虽然通过电压V_pass通常低于编程电压V_pgm，但通过电压V_pass也可引起电荷载流子的隧穿，从而在未选存储单元中引起阈值电压V_th的偏移ΔV_th，且导致通过干扰。通过干扰随着编程操作的数量而累积，且可最终导致编程失败。

类似地，在编程操作期间，不需要将连接到所选WL 333-S的所有存储单元340都编程到相同状态。当将编程电压V_pgm施加到所选WL 333-S上时，连接到所选WL 333-S的未选存储单元340-U经受编程干扰。可通过实施自升压技术来抑制编程干扰，其中可减小所选WL333-S与未选存储单元340-U的沟道338之间的正电压差并借此可减小负责电荷载流子的注入的电场。通过在连接到未选存储串212-U的未选位线341-U上施加禁止电压V_inhibit，可以实现自升压。在一些实施例中，禁止电压V_inhibit可以是在3V至5V之间的范围内的电源电压V_cc。在未选存储串212-U中，可以将上选择晶体管332-T导通，并且可以将下选择晶体管332-T关断。最初，未选存储串212-U的沟道可以通过未选位线341-U预充电。当将通过电压V_pass或编程电压V_pgm施加到未选存储单元340-U时，未选存储串212-U的沟道338的电位通过电容性耦合而上升，使得可以关断上选择晶体管332-T。随后，未选存储串212-U的沟道338变为浮置，并且沟道338的电位继续上升，直到变得非常接近(例如，大约80％的)通过电压V_pass或编程电压V_pgm。当将编程电压V_pgm施加到所选WL 333-S上时，沟道338的升高的电位阻止未选存储单元340-U中的电荷载流子隧穿。因此，通过在未选位线341-U上施加禁止电压V_inhibit，禁止对未选存储串212-U进行编程。

虽然自升压在较高通过电压V_pass的情况下更有效，但如果通过电压V_pass过高，那么可对未选存储单元340-U进行编程，从而导致未选存储单元340-U的阈值电压V_th的偏移ΔV_th。因此，为了抑制编程干扰和通过干扰，通过电压V_pass需要在特定范围内。在一些实施例中，可以确定最大通过电压V_{pass_max}以抑制通过干扰和编程干扰。

参考图3，由于制造过程中的工艺变化，沟道孔336(图3中)可具有不同的尺寸和形状。包括阻挡层422、存储层424和隧穿层426的存储膜337也可具有各种厚度和成分。在一些实施例中，工艺变化沿着垂直于衬底330的垂直方向(即，z方向)发展。例如，沟道孔336可以具有在底部(靠近衬底330)较小而在顶部(远离衬底330)较大的直径。并且存储膜337可以在底部较薄而在顶部较厚。因此，连接到不同字线(333-1、333-2、333-3)的存储单元340(例如，340-1、340-2、340-3)可在相同偏压条件下不同地表现。在一些实施例中，底部的存储单元可以经历阈值电压V_th的更大偏移ΔV_th，因为它们更容易受到通过干扰的影响。当存储单元未保持在目标阈值电压V_th时，错误位增加。由通过干扰引起的阈值电压V_th的偏移随着编程周期的增加而增加。因此，基于对应存储单元对通过干扰的易受影响性(vulnerability)，可以针对不同的字线实现不同的最大通过电压V_{pass_max}。

图6示出了根据本公开内容的一些实施例的存储块103的最大通过电压V_{pass_max}的实施方式。在该示例中，可将未选WL 333-U分离成两个或更多个WL组600，例如，第一WL组600-1、第二WL组600-2、第三WL组600-3、…等。每个WL组600可以包括一个或多个未选WL333-U。例如，第一WL组600-1包括第一未选WL 333-U集合。第二WL组600-2包括第二未选WL333-U集合。并且第三WL组600-3包括第三未选WL 333-U集合。每个WL组600中的未选WL333-U的数量可相同或不同。

可以为相同WL组600中的未选WL 333-U指派相同最大通过电压V_{pass_max}。例如，第一WL组600-1中的第一未选WL 333-U集合可以具有第一最大通过电压V_{pass_max-1}，第二WL组600-2中的第二未选WL 333-U集合可以具有第二最大通过电压V_{pass_max-2}。第三WL组600-3中的第三未选WL 333-U集合可以具有第三最大通过电压V_{pass_max-3}。第一最大通过电压V_{pass_max-1}、第二最大通过电压V_{pass_max-2}和第三最大通过电压V_{pass_max}-3可以彼此相同或不同。在编程操作期间，可以向第一WL组600-1施加小于第一最大通过电压V_{pass_max-1}的第一通过电压V_{pass_1}；可以向第二WL组600-2施加小于第二最大通过电压V_{pass_max-2}的第二通过电压V_{pass_2}；可以向第三WL组600-3施加小于第三最大通过电压V_{pass_max-3}的第三通过电压V_{pass_3}。第一通过电压V_{pass_1}、第二通过电压V_{pass_2}和第三通过电压V_{pass_3}可以相同或不同。

可根据对应存储单元对通过干扰的易受影响性来分组未选WL 333-U。并且在编程操作之前，可以预先确定每个WL组600的最大通过电压V_{pass_max}。可以通过在具有通过电压V_pass的幅值的n个脉冲之后测量例如在状态ER中的阈值电压V_th的偏移ΔV_th来确定每个WL333的易受影响性。图7A示出了根据本公开内容的一些实施例的状态ER的阈值电压V_th的偏移ΔV_th与具有预先给定值V₀(例如，12V)的通过电压V_pass的幅值的脉冲的数量的关系。可选择预先给定值V₀，使得当通过电压V_pass＝V₀时，可使对由所选WL 333-S寻址的第四未选存储单元340-U集合的编程干扰最小。如所示的，当向第一WL组600-1、第二WL组600-2和第三WL组600-3施加具有预先给定值V₀的相同通过电压V_pass时，由第一WL组600-1寻址的第一未选存储单元集合最易受通过干扰影响，即，经受阈值电压V_th的最大偏移ΔV_th。在图7A中的示例中，阈值电压V_th的偏移ΔV_th低于相应第二WL组600-2和第三WL组600-3中的第二和第三未选存储单元集合的最大允许偏移α。因此，第二最大通过电压V_{pass_max-2}和第三最大通过电压V_{pass_max-3}可以被确定为预先给定值V₀。且第一WL组600-1的第一最大通过电压V_{pass_max-1}需要从预先给定值V₀降低。

图7B示出了根据本公开内容的一些实施例的确定最大通过电压V_{pass_max}的方法。在该示例中，相对于具有通过电压V_pass的幅值的脉冲的数量而测量来自第一WL组600-1中的第一未选存储单元340-U集合的状态ER的阈值电压V_th的偏移ΔV_th。在该测量中，通过电压V_pass从预先给定值V₀递增地减小。当通过电压V_pass减小时，阈值电压V_th的偏移ΔV_th减小。当阈值电压V_th的偏移ΔV_th低于最大允许偏移α时，可以确定第一最大通过电压V_{pass_max-1}。这里，第一最大通过电压V_{pass_max-1}可以是V₁，其中V₁＜V₀。

图8示出了根据本公开内容的一些实施例的用于确定每个WL组600的最大通过电压V_pass的方法800。应当理解，方法800中所示的步骤不是详尽无遗的，并且在所示步骤中的任何步骤之前、之后或之间也可以执行其它步骤。在一些实施例中，方法800的一些步骤可以省略或包括为了简单起见而未在此描述的其他步骤。在一些实施例中，方法800的步骤可以以不同的顺序执行和/或改变。

在步骤S810，将通过电压V_pass最初设置在预先给定值V₀，其中选择预先给定值V₀以使得对于连接到所选WL 333-S的第四未选存储单元340-U集合可使得编程干扰最小。如先前所论述，可使用自升压技术来抑制编程干扰。因为较高通过电压V_pass在自升压中和在抑制编程干扰中可以更有效，所以对于一些WL组(例如，底部处的更靠近衬底的WL组600-1)来说，预先给定值V₀可能过高，这可导致例如第一未选存储单元340-U集合中的更多通过干扰。

在步骤S820，在具有通过电压V_pass的量值的n个脉冲之后测量第一WL组600-1中的第一未选存储单元340-U集合的阈值电压V_th。然后，在步骤S830，可以将阈值电压V_th的偏移ΔV_th(例如，ER状态)与最大允许偏移α进行比较。

如果偏移ΔV_th小于最大允许偏移α，则在步骤S840，可以将瞬时通过电压V_pass设置为第一WL组600-1的第一最大通过电压V_{pass_max-1}。

如果偏移ΔV_th大于最大允许偏移α，则如步骤S850所示，可以将通过电压V_pass降低预定值dV，即，通过电压V_pass可以由新的值V_pass-dV代替。

在步骤S820再次测量WL组中的存储单元的阈值电压V_th，并且在步骤S830检查其偏移。重复步骤S850、S820和S830，直到满足步骤S830中的条件为止，在步骤S840可以确定第一WL组600的最大通过电压V_{pass_max-1}。

通过执行图8中所示的方法，可以利用每个WL组600的优化的编程干扰和通过干扰来确定最大通过电压V_{pass_max}。

图9A示出了根据本公开内容的一些实施例的具有存储系统10的示例性系统900的框图。系统900可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或其中具有存储装置的任何其它合适的电子设备。存储系统10(也称为NAND存储系统)可以包括存储器控制器20和一个或多个存储器芯片25-1、25-2、25-3、…、25-n。每个半导体存储器芯片25(此后仅称为“存储器芯片”)可以是NAND芯片(即，“闪存”、“NAND闪存”或“NAND”)。存储系统10可通过存储器控制器20与主计算机15通信，其中存储器控制器20可经由一个或多个存储器通道30-1、30-2、30-3、…、30-n连接到一个或多个存储器芯片25-1、25-2、25-3、…、25-n。在一些实施例中，每个存储器芯片25可以由存储器控制器20经由存储器通道30来管理。

在一些实施例中，主计算机15可以包括电子设备的处理器，例如中央处理单元(CPU)，或者片上系统(SoC)，例如应用处理器(AP)。主计算机15发送要存储在NAND存储系统或存储系统10处的数据，或者通过读取存储系统10来提取数据。存储器控制器20可处理从主计算机15接收的I/O请求，确保数据完整性和有效存储，并管理存储器芯片25。存储器通道30可经由数据总线在存储器控制器20与每个存储器芯片25之间提供数据并控制通信。存储器控制器20可根据芯片启用信号选择存储器芯片25中的一个。

在一些实施例中，图9A中的每个存储器芯片25可以包括一个或多个存储器管芯100，其中每个存储器管芯可以类似于图1中所示的3D存储设备100。

存储器控制器20和一个或多个存储器芯片25可以集成到各种类型的存储设备中，例如，包括在相同的封装中，诸如通用闪存存储装置(UFS)封装或eMMC封装。即，存储系统10可以被实现和封装到不同类型的终端电子产品中。在如图9B所示的一个示例中，存储器控制器20和单个存储器芯片25可以集成到存储卡22中。存储卡22可以包括PC卡(PCMCIA，个人计算机存储卡国际协会)、CF卡、智能媒体(SM)卡、存储棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储卡22还可以包括将存储卡22与主机(例如，图9A中的主计算机15)耦合的存储卡连接器24。在如图9C所示的另一示例中，存储器控制器20和多个存储器芯片25可以集成到固态驱动器(SSD)26中。SSD 26可进一步包括将SSD 26与主机(例如，图9A中的主计算机15)耦合的SSD连接器28。

图10示出了根据本公开内容的一些实施例的存储器管芯100的示意图。存储器管芯100包括一个或多个存储块103。存储器管芯100的外围电路包括许多数字、模拟和/或混合信号电路以支持存储块103的功能，例如，页缓冲器50、字线驱动器40、控制电路70、电压发生器65和输入/输出缓冲器55。这些电路可以包括有源和/或无源半导体器件，例如晶体管、二极管、电容器、电阻器等，这对于本领域普通技术人员来说是显而易见的。

注意，图9A-C和图10中的存储系统10和存储器管芯100中的电子部件的布局作为示例示出。存储系统10和存储器管芯100可以具有其他布局并且可以包括附加部件。例如，存储器管芯100还可以具有读出放大器、列解码器等。存储系统10还可以包括固件、数据加扰器等。

如图10所示，存储块103经由字线(例如，WL 333)和/或选择线(例如，LSG 332和TSG 334)与字线驱动器40耦合。存储块103经由位线(例如，BL 341)与页缓冲器50耦合。字线驱动器40可以响应于由控制电路70提供的控制信号来选择存储器管芯100上的存储块103中的一个。字线驱动器40可以根据控制信号将从电压发生器65提供的电压传输到字线。在编程操作期间，字线驱动器40可以根据从控制电路70接收的控制信号将编程电压V_pgm传输到所选字线并且将通过电压V_pass传输到未选字线。

在编程操作期间，页缓冲器50可根据要编程的I/O数据向未选位线提供禁止电压V_inhibit并将所选位线接地。输入/输出缓冲器55可以将I/O数据传输到页缓冲器50，以及将输入地址或命令传输到控制电路70或字线驱动器40。

控制电路70可以响应于由输入/输出缓冲器55传输的命令来控制页缓冲器50和字线驱动器40。在编程操作期间，控制电路70可以控制字线驱动器40和页缓冲器50以对所选存储单元进行编程。

电压发生器65可以在控制电路70的控制下生成要提供给字线和位线的电压。由电压发生器65生成的电压包括编程电压V_pgm、通过电压V_pass、禁止电压V_inhibit。

总之，本公开内容公开了一种用于对三维(3D)存储设备进行编程的方法。3D存储设备具有多个存储串，多个存储串具有垂直堆叠的存储单元，且每个存储单元可通过字线和位线寻址。对3D存储设备进行编程的方法包括以下步骤：在所选字线上施加编程电压；在第一组未选字线上施加第一通过电压；以及在第二组未选字线上施加第二通过电压，其中，第二通过电压不同于第一通过电压。

本公开内容还公开了一种三维(3D)存储设备。该3D存储设备包括多个存储单元，连接到被配置用于寻址多个存储单元中的每一个的字线和位线，其中，多个存储单元被垂直堆叠。3D存储设备还包括外围电路，被配置为编程所选存储单元。外围电路包括控制电路，被配置为将控制信号发送到字线驱动器。字线驱动器根据控制信号被配置为在所选字线上施加编程电压；在第一组未选字线上施加第一通过电压；以及在第二组未选字线上施加第二通过电压，其中，第二通过电压不同于第一通过电压。

本公开内容还公开了一种存储系统，其中，存储系统包括存储器控制器和存储器芯片(例如，三维存储设备)。存储器芯片包括连接到字线和位线的多个存储单元，字线和位线被配置用于寻址多个存储单元中的每一个，其中，多个存储单元被垂直堆叠。存储器芯片还包括外围电路，被配置为编程所选存储单元，外围电路包括控制电路。控制电路被配置为将控制信号发送到字线驱动器，其中，字线驱动器根据控制信号被配置为在所选字线上施加编程电压；在第一组未选字线上施加第一通过电压；以及在第二组未选字线上施加第二通过电压，其中，第二通过电压不同于第一通过电压。

以上对具体实施例的描述将如此充分地揭示本公开内容的一般特征，以使得其他人可以通过应用本领域技术内的知识而针对各种应用容易地修改和/或适应这些具体实施例，无需过度实验，且不脱离本公开内容的一般概念。因此，基于本文给出的教导和指导，这样的适应和修改旨在处于所公开的实施例的等同变换的含义和范围内。应该理解的是，本文中的措辞或术语是出于描述的目的而非限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据本公开内容和指导来解释。

上面已经借助于功能构件块描述了本公开内容的实施例，该功能构件块示出了特定功能及其关系的实施方式。为了描述的方便，本文任意定义了这些功能构件块的边界。只要适当地执行了特定功能和关系，就可以定义可替换的边界。

发明内容和摘要部分可以阐述由发明人设想的本公开内容的一个或多个但不是全部的示例性实施例，并且因此不旨在以任何方式限制本公开内容和所附权利要求书。

本公开内容的广度和范围不应受任何上述示例性实施例的限制，而应仅根据下面的权利要求及其等同变换来限定。

Claims (20)

1.一种对三维(3D)存储器进行编程的方法，其中，所述三维存储器包括存储串，所述存储串具有垂直堆叠的存储单元，并且其中，每个存储单元可通过字线和位线寻址，所述方法包括：

在所选字线上施加编程电压；

在第一未选字线上施加第一通过电压，

在第二未选字线上施加第二通过电压，

其中，所述第一通过电压的最大值与所述第二通过电压的最大值不同。

2.根据权利要求1所述的方法，其中，

所述第一通过电压与第二通过电压不同。

3.根据权利要求1所述的方法，其中，

所述第一未选字线连接到第一未选存储单元，所述第二未选字线连接到第二未选存储单元，

第一未选存储单元的阈值电压的偏移与第二未选存储单元的阈值电压的偏移不同。

4.根据权利要求3所述的方法，其中，

所述第一未选存储单元的阈值电压的偏移通过测量处于擦除状态的所述第一存储单元的阈值电压得到，所述第二未选存储单元的阈值电压偏移通过测量处于擦除状态的所述第二存储单元的阈值电压得到。

5.根据权利要求3所述的方法，其中，

所述第一未选存储单元的阈值电压的偏移大于第二未选存储单元的阈值电压偏移；

所述第一通过电压的最大值小于所述第二通过电压的最大值。

6.根据权利要求5所述的方法，其中，

所述第一未选存储单元包括所述存储串底部的存储单元，所述第二未选存储单元包括所述存储串顶部的存储单元。

7.根据权利要求1-6任一项所述的方法，其中，

所述未选字线包括多组未选字线，每组未选字线包括一条或多条未选字线，第一组未选字线包括第一未选字线，第二组未选字线包括第二未选字线。

8.根据权利要求7所述的方法，其中，

在所述第一组未选字线上施加所述第一通过电压，在所述第二组未选字线上施加所述第二通过电压。

9.根据权利要求1所述的方法，其中，

所述第一通过电压的最大值，包括使得第一未选字线对应存储单元的阈值电压偏移小于最大允许偏移的通过电压；

所述第二通过电压的最大值，包括使得第二未选字线对应存储单元的阈值电压偏移小于最大允许偏移的通过电压。

10.根据权利要求1所述的方法，还包括：

将所选位线连接到地以对连接到所述所选位线和所述所选字线的所选存储单元进行编程；以及

在未选位线上施加禁止电压，以禁止对连接到所述未选位线的未选存储单元进行编程。

11.一种三维(3D)存储器，包括：

多个存储单元，连接到所述多个存储单元中的每一个存储单元的字线和位线；以及

外围电路，被配置为：

在所选字线上施加编程电压；

在第一未选字线上施加第一通过电压，

在第二未选字线上施加第二通过电压，

其中，所述第一通过电压的最大值与所述第二通过电压的最大值不同。

12.根据权利要求11所述的三维(3D)存储器，其中，所述外围电路还被配置为：

所述第一通过电压与第二通过电压不同。

13.根据权利要求11所述的三维(3D)存储器，其中，所述外围电路还被配置为：

所述第一未选字线连接到第一未选存储单元，所述第二未选字线连接到第二未选存储单元，

第一未选存储单元的阈值电压的偏移与第二未选存储单元的阈值电压的偏移不同。

14.根据权利要求13所述的三维(3D)存储器，其中，所述外围电路还被配置为：

所述第一未选存储单元的阈值电压的偏移通过测量处于擦除状态的所述第一存储单元的阈值电压得到，所述第二未选存储单元的阈值电压偏移通过测量处于擦除状态的所述第二存储单元的阈值电压得到。

15.根据权利要求13所述的三维(3D)存储器，其中，所述外围电路还被配置为：

所述第一未选存储单元的阈值电压的偏移大于第二未选存储单元的阈值电压偏移；

所述第一通过电压的最大值小于所述第二通过电压的最大值。

16.根据权利要求15所述的三维(3D)存储器，其中，所述外围电路还被配置为：

所述第一未选存储单元包括所述存储串底部的存储单元，所述第二未选存储单元包括所述存储串顶部的存储单元。

17.根据权利要求11-16任一项所述的三维(3D)存储器，其中，

所述外围电路还被配置为：

所述未选字线包括多组未选字线，每组未选字线包括一条或多条未选字线，第一组未选字线包括第一未选字线，第二组未选字线包括第二未选字线。

18.根据权利要求17所述的三维(3D)存储器，其中，

所述外围电路还被配置为：

在所述第一组未选字线上施加所述第一通过电压，在所述第二组未选字线上施加所述第二通过电压。

19.根据权利要求11所述的三维(3D)存储器，其中，

所述外围电路还被配置为：

所述第一通过电压的最大值，包括使得第一未选字线对应存储单元的阈值电压偏移小于最大允许偏移的通过电压；

所述第二通过电压的最大值，包括使得第二未选字线对应存储单元的阈值电压偏移小于最大允许偏移的通过电压。

20.根据权利要求11所述的三维(3D)存储器，其中，

所述外围电路还被配置为：

将所选位线连接到地以对连接到所述所选位线和所述所选字线的所选存储单元进行编程；以及

在未选位线上施加禁止电压，以禁止对连接到所述未选位线的未选存储单元进行编程。

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