CN117711465A - 3d nand存储器件及其控制方法 - Google Patents

3d nand存储器件及其控制方法 Download PDF

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CN117711465A CN202211226138.4A CN202211226138A CN117711465A CN 117711465 A CN117711465 A CN 117711465A CN 202211226138 A CN202211226138 A CN 202211226138A CN 117711465 A CN117711465 A CN 117711465A
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Abstract

本公开内容提供了一种使用读操作来控制3D NAND存储器的方法。该方法可以包括：在读操作的读时段之前的读操作的预脉冲时段期间，相对于第一参考电压电平，增加多个顶部选择栅极的电压。该方法还可以包括：在预脉冲时段期间，相对于第二参考电压电平，增加多条字线的电压。该方法还可以包括：在预脉冲时段期间，相对于第一电压，降低位线的电压。该方法还可以包括：在预脉冲时段期间，不向底部选择栅极施加电压变化。

Description

3D NAND存储器件及其控制方法
技术领域
概括地说，本公开内容涉及半导体技术领域，更具体地说，本公开内容涉及用于控制3D NAND存储器的方法。
背景技术
随着存储器件缩小到更小的管芯尺寸以降低制造成本和增加存储密度，平面存储单元的缩放由于工艺技术限制和可靠性问题而面临挑战。三维(3D)存储架构可以解决平面存储单元中的密度和性能限制。
在3D NAND闪速存储器中，可以垂直堆叠很多层存储单元，从而可以大大提高每单位面积的存储密度。垂直堆叠的存储单元可以形成存储器串，其中在每个存储器串中连接存储单元的沟道。每个存储单元可以通过字线和位线来寻址。可以同时读取或编程共享同一字线的整个存储器页中的存储单元的数据(即，逻辑状态)。然而，由于积极的缩放，可靠性可能是3D NAND闪速存储器的一个问题。
发明内容
本公开内容描述了存储器件中的数据保护的方法和系统的实施例。
在一些实施例中，一种方法可以包括使用读操作来控制存储器件。该方法可以包括：在所述读操作的读时段之前的所述读操作的预脉冲时段期间，相对于第一参考电压电平，增加多个顶部选择栅极的电压。该方法还可以包括：在所述预脉冲时段期间，相对于第二参考电压电平，增加多条字线的电压。该方法还可以包括：在所述预脉冲时段期间，相对于所述第一电压，降低位线的电压。该方法还可以包括：在所述预脉冲时段期间，不向底部选择栅极施加电压变化。
在一些实施例中，所述读操作可以为第一读操作。所述预脉冲时段可以为第一预脉冲时段。可以为第二读操作定义第二预脉冲时段。所述第二读操作可以与所述第一读操作不同，其区别在于所述第二读操作不执行对所述位线的电压的降低。该方法还可以包括：将所述第一预脉冲时段设置为小于所述第二预脉冲时段。
在一些实施例中，降低所述位线的所述电压可以包括：将所述位线的电压降低大于0.1伏且小于约4.0伏、大于0.5伏且小于约3.0伏，或者大于1.0伏且小于约2.5伏。
在一些实施例中，该方法还可以包括：在所述读时段期间，增加所述位线的所述电压以超过所述第一参考电压电平。该方法还可以包括：在所述读时段期间，相对于所述第一参考电压电平，增加所述底部选择栅极的电压。
在一些实施例中，该方法还可以包括：在所述读时段期间，相对于所述第二参考电压电平，将所述多条字线中的选定字线的电压设置为读电压。所述位线与所述多条字线中的所述选定字线相关联。该方法还可以包括：从与所述多条字线中的所述选定字线相关联的存储单元中读取。
在一些实施例中，该方法还可以包括：在所述读时段期间，降低所述顶部选择栅极中的未选定顶部选择栅极的电压。该方法还可以包括：在所述读时段期间，增加与所述多条字线中的所述选定字线相邻的字线的电压。
在一些实施例中，所述存储器件可以为3D NAND存储器件。在对所述存储单元进行编程之后，可以执行所述读操作以验证所述3D NAND存储器件的存储单元中存储的数据。
在一些实施例中，一种存储器件可以使用减少整体读时间的读操作方法。该存储器件可以包括可以存储数据的存储单元。该存储器件还可以包括存储器控制器，所述存储器控制器可以控制所述存储器件。该存储器件还可以包括其上存储有指令的非临时性计算机可读介质，当所述指令由所述存储器控制器执行时，使所述存储器控制器执行读操作。该读操作还可以包括：在所述读操作的读时段之前的所述读操作的预脉冲时段期间，相对于第一参考电压电平，增加多个顶部选择栅极的电压。该读操作还可以包括：在所述预脉冲时段期间，相对于第二参考电压电平，增加多条字线的电压。该读操作还可以包括：在所述预脉冲时段期间，相对于所述第一电压，降低位线的电压。该读操作还可以包括：在所述预脉冲时段期间，不向底部选择栅极施加电压变化。
在所述存储器件的一些实施例中，所述读操作可以为第一预脉冲时段。所述预脉冲时段可以为第一预脉冲时段。可以为第二读操作定义第二预脉冲时段。第二读操作可以与第一读操作不同，其区别在于所述第二读操作不执行对所述位线的电压的降低。所述第一读操作还可以包括：将所述第一预脉冲时段设置为小于所述第二预脉冲时段。
在所述存储器件的一些实施例中，降低所述位线的所述电压可以包括：将所述位线的电压降低大于0.1伏且小于约4.0伏、大于0.5伏且小于约3.0伏，或者大于1.0伏且小于约2.5伏。
在所述存储器件的一些实施例中，所述读操作还可以包括：在所述读时段期间，增加所述位线的所述电压以超过所述第一参考电压电平。所述读操作还可以包括：在所述读时段期间，相对于所述第一参考电压电平，增加所述底部选择栅极的电压。
在所述存储器件的一些实施例中，所述读操作还可以包括：在所述读时段期间，相对于所述第二参考电压电平，将所述多条字线中的选定字线的电压设置为读电压。所述位线与所述多条字线中的所述选定字线相关联。所述读操作还可以包括：从与所述多条字线中的所述选定字线相关联的存储单元中读取。
在所述存储器件的一些实施例中，所述读操作还可以包括：在所述读时段期间，降低所述顶部选择栅极中的未选定顶部选择栅极的电压。所述读操作还可以包括：在所述读时段期间，增加与所述多条字线中的所述选定字线相邻的字线的电压。
在所述存储器件的一些实施例中，所述存储器件可以为3D NAND存储器件。在对所述存储单元进行编程之后，可以执行所述读操作以验证所述3D NAND存储器件的存储单元中存储的数据。
在一些实施例中，一种存储系统可以使用减少整体读时间的读操作方法。该存储系统可以包括存储器件。该存储器件可以包括可以存储数据的存储单元。该存储器件还可以包括可以控制所述存储器件的存储器控制器。该存储器件还可以包括其上存储有指令的非临时性计算机可读介质，当所述指令由所述存储器控制器执行时，使所述存储器控制器执行读操作。所述读操作可以包括：在所述读操作的读时段之前的所述读操作的预脉冲时段期间，相对于第一参考电压电平，增加多个顶部选择栅极的电压。所述读操作还可以包括：在所述预脉冲时段期间，相对于第二参考电压电平，增加多条字线的电压。所述读操作还包括：在所述预脉冲时段期间，相对于所述第一电压，降低位线的电压。所述读操作还可以包括：在所述预脉冲时段期间，不向底部选择栅极施加电压变化。
在所述存储系统的一些实施例中，所述读操作可以是第一读操作。所述预脉冲时段可以是第一预脉冲时段。可以为第二读操作定义第二预脉冲时段。所述第二读操作可以与所述第一读操作不同，其区别在于所述第二读操作不执行对所述位线的电压的降低。所述第一读操作还可以包括：将所述第一预脉冲时段设置为小于所述第二预脉冲时段。
在所述存储系统的一些实施例中，降低所述位线的所述电压可以包括：将所述位线的电压降低大于0.1伏且小于约4.0伏、大于0.5伏且小于约3.0伏，或者大于1.0伏且小于约2.5伏。
在所述存储系统的一些实施例中，所述读操作还可以包括：在所述读时段期间，增加所述位线的所述电压以超过所述第一参考电压电平。所述读操作还可以包括：在所述读时段期间，相对于所述第一参考电压电平，增加所述底部选择栅极的电压。
在所述存储系统的一些实施例中，所述读操作还可以包括：在所述读时段期间，相对于所述第二参考电压电平，将所述多条字线中的选定字线的电压设置为读电压。所述位线与所述多条字线中的所述选定字线相关联。所述读操作还可以包括：从与所述多条字线中的所述选定字线相关联的存储单元中读取。
在所述存储系统的一些实施例中，所述读操作还可以包括：在所述读时段期间，降低对所述顶部选择栅极中的未选定顶部选择栅极的电压。所述读操作还可以包括：在所述读时段期间，增加与所述多条字线中的所述选定字线相邻的字线的电压。
本领域技术人员可以根据本公开内容的说明书、权利要求书和附图来理解本公开内容的其它方面。
附图说明
并入本文并形成说明书的一部分的附图说明了本公开内容的实施例，并且连同下面的描述一起，用于进一步解释本公开内容的原理，并且使相关领域技术人员能够制造和使用本公开内容。
图1示出了根据一些实施例的具有一个或多个存储器芯片的系统。
图2A示出了根据一些实施例的存储卡。
图2B示出了根据一些实施例的固态驱动器。
图3示出了根据一些实施例的存储器管芯的示意图。
图4示出了根据一些实施例的三维(3D)存储器管芯的示意图。
图5示出了根据一些实施例的3D存储器结构的一部分的透视图。
图6示出了根据一些实施例的NAND闪速存储器的阈值电压Vth分布。
图7和图8示出了根据一些实施例的读操作方法。
在结合附图考虑下文阐述的详细描述时，本公开内容的特征和优点将变得更加显而易见，其中贯穿全文的相同附图标记标识对应的元件。在附图中，相似的附图标记通常表示相同的、功能相似的和/或结构相似的元件。元件首次出现的附图由相应附图标记中最左边的数字表示。
将参考附图来描述本公开内容的实施例。
具体实施方式
虽然讨论了具体的配置和布置，但应当理解，这仅是出于说明性目的而进行的。相关领域的技术人员将认识到，在不脱离本公开内容的精神和范围的情况下，可以使用其它配置和布置。对于相关领域的技术人员来说显而易见的是，本公开内容还可以用于各种其它应用中。
应当注意，说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等等的引用，指示所描述的实施例可以包括特定的特征、结构或特性，但每个实施例可能不一定包括该特定的特征、结构或特性。此外，这些短语不一定必须指代同一实施例。另外，当结合实施例描述特定的特征、结构或特性时，无论是否明确描述，结合其它实施例来实施这些特征、结构或特性将在相关领域的技术人员的知识范围内。
通常，可以至少部分地根据上下文中的使用来理解术语。例如，至少部分地根据上下文，如本文所使用的术语“一个或多个”可以用于以单数意义来描述任何特征、结构或特性，或者可以用于以复数意义来描述特征、结构或特性的组合。类似地，诸如“一个(a)”、“某个(an)”或“该”之类的术语也可以被理解为传达单数用法或者传达复数用法，其至少部分地取决于上下文。另外，可以将术语“基于”理解为不一定旨在传达一组排他性因素，而是可以至少部分地根据上下文，替代地允许存在不一定明确描述的其它因素。
应当容易理解的是，本公开内容中的“在……上”、“上方”和“之上”的含义应该以最广泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括在其之间具有中间特征或层的“在某物上”的含义。此外，“上方”或“之上”不仅意味着“在某物上方”或“在某物之上”，而且还可以包括在其之间不具有中间特征或层的“在某物上方”或“在某物之上”的含义(即，直接在某物上)。
此外，为了便于描述以说明一个元件或特征与另一个(或多个)元件或特征的如图所示的关系，在本文中可以使用诸如“下方”、“之下”、“下面”、“上方”、“上面”等等之类的空间相对术语。除了附图中所示出的取向之外，空间相对术语旨在涵盖使用或处理步骤中的设备的不同取向。装置可以以其它方式来取向(旋转90度或者在其它方向上)，并且同样可以相应地解释本文所使用的空间相对描述符。
如本文所使用的，术语“衬底”指代在其上添加后续材料层的材料。衬底包括“顶”表面和“底”表面。衬底的顶表面通常是形成半导体器件的地方，因此除非另外说明，否则在衬底的顶侧形成半导体器件。底表面与顶表面相对，因此衬底的底表面与衬底的顶表面相对。衬底本身可以进行图案化。可以对添加在衬底顶部上的材料进行图案化或者可以保持其未图案化。此外，衬底可以包括各种各样的半导电材料，例如硅、锗、砷化镓、磷化铟等等。或者，衬底可以由诸如玻璃、塑料或蓝宝石晶圆之类的非导电材料来制成。
如本文所使用的，术语“层(layer)”指代包括具有一厚度的区域的材料部分。层具有顶侧和底侧，其中该层的底侧相对靠近衬底而顶侧相对远离衬底。一个层可以在整个下层或上层结构上延伸，或者其范围可以小于下层或上层结构的范围。此外，层可以是均匀或不均匀连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于连续结构的顶表面和底表面之间或者顶表面和底表面处的任何一组水平平面之间。层可以水平地、垂直地和/或沿锥形表面进行延伸。衬底可以是一个层，可以在其中包括一层或多层，和/或可以在其上、之上和/或之下具有一层或多层。一层可以包含多个层。例如，互连层可以包括一个或多个导电和触点层(其中形成触点、互连线和/或垂直互连通路(vertical interconnectaccess，VIA))和一个或多个电介质层。
在本公开内容中，为了便于描述起见，“层(tier)”用于指代沿竖直方向高度基本相同的元件。例如，字线和下面的栅极电介质层可以称为“层”，字线和下面的绝缘层可以一起称为“层”，基本上相同高度的字线可以称为“一层字线”或类似名称等等。
如本文所使用的，术语“标称/名义上”指代在产品或工艺的设计阶段期间设定的用于部件或工艺步骤的特征或参数的期望值或目标值、以及高于和/或低于期望值的一系列值。该值的范围可能是由于制造工艺或公差的微小变化造成的。如本文所使用的，术语“大约”或“近似”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定数量的值。基于特定的技术节点，术语“大约”或“近似”可以指示在例如值的10-30％(例如，值的±10％、±20％或±30％)内变化的给定数量的值。
在本公开内容中，术语“水平/水平地/横向/横向地”是指名义上平行于衬底的横向表面，并且术语“垂直”或“垂直地”是指名义上垂直于衬底的横向表面。
如本文所使用的，术语“3D存储器”指代在横向取向的衬底上具有垂直取向的存储单元晶体管串(本文称为“存储器串”，例如NAND串)，使得存储器串在关于衬底的垂直方向上延伸的三维(3D)半导体器件。
图1示出根据一些实施例的电子系统S1的框图。在一些实施例中，电子系统S1可以包括存储系统10。电子系统S1可以是移动电话、桌面型计算机、膝上型计算机、平板设备、车载计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备、或其中具有存储设备的任何其它合适的电子设备。存储系统10(例如，NAND存储系统)可以包括存储器控制器20和一个或多个半导体存储器芯片25-1、25-2、25-3、…、25-n。每个半导体存储器芯片25(以下简称为“存储器芯片”)可以是NAND芯片(例如，“闪存”、“NAND闪存”或“NAND”)。存储系统10可以通过存储器控制器20与主计算机15进行通信，其中存储器控制器20可以通过一个或多个存储器沟道30-1、30-2、30-3、……、30-n连接到一个或多个存储器芯片25-1、25-2、25-3、……、25-n。在一些实施例中，每个存储器芯片25可以由存储器控制器20经由一个或多个存储器沟道30-1、30-2、30-3、……、30-n来管理。
在一些实施例中，主计算机15可以包括电子设备的处理器，例如中央处理单元(CPU)，或片上系统(SoC)(例如，应用处理器(AP))。主计算机15可以发送要存储在存储系统10中的数据，和/或可以从存储系统10中所存储的数据中检索数据。
在一些实施例中，存储器控制器20可以处理从主计算机15接收的I/O请求，确保数据完整性和高效存储，并管理存储器芯片25。为了执行这些任务，存储器控制器20可以运行固件21，其中固件21可以由存储器控制器20的一个或多个处理器22(例如，微控制器单元，CPU)来执行。例如，存储器控制器20可以运行固件21来将逻辑地址(例如，与主机数据相关联的主机使用的地址)映射到存储器芯片25中的物理地址(例如，存储数据的实际位置)。控制器20还运行固件21来管理存储器芯片25中的有缺陷的存储器块，其中固件21可以将逻辑地址重新映射到不同的物理地址，即将数据移动到不同的物理地址。控制器20还可以包括一个或多个存储器23(例如，DRAM、SRAM、EPROM等)，这些存储器23可以用于存储固件21使用的各种元数据。在一些实施例中，存储器控制器20还可以通过纠错码(ECC)引擎29来进行错误恢复。ECC用于检测和纠正每个存储器芯片25内发生的原始位错误。
在一些实施例中，存储器沟道30可以通过数据总线，在存储器控制器20和每个存储器芯片25之间提供数据和控制通信。存储器控制器20可以根据芯片使能信号来选择存储器芯片25之一。
在一些实施例中，图1中的每个存储器芯片25都可以包括一个或多个存储器管芯100，其中每个存储器管芯可以是3D NAND存储器。
在一些实施例中，存储器控制器20和一个或多个存储器芯片25可以集成到各种类型的存储器件中，例如，包括在同一封装(例如，通用闪速存储设备(UFS)封装或eMMC封装)中。也就是说，可以实现存储系统10并将其封装到不同类型的终端电子产品中。在一个例子中，如图2A中所示，存储器控制器20和单个存储器芯片25可以集成到存储卡26中。存储卡26可以包括PC卡(PCMCIA，个人计算机存储卡国际协会)、CF卡、智能媒体(SM)卡、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等等。存储卡26还可以包括将存储卡26与主机(例如，图1中的主计算机15)进行耦合的存储卡连接器24。在如图2B所示的另一个例子中，存储器控制器20和多个存储器芯片25可以集成到固态驱动器(SSD)27中。SSD27还可以包括将SSD 27与主机(例如，图1中的主计算机15)耦合的SSD连接器28。
图3示出了根据一些实施例的存储器管芯100的俯视图。图3中所示的示例配置作为非限制性示例给出，并且应当理解，该存储器是可扩展的。在一些实施例中，存储器管芯100可以包括一个或多个存储面101，每个存储面101可以包括多个存储器块103。可以在每个存储面101上发生相同和并发的操作。存储器块103可以是兆字节(MB)的大小，是执行擦除操作的最小大小。存储器管芯100可以包括例如四个存储面101。每个存储面101可以包括例如六个存储器块103。每个存储器块103可以包括多个存储单元，其中每个存储单元可以通过诸如位线和字线之类的互连来寻址。位线和字线可以垂直布置(例如，分别布置成行和列)，形成金属线阵列。在图3中将位线和字线的方向标记为“BL”和“WL”。在本公开内容中，存储器块103也称为“存储器阵列”或“阵列”。存储器阵列是存储器件中的核心区域，其执行存储功能。
在一些实施例中，存储器管芯100还可以包括外围区域105、围绕存储面101的区域。外围区域105可以包括许多数字、模拟和/或混合信号电路以支持存储器阵列的功能，例如，页缓冲器、行和列解码器和感测放大器。外围电路使用诸如晶体管、二极管、电容器、电阻器等等之类的有源和/或无源半导体器件，这对于本领域普通技术人员来说是显而易见的。
在一些实施例中，存储器管芯100中的存储面101的布置和图3中所示的每个存储面101里的存储器块103的布置可以仅作为示例，其并不限制本公开内容的保护范围。
图4示出了根据一些实施例的存储器管芯100的示意图。在一些实施例中，存储器管芯100可以包括一个或多个存储器块103(例如，103-1、103-2、103-3)。每个存储器块103可以包括多个存储器串212。每个存储器串212包括多个存储单元340。共享相同字线的存储单元340形成存储器页432。存储器串212还可以在每一端包括至少一个场效应晶体管(例如，MOSFET)，其分别由下选择栅极(“LSG”)332和上选择栅极(“TSG”)334进行控制。下选择栅极(“LSG”)也可以称为底部选择栅极(“BSG”)。顶部选择晶体管334-T的漏极端子可以连接到位线341，而下部选择晶体管332-T的源极端子可以连接到阵列公共源极(“ACS”)430。ACS 430可以由整个存储器块中的存储器串212进行共享，ACS 430也称为公共源极线。
在一些实施例中，存储器管芯100还可以包括外围电路，该外围电路可以包括许多数字、模拟和/或混合信号电路以支持存储器块103的功能，例如，页缓冲器/感测放大器50、行解码器/字线驱动器40、列解码器/位线驱动器52、控制电路70、电压发生器65和输入/输出缓冲器55。这些电路可以包括有源和/或无源半导体器件，例如晶体管、二极管、电容器、电阻器等等，这对于本领域普通技术人员来说是显而易见的。
在一些实施例中，存储器块103可以通过字线(“WL”)333、下选择栅极(“LSG”)332和上选择栅极(“TSG”)334与行解码器/字线驱动器40耦合。存储器块103可以通过位线(“BL”)341与页缓冲器/感测放大器50耦合。行解码器/字线驱动器40可以响应于由控制电路70提供的X路径控制信号，选择存储器管芯100上的存储器块103之一。行解码器/字线驱动器40可以根据X路径控制信号，将从电压发生器65提供的电压传送到字线。在读操作和编程操作期间，行解码器/字线驱动器40可以根据从控制电路70接收到的X路径控制信号，将读电压Vread和编程电压Vpgm传送到选定字线，并将通过电压Vpass传送到未选定字线。
在一些实施例中，列解码器/位线驱动器52可以根据从控制电路70接收的Y路径控制信号，将禁止电压Vinhibit传送到未选定位线，并且将选定位线连接到地。换言之，列解码器/位线驱动器52可以被配置为根据来自控制电路70的Y路径控制信号，选择或取消选择一个或多个存储器串212。页缓冲器/感测放大器50可以被配置为根据来自控制电路70的控制信号Y路径控制，读取和编程(写入)来自和去往存储器块103的数据。例如，页缓冲器/感测放大器50可以将要编程的一页数据存储到一个存储器页432中。在另一个例子中，页缓冲器/感测放大器50可以执行验证操作，以确保数据已经被正确地编程到每个存储单元340中。在另一个例子中，在读操作期间，页缓冲器/感测放大器50可以感测流过位线341的电流(其反映存储单元340的逻辑状态(即，数据))，并将小信号放大到可测量的放大率。
在一些实施例中，输入/输出缓冲器55可以传送来自/去往页缓冲器/感测放大器50的I/O数据，以及向控制电路70传送地址ADDR或命令CMD。在一些实施例中，输入/输出缓冲器55可以用作存储器控制器20(在图1中)和存储器芯片25上的存储器管芯100之间的接口。
在一些实施例中，控制电路70可以响应于输入/输出缓冲器55传送的命令CMD，来控制页缓冲器/感测放大器50和行解码器/字线驱动器40。在编程操作期间，控制电路70可以控制行解码器/字线驱动器40和页缓冲器/感测放大器50，以对选定的存储单元进行编程。在读操作期间，控制电路70可以控制行解码器/字线驱动器40和页缓冲器/感测放大器50，来读取选定的存储单元。X路径控制信号和Y路径控制信号包括行地址X-ADDR和列地址Y-ADDR，可以采用行地址X-ADDR和列地址Y-ADDR来定位存储器块103中的选定存储单元。行地址X-ADDR可以包括页索引PD、块索引BD和面索引PL，以分别识别存储器页432、存储器块103和存储面101(在图3中)。列地址Y-ADDR可以识别存储器页432的数据中的一个字节或一个字。
在一些实施例中，电压发生器65可以在控制电路70的控制下，产生要提供给字线和位线的电压。电压发生器65产生的电压包括读电压Vread、编程电压Vpgm、通过电压Vpass、禁止电压Vinhibit等等。
应当注意的是，在图1、2A-2B和图3-4中将存储系统10和存储器管芯100中的电子元件的布置显示为非限制性示例。在一些实施例中，存储系统10和存储器管芯100可以具有其它布局并且可以包括其它部件。也可以将图4中所示的存储器管芯100上的部件(例如，控制电路70、I/O缓冲器55)从存储器管芯100中移出，也可以作为存储系统10中的独立电气部件。也可以将图4中所示的存储器管芯100上的部件(例如，控制电路70、I/O缓冲器55)移动到存储系统10中的其它部件，例如，控制电路70的一部分可以与存储器控制器20相结合，反之亦然。
图5示出了根据一些实施例的3D存储器结构500的透视图。在一些实施例中，存储器管芯100可以是3D NAND存储器，并且3D存储器结构500可以是存储器管芯100的一部分(例如，在图3中的区域108中)。3D存储器结构500可以包括阶梯区210和沟道结构区211。沟道结构区211可以包括多个存储器串212，每个存储器串包括多个堆叠的存储单元340。阶梯区210可以包括阶梯结构体。
在一些实施例中，3D存储器结构500可以包括衬底330、衬底330上方的绝缘膜331、绝缘膜331上方的下选择栅极(LSG)层332、以及堆叠在LSG 332的顶部上的多个控制栅极(也称为“字线(WL)”)层333，以形成交替的导电层和电介质层的膜堆叠体335。为清楚起见，没有在图5中示出与控制栅极层相邻的电介质层。
在一些实施例中，通过穿过膜堆叠体335的缝隙结构216-1和216-2分开每一层的控制栅极。3D存储器结构500还可以包括控制栅极堆叠体333上方的顶部选择栅极(TSG)层334。TSG 334、控制栅极333和LSG 332的堆叠体也可以称为“栅电极”。3D存储器结构500可以进一步包括衬底330的在相邻LSG 332之间的部分中的掺杂源极线区域344。3D存储器结构500的每个存储器串212可以包括延伸穿过交替的导电层和电介质层的绝缘膜331和膜堆叠体335的沟道孔336。存储器串212还可以包括在沟道孔336的侧壁上的存储器膜337、在存储器膜337上方的沟道层338、以及被沟道层338围绕的芯填充膜339。可以在控制栅极333(例如，333-1、333-2、333-3)和存储器串212的交叉处形成存储单元340(例如，340-1、340-2、340-3)。沟道层338的一部分可以响应于相应的控制栅极，并且也称为存储单元的沟道338。3D存储器结构500还包括在TSG 334上方与存储器串212连接的多条位线(BL)341。3D存储器结构500还可以包括通过多个接触结构214与栅电极连接的多条金属互连线343。膜堆叠体335的边缘被配置为阶梯形状，以允许与每一层的栅电极的电连接。
在图5中，为了说明起见，将三层控制栅极333-1、333-2和333-3与一层TSG 334和一层LSG332一起示出。在该例子中，每个存储器串212可以包括三个存储单元340-1、340-2和340-3，分别对应于控制栅极333-1、333-2和333-3。在一些实施例中，控制栅极的数量和存储单元的数量可以多于三个，以增加存储容量。3D存储器结构500还可以包括其它结构，例如TSG切口、公共源极触点(即，阵列公共源极)和虚设存储器串。为简单起见，没有在图5中示出这些结构。值得注意的是，图5中所示的3D存储器结构500仅用作为例子，其并不限制本公开内容的保护范围，还可以采用任何其它合适的3D存储器结构。
返回参考图4，在一些实施例中，可以基于浮栅技术来形成存储器块103。在一些实施例中，可以基于电荷俘获技术来形成存储器块103。基于电荷俘获的NAND闪速存储器可以提供高存储密度和高固有可靠性。逻辑状态(“状态”，例如存储单元340的阈值电压Vth)形式的存储数据取决于俘获在存储单元340的存储器膜337中的电荷载流子的数量。
在一些实施例中，在NAND闪速存储器中，可以对存储器页432执行读操作和写操作(也称为编程操作)，并且可以对存储器块103执行擦除操作。
在一些实施例中，在NAND存储器中，存储单元340可以处于擦除状态ER或编程状态Pl中。最初，可以通过在控制栅极333和沟道338之间实现负电压差，将存储器块103中的存储单元340重置为作为逻辑“1”的擦除状态ER，使得可以去除存储单元340的存储器膜中的俘获电荷载流子。例如，可以通过将存储单元340的控制栅极333设置为接地，并向ACS 430施加高正电压(擦除电压Verase)，来引起负电压差。在擦除状态ER(“状态ER”)，可以将存储单元340的阈值电压Vth重置为最低值。
在一些实施例中，在编程(即，写入)期间，可以通过例如以下方式来建立控制栅极333和沟道338之间的正电压差：在控制栅极333上施加编程电压Vpgm(例如，在10V和20V之间的正电压脉冲)，并将对应的位线341接地。结果，电荷载流子(例如，电子)可以注入到存储单元340的存储器膜中，从而增加存储单元340的阈值电压Vth。因此，可以将存储单元340编程到编程状态P1(“状态P1”或逻辑“0”)。
在一些实施例中，可以通过测量或感测存储单元的阈值电压Vth来确定存储单元的状态(例如，状态ER或状态P1)。在读操作期间，可以在存储单元的控制栅极333上施加读电压Vread，并且可以在位线341处测量流过存储单元的电流。可以将通过电压Vpass施加在未选定字线上以接通未选定存储单元。
在一些实施例中，NAND闪速存储器可以被配置为在单级单元(SLC)模式下操作。为了增加存储容量，NAND闪速存储器还可以配置为在多级单元(MLC)模式、三级单元(TLC)模式、四级单元(QLC)模式、或者这些模式中的任何模式的组合下操作。在SLC模式下，一个存储单元存储1位并具有两个逻辑状态(“状态”)，逻辑{1和0}，即状态ER和P1。在MLC模式下，一个存储单元存储2位，具有四个逻辑状态，逻辑{11、10、01和00}，即状态ER、P1、P2和P3。在TLC模式下，一个存储单元存储3位，具有8个逻辑状态，逻辑{111、110、101、100、011、010、001、000}，即状态ER和状态P1-P7。在QLC模式下，一个存储单元存储4位，具有16个逻辑状态。存储系统10(参见图1)的存储器控制器20可以将从主计算机15接收的数据转换成存储器管芯100上的存储单元的相应逻辑状态，反之亦然。
图6示出了根据一些实施例的以三级单元(TLC)模式编程的NAND闪速存储器的阈值电压Vth分布。在一些实施例中，存储单元的每个状态可以对应于阈值电压Vth的特定范围，其中每个状态的阈值电压Vth分布可以用概率密度来表示。在一些实施例中，可以通过使用增量步进脉冲编程(ISPP)方案来编程八个TLC状态，其中可以通过添加步进脉冲Vstep来递增地增加编程电压Vpgm。因此，可以将八个TLC状态从具有较低阈值电压的状态P1编程为具有最高阈值电压的状态P7。
在一些实施例中，在编程之后，可以在验证过程期间，通过使用一个或多个读参考电压VR1-VR7来验证八个TLC状态ER和P1-P7。通过将读参考电压VR1-VR7中的一个或多个施加到目标存储单元的控制栅极，可以确定存储单元的阈值电压Vth的范围。例如，为了验证存储单元是否处于状态ER，可以使用读参考电压VR1。如果目标存储单元处于状态ER，则目标存储单元的阈值电压Vth低于读参考电压VR1。可以将目标存储单元打开，并在沟道中形成导电路径。如果目标存储单元处于状态P1-P7中的任一状态，则目标存储单元的阈值电压Vth高于读参考电压VR1。目标存储单元由此发生关断。通过经由页缓冲/感测放大器50在相应位线上测量或感测通过目标存储单元的电流，可以验证目标存储单元的状态或阈值电压Vth。
在一些实施例中，如上所述，为了确定存储在SLC模式中的两个状态ER和Pl，仅依赖于读参考电压VR1就足够了。为了确定MLC模式下的四种状态ER和P1-P3，可以使用读参考电压VR1、VR2和VR3。为了确定TLC模式的八个状态ER和P1-P7，可以使用读参考电压VR1-VR7。例如，在TLC模式下，状态ER的阈值电压低于VR1，状态P7的阈值电压高于VR7，其中状态P1的阈值电压介于VR1和VR2之间。可以类似地确定状态P2-P6。
以上，已经描述了关于3D NAND存储器的结构及其功能(例如，3D存储器结构500(图5))的实施例。在一些实施例中，希望提供可靠且方便的读操作，以从一个或多个存储单元中检索存储的数据。虽然可以使用上述某些方法(例如ECC)来解决编程中的错误，但并非所有错误来源都源于编程数据。在一些实施例中，可以将编程数据正确地存储在一个或多个存储单元中，但是读操作可能由于其它原因而失败。其它不稳定性来源可能影响读操作，例如温度变化。
再次参考图6，在一些实施例中，3D NAND的条件(例如，温度变化)会干扰阈值电压的分布。例如，如分布602所示，状态ER的阈值电压分布可能被扰乱。更高的状态也可能被类似地扰乱。图6示出了与状态P1、P2和P3的分布相对应的阈值电压分布604、606和608的变形的非限制性示例(可以类似地影响更高的状态)。该效应在本文中可以称为“读取干扰”。如果读取干扰的效应足够明显，则读操作可能失败(例如，读取不正确的值，与存储单元中编程的值不同)。类似地，术语“验证干扰”可以指代干扰验证操作的效应。验证操作用于验证编程操作是否成功完成。验证操作可以类似于读操作，但也可能有一些差异，例如，使用类似的电压方案。下面更详细地描述这些单独的电压方案。术语“读操作”可以用于描述具有差异的验证操作。应当理解的是，读操作的效应器(effector)也可以适用于验证操作。因此，术语“读操作的效应器”也可以指代验证操作的效应器。此外，可以将验证操作视作为具有如本文所述的不同施加电压的读操作。
在一些实施例中，存储系统10(图1)或者其子部件可以经历电源循环(例如，断电、休眠模式、唤醒等)。当断电或以有限的功率运行时，3D NAND存储器的一个或多个存储单元可能经历显著的温度变化(例如，从远高于室温到接近室温)。在一个非限制性示例中，运行温度可以约为70-100℃，室温可以约为20-30℃(可以根据环境条件而变化)。当3D NAND重新上电时，温度差异会加剧读取/验证干扰。即使温差没有那么明显，读取/验证干扰仍然会因电源循环而加剧。
在一些实施例中，热载流子注入是一种示例现象，它可能导致由分布602、604、606和608表示的读取干扰。当相邻的选定WL(例如，WLn)进行读操作时，未选定WL(例如，WLn-1、WLn+1、WLn+)的结构可能被升高(例如，电压升高(voltage boosted))。除非另外说明，否则本文使用的符号将使得第n个WL(WLn)是选定的WL。符号n+/-可以表示与WLn隔开的WL。例如，未选定的WLn-1和WLn+1可以在WLn旁边。然后，未选定的WLn-2和WLn+2可以定位在离WLn更远的位置，以此类推。当未选定的WL处的升高的偏压导致电子注入未选定的WL的电荷陷阱层中时，可能发生热载流子注入。描述涉及热载流子注入的场景是启发性的(例如，参考图7)。
图7示出根据一些实施例的用于从3D NAND存储器中进行读取的读操作方法700。针对上下文，图7的一些描述还将依赖于对至少图5中的元件的引用。在一些实施例中，可以将电压施加到3D存储器结构500的各种结构并及时调整所述电压。用对应于3D存储器结构500的结构的各种时间线来说明图7。该时间线的垂直轴表示施加的电压。时间线的水平轴表示时间。此外，在一些实施例中，读操作方法700还可以描述在施加电压方面具有微小差异的验证操作方法，如下所述。
在一些实施例中，读操作方法700可以具有不同的时间段。例如，读操作方法可以包括将预脉冲电压信号(或简称为“预脉冲”)发送到3D存储器结构500的各种结构。用于预脉冲的时间段可以称为预脉冲时段702。类似地，读操作方法可以包括：调整3D存储器结构500的各种结构的电压，以便从3D存储器结构500的一个或多个存储单元中读取。用于从存储单元读取的时间段可以称为读时段704。可以调整预脉冲时段702和读时段704(例如，使用存储器控制器20(图1))。
在一些实施例中，时间线706示出了可以如何将电压施加到TSG 334中的选定的一个TSG 334。时间线708示出了可以如何将电压施加到TSG 334中的未选定的TSG 334。时间线710示出了可以如何将电压施加到WL 333中的未选定的WL 333。时间线712示出了可以如何将电压施加到WLn+1和WLn-1(即，紧邻WL 333中的选定WL 333的WL 333中的WL 333)。如先前所述，将WL 333中的选定WL 333表示为WLn。时间线714示出了可以如何将电压施加到WLn(即，选定WL 333)。时间线716示出了可以如何向LSG 332施加电压。时间线718示出了可以如何向BL 341施加电压。应当理解，虽然一些时间线是指将电压施加到单个结构(例如，TSG 334中的选定的一个TSG 334)，但本文所描述的方法并不限于此。例如，可以用多个存储器页和块来制造存储器结构。可以选择和/或取消选择跨页/块的多个结构，以用于电压应用。在另一个例子中，虽然可以向沟道提供偏置电压，但是应当理解，也可以向同一存储器页中的其它沟道提供偏置电压。在另一个例子中，设想存储器结构的设计可以在一个页面中具有单个公共LSG 332或多个LSG 332，并且根据架构，将电压施加到LSG 332不需要限于单个LSG。
在一些实施例中，读操作方法700可以包括在预脉冲时段702之前设置3D存储器结构500的结构的起始电压。例如，可以将TSG、WL、LSG和BL设置为电压Vss(例如，第一参考电压电平)或Vdd(例如，第二参考电压电平)，如图7中所示。应当理解的是，在一些实施例中，枚举形容词(例如，“第一”、“第二”、“第三”等等)可以用作命名约定，而不旨在表示数量或介绍顺序(除非另外说明)。例如，术语“第一参考电压电平”和“第二参考电压电平”可以区分两个参考电压电平，但不需要指定第一电平是高于还是低于第二电平。此外，附图中的元素并不限于任何特定的枚举形容词。例如，如果一个或多个其它电压电平使用适当区分的一个或多个枚举形容词，则可以将Vss称为第二参考电压电平。
在一些实施例中，读操作方法700可以包括：在预脉冲时段702期间增加多个TSG334的电压(参见时间线706和708)。对多个TSG 334的电压增加可以是相对于Vss(例如，第一参考电压电平)。对多个TSG 334的电压增加可以达到给定的电压，在图7中标记为Vbias_hv3。
在一些实施例中，读操作方法700还可以包括：在预脉冲时段702期间增加多条WL333的电压(参见时间线710、712和714)。多条WL 333的电压增加可以是相对于Vdd(例如，第二参考电压电平)而言的。多条WL 333的电压增加可以达到一个或多个不同的电压。例如，未选定的WL 333可以增加到Vpass1，它可以不同于Vbias_hv3。WL 333中的选定WL 333可以增加到Vbias_hv3。上面已经提到，读操作和验证操作在施加电压时可能具有细微差别。例如，可以通过在读时段704期间将WL 333中的选定WL 333替代地增加到Vrd_p*，来将读操作方法700改变为验证操作(在这种情况下，应当理解，读时段704也可以是验证时段)。Vrd_p*可以是读参考电压VR1-VR7(图6)中的任何一个，其可以是正的或负的。
在一些实施例中，读操作方法700还可以包括：在预脉冲时段702期间，增加LSG332的电压(参见时间线716)。LSG 332的电压增加可以是相对于Vss的。例如，LSG 332的电压增加可以达到Vbias_hv3。读操作方法700还可以包括：在预脉冲时段702期间不向BL 341施加电压变化(参见时间线718)。
在一些实施例中，可以将读时段704定义为如下时段，在该时段中电压信号施加到NAND存储器件的结构(例如，3D存储器结构500)，以允许感测NAND存储器件的存储单元中的存储数据。可以将预脉冲时段702定义为读时段704之前的时段。例如，即使在预脉冲时段702期间施加电压信号，这些施加的电压信号也不处于将允许感测NAND存储器件的存储单元中存储的数据的电平。预脉冲时段702的特征在于，预脉冲信号用于调节3D存储器结构500的电子状态，以便在读时段704期间执行实际读取时避免不期望的效应。不期望的效应的非限制性示例包括：通常由在读时段704期间施加的电压信号引起的电压浮动和热载流子注入。因此，应当理解，图7中所示的预脉冲时段702和读时段704的限制并不是限制性的，而是提供为与上面描述的预脉冲时段702和读时段704一致的示例。
在一些实施例中，读操作方法700还可以包括：在读时段704期间设置多个TSG 334中的选定的一个TSG 334的电压(参见时间线706)。例如，可以通过从预脉冲时段702转变到读时段704，来保持在预脉冲时段702中设置的电压电平(Vbias_hv3)。换句话说，读操作方法700还可以包括：在读时段704期间，不向多个TSG 334中的选定的一个TSG 334施加电压变化。读操作方法700还可以包括：降低多个TSG 334中的未选定的TSG的电压(参见时间线708)。例如，可以在读时段704开始时，将该电压降低回Vss。
在一些实施例中，读操作方法700还可以包括：在读时段704(参见时间线710)期间，设置多条WL 333中的未选定的WL的电压。例如，可以通过从预脉冲时段702转变到读时段704，来保持在预脉冲时段702中设置的电压电平(Vpass1)。换句话说，读操作方法700还可以包括：在读时段704期间，不对多条WL 333中的未选定的WL 333施加电压变化。读操作方法700还可以包括：在读时段704期间，增加多条WL 333中紧邻WLn的WL 333(也就是说，WLn+1和WLn-1)的电压(见时间线712)。WLn+1和WLn-1在读时段704期间增加的电压可以是高于Vpass1的电压(例如，高达Vpass3，如图7中所示)。
在一些实施例中，读操作方法700还可以包括：在读时段704期间，将读电压Vrd_p*设置到多条WL 333中的选定WL 333(即，WLn)(参见时间线714)。Vrd_p*可以是读参考电压VR1-VR7(图6)中的任何一个，其可以是正的或负的。读操作方法700还可以包括：从与多条WL333中的选定WL 333相关联的存储单元中读取。
在一些实施例中，读操作方法700还可以包括：在读时段704期间不向LSG 332施加电压变化(参见时间线716)。
在一些实施例中，读操作方法700还可以包括：在读时段704期间增加BL 341的电压(参见时间线718)。可以在读时段704期间的短暂延迟之后执行BL 341的电压增加。例如，可以在时间线714中设置电压Vrd_p*之后执行BL 341的电压增加。BL 341的电压增加可以达到例如Vbl_rve，它可以不同于Vbias_hv3、Vpass1、Vpass3和/或Vrd_p*。对Vbl_rve进行设置，使得在Vrd_p*的相应设置下，沟道中存在可测量的电流。这是可以从3D存储器结构500的存储单元中感测数据的方式。
在一些实施例中，在读取来自3D存储器结构500的数据之后，TSG、WL、LSG和BL的电压可以返回到起始电平Vss或Vdd。
在一些实施例中，上面描述的预脉冲操作可以减轻一些不期望的效应，例如电压升高和热载流子注入。然而，即使在使用预脉冲的情况下，某些条件也会导致热载流子注入，例如，当NAND存储器件长时间断电(例如，5分钟或更长时间)使得空穴载流子在电荷陷阱层累积，进一步升高WLn+1及以上的电势。在这种情况下，预脉冲仍然可能缺乏足以将热载流子注入降低到可容忍的水平的作用。解决这个问题的一种方法可以是例如增加预脉冲时段702的持续时间。然而，增加多个读操作的预脉冲时段702的持续时间会导致显著的读取延迟。存储器件准确、快速地存储和读取数据非常重要。在一些实施例中，设想读操作方法能够进一步减轻读取干扰，而不依赖于增加预脉冲时段的持续时间(或者至少减少应该增加预脉冲时段的持续时间的量，以达到目标可靠性指标)。
图8示出根据一些实施例的用于从3D NAND存储器中读取的读操作方法800。针对上下文，图8的一些描述还将依赖于对至少图5中的元件的引用。在一些实施例中，可以将电压施加到3D存储器结构500的各种结构并及时调整所述电压。用与3D存储器结构500的结构相对应的各种时间线来说明图8。时间线的垂直轴表示施加的电压。时间线的水平轴表示时间。
在一些实施例中，图8中所示的读操作方法800可以包括类似于参考图7描述的读操作方法700的功能。因此，除非另外说明，否则对图7的元素的描述也可以适用于图8的相应元素(例如，共享最右边两个数字的附图标记)。将不会重新引入冗余特征。
在一些实施例中，读操作方法800可以具有预脉冲时段802和读时段804(例如，使用存储器控制器20(图1)可调节)。时间线806、808、810、812和814可以如参考对应的时间线706、708、710、712和714(图7)所描述的。
在一些实施例中，读操作方法800可以包括：在预脉冲时段802期间不向LSG 332施加电压变化(参见时间线816)。读操作方法800还可以包括：在读时段804期间增加LSG 332的电压。LSG 332的电压增加可以是相对于Vss的。LSG 332的电压增加可以达到例如Vbias_hv3。
在一些实施例中，读操作方法800还可以包括：在预脉冲时段802期间，降低BL 341的电压(参见时间线818)。BL 341的电压降低可以是相对于Vss的。BL 341的电压降低可以降低到例如图8中所示的Vblpre。在一些实施例中，Vblpre的幅度可以大于约0.1伏且小于约4.0伏。在一些实施例中，Vblpre的幅度可以大于约0.5伏且小于约3.0伏。在一些实施例中，Vblpre的幅度可以大于约1.0伏且小于约2.5伏。BL 341的电压降低可以通过中和未选定字线(例如，WLn+1等)的沟道中的人工升高电势，来减少热载流子注入的效应。使用这种效应，读操作800还可以包括：将预脉冲时段802设置为小于与不执行降低BL 341的电压相关联的另一个预脉冲时段。
在一些实施例中，读操作方法800还可以包括：在读时段804期间增加BL 341的电压(例如，返回到Vss)。读操作方法800还可以包括：在读时段804期间进一步增加BL 341的电压(例如，增加到高达Vbl_rve)，如先前参考图7所描述的。
在一些实施例中，在读取来自3D存储器结构500的数据之后，TSG、WL、LSG和BL的电压可以返回到起始电平Vss或Vdd。
在一些实施例中，活动术语“设置”可以包括：检查参数是否处于目标值。如果不在目标值，那么“设置”还可以包括：通过增加或减少参数值，将参数调整到目标值。“设置”还可以包括不进行检查的动作。例如，设置电压可以包括：发送指令以在结构处设置目标电压，无论该结构是否受指令影响(例如，如果该结构已经处于目标电压，则不改变)。
在一些实施例中，可以使用固件21(图1)来执行读操作700和800。在一些实施例中，可以执行读操作700和800，以在主计算机15(图1)的请求下读取数据。在一些实施例中，读操作700和800可以在对存储单元编程之后，使用不同的电压(如上所述)来验证存储单元中存储的数据。
可以以任何可想到的顺序执行本文公开的实施例中的方法步骤，并且不需要执行所有的步骤。
总之，本公开内容提供了一种用于使用读操作来控制3D NAND存储器的方法。读操作可以在读时段之前具有预脉冲时段。该方法包括：在预脉冲时段期间，相对于第一参考电压电平，增加多个顶部选择栅极的电压。该方法还包括：在预脉冲时段期间，相对于第二参考电压电平，增加多条字线的电压。该方法还包括：在预脉冲时段期间，相对于第一电压，降低位线的电压。该方法还包括：在预脉冲时段期间，不向底部选择栅极施加电压变化。降低了与多条字线中的未选定字线相关联的沟道的电势升高。
本公开内容还提供了一种用于控制3D NAND存储器的非临时性计算机可读介质。该非临时性计算机可读介质可以包括存储在其上的指令，当该指令由与3D NAND存储器通信的一个或多个计算设备执行时，使一个或多个计算设备执行在读时段之前具有预脉冲时段的读操作。该方法包括：在预脉冲时段期间，相对于第一参考电压电平，增加多个顶部选择栅极的电压。该方法还包括：在预脉冲时段期间，相对于第二参考电压电平，增加多条字线的电压。该方法还包括：在预脉冲时段期间，相对于第一电压来降低位线的电压。该方法还包括：在预脉冲时段期间，不向底部选择栅极施加电压变化。降低了与多条字线中的未选定字线相关联的沟道的电势升高。
本公开内容还提供了一种用于控制3D NAND存储器的系统。该系统可以包括一个或多个计算设备和非临时性计算机可读介质。该非临时性计算机可读介质可以包括存储在其上的指令，当这些指令由与3D NAND存储器通信的一个或多个计算设备执行时，使一个或多个计算设备执行在读时段之前具有预脉冲时段的读操作。该方法包括：在预脉冲时段期间，相对于第一参考电压电平，增加多个顶部选择栅极的电压。该方法还包括：在预脉冲时段期间，相对于第二参考电压电平，增加多条字线的电压。该方法还包括：在预脉冲时段期间，相对于第一电压来降低位线的电压。该方法还包括：在预脉冲时段期间，不向底部选择栅极施加电压变化。降低了与多条字线中的未选定字线相关联的沟道的电势升高。
前述的对具体实施例的描述将完整地揭示本公开内容的一般性质，使得在无需过多的实验并且不脱离本公开内容的一般概念的情况下，其他人可以通过应用本领域技术范围内的知识，容易地针对这些特定实施例的各种应用进行修改和/或调整。因此，基于本公开内容以及本文给出的指导，这些调整和修改旨在落入所公开实施例的等同物的含义和范围内。应当理解的是，本文中的措辞或术语仅是用于描述目的而非做出限制，使得本说明书的术语或措辞将由本领域技术人员根据本公开内容和指导来解释。
上面借助于示出特定功能及其关系的实现的功能构建块，描述了本公开内容的实施例。为了便于描述起见，本文任意限定了这些功能构建块的边界。可以限定替代的边界，只要适当地执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述(多个)发明人所预期的本公开内容的一个或多个但不是所有示例性实施例，因此，其并不是旨在以任何方式对本公开内容和所附权利要求进行限定。
本公开内容的广度和范围不应受到任何上述示例性实施例的限制，而应当仅根据所附权利要求及其等同物来界定。

Claims (20)

1.一种用于使用读操作来控制存储器件的计算机实现的方法，所述方法包括：
在所述读操作的读时段之前的所述读操作的预脉冲时段期间，相对于第一参考电压电平，增加多个顶部选择栅极的电压；
在所述预脉冲时段期间，相对于第二参考电压电平，增加多条字线的电压；
在所述预脉冲时段期间，相对于所述第一电压，降低位线的电压；以及
在所述预脉冲时段期间，不向底部选择栅极施加电压变化。
2.根据权利要求1所述的计算机实现的方法，其中：
所述读操作为第一读操作；
所述预脉冲时段为第一预脉冲时段；
为第二读操作定义第二预脉冲时段；
所述第二读操作与所述第一读操作的不同之处在于：所述第二读操作不执行对所述位线的所述电压的降低；并且
所述计算机实现的方法还包括：将所述第一预脉冲时段设置为小于所述第二预脉冲时段。
3.根据权利要求1所述的计算机实现的方法，其中，降低所述位线的所述电压包括：将所述位线的所述电压降低大于0.1伏且小于约4.0伏、大于0.5伏且小于约3.0伏，或者大于1.0伏且小于约2.5伏。
4.根据权利要求1所述的计算机实现的方法，还包括：
在所述读时段期间，增加所述位线的所述电压以超过所述第一参考电压电平；以及
在所述读时段期间，相对于所述第一参考电压电平，增加所述底部选择栅极的电压。
5.根据权利要求1所述的计算机实现的方法，还包括：
在所述读时段期间，相对于所述第二参考电压电平，将所述多条字线中的选定字线的电压设置为读电压，其中，所述位线与所述多条字线中的所述选定字线相关联；以及
从与所述多条字线中的所述选定字线相关联的存储单元中读取。
6.根据权利要求5所述的计算机实现的方法，还包括：
在所述读时段期间，降低所述顶部选择栅极中的未选定顶部选择栅极的电压；以及
在所述读时段期间，增加与所述字线中的所述选定字线相邻的字线的电压。
7.根据权利要求1所述的计算机实现的方法，其中：
所述存储器件为3D NAND存储器件；以及
在对所述3D NAND存储器件的存储单元进行编程之后，使用所述读操作来验证所述存储单元中存储的数据。
8.一种存储器件，包括：
存储单元，其被配置用于存储数据；
存储器控制器，其被配置用于控制所述存储器件；以及
其上存储有指令的非临时性计算机可读介质，所述指令在由所述存储器控制器执行时，使所述存储器控制器执行包括以下的读操作：
在所述读操作的读时段之前的所述读操作的预脉冲时段期间，相对于第一参考电压电平，增加多个顶部选择栅极的电压；
在所述预脉冲时段期间，相对于第二参考电压电平，增加多条字线的电压；
在所述预脉冲时段期间，相对于所述第一电压，降低位线的电压；以及
在所述预脉冲时段期间，不向底部选择栅极施加电压变化。
9.根据权利要求8所述的存储器件，其中：
所述读操作为第一读操作；
所述预脉冲时段为第一预脉冲时段；
为第二读操作定义第二预脉冲时段；
所述第二读操作与所述第一读操作的不同之处在于：所述第二读操作不执行对所述位线的所述电压的降低；以及
所述第一读操作还包括：将所述第一预脉冲时段设置为小于所述第二预脉冲时段。
10.根据权利要求8所述的存储器件，其中，降低所述位线的所述电压包括：将所述位线的所述电压降低大于0.1伏且小于约4.0伏、大于0.5伏且小于约3.0伏，或者大于1.0伏且小于约2.5伏。
11.根据权利要求8所述的存储器件，其中，所述读操作还包括：
在所述读时段期间，增加所述位线的所述电压以超过所述第一参考电压电平；以及
在所述读时段期间，相对于所述第一参考电压电平，增加所述底部选择栅极的电压。
12.根据权利要求8所述的存储器件，其中，所述读操作还包括：
在所述读时段期间，相对于所述第二参考电压电平，将所述多条字线中的选定字线的电压设置为读电压，其中，所述位线与所述多条字线中的所述选定字线相关联；以及
从与所述多条字线中的所述选定字线相关联的存储单元中读取。
13.根据权利要求12所述的存储器件，其中，所述读操作还包括：
在所述读时段期间，降低所述顶部选择栅极中的未选定顶部选择栅极的电压；以及
在所述读时段期间，增加与所述多条字线中的所述选定字线相邻的字线的电压。
14.根据权利要求8所述的存储器件，其中：
所述存储器件为3D NAND存储器件；并且
在对所述3D NAND存储器件的存储单元进行编程之后，使用所述读操作来验证所述存储单元中存储的数据。
15.一种存储系统，包括：
存储器件，包括：
存储单元，其被配置用于存储数据；
存储器控制器，其被配置用于控制所述存储器件；以及
其上存储有指令的非临时性计算机可读介质，所述指令在由所述存储器控制器执行时，使所述存储器控制器执行包括以下的读操作：
在所述读操作的读时段之前的所述读操作的预脉冲时段期间，相对于第一参考电压电平，增加多个顶部选择栅极的电压；
在所述预脉冲时段期间，相对于第二参考电压电平，增加多条字线的电压；
在所述预脉冲时段期间，相对于所述第一电压，降低位线的电压；以及
在所述预脉冲时段期间，不向底部选择栅极施加电压变化。
16.根据权利要求15所述的存储系统，其中：
所述读操作为第一读操作；
所述预脉冲时段为第一预脉冲时段；
为第二读操作定义第二预脉冲时段；
所述第二读操作与所述第一读操作的不同之处在于：所述第二读操作不执行对所述位线的所述电压的降低；并且
所述第一读操作还包括：将所述第一预脉冲时段设置为小于所述第二预脉冲时段。
17.根据权利要求15所述的存储系统，其中，降低所述位线的所述电压包括：将所述位线的所述电压降低大于0.1伏且小于约4.0伏、大于0.5伏且小于约3.0伏，或者大于1.0伏且小于约2.5伏。
18.根据权利要求15所述的存储系统，其中，所述读操作还包括：
在所述读时段期间，增加所述位线的所述电压以超过所述第一参考电压电平；以及
在所述读时段期间，相对于所述第一参考电压电平，增加所述底部选择栅极的电压。
19.根据权利要求15所述的存储系统，其中，所述读操作还包括：
在所述读时段期间，相对于所述第二参考电压电平，将所述多条字线中的选定字线的电压设置为读电压，其中，所述位线与所述多条字线中的所述选定字线相关联；以及
从与所述多条字线中的所述选定字线相关联的存储单元中读取。
20.根据权利要求19所述的存储系统，其中，所述读操作还包括：
在所述读时段期间，降低所述顶部选择栅极中的未选定顶部选择栅极的电压；以及
在所述读时段期间，增加与所述多条字线中的所述选定字线相邻的字线的电压。
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