KR20200061253A - 메모리 장치 및 이의 동작 방법 - Google Patents

메모리 장치 및 이의 동작 방법 Download PDF

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KR20200061253A
KR20200061253A KR1020180146803A KR20180146803A KR20200061253A KR 20200061253 A KR20200061253 A KR 20200061253A KR 1020180146803 A KR1020180146803 A KR 1020180146803A KR 20180146803 A KR20180146803 A KR 20180146803A KR 20200061253 A KR20200061253 A KR 20200061253A
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이흥열
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Abstract

본 기술은 선택된 워드라인에 연결된 메모리 셀들을 프로그램하는 동안, 상기 선택된 워드라인의 가장자리로부터 채널구조들의 이격거리에 따라 서로 다르게 설정된 비트라인전압들을 상기 채널구조들에 연결된 비트라인들에 인가하는 메모리 장치 및 이의 동작방법을 포함한다.

Description

메모리 장치 및 이의 동작 방법{MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 메모리 장치에 관한 것으로, 보다 구체적으로 3차원 메모리 장치 및 이의 동작방법에 관한 것이다.
컴퓨터, 디지털 카메라, 스마트폰 등과 같은 전자장치는 메모리 시스템을 사용하여 데이터를 처리한다. 메모리 시스템은 데이터가 저장되는 메모리 장치 및 메모리 장치를 제어하는 컨트롤러를 포함할 수 있다.
메모리 장치는 휘발성 메모리 장치 및 불휘발성 메모리 장치로 구분될 수 있다. 불휘발성 메모리 장치는 전원공급이 차단되더라도 저장하고 있던 데이터를 유지하는 메모리 장치이다.
불휘발성 메모리 장치는 데이터가 저장되는 방식에 따라 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등으로 구분될 수 있다.
불휘발성 메모리 장치에 대한 고용량화 및 소형화 요구에 따라, 3차원 메모리 장치가 제안된 바 있다. 3차원 메모리 장치는 기판 상으로 돌출된 채널구조들 및 채널구조들에 연결되고 3차원으로 배열된 메모리 셀들을 포함한다.
본 발명의 실시 예는 3차원 메모리 장치의 동작 신뢰성을 향상시킬 수 있는 메모리 장치 및 이의 동작방법을 제공한다.
본 발명의 일 실시 예에 따른 메모리 장치의 동작방법은 서로 이격되어 적층된 워드라인들을 관통하는 채널구조들에 연결된 메모리 셀들 중 선택된 워드라인에 연결된 메모리 셀들을 프로그램하는 단계를 포함할 수 있다. 본 발명의 일 실시 예에서, 상기 선택된 워드라인에 연결된 메모리 셀들을 프로그램하는 동안, 상기 선택된 워드라인의 가장자리로부터 상기 채널구조들의 이격거리에 따라 서로 다르게 설정된 비트라인전압들이 상기 채널구조들에 연결된 비트라인들에 인가될 수 있다.
본 발명의 일 실시 예에 따른 메모리 장치의 동작방법은 서로 이격되어 적층된 워드라인들을 관통하는 채널구조들에 연결된 메모리 셀들 중 선택된 워드라인에 연결된 메모리 셀들이 프리검증전압보다 높은 문턱전압을 갖도록 프리 프로그램 루프를 수행하는 단계; 및 상기 프리검증전압보다 높은 문턱전압을 갖는 메모리 셀들이 메인검증전압보다 높은 문턱전압을 갖도록 메인 프로그램 루프를 수행하는 단계를 포함할 수 있다. 본 발명의 일 실시 예에서, 상기 프리 프로그램 루프 및 메인 프로그램 루프 중 적어도 어느 하나를 수행하는 동안, 상기 선택된 워드라인의 가장자리로부터 상기 채널구조들의 이격거리에 따라 서로 다르게 설정된 비트라인전압들이 상기 채널구조들에 연결된 비트라인들에 인가될 수 있다.
본 발명의 일 실시 예에 따른 메모리 장치는 서로 이격되어 적층된 워드라인들 및 상기 워드라인들을 관통하는 채널구조들에 연결된 메모리 셀들, 및 상기 채널구조들에 연결된 비트라인들을 포함하는 메모리 셀 어레이; 및 워드라인들의 가장자리로부터 상기 채널구조들의 이격거리를 기반으로, 상기 메모리 셀 어레이에 대한 프로그램 동작을 수행 시 상기 비트라인들에 인가되는 비트라인전압들을 상이하게 설정하도록 구성된 주변회로를 포함할 수 있다.
본 기술의 실시 예는 워드라인 가장자리로부터 워드라인을 관통하는 채널구조들의 이격거리를 기반으로 프로그램 동작시 비트라인들에 인가되는 비트라인전압들을 서로 다르게 설정한다. 이로써, 본 기술의 실시 예는 동일한 데이터를 저장하는 메모리 셀들의 문턱전압 분포(threshold voltage distribution) 범위를 좁힐 수 있고, 3차원 메모리 장치의 동작 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1에 도시된 반도체 메모리 장치를 예시적으로 나타내는 블록도이다.
도 3은 도 2에 도시된 메모리 셀 어레이를 나타내는 블록도이다.
도 4a 내지 도 4c는 도 3에 도시된 메모리 셀 어레이의 일 실시 예를 나타내는 도면들이다.
도 5a 내지 도 5c는 도 3에 도시된 메모리 셀 어레이의 일 실시 예를 나타내는 도면들이다.
도 6a 및 도 6b는 본 발명의 일 실시 예에 따른 채널구조들을 나타내는 평면도들이다.
도 7은 본 발명의 일 실시 예에 따른 채널구조들과 비트라인들을 나타내는 평면도이다.
도 8a 및 도 8b는 본 발명의 다양한 실시 예에 따른 데이터 처리 시스템을 나타내는 블록도들이다.
도 9a 및 도 9b는 본 발명의 일 실시 예에 따른 메모리 셀 어레이의 프로그램 동작을 나타내는 도면들이다.
도 10a 및 도 10b는 본 발명의 일 실시 예에 따른 메모리 셀 어레이의 프로그램 동작을 나타내는 도면들이다.
도 11a 및 도 11b는 도 10b에 도시된 ST30 단계 및 ST60 단계에 대한 실시 예들을 각각 나타내는 도면들이다.
도 12 및 도 13은 본 발명의 실시 예들에 따른 메모리 시스템을 나타내는 블록도들이다.
도 14는 본 발명의 일 실시 예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
본 발명의 기술적 사상은 다양한 변경을 가할 수 있고, 여러 가지 양상을 가질 수 있는 실시 예들로 구성될 수 있다. 이하에는, 본 발명의 기술적 사상을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 일부 실시 예를 통해 설명하기로 한다.
본 발명의 실시 예에서 제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 메모리 시스템(30)을 나타내는 블록도이다. 도 1을 참조하면, 메모리 시스템(30)은 메모리 컨트롤러(Memory controller: 40)와 반도체 메모리 장치(Semiconductor Memory Device; 50)를 포함한다. 메모리 시스템(30)은 메모리 카드, USB(Universal Serial Bus) 메모리, SSD(Solid State Drive) 등과 같은 데이터 저장 매체를 포함할 수 있다.
반도체 메모리 장치(50)는 메모리 컨트롤러(40)의 제어에 따라, 프로그램 동작, 소거 동작, 독출 동작을 수행할 수 있다. 이를 위해, 반도체 메모리 장치(50)는 입출력 라인들을 통해 메모리 컨트롤러(40)로부터 커맨드(CMD), 및 어드레스(ADD)를 수신할 수 있다. 반도체 메모리 장치(50)는 입출력 라인들을 통해 메모리 컨트롤러(40)와 데이터(DATA)를 주고받을 수 있다. 또한, 반도체 메모리 장치(50)는 전원라인을 통해 메모리 컨트롤러(40)로부터 전원(PWR)을 공급받고, 제어 라인을 통해 메모리 컨트롤러(40)로부터 제어신호(CTRL)를 수신할 수 있다. 제어신호(CTRL)는 커맨드 래치 인에이블 신호, 어드레스 래치 인에이블 신호, 칩 인에이블 신호, 프로그램 인에이블 신호, 독출 인에이블 신호 등을 포함할 수 있다.
반도체 메모리 장치(50)는 프로그램 제어부(170)를 포함할 수 있다. 프로그램 제어부(170)는 본 발명의 실시 예에 따른 프로그램 방법에 따라 프로그램 동작을 제어할 수 있다. 프로그램 제어부(170)는 다수의 프로그램 상태들 각각에 대응하는 다수의 동작전압들의 전압 레벨들을 설정할 수 있다. 다수의 동작전압들은 프로그램 전압들, 검증전압들, 비트라인전압들, 프로그램금지전압 등을 포함할 수 있다. 본 발명의 실시 예에 따르면, 프로그램 제어부(170)는 각 프로그램 상태에 대한 동작전압들을 설정할 때, 비트라인전압들의 전압레벨들을 제어할 수 있다. 비트라인전압들은 프로그램 동작 동안 메모리 셀 어레이의 비트라인들에 인가된다. 비트라인전압들은 프로그램이 완료된 메모리 셀에 연결된 비트라인에 인가되는 프로그램 금지전압보다 낮은 레벨을 갖도록 제어된다.
일 실시 예로서, 프로그램 제어부(170)는 3차원 메모리 어레이의 비트라인들에 인가되는 비트라인전압들을 설정할 수 있다. 3차원 메모리 어레이의 비트라인들은 서로 이격되어 적층된 워드라인들을 관통하는 채널구조들에 연결될 수 있다. 본 발명의 실시 예에 따르면, 프로그램 제어부(170)는 채널구조들이 워드라인들의 가장자리에 가까울수록 비트라인전압들의 레벨들이 높아지도록 비트라인전압들을 제어할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템(30)은 반도체 메모리 장치(50)의 프로그램 제어부(170)에 의해 가변되는 비트라인전압들을 이용하여 프로그램 상태들 각각에 대한 문턱전압 분포(threshold voltage distribution) 범위를 좁힐 수 있다.
도 2는 도 1에 도시된 반도체 메모리 장치(50)를 예시적으로 나타내는 블록도이다. 도 2를 참조하면, 반도체 메모리 장치(50)는 메모리 셀 어레이(100) 및 주변회로(110, peripheral circuit)를 포함한다.
반도체 메모리 장치(50)는 불휘발성 메모리 장치일 수 있으며, 예를 들어, 플래시 메모리일 수 있다. 주변회로(110, peripheral circuit)는 로우 디코더(120), 전압 발생기(130), 페이지 버퍼 회로(140), 데이터 입출력 회로(160), 및 제어로직(180)을 포함한다. 일 실시 예로서, 제어로직(180)은 프로그램 제어부(170)를 포함할 수 있다. 프로그램 제어부(170)는 도 1을 참조하여 설명한 바와 같이, 비트라인전압들의 전압레벨들을 제어할 수 있다.
계속해서 도 2를 참조하면, 메모리 셀 어레이(100)는 다수의 메모리 블록들(BLK1 내지 BLKz)을 포함한다. 메모리 블록들(BLK1 내지 BLKz) 각각은 로우 라인들(RLs)을 통해 로우 디코더(120)에 연결되고, 비트라인들(BLs)을 통해 페이지 버퍼 회로(140)에 연결된다. 로우 라인들(RLs)은 워드라인들 및 셀렉트 라인들을 포함할 수 있다.
로우 디코더(120)는 제어로직(180)으로부터 로우 어드레스(row address)를 수신받고, 수신받은 로우 어드레스를 디코딩하여 메모리 블록 및 워드라인을 선택할 수 있다. 이로써, 프로그램 동작 시에, 로우 어드레스에 대응되는 메모리 블록의 워드라인으로 프로그램 전압 또는 검증전압이 제공될 수 있다.
전압 발생기(130)는 제어로직(180)의 제어에 응답하여 다양한 동작전압들을 생성할 수 있다. 예를 들어, 전압 발생기(130)는 제어로직(180)에서 출력된 동작 코드에 따라 프로그램 전압, 패스전압, 독출전압, 검증전압, 소거전압, 턴-온 전압, 턴-오프 전압 등과 같은 다양한 동작전압들을 생성하도록 구성된다. 전압 발생기(130)에 의해 생성된 동작전압들은 상술한 예에 한정되지 않는다.
전압 발생기(130)에서 생성된 동작전압들은 로우 디코더(120)에 의해 선택된 메모리 블록의 로우라인들(RLs)로 전달될 수 있다.
페이지 버퍼회로(140)는 비트라인들(BLs)에 연결되는 페이지 버퍼를 포함하고, 페이지 버퍼는 다수의 래치들을 포함할 수 있다. 페이지 버퍼회로(140)는 선택된 워드라인에 연결된 메모리 셀들에 프로그램될 데이터들이나 선택된 워드라인으로부터 읽은 데이터들을 임시로 저장할 수 있다. 페이지 버퍼회로(140)는 프로그램 동작 시, 제어로직(180)에 포함된 프로그램 제어부(170)의 제어에 따라 다양한 레벨들을 갖는 비트라인전압들을 생성하여 비트라인들(BLs)에 인가한다.
데이터 입출력 회로(160)는 도 1에 도시된 메모리 컨트롤러(40)로부터 입력되는 데이터(DATA)를 페이지 버퍼회로(140)에 전달하거나, 페이지 버퍼회로(140)로부터 입력되는 데이터(DATA)를 도 1에 도시된 메모리 컨트롤러(40)로 제공하도록 구성된다.
계속해서, 도 2를 참조하면, 제어로직(180)은 커맨드(CMD)에 응답하여 전압 발생기(130) 및 페이지 버퍼회로(140)를 제어할 수 있으며, 어드레스(ADD)에 응답하여 로우 디코더(120) 및 페이지 버퍼회로(140)를 제어할 수 있다. 또한, 제어로직(180)은 패스 또는 페일 신호에 응답하여 다음 동작을 위한 신호들을 전압 발생기(130) 및 페이지 버퍼회로(140)에 전송할 수 있다. 예를 들면, 제어로직(180)은 커맨드(CMD)에 응답하여 반도체 메모리 장치(50)의 프로그램 동작, 독출동작 및 소거동작을 제어할 수 있다.
일 실시 예로서, 제어로직(180)에 포함된 프로그램 제어부(170)는 메모리 셀 어레이(100)의 채널구조들이 워드라인의 가장자리에 가까울수록 비트라인전압들의 레벨들이 높아지도록 비트라인전압들을 설정할 수 있다. 일 실시 예로서, 프로그램 제어부(170)는 제어로직(180) 외부에 별도로 위치하도록 구성될 수도 있다.
도 3은 도 2에 도시된 메모리 셀 어레이(100)를 나타내는 블록도이다. 도 3을 참조하면, 메모리 셀 어레이(100)는 다수의 메모리 블록들(BLK1 내지 BLKz)을 포함한다. 메모리 블록들(BLK1 내지 BLKz) 각각은 3차원 구조로 형성된다. 예를 들어, 메모리 블록들(BLK1 내지 BLKz) 각각은 기판 상에서 서로 다른 제1 및 제2 방향들(D1 및 D2)을 따라 배열된 메모리 스트링들을 포함한다. 메모리 스트링들 각각은 제1 및 제2 방향들(D1 및 D2)로 연장된 평면에 수직한 제3 방향(D3)을 따라 배열된 메모리 셀들을 포함한다.
도 4a 내지 도 4c는 메모리 셀 어레이의 일 실시 예를 나타내는 도면들이다. 도 4a는 메모리 셀 어레이(100)의 구조를 나타낸다. 도 4b는 도 4a에 도시된 선 I-I'를 따라 절취한 메모리 스트링(MCR)의 단면도를 나타낸다. 도 4c는 도 4b에 도시된 메모리 스트링(MCR)의 등가 회로도를 나타낸다.
도 4a를 참조하면, 메모리 셀 어레이(100)는 공통소스라인(CSL)과 비트라인들(BLs) 사이에 연결된 필라구조들(PL), 및 필라구조들(PL)을 감싸는 로우라인들(RLs)을 포함할 수 있다. 로우라인들(RLs)은 소스 셀렉트 라인들(SSLs), 워드라인들(WLs) 및 드레인 셀렉트 라인들(DSLs)을 포함할 수 있다.
소스 셀렉트 라인들(SSLs)은 공통소스라인(CSL) 상에 배치될 수 있다. 일 실시 예로서, 소스 셀렉트 라인들(SSLs)은 단일층에서 제2 방향(D2)으로 서로 이격되어 배치될 수 있다. 일 실시 예로서, 소스 셀렉트 라인들(SSLs)은 제3 방향(D3)으로 서로 이격된 2이상의 층들 각각에서 제2 방향(D2)으로 서로 이격되어 배치될 수 있다.
워드라인들(WLs)은 소스 셀렉트 라인들(SSLs) 상에 배치될 수 있다. 워드라인들(WLs)은 제3 방향(D3)으로 서로 이격되어 적층될 수 있다.
드레인 셀렉트 라인들(DSLs)은 워드라인들(WLs) 상에 배치될 수 있다. 일 실시 예로서, 드레인 셀렉트 라인들(DSLs)은 단일층에서 제2 방향(D2)으로 서로 이격되어 배치될 수 있다. 일 실시 예로서, 드레인 셀렉트 라인들(DSLs)은 제3 방향(D3)으로 서로 이격된 2이상의 층들 각각에서 제2 방향(D2)으로 서로 이격되어 배치될 수 있다.
로우라인들(RLs)은 제1 슬릿들(S1)에 의해 서로 분리될 수 있다. 로우라인들(RLs) 및 제1 슬릿들(S1)은 제1 방향(D1)으로 연장될 수 있다. 제1 슬릿들(S1)은 제2 방향(D2)으로 배열될 수 있다.
제2 방향(D2)으로 서로 이웃한 제1 슬릿들(S1) 사이에 배치된 로우라인들(RLs) 중 동일층에 배치된 드레인 셀렉트 라인들(DSLs)은 제2 슬릿(S2)에 의해 서로 분리될 수 있다. 이에 따라, 워드라인들(WLs) 각각에 공유되는 필라구조들(PL)은 제2 슬릿(S2)에 의해 분리되고 동일층에 배치된 드레인 셀렉트 라인들 각각에 의해 제어되는 서브 그룹들로 구분될 수 있다. 일 실시 예로서, 하나의 제2 슬릿(S2)이 제2 방향(D2)으로 서로 이웃한 제1 슬릿들(S1) 사이에 배치될 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다. 예를 들어, 서로 나란한 2이상의 제2 슬릿들이 제2 방향(D2)으로 서로 이웃한 제1 슬릿들(S1) 사이에 배치될 수 있다.
제2 방향(D2)으로 서로 이웃한 제1 슬릿들(S1) 사이에 배치된 로우라인들(RLs)은 하나의 적층그룹을 구성할 수 있다. 도 3에 메모리 블록들(BLK1 내지 BLKz) 각각은 하나의 적층그룹을 포함하거나, 2이상의 적층그룹을 포함할 수 있다.
도 4b를 참조하면, 비트라인(BL)과 공통소스라인(CSL) 사이에 연결된 필라구조들(PL) 각각을 따라 메모리 스트링(MCR)이 정의될 수 있다.
필라구조들(PL) 각각은 적어도 하나의 소스 셀렉트 라인들(예를 들어, SSL1, SSL2), 워드라인들(WL1 내지 WLn) 및 적어도 하나의 드레인 셀렉트 라인들(예를 들어, DSL1, DSL2)을 관통하는 채널구조(CH)를 포함할 수 있다.
채널구조(CH)의 측벽은 다층 메모리막(ML)으로 둘러싸일 수 있다. 다층 메모리막(ML)은 데이터 저장이 가능한 데이터 저장막을 포함할 수 있다. 다층 메모리막(ML)은 데이터 저장막과 채널구조(CH) 사이에 배치된 터널 절연막을 더 포함할 수 있다. 다층 메모리막(ML)은 데이터 저장막의 외벽을 따라 연장된 블로킹 절연막을 더 포함할 수 있다. 채널구조(CH)는 채널영역으로 이용되는 반도체막을 포함할 수 있다.
채널구조(CH)는 공통소스라인(CSL)과 비트라인(BL) 사이에 연결된다. 공통소스라인(CSL)은 채널구조(CH)의 바닥면에 접촉될 수 있다. 비트라인(BL)은 비트콘택플러그(BCT)를 경유하여 채널구조(CH)에 전기적으로 연결될 수 있다.
도 4c를 참조하면, 비트라인(BL)과 공통소스라인(CSL)에 연결된 메모리 스트링(MCR)은 적어도 하나의 소스 셀렉트 트랜지스터들(예를 들어, SST1, SST2), 메모리 셀들(MC1 내지 MCn) 및 적어도 하나의 드레인 셀렉트 트랜지스터들(예를 들어, DST1, DST2)을 포함할 수 있다.
소스 셀렉트 트랜지스터들(SST1, SST2)의 게이트들은 소스 셀렉트 라인들(SSL1, SSL2)에 연결된다. 소스 셀렉트 트랜지스터들(SST1, SST2)은 도 4b에 도시된 채널구조(CH)에 의해 공통소스라인(CSL)과 제1 메모리 셀(MC1) 사이에 직렬로 연결된다. 드레인 셀렉트 트랜지스터들(DST1, DST2)의 게이트들은 드레인 셀렉트 라인들(DSL1, DSL2)에 연결된다. 드레인 셀렉트 트랜지스터들(DST1, DST2)은 도 4b에 도시된 채널구조(CH)에 의해 비트라인(BL)과 제n 메모리 셀(MCn) 사이에 직렬로 연결된다. 메모리 셀들(MC1 내지 MCn)의 게이트들은 워드라인들(WL1 내지 WLn)에 연결된다. 메모리 셀들(MC1 내지 MCn)은 도 4b에 도시된 채널구조(CH)에 의해 직렬로 연결된다.
도 5a 내지 도 5c는 메모리 셀 어레이의 일 실시 예를 나타내는 도면들이다. 도 5a는 메모리 셀 어레이(100)의 구조를 나타낸다. 도 5b는 도 5a에 도시된 선 Ⅱ-Ⅱ'를 따라 절취한 메모리 스트링(MCR)의 단면도를 나타낸다. 도 5c는 도 5b에 도시된 메모리 스트링(MCR)의 등가 회로도를 나타낸다.
도 5a를 참조하면, 메모리 셀 어레이(100)는 공통소스라인(CSL)과 비트라인들(BLs) 사이에 연결된 필라구조들(PL), 및 필라구조들(PL)을 감싸는 로우라인들(RLs)을 포함할 수 있다. 로우라인들(RLs)은 셀렉트 라인들(SELs) 및 워드라인들(WLs)을 포함할 수 있다.
셀렉트 라인들(SELs)은 공통소스라인(CSL) 및 비트라인들(BL) 아래에 배치될 수 있다. 일 실시 예로서, 셀렉트 라인들(SELs)은 단일층에서 제2 방향(D2)으로 서로 이격되어 배치될 수 있다. 일 실시 예로서, 셀렉트 라인들(SELs)은 제3 방향(D3)으로 서로 이격된 2이상의 층들 각각에서 제2 방향(D2)으로 서로 이격되어 배치될 수 있다.
워드라인들(WLs)은 파이프 게이트(PG)와 셀렉트 라인들(SELs) 사이에 배치되고, 제3 방향(D3)으로 서로 이격되어 적층된다.
로우라인들(RLs)은 제1 슬릿들(S1)에 의해 서로 분리될 수 있다. 로우라인들(RLs) 및 제1 슬릿들(S1)은 제1 방향(D1)으로 연장될 수 있다. 제1 슬릿들(S1)은 제2 방향(D2)으로 배열될 수 있다.
워드라인들(WLs)은 제2 슬릿들(S2)에 중첩될 수 있다. 제2 슬릿들(S2) 각각은 제2 방향(D2)으로 서로 이웃한 제1 슬릿들(S1) 사이에 배치되고, 동일층에 배치된 셀렉트 라인들(SELs)을 서로 분리하도록 형성된다.
셀렉트 라인들(SELs)은 제1 슬릿들(S1)에 의해 다수의 셀렉트 그룹들로 구분될 수 있다. 셀렉트 그룹들 중 제2 방향(D2)으로 홀수번째 또는 짝수번째에 배치된 소스 셀렉트 그룹들은 공통소스라인들(CSL)에 중첩되고, 나머지 드레인 셀렉트 그룹들은 공통소스라인들(CSL) 사이에서 개구된다. 공통소스라인들(CSL)은 소스 셀렉트 그룹들에 포함된 셀렉트 라인들(SELs)과 비트라인들(BLs) 사이에 배치될 수 있다.
워드라인들(WLs)은 제2 방향(D2)으로 서로 이웃한 제1 슬릿들(S1)에 의해 다수의 워드그룹들로 구분될 수 있다. 워드그룹들은 공통소스라인들(CSL)에 중첩된 제1 워드그룹들과 공통소스라인들(CSL) 사이에서 개구된 제2 워드그룹들로 구분될 수 있다. 공통소스라인들(CSL)은 서로 연결될 수 있다.
필라구조들(PL) 각각은 제1 내지 제3 부분들을 포함한다. 제1 부분은 공통소스라인들(CSL) 중 그에 대응하는 하나로부터 연장되고, 소스 셀렉트 그룹들 중 그에 대응하는 하나의 소스 셀렉트 그룹을 관통하고, 제1 워드그룹들 중 그에 대응하는 하나를 관통한다. 제2 부분은 비트라인들(BLs) 중 그에 대응하는 하나로부터 연장되고, 드레인 셀렉트 그룹들 중 하나를 관통하고, 제2 워드그룹들 중 하나를 관통한다. 제3 부분은 파이프 게이트(PG)를 관통하여 제1 부분과 제2 부분을 연결할 수 있다.
도 3에 메모리 블록들(BLK1 내지 BLKz) 각각은 제1 워드그룹들 중 어느 하나와 제2 워드그룹들 중 어느 하나를 포함하거나, 2이상의 제1 워드그룹들 및 2이상의 제2 워드그룹들을 포함할 수 있다.
도 5b를 참조하면, 비트라인(BL)과 공통소스라인(CSL) 사이에 연결된 필라구조들(PL) 각각을 따라 메모리 스트링(MCR)이 형성될 수 있다.
필라구조들(PL) 각각은 도 5a를 참조하여 상술한 바와 같이, 제1 부분(PL1)을 포함한다. 제1 부분(PL1)은 그에 대응하는 소스 셀렉트 그룹에 포함된 적어도 하나의 소스 셀렉트 라인들(예를 들어, SSL1, SSL2)과 그에 대응하는 제1 워드그룹에 포함된 소스측 워드라인들(WL1 내지 WLk)을 관통한다. 필라구조들(PL) 각각은 도 5a를 참조하여 상술한 바와 같이, 제2 부분(PL2)을 포함한다. 제2 부분(PL2)은 그에 대응하는 드레인 셀렉트 그룹에 포함된 적어도 하나의 드레인 셀렉트 라인들(예를 들어, DSL1, DSL2) 및 그에 대응하는 제2 워드그룹에 포함된 드레인측 워드라인들(WLn 내지 WLk+1)을 관통한다. 필라구조들(PL) 각각은 도 5a를 참조하여 상술한 바와 같이, 제3 부분(PL3)을 포함한다. 제3 부분(PL3)은 파이프 게이트(PG)를 관통하여 제1 부분(PL1)과 제2 부분(PL2)을 연결한다.
필라구조들(PL) 각각은 다층 메모리막(ML)으로 둘러싸인 외벽을 갖는 채널구조(CH)를 포함할 수 있다. 채널구조(CH)는 제1 내지 제3 부분들(PL1 내지 PL3)을 구성하도록 연장된다. 다층 메모리막(ML)은 도 4b를 참조하여 상술한 바와 같이, 터널절연막, 데이터 저장막, 및 블로킹 절연막을 포함할 수 있다. 채널구조(CH)는 채널영역으로 이용되는 반도체막을 포함할 수 있다.
채널구조(CH)는 공통소스라인(CSL)과 비트라인(BL)에 각각 연결된 양단을 포함할 수 있다. 공통소스라인(CSL)은 소스콘택플러그(SCT)를 경유하여 채널구조(CH)의 일단에 전기적으로 연결될 수 있다. 비트라인(BL)은 비트콘택플러그(BCT)를 경유하여 채널구조(CH)의 타단에 전기적으로 연결될 수 있다.
도 5c를 참조하면, 비트라인(BL)과 공통소스라인(CSL)에 연결된 메모리 스트링(MCR)은 적어도 하나의 소스 셀렉트 트랜지스터들(예를 들어, SST1, SST2), 소스측 메모리 셀들(MC1 내지 MCk), 파이프 트랜지스터(PT), 드레인측 메모리 셀들(MCk+1 내지 MCn) 및 적어도 하나의 드레인 셀렉트 트랜지스터들(예를 들어, DST1, DST2)을 포함할 수 있다.
소스 셀렉트 트랜지스터들(SST1, SST2)의 게이트들은 소스 셀렉트 라인들(SSL1, SSL2)에 연결된다. 소스 셀렉트 트랜지스터들(SST1, SST2)은 도 5b에 도시된 채널구조(CH)에 의해 공통소스라인(CSL)과 제1 메모리 셀(MC1) 사이에 직렬로 연결된다. 드레인 셀렉트 트랜지스터들(DST1, DST2)의 게이트들은 드레인 셀렉트 라인들(DSL1, DSL2)에 연결된다. 드레인 셀렉트 트랜지스터들(DST1, DST2)은 도 5b에 도시된 채널구조(CH)에 의해 비트라인(BL)과 제n 메모리 셀(MCn) 사이에 직렬로 연결된다. 소스측 메모리 셀들(MC1 내지 MCk)의 게이트들은 소스측 워드라인들(WL1 내지 WLk)에 연결된다. 소스측 메모리 셀들(MC1 내지 MCk)은 도 5b에 도시된 채널구조(CH)에 의해 직렬로 연결된다. 드레인측 메모리 셀들(MCk+1 내지 MCn)의 게이트들은 드레인측 워드라인들(WLk+1 내지 WLn)에 연결된다. 드레인측 메모리 셀들(MCk+1 내지 MCn)은 도 5b에 도시된 채널구조(CH)에 의해 직렬로 연결된다. 제k+1 메모리 셀(MCk+1)과 제k 메모리 셀(MCk)은 파이프 트랜지스터(PT)에 의해 직렬로 연결된다. 파이프 게이트(PG)는 파이프 트랜지스터(PT)의 게이트로 이용된다.
도 4c 및 도 5c에 도시된 메모리 셀들(MC1 내지 MCn) 각각은 1비트 데이터 또는 2비트 이상의 멀티 비트 데이터를 저장할 수 있다. 1비트 데이터가 저장될 수 있는 메모리 셀은 싱글 레벨 셀(SLC; Single Level Cell)로 정의하고, 멀티 비트 데이터가 저장될 수 있는 메모리 셀은 멀티 레벨 셀(MLC; Multi Level Cell)로 정의한다. 싱글 레벨 셀 또는 멀티 레벨 셀은 일정한 범위의 문턱전압 분포(threshold voltage distribution)에 대응되는 데이터로 프로그램될 수 있다. 멀티 레벨 셀은 다수의 프로그램 상태들에 대응하는 다수의 문턱전압 분포를 갖는다. 이 경우, 동일한 데이터에 대한 문턱전압 분포의 폭이 좁아야 3차원 메모리 장치의 동작 신뢰성을 향상시킬 수 있다. 문턱전압 분포의 폭은 다양한 원인에 의해 넓어질 수 있다.
도 6a 및 도 6b는 본 발명의 일 실시 예에 따른 채널구조들을 나타내는 평면도들이다. 도 6a는 도 4a에 도시된 워드라인들(WLs) 중 동일층에 배치된 워드라인들을 관통하는 채널구조들의 일 예를 나타내는 평면도이다. 도 6a는 도 5a에 도시된 워드라인들(WLs) 중 동일층에 배치된 워드라인들을 관통하는 채널구조들의 일 예로서 적용될 수 있다. 도 6b는 도 4a에 도시된 드레인 셀렉트 라인들(DSLs) 중 동일층에 배치된 드레인 셀렉트 라인들을 관통하는 채널구조들의 일 예를 나타내는 평면도이다. 도 6b는 도 5b에 도시된 셀렉트 라인들(SELs) 중 동일층에 배치된 셀렉트 라인들을 관통하는 채널구조들의 일 예로서 적용될 수 있다.
도 6a 및 도 6b를 참조하면, 제2 방향(D2)으로 서로 이웃한 제1 슬릿들(S1) 사이에 다수의 채널구조들(CH1 내지 CH4)이 배열될 수 있다. 채널구조들(CH1 내지 CH4) 각각은 제3 방향(D3)으로 연장되어 그에 대응하는 워드라인(WL) 및 드레인 셀렉트 라인(DSL)을 관통할 수 있다.
도 6a를 참조하면, 워드라인(WL)은 워드라인(WL)의 가장자리(EG)로부터 워드라인(WL)의 센터영역(CEN)을 향하여 배치된 2열 이상의 채널구조들(CH1 내지 CH4)에 의해 관통될 수 있다. 일 실시 예로서, 워드라인(WL)을 관통하는 채널구조들(CH1 내지 CH4)은 워드라인(WL)의 가장자리(EG)로부터 워드라인(WL)의 센터영역(CEN)을 향하여 배열된 제1 내지 제4 열의 채널구조들을 포함할 수 있다. 채널구조들의 각열은 제1 방향(D1)으로 배치된 다수의 채널구조들을 포함할 수 있다. 예를 들어, 제1 열의 채널구조들은 제1 방향(D1)으로 배치된 제1 채널구조들(CH1)을 포함하고, 제2 열의 채널구조들은 제1 방향(D1)으로 배치된 제2 채널구조들(CH2)을 포함하고, 제3 열의 채널구조들은 제1 방향(D1)으로 배치된 제3 채널구조들(CH3)을 포함하고, 제4 열의 채널구조들은 제1 방향(D1)으로 배치된 제4 채널구조들(CH4)을 포함할 수 있다. 워드라인(WL)을 관통하는 채널구조들(CH1 내지 CH4)은 워드라인(WL)의 센터영역(CEN)에서 제1 방향(D1)으로 연장된 축을 중심으로 대칭되게 배열될 수 있다.
집적도 향상을 위하여, 채널구조들(CH1 내지 CH4)은 제1 방향(D1) 및 제2 방향(D2)으로 지그재그 패턴을 형성하도록 배열될 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다. 예를 들어, 채널구조들(CH1 내지 CH4)은 제1 방향(D1) 및 제2 방향(D2)으로 서로 나란하게 배열될 수 있다.
워드라인(WL)의 센터영역(CEN)은 더미채널들(DCH)에 의해 관통될 수 있다. 더미채널들(DCH)은 제1 방향(D1)으로 일렬로 배치될 수 있다. 채널구조들(CH1 내지 CH4)은 더미채널들(DCH)을 기준으로 대칭되게 배열될 수 있다.
도 6b를 참조하면, 도 6a를 참조하여 상술한 채널구조들(CH1 내지 CH4) 및 더미채널들(DCH)은 드레인 셀렉트 라인들(DSL)을 관통하도록 제3 방향(D3)으로 연장될 수 있다. 제2 방향(D2)으로 서로 이웃한 제1 슬릿들(S1) 사이에 배치된 제2 슬릿(S2)은 더미채널들(DCH)에 중첩되도록 연장될 수 있다. 채널구조들(CH1 내지 CH4)은 제2 슬릿(S2)을 기준으로 대칭되게 배열될 수 있다.
도 6a 및 도 6b를 다시 참조하면, 채널구조들(CH1 내지 CH4)의 형상은 제1 슬릿들(S1)로부터의 이격거리에 따라 서로 다르게 형성될 수 있다. 채널구조들(CH1 내지 CH4)은 도 4a 또는 도 5b에 도시된 워드라인들(WLs)의 적층구조를 관통하도록 연장된다. 이러한 채널구조들(CH1 내지 CH4)을 형성하는 단계는 제1 슬릿들(S1)에 의해 분리된 적층체들 각각을 식각하여 채널구조들(CH1 내지 CH4)에 대응되는 홀들을 형성하는 단계를 포함할 수 있다. 홀들을 형성하기 위한 적층체들의 식각공정 동안, 홀들 중 제1 슬릿들(S1)에 인접한 사이드 홀들이 나머지 홀들에 비해 좁게 형성되는 경향이 있다. 그 결과, 채널구조들(CH1 내지 CH4) 중 워드라인(WL)의 가장자리(EG)에 인접한 제1 열의 제1 채널구조들(CH1)이 나머지 열들의 채널구조들(예를 들어, CH2 내지 CH4)에 비해 좁게 형성된다.
상술한 바와 같이 워드라인(WL)의 가장자리(EG)로부터 채널구조들(CH1 내지 CH4)의 이격거리에 따라 채널구조들(CH1 내지 CH4)의 폭이 서로 다르게 형성된다. 이에 따라, 채널구조들(CH1 내지 CH4)에 연결되는 메모리 셀들의 프로그램 속도가 서로 다를 수 있다. 상대적으로 좁은 폭으로 형성된 제1 채널구조들(CH1)에 연결된 메모리 셀들의 프로그램 속도가 상대적으로 넓은 폭으로 형성된 나머지 채널구조들(예를 들어, CH2 내지 CH4)에 연결된 메모리 셀들의 프로그램 속도에 비해 빠르다. 이러한 메모리 셀들의 프로그램 속도 차이로 인하여 문턱전압 분포의 폭이 넓어질 수 있다.
본 발명의 실시 예는 워드라인(WL)의 가장자리(EG)로부터 채널구조들(CH1 내지 CH4)의 이격거리에 따라 채널구조들(CH1 내지 CH4)에 연결되는 메모리 셀들의 프로그램 속도에 대한 차이를, 프로그램 동작 동안 비트라인전압들을 차별화하여 개선할 수 있다. 이로써, 본 발명의 실시 예는 동일한 프로그램 상태에 대한 문턱전압 분포의 폭을 줄여서 3차원 메모리 장치의 동작 신뢰성을 개선할 수 있다.
도 7은 본 발명의 일 실시 예에 따른 채널구조들과 비트라인들을 나타내는 평면도이다. 도 7에 도시된 채널구조들(CH1 내지 CH4)은 하나의 워드라인에 공유되고, 도 6a 및 도 6b에 도시된 제1 내지 제4 채널구조들(CH1 내지 CH4)에 대응된다.
도 7을 참조하면, 워드라인의 가장자리에 인접한 제1 채널구조들(CH1) 각각은 제1 콘택 플러그(CT1)를 통해 제1 비트라인(BL1)에 전기적으로 연결될 수 있다. 제2 채널구조들(CH2) 각각은 제2 콘택 플러그(CT2)를 통해 제2 비트라인(BL2)에 연결되고, 제3 채널구조들(CH3) 각각은 제3 콘택 플러그(CT3)를 통해 제3 비트라인(BL3)에 연결되고, 제4 채널구조들(CH4) 각각은 제4 콘택 플러그(CT4)를 통해 제4 비트라인(BL4)에 연결된다.
프로그램 동작 동안, 제1 내지 제4 비트라인들(BL1 내지 BL4)에 인가되는 비트라인전압들은 채널구조들(CH1 내지 CH4)이 워드라인의 가장자리에 가까울수록 높게 설정될 수 있다.
예를 들어, 제1 내지 제4 채널구조들(CH1 내지 CH4)은 워드라인의 가장자리에 인접한 제1 채널그룹과 나머지 제2 채널그룹으로 구분될 수 있다. 예를 들어, 제1 채널구조들(CH1)은 제1 채널그룹에 포함될 수 있고, 제2 내지 제4 채널구조들(CH2 내지 CH4)은 제2 채널그룹에 포함될 수 있다. 프로그램 동작 동안, 제1 채널그룹의 제1 채널구조들(CH1)에 연결된 제1 비트라인(BL1)에 제1 레벨의 비트라인전압이 인가되고, 제2 채널그룹의 제2 내지 제4 채널구조들(CH2 내지 CH4)에 연결된 제2 내지 제4 비트라인들(BL2 내지 BL4) 각각에 제1 레벨보다 낮은 제2 레벨의 비트라인전압이 인가될 수 있다.
도 8a 및 도 8b는 본 발명의 다양한 실시 예에 따른 데이터 처리 시스템(10A, 10B)을 나타내는 블록도들이다. 도 8a 및 도 8b를 참조하면, 데이터 처리 시스템(10A, 10B)은 호스트(Host: 20A, 20B) 및 메모리 시스템(Memory System; 30A, 30B)을 포함한다.
호스트(20A, 20B)는 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 메모리 시스템(30A, 30B)과 통신할 수 있다. 인터페이스 프로토콜은 PCI(Peripheral Component Interconnect) 프로토콜, PCI-E(Peripheral Component Interconnect - Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, SATA(Serial ATA) 프로토콜, PATA(Parallel ATA) 프로토콜, SCSI(Small computer small interface) 프로토콜, SAS(Serial attached SCSI) 프로토콜, USB(Universal Serial Bus) 프로토콜, MMC(Multi-Media Card) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, IDE(Integrated Drive Electronics) 프로토콜 등과 같은 프로토콜들 중 하나일 수 있다.
메모리 시스템(30A, 30B)은 메모리 컨트롤러(Memory controller: 40A, 40B)와 반도체 메모리 장치(Semiconductor Memory Device; 50A, 50B)를 포함한다.
메모리 컨트롤러(40A, 40B)는 메모리 시스템(30A, 30B)의 동작을 전반적으로 제어하며, 호스트(20A, 20B)와 반도체 메모리 장치(50A, 50B) 사이의 데이터 교환을 제어한다. 예를 들면, 메모리 컨트롤러(40A, 40B)는 호스트(20)의 요청(request)에 따라 반도체 메모리 장치(50A, 50B)의 프로그램(program) 동작, 소거(erase) 동작, 독출(read) 동작 등을 제어하도록 구성될 수 있다. 예를 들면, 메모리 컨트롤러(40A, 40B)는 호스트(20A, 20B)로부터 요청이 수행되면, 수신된 요청에 대응되는 커맨드 및 어드레스를 생성하고, 반도체 메모리 장치(50A, 50B)에 커맨드 및 어드레스를 제공하도록 구성된다.
반도체 메모리 장치(50A, 50B)는 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있는 불휘발성 메모리 장치를 포함할 수 있다. 일 예로, 반도체 메모리 장치(50A, 50B)는 낸드 플래시 메모리일 수 있다. 반도체 메모리 장치(50A, 50B)는 메모리 컨트롤러(40A, 40B)로부터 제공된 커맨드 및 어드레스에 응답하여, 프로그램(program) 동작, 소거(erase) 동작, 독출(read) 동작을 수행하도록 구성된다.
도 8a를 참조하면, 프로그램 제어부(170A)는 도 1을 참조하여 설명한 바와 같이, 반도체 메모리 장치(50A)에 포함될 수 있다. 도 8b를 참조하면, 프로그램 제어부(170B)는 메모리 컨트롤러(40B)에 포함될 수 있다. 본 발명의 실시 예에 따른 데이터 처리 시스템(10A, 10B)은 프로그램 제어부(170A, 170B)를 통해 프로그램 동작 동안, 비트라인들에 인가되는 비트라인전압들을 메모리 어레이의 워드라인 가장자리로부터 채널구조들이 이격된 거리에 따라 다르게 설정할 수 있다. 이로써 본 발명의 실시 예는 동일한 프로그램 상태에 대한 문턱전압 분포의 폭을 좁힐 수 있다.
도 9a 및 도 9b는 본 발명의 일 실시 예에 따른 메모리 셀 어레이의 프로그램 동작을 나타내는 도면들이다. 도 9a는 프로그램 동작에 의해 변화된 메모리 셀의 문턱전압(threshold voltage, Vth)을 예시적으로 나타내는 도면이다. 도 9b는 프로그램 동작을 구체적으로 설명하기 위한 순서도이다.
도 9a를 참조하면, 메모리 어레이의 메모리 셀들은 다양한 문턱전압 분포를 가질 수 있다. 예를 들어, 메모리 셀들은 검증전압(PV)보다 낮은 제1 문턱전압 분포(A)를 가질 수 있다. 제1 문턱전압분포(A)를 갖는 메모리 셀들은 프로그램 동작에 의해 문턱전압이 상승되어, 검증전압(PV)보다 높은 제2 문턱전압 분포(B)를 가질 수 있다.
프로그램 동작은 ISPP(Incremental Step Pulse Program) 방식을 기반으로 수행될 수 있다. ISPP방식을 기반으로 하는 프로그램 동작은 다수의 프로그램 루프들을 포함한다. 프로그램 루프들 각각은 해당 프로그램 루프에 대응하는 프로그램 전압을 이용하여 선택된 메모리 셀의 문턱전압을 높이는 단계 및 검증전압(PV)을 이용하여 선택된 메모리 셀의 문턱전압이 검증전압(PV)보다 높은지 여부를 판단하는 검증동작을 수행하는 단계를 포함한다.
본 발명의 실시 예에 따르면, 선택된 워드라인에 연결된 메모리 셀들을 프로그램하는 동안, 선택된 워드라인의 가장자리로부터 채널구조들의 이격거리에 따라 비트라인들에 인가되는 비트라인전압들이 서로 다르게 설정된다. 비트라인전압들을 프로그램 금지전압보다 낮게 설정되는 전압으로서, 프로그램 허용전압 및 프로그램 억제전압을 포함할 수 있다.
프로그램 금지전압은 선택된 워드라인에 연결된 메모리 셀의 문턱전압이 상승하는 것을 금지하기 위한 전압으로서, 전원전압일 수 있다. 프로그램 허용전압은 상대적으로 프로그램 속도가 느린 메모리 셀들의 문턱전압을 상승시키는데 이용되는 전압으로서, 0V의 전압일 수 있다. 프로그램 억제전압은 상대적으로 프로그램 속도가 빠른 메모리 셀들의 문턱전압 상승폭을 감소시키는데 이용되는 전압으로서, 프로그램 허용전압보다 높고 프로그램 금지전압보다 낮다.
일 실시 예로서, 프로그램 동작동안 채널구조들에 연결된 비트라인들에 인가되는 비트라인전압들은, 채널구조들이 선택된 워드라인의 가장자리에 가까울수록 높게 설정될 수 있다. 도 6a 및 도 6b을 참조하여 상술한 바와 같이, 워드라인의 가장자리에 가까운 채널구조가 좁은 폭으로 형성될 수 있다. 본 발명의 실시 예에 따르면, 프로그램 동작 동안, 워드라인의 가장자리에 가까운 채널구조에 인가되는 비트라인전압이 워드라인의 센터영역에 가까운 채널구조에 인가되는 비트라인전압보다 높게 제어된다. 이에 따라, 본 발명의 실시 예는 선택된 워드라인에 연결된 메모리 셀들 중 프로그램 속도가 빠른 메모리 셀의 과도한 문턱전압 상승을 방지할 수 있다. 이로써, 본 발명의 실시 예는 프로그램 동작에 의한 제2 문턱전압 분포(B)의 폭을 좁힐 수 있다.
이하, 도 9b를 참조하여, 선택된 워드라인에 연결된 메모리 셀들을 프로그램하는 단계를 구체적으로 설명한다.
도 9b를 참조하면, 프로그램 동작을 위해, ST1 단계에서 프로그램 명령이 반도체 메모리 장치에 제공된다.
ST3단계에서, 반도체 메모리 장치는 채널구조들에 연결된 비트라인들에 인가되는 비트라인전압들을 워드라인의 가장자리로부터 채널구조들의 이격거리에 따라 서로 다르게 설정한다.
일 실시 예로서, 비트라인전압들은 채널구조들이 선택된 워드라인의 가장자리에 가까울수록 높게 설정될 수 있다. 예를 들어, 도 7을 참조하여 상술한 바와 같이, 채널구조들은 워드라인의 가장자리에 인접한 제1 채널그룹과 나머지 제2 채널그룹으로 구분될 수 있다. 이 경우, 비트라인들은 제1 채널그룹에 연결된 제1 비트라인과 제2 채널그룹에 연결된 제2 비트라인으로 구분될 수 있다. ST3단계에서, 제1 비트라인에 제1 레벨의 비트라인전압이 인가되고, 제2 비트라인에 제2 레벨의 비트라인전압이 인가될 수 있다. 제2 레벨은 제1 레벨보다 낮게 설정될 수 있다. 제1 레벨의 비트라인전압은 프로그램 억제 전압일 수 있다. 제2 레벨의 비트라인전압은 프로그램 허용전압일 수 있다.
ST3단계에서 설정된 비트라인전압들을 기반으로 ST5단계에서 선택된 워드라인에 연결된 메모리 셀들의 문턱전압을 높인다. 이를 위해, ST5단계에서 비트라인들에 설정된 비트라인전압들을 인가하고, 선택된 워드라인에 프로그램 전압(Vpgm)을 인가한다.
선택된 워드라인에 일정 시간동안 프로그램 전압(Vpgm)이 인가된 후, ST7 단계에서 검증동작이 수행된다. 검증동작(ST7) 동안, 선택된 워드라인에 검증전압(PV)을 인가하여 선택된 워드라인에 연결된 메모리 셀들의 문턱전압들(Vth)이 검증전압(PV)보다 높은지 여부를 판단한다.
검증동작(ST7) 결과, 검증전압(PV) 이하의 문턱전압을 갖는 메모리 셀의 경우(아니오), ST9단계에서 프로그램 전압(Vpgm)을 스텝전압만큼 상승시킨다. 이어서, 상승된 프로그램 전압(Vpgm)을 선택된 워드라인에 인가하여 ST5 단계 및 ST7 단계를 반복 수행한다.
검증동작(ST7) 결과, 검증전압(PV) 보다 높은 문턱전압을 갖는 메모리 셀의 경우(예), ST11 단계에서 검증전압(PV)보다 높은 문턱전압을 갖는 메모리 셀에 연결된 비트라인에 프로그램 금지전압(Vinh)을 인가한다.
ST5, ST7, ST9, 및 ST11은 제한된 횟수 내에서, 선택된 워드라인에 연결된 프로그램 대상 셀들의 문턱전압들이 검증전압(PV)보다 높아질 때까지 반복된 후, 프로그램 동작은 종료된다.
도 10a 및 도 10b는 본 발명의 일 실시 예에 따른 메모리 셀 어레이의 프로그램 동작을 나타내는 도면들이다. 도 10a는 프로그램 동작에 의해 변화된 메모리 셀의 문턱전압(threshold voltage, Vth)을 예시적으로 나타내는 도면이다. 도 10b는 프로그램 동작을 구체적으로 설명하기 위한 순서도이다.
도 10a를 참조하면, 메인검증전압(PVm) 및 프리검증전압(PVp)보다 낮은 제1 문턱전압 분포(A)를 갖는 메모리 셀들은 프로그램 동작에 의해 문턱전압이 상승되어, 메인검증전압(PVm)보다 높은 제2 문턱전압 분포(B)를 가질 수 있다.
프로그램 동작은 ISPP(Incremental Step Pulse Program) 방식을 기반으로 수행될 수 있다. ISPP방식을 기반으로 하는 프로그램 동작은 다수의 프로그램 루프들을 포함한다. 프로그램 루프들 각각은 프리 프로그램 루프 및 메인 프로그램 루프를 포함할 수 있다. 프리 프로그램 루프는 프리검증전압(PVp)을 기반으로 해당 프로그램 루프에 대응하는 프로그램 전압을 이용하여 선택된 메모리 셀의 문턱전압을 높이는 단계 및 프리검증전압(PVp)을 이용하여 선택된 메모리 셀의 문턱전압이 프리검증전압(PVp)보다 높은지 여부를 판단하는 검증동작을 수행하는 단계를 포함한다. 메인 프로그램 루프는 프리검증전압(PVp)보다 높은 메인검증전압(PVm)을 기반으로 해당 프로그램 루프에 대응하는 프로그램 전압을 이용하여 선택된 메모리 셀의 문턱전압을 높이는 단계 및 메인검증전압(PVm)을 이용하여 선택된 메모리 셀의 문턱전압이 메인검증전압(PVm)보다 높은지 여부를 판단하는 검증동작을 수행하는 단계를 포함한다.
본 발명의 실시 예에 따르면, 프리 프로그램 루프 및 메인 프로그램 루프 중 적어도 어느 하나를 수행하는 동안, 채널구조들에 연결된 비트라인들에 인가되는 비트라인전압들이 선택된 워드라인의 가장자리로부터 채널구조들의 이격거리에 따라 가변된다. 비트라인전압들을 프로그램 금지전압보다 낮게 설정되는 전압으로서, 프로그램 허용전압 및 프로그램 억제전압을 포함할 수 있다.
프로그램 금지전압, 프로그램 허용전압, 및 프로그램 억제전압은 도 9a를 참조하여 상술한 바와 동일하다.
일 실시 예로서, 프리 프로그램 루프 및 메인 프로그램 루프 중 적어도 어느 하나를 수행하는 동안, 비트라인들에 인가되는 비트라인전압들은 채널구조들이 선택된 워드라인의 가장자리에 가까울수록 높게 설정될 수 있다. 이로써, 본 발명의 실시 예는 도 9a를 참조하여 상술한 실시 예에서와 같이 프로그램 동작에 의한 제2 문턱전압 분포(B)의 폭을 좁힐 수 있다.
이하, 도 10b를 참조하여, 선택된 워드라인에 연결된 메모리 셀들을 프로그램하는 단계를 구체적으로 설명한다.
도 10b를 참조하면, 프로그램 동작을 위해, ST20 단계에서 프로그램 명령이 반도체 메모리 장치에 제공된다.
프로그램 명령에 따라, 선택된 워드라인의 프로그램 동작이 시작되면, 프리 프로그램 루프(LOOP_P)를 수행한다.
프리 프로그램 루프(LOOP_P)는 선택된 워드라인에 연결된 메모리 셀들이 프리검증전압(PVp)보다 높은 문턱전압을 갖도록 수행된다. 이를 위해, 프리 프로그램 루프(LOOP_P)는 설정된 제1 비트라인전압들과 프로그램전압(Vpgm)을 이용하여 메모리 셀들의 문턱전압을 높이는 ST30 단계 및 프리검증동작을 수행하는 ST40 단계를 포함한다.
ST30 단계에서, 제1 비트라인전압들은 서로 동일한 레벨이거나, 채널구조들의 이격거리에 따라 다른 레벨을 갖도록 설정될 수 있다.
프리검증동작(ST40) 동안, 선택된 워드라인에 프리검증전압(PVp)을 인가하여 선택된 워드라인에 연결된 메모리 셀들의 문턱전압들(Vth)이 프리검증전압(PVp)보다 높은지 여부를 판단한다.
프리검증동작(ST40) 결과, 프리검증전압(PVp) 이하의 문턱전압을 갖는 메모리 셀의 경우(아니오), ST50 단계에서 프로그램 전압(Vpgm)을 스텝전압만큼 상승시킨다. 이어서, 상승된 프로그램 전압(Vpgm)을 선택된 워드라인에 인가하여 ST30 단계 및 ST40 단계를 반복 수행한다.
프리검증동작(ST40) 결과, 프리검증전압(PVp) 보다 높은 문턱전압을 갖는 메모리 셀의 경우(예), 메인 프로그램 루프(LOOP_M)를 수행한다.
메인 프로그램 루프(LOOP_M)는 프리검증전압(PVp)보다 높은 문턱전압을 갖는 메모리 셀들이 메인검증전압(PVm)보다 높은 문턱전압을 갖도록 수행된다. 이를 위해, 메인 프로그램 루프(LOOP_M)는 설정된 제2 비트라인전압들과 프로그램전압(Vpgm)을 이용하여 메모리 셀들의 문턱전압을 높이는 ST60 단계 및 메인검증동작을 수행하는 ST70 단계를 포함한다.
ST60 단계에서, 제2 비트라인전압들은 서로 동일한 레벨이거나, 채널구조들의 이격거리에 따라 다른 레벨을 갖도록 설정될 수 있다.
메인검증동작(ST70) 동안, 선택된 워드라인에 메인검증전압(PVm)을 인가하여 선택된 워드라인에 연결된 메모리 셀들의 문턱전압들(Vth)이 메인검증전압(PVm)보다 높은지 여부를 판단한다.
메인검증동작(ST70) 결과, 메인검증전압(PVm) 이하의 문턱전압을 갖는 메모리 셀의 경우(아니오), ST80 단계에서 프로그램 전압(Vpgm)을 스텝전압만큼 상승시킨다. 이어서, 상승된 프로그램 전압(Vpgm)을 선택된 워드라인에 인가하여 ST60 단계 및 ST70 단계를 반복 수행한다.
메인검증전압(PVm)보다 높은 문턱전압을 갖는 메모리 셀의 경우(예), ST90 단계에서 메인검증전압(PVm)보다 높은 문턱전압을 갖는 메모리 셀에 연결된 비트라인에 프로그램 금지전압(Vinh)을 인가한다.
프리 프로그램 루프(LOOP_P) 및 메인 프로그램 루프(LOOP_L)는 제한된 횟수 내에서, 선택된 워드라인에 연결된 프로그램 대상 셀들의 문턱전압들이 메인검증전압(PVm)보다 높아질 때까지 반복된 후, 프로그램 동작은 종료된다.
상술한 제1 비트라인전압들은 프로그램 금지전압(Vinh)보다 낮게 설정된다. 제2 비트라인전압들은 제1 비트라인전압들보다 높게 설정되고, 프로그램 금지전압(Vinh)보다 낮게 설정된 프로그램 억제전압일 수 있다. 이에 따라, 메인 프로그램 루프(LOOP_M)에서 선택된 메모리 셀의 문턱전압 상승폭은 프리 프로그램 루프(LOOP_P)에서 선택된 메모리 셀의 문턱전압 상승폭에 비해 감소될 수 있다. 이로써, 메모리 셀들의 문턱전압 분포의 폭이 넓어지는 것을 억제할 수 있다.
일 실시 예로서, 제1 비트라인전압들은 채널구조들이 선택된 워드라인의 가장자리에 가까울수록 높게 설정되고, 제2 비트라인전압들은 서로 동일한 레벨로 설정될 수 있다.
일 실시 예로서, 제1 비트라인전압들은 서로 동일한 레벨로 설정되고, 제2 비트라인전압들은 채널구조들이 선택된 워드라인의 가장자리에 가까울수록 높게 설정될 수 있다.
일 실시 예로서, 제1 비트라인전압들은 채널구조들이 선택된 워드라인의 가장자리에 가까울수록 높게 설정되고, 제2 비트라인전압들 또한 채널구조들이 선택된 워드라인의 가장자리에 가까울수록 높게 설정될 수 있다.
도 11a 및 도 11b는 도 10b에 도시된 ST30 단계 및 ST60 단계에 대한 실시 예들을 각각 나타내는 도면들이다. 도 11a는 ST30 단계에 대한 일 실시 예를 나타내는 순서도이고, 도 11b는 ST60 단계에 대한 일 실시 예를 나타내는 순서도이다.
도 11a를 참조하면, ST30 단계는 제1 비트라인전압들을 설정하는 ST31 단계 및 설정된 제1 비트라인전압들을 이용하여 메모리 셀들의 문턱전압을 높이는 ST33 단계를 포함할 수 있다.
ST31 단계에서, 반도체 메모리 장치는 워드라인의 가장자리로부터 채널구조들의 이격거리에 따라 제1 비트라인전압들을 서로 다르게 설정할 수 있다. 일 실시 예로서, 제1 비트라인전압들은 채널구조들이 선택된 워드라인의 가장자리에 가까울수록 높게 설정될 수 있다. 예를 들어, 도 7을 참조하여 상술한 바와 같이, 채널구조들은 워드라인의 가장자리에 인접한 제1 채널그룹과 나머지 제2 채널그룹으로 구분될 수 있다. 이 경우, 비트라인들은 제1 채널그룹에 연결된 제1 비트라인과 제2 채널그룹에 연결된 제2 비트라인으로 구분될 수 있다. ST31단계에서, 제1 비트라인에 제1 레벨의 제1 비트라인전압이 인가되고, 제2 비트라인에 제2 레벨의 제1 비트라인전압이 인가될 수 있다. 제2 레벨은 제1 레벨보다 낮게 설정될 수 있다. 제1 레벨의 제1 비트라인전압은 프로그램 억제 전압일 수 있다. 제2 레벨의 제1 비트라인전압은 프로그램 허용전압일 수 있다.
도 11b를 참조하면, ST60 단계는 제2 비트라인전압들을 설정하는 ST61 단계 및 설정된 제2 비트라인전압들을 이용하여 메모리 셀들의 문턱전압을 높이는 ST63 단계를 포함할 수 있다.
ST61 단계에서, 반도체 메모리 장치는 워드라인의 가장자리로부터 채널구조들의 이격거리에 따라 제2 비트라인전압들을 서로 다르게 설정할 수 있다. 일 실시 예로서, 제2 비트라인전압들은 채널구조들이 선택된 워드라인의 가장자리에 가까울수록 높게 설정될 수 있다. 예를 들어, 도 7을 참조하여 상술한 바와 같이, 채널구조들은 워드라인의 가장자리에 인접한 제1 채널그룹과 나머지 제2 채널그룹으로 구분될 수 있다. 이 경우, 비트라인들은 제1 채널그룹에 연결된 제1 비트라인과 제2 채널그룹에 연결된 제2 비트라인으로 구분될 수 있다. ST63단계에서, 제1 비트라인에 제3 레벨의 제2 비트라인전압이 인가되고, 제2 비트라인에 제4 레벨의 제2 비트라인전압이 인가될 수 있다. 제4 레벨은 제3 레벨보다 낮게 설정될 수 있다. 제3 레벨의 제2 비트라인전압과 제4 레벨의 제2 비트라인전압은 프로그램 억제 전압일 수 있다.
도 12 및 도 13은 다양한 실시 예들에 따른 메모리 시스템을 나타내는 블록도들이다.
도 12를 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(1200) 및 컨트롤러(1100)를 포함한다. 반도체 메모리 장치(1200)는 도 2을 참조하여 설명된 반도체 메모리 장치일 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트 및 반도체 메모리 장치(1200)에 연결된다. 호스트로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(1200)의 읽기 동작, 프로그램 동작, 소거 동작, 에러 검출 및 정정 동작, 그리고 배경(background) 동작을 제어하도록 구성된다.
컨트롤러(1100)는 반도체 메모리 장치(1200) 및 호스트 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(1200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다.
램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(1200) 및 호스트 사이의 캐시 메모리, 그리고 반도체 메모리 장치(1200) 및 호스트 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 프로그램 동작 시 호스트로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 프로토콜은 도 8a 및 도 8b를 참조하여 상술한 다양한 예의 인터페이스 프로토콜 중 적어도 하나로 구현될 수 있다.
메모리 인터페이스(1140)는 반도체 메모리 장치(1200)와 인터페이싱한다. 예를 들면, 메모리 인터페이스(1140)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(1200)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(1200)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록(1150)은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(1200)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(1200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(1200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(1200)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다. 전자 장치는 컴퓨터, UMPC (Ultra Mobile PC), 워크 스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable)컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나일 수 있다.
예시적인 실시 예로서, 반도체 메모리 장치(1200) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(1200) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 13을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
다수의 그룹들은 각각 제1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신할 수 있다. 각 반도체 메모리 칩은 도 2를 참조하여 설명된 반도체 메모리 장치(1200)로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 12를 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 14는 본 발명의 일 실시 예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결될 수 있다. 이와는 다르게, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 14은 도 13을 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 예시하고 있다. 그러나, 본 발명의 실시 예는 이에 제한되지 않는다. 예를 들어, 컴퓨팅 시스템(3000)의 메모리 시스템(2000)은 도 12를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 12 및 도 13을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
상술한 실시 예들은 본 발명의 기술적 사상을 쉽게 설명하고 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 일반적으로 이해되는 의미를 가지고 있다. 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
50, 50A, 50B, 1200, 2100: 메모리 장치
40, 40A, 40B, 1100, 2200: 컨트롤러
110: 주변회로
180: 제어로직
170, 170A, 170B: 프로그램 제어부
Ls, WL1 내지 WLn: 워드라인
BLs, BL1 내지 BL4: 비트라인
MC1 내지 MCn: 메모리 셀
CH, CH1 내지 CH4: 채널구조

Claims (20)

  1. 서로 이격되어 적층된 워드라인들을 관통하는 채널구조들에 연결된 메모리 셀들 중 선택된 워드라인에 연결된 메모리 셀들을 프로그램하는 단계를 포함하고,
    상기 선택된 워드라인에 연결된 메모리 셀들을 프로그램하는 동안, 상기 선택된 워드라인의 가장자리로부터 상기 채널구조들의 이격거리에 따라 서로 다르게 설정된 비트라인전압들이 상기 채널구조들에 연결된 비트라인들에 인가되는 메모리 장치의 동작방법.
  2. 제 1 항에 있어서,
    상기 비트라인전압들은, 상기 채널구조들이 상기 선택된 워드라인의 가장자리에 가까울수록 높게 설정되는 메모리 장치의 동작방법.
  3. 제 1 항에 있어서,
    상기 채널구조들이 상기 선택된 워드라인의 가장자리에 인접한 일부를 포함하는 제1 채널그룹과 나머지를 포함하는 제2 채널그룹으로 구분되고,
    상기 비트라인들이 상기 제1 채널그룹에 연결된 제1 비트라인과 상기 제2 채널그룹에 연결된 제2 비트라인으로 구분되고,
    상기 선택된 워드라인에 연결된 메모리 셀들을 프로그램하는 동안, 상기 비트라인전압들은 상기 제1 비트라인에 인가되는 제1 레벨과 상기 제2 비트라인에 인가되고 상기 제1 레벨보다 낮은 제2 레벨로 설정되는 메모리 장치의 동작방법.
  4. 제 1 항에 있어서,
    상기 선택된 워드라인에 연결된 메모리 셀들을 프로그램하는 단계는,
    상기 비트라인들에 상기 비트라인전압들을 인가하고, 상기 선택된 워드라인에 프로그램 전압을 인가하여 상기 선택된 워드라인에 연결된 메모리 셀들의 문턱전압들을 높이는 단계;
    상기 선택된 워드라인에 검증전압을 인가하여 상기 선택된 워드라인에 연결된 메모리 셀들의 문턱전압들이 상기 검증전압보다 높은지 여부를 판단하는 검증동작을 수행하는 단계; 및
    상기 비트라인들 중 상기 검증전압보다 높은 문턱전압을 갖는 메모리 셀에 연결된 비트라인에 프로그램 금지전압을 인가하는 단계를 포함하는 메모리 장치의 동작방법.
  5. 제 4 항에 있어서,
    상기 비트라인전압들은 상기 프로그램 금지전압보다 낮게 설정되는 메모리 장치의 동작방법.
  6. 서로 이격되어 적층된 워드라인들을 관통하는 채널구조들에 연결된 메모리 셀들 중 선택된 워드라인에 연결된 메모리 셀들이 프리검증전압보다 높은 문턱전압을 갖도록 프리 프로그램 루프를 수행하는 단계; 및
    상기 프리검증전압보다 높은 문턱전압을 갖는 메모리 셀들이 메인검증전압보다 높은 문턱전압을 갖도록 메인 프로그램 루프를 수행하는 단계를 포함하고,
    상기 프리 프로그램 루프 및 메인 프로그램 루프 중 적어도 어느 하나를 수행하는 동안, 상기 선택된 워드라인의 가장자리로부터 상기 채널구조들의 이격거리에 따라 서로 다르게 설정된 비트라인전압들이 상기 채널구조들에 연결된 비트라인들에 인가되는 메모리 장치의 동작방법.
  7. 제 6 항에 있어서,
    상기 비트라인전압들은, 상기 채널구조들이 상기 선택된 워드라인의 가장자리에 가까울수록 높게 설정되는 메모리 장치의 동작방법.
  8. 제 6 항에 있어서,
    상기 프리 프로그램 루프를 수행하는 단계는,
    상기 비트라인들에 제1 비트라인전압들을 인가하고, 상기 선택된 워드라인에 프로그램 전압을 인가하여 상기 선택된 워드라인에 연결된 메모리 셀들의 문턱전압들을 높이는 단계; 및
    상기 선택된 워드라인에 상기 프리검증전압을 인가하여 상기 메모리 셀들의 문턱전압들이 상기 프리검증전압보다 높은지 여부를 판단하는 프리검증동작을 수행하는 단계를 포함하는 메모리 장치의 동작방법.
  9. 제 8 항에 있어서,
    상기 제1 비트라인전압들은 상기 채널구조들이 상기 선택된 워드라인의 가장자리에 가까울수록 높게 설정되는 메모리 장치의 동작방법.
  10. 제 8 항에 있어서,
    상기 비트라인들 중 상기 메인검증전압보다 높은 문턱전압을 갖는 메모리 셀에 연결된 비트라인에 프로그램 금지전압을 인가하는 단계를 더 포함하고,
    상기 제1 비트라인전압들은 상기 프로그램 금지전압보다 낮게 설정되는 메모리 장치의 동작방법.
  11. 제 8 항에 있어서,
    상기 채널구조들이 상기 선택된 워드라인의 가장자리에 인접한 일부를 포함하는 제1 채널그룹과 나머지를 포함하는 제2 채널그룹으로 구분되고,
    상기 비트라인들이 상기 제1 채널그룹에 연결된 제1 비트라인과 상기 제2 채널그룹에 연결된 제2 비트라인으로 구분되고,
    상기 프리 프로그램 루프를 수행하는 동안, 상기 비트라인전압들은 상기 제1 비트라인에 인가되는 제1 레벨과 상기 제2 비트라인에 인가되고 상기 제1 레벨보다 낮은 제2 레벨로 설정되는 메모리 장치의 동작방법.
  12. 제 8 항에 있어서,
    상기 메인 프로그램 루프를 수행하는 단계는,
    상기 비트라인들에 상기 제1 비트라인전압들보다 높은 제2 비트라인전압들을 인가하고, 상기 선택된 워드라인에 상기 프로그램 전압을 인가하여 상기 프리검증전압보다 높은 문턱전압을 갖는 메모리 셀들의 문턱전압들을 높이는 단계; 및
    상기 선택된 워드라인에 상기 메인검증전압을 인가하여 상기 선택된 워드라인에 연결된 메모리 셀들의 문턱전압들이 상기 메인검증전압보다 높은지 여부를 판단하는 메인검증동작을 수행하는 단계를 포함하는 메모리 장치의 동작방법.
  13. 제 12 항에 있어서,
    상기 제2 비트라인전압들은 상기 채널구조들이 상기 선택된 워드라인의 가장자리에 가까울수록 높게 설정되는 메모리 장치의 동작방법.
  14. 제 12 항에 있어서,
    상기 채널구조들이 상기 선택된 워드라인의 가장자리에 인접한 일부를 포함하는 제1 채널그룹과 나머지를 포함하는 제2 채널그룹으로 구분되고,
    상기 비트라인들이 상기 제1 채널그룹에 연결된 제1 비트라인과 상기 제2 채널그룹에 연결된 제2 비트라인으로 구분되고,
    상기 메인 프로그램 루프를 수행하는 동안, 상기 비트라인전압들은 상기 제1 비트라인에 인가되는 제3 레벨과 상기 제2 비트라인에 인가되고 상기 제3 레벨보다 낮은 제4 레벨로 설정되는 메모리 장치의 동작방법.
  15. 제 14 항에 있어서,
    상기 비트라인들 중 상기 메인검증전압보다 높은 문턱전압을 갖는 메모리 셀에 연결된 비트라인에 프로그램 금지전압을 인가하는 단계를 더 포함하고,
    상기 제2 비트라인전압들은 상기 프로그램 금지전압보다 낮게 설정되는 메모리 장치의 동작방법.
  16. 서로 이격되어 적층된 워드라인들 및 상기 워드라인들을 관통하는 채널구조들에 연결된 메모리 셀들, 및 상기 채널구조들에 연결된 비트라인들을 포함하는 메모리 셀 어레이; 및
    워드라인들의 가장자리로부터 상기 채널구조들의 이격거리를 기반으로, 상기 메모리 셀 어레이에 대한 프로그램 동작을 수행 시 상기 비트라인들에 인가되는 비트라인전압들을 상이하게 설정하도록 구성된 주변회로를 포함하는 메모리 장치.
  17. 제 16 항에 있어서,
    상기 주변회로는,
    상기 메모리 셀 어레이에 대한 프로그램 동작을 수행 시, 상기 채널구조들이 상기 워드라인들의 가장자리에 가까울수록 상기 비트라인전압들이 높게 설정되도록 제어하는 제어로직을 포함하는 메모리 장치.
  18. 제 16 항에 있어서,
    상기 채널구조이 상기 워드라인들의 가장자리에 인접한 일부를 포함하는 제1 채널그룹과 나머지를 포함하는 제2 채널그룹으로 구분되고,
    상기 비트라인들이 상기 제1 채널그룹에 연결된 제1 비트라인과 상기 제2 채널그룹에 연결된 제2 비트라인으로 구분되고,
    상기 주변회로는 상기 비트라인전압들을 상기 제1 비트라인에 인가되는 제1 레벨과 상기 제2 비트라인에 인가되고 상기 제1 레벨보다 낮은 제2 레벨로 제어하는 제어로직을 포함하는 메모리 장치.
  19. 제 16 항에 있어서,
    상기 주변회로는,
    상기 비트라인들 중 검증전압보다 높은 문턱전압을 갖는 메모리 셀에 연결된 비트라인에 프로그램 금지전압을 인가하도록 구성되고,
    상기 메모리 셀 어레이에 대한 프로그램 동작 수행 시, 상기 프로그램 금지전압보다 낮은 레벨의 상기 비트라인전압들을 상기 비트라인들에 인가하도록 구성된 메모리 장치.
  20. 제 16 항에 있어서,
    상기 주변회로는,
    선택된 워드라인에 연결된 메모리 셀들이 프리검증전압보다 높은 문턱전압을 갖도록 프리 프로그램 루프를 수행한 후, 상기 프리검증전압보다 높은 문턱전압을 갖는 메모리 셀들이 메인검증전압보다 높은 문턱전압을 갖도록 메인 프로그램 루프를 수행하도록 상기 메모리 셀 어레이에 대한 프로그램 동작을 제어하도록 구성되고,
    상기 프리 프로그램 루프 및 메인 프로그램 루프 중 적어도 어느 하나를 수행하는 동안, 상기 채널구조들이 상기 선택된 워드라인의 가장자리에 가까울수록 상기 채널구조들에 인가되는 상기 비트라인전압들을 높게 제어하도록 구성된 메모리 장치.
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