KR102116674B1

KR102116674B1 - 비휘발성 메모리 장치 및 그것을 포함하는 저장 장치 및 그것의 동작 방법

Info

Publication number: KR102116674B1
Application number: KR1020140033483A
Authority: KR
Inventors: 김두현; 김보근; 박기태; 한진만
Original assignee: 삼성전자주식회사
Priority date: 2014-03-21
Filing date: 2014-03-21
Publication date: 2020-06-08
Also published as: US20150270008A1; CN104934067B; US9864682B2; CN104934067A; KR20150110945A

Abstract

본 발명에 따른 기판에 수직한 방향으로 형성되고, 비트라인들과 공통 소스 라인 사이에 연결되는 복수의 스트링들을 포함하는 적어도 하나의 비휘발성 메모리 장치 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하는 저장 장치의 동작 방법은: 동작할 메모리 셀과 관련된 구조가 타겟 모양으로부터 벗어난 정도를 지시하는 공정 성능 지수를 읽는 단계; 상기 읽혀진 공정 성능 지수에 의거하여 적어도 하나의 동작 조건을 조절하는 단계; 및 상기 조절된 적어도 하나의 동작 조건에 따라 동작하는 단계를 포함한다.

Description

비휘발성 메모리 장치 및 그것을 포함하는 저장 장치 및 그것의 동작 방법{NONVOLATILE MEMORY DEVICE AND STORAGE DEVICE HAVING THE SAME AND OPERATION METHOD THEREOF}

본 발명은 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법에 관한 것이다.

반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 비휘발성 반도체 메모리 장치로 나누어진다. 비휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 비휘발성 메모리에 저장되는 데이터는 메모리 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 비휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 및 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 사용자 데이터 저장, 프로그램 및 마이크로 코드의 저장을 위해서 사용된다.

본 발명의 목적은 동작 성능을 향상시키는 비휘발성 메모리 장치, 저장 장치 및 동작 방법을 제공하는 데 있다.

본 발명의 실시 예에 따른 기판에 수직한 방향으로 형성되고, 비트라인들과 공통 소스 라인 사이에 연결되는 복수의 스트링들을 포함하는 적어도 하나의 비휘발성 메모리 장치 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하는 저장 장치의 동작 방법은: 동작할 메모리 셀과 관련된 구조가 타겟 모양으로부터 벗어난 정도를 지시하는 공정 성능 지수를 읽는 단계; 상기 읽혀진 공정 성능 지수에 의거하여 적어도 하나의 동작 조건을 조절하는 단계; 및 상기 조절된 적어도 하나의 동작 조건에 따라 동작하는 단계를 포함한다.

실시 예에 있어서, 상기 적어도 하나의 비휘발성 메모리 장치로부터 상기 공정 성능 지수를 읽는 단계를 더 포함한다.

실시 예에 있어서, 상기 공정 성능 지수는 테이블 형태로 상기 적어도 하나의 비휘발성 메모리 장치에 저장하는 단계를 더 포함한다.

실시 예에 있어서, 상기 동작할 메모리 셀과 관련된 구조는 스트링의 채널이다.

실시 예에 있어서, 상기 공정 성능 지수는 상기 타겟 모양으로부터 벗어난 거리와 관련된 값이다.

실시 예에 있어서, 상기 동작할 메모리 셀과 관련된 구조가 스트링의 채널일 때, 상기 타겟 모양은 원 혹은 타원이다.

실시 예에 있어서, 상기 공정 성능 지수는 상기 타겟 모양으로부터 벗어난 영역의 면적과 관련된 값이다.

실시 예에 있어서, 상기 공정 성능 지수는 테이블 형태로 관리되고, 상기 테이블은 상기 공정 성능 지수의 값에 따라 복수의 그룹들로 구분되고, 워드라인들 각각은 상기 복수의 그룹들 중 어느 하나에 속한다.

실시 예에 있어서, 상기 적어도 하나의 동작 조건을 조절하는 단계는, 상기 복수의 그룹들 각각에 따라 프로그램, 소거, 읽기 동작 중 적어도 하나의 동작 전압 혹은 동작 시간을 조절하는 단계를 포함한다.

실시 예에 있어서, 상기 적어도 하나의 동작 조건을 조절하는 단계는, 동작 온도, 동작 셀의 열화 정도, 동작 구조 정보, 및 동작 위치 정보 중 적어도 하나와 상기 공정 성능 지수를 이용하여 프로그램, 소거, 읽기 동작 중 적어도 하나의 동작 전압 혹은 동작 시간을 조절하는 단계를 포함한다.

본 발명의 실시 예에 따른 저장 장치는, 기판에 수직한 방향으로 형성되고, 비트라인들과 공통 소스 라인 사이에 연결되는 복수의 스트링들을 포함하는 복수의 메모리 블록들을 포함하는 적어도 하나의 비휘발성 메모리 장치; 및 동작할 메모리 셀과 관련된 구조가 타겟 모양으로부터 벗어난 정도를 지시하는 공정 성능 지수를 근거로 하여 프로그램, 소거, 읽기 동작 중 적어도 하나의 동작 전압 혹은 동작 시간을 보상하는 메모리 제어기를 포함한다.

실시 예에 있어서, 상기 공정 성능 지수는 테이블 형태로 상기 적어도 하나의 비휘발성 메모리 장치에 저장된다.

실시 예에 있어서, 상기 공정 성능 지수는 테이블 형태로 상기 적어도 하나의 메모리 제어기에 저장된다.

실시 예에 있어서, 상기 공정 성능 지수는 웨이퍼 테스트 동작시 계산된다.

실시 예에 있어서, 상기 메모리 제어기는 동작 온도, 동작 셀의 열화 정도, 동작 구조 정보, 및 동작 위치 정보 중 적어도 하나를 상기 동작 전압 혹은 상기 동작 시간을 보상하는데 반영한다.

본 발명의 실시 예에 따른 비휘발성 메모리 장치는, 적층된 판형태의 워드라인들을 관통하는 필라를 갖는 복수의 스트링들을 포함하는 메모리 블록들; 어드레스에 응답하여 상기 메모리 블록들 중 어느 하나를 선택하는 어드레스 디코더; 상기 선택된 메모리 블록의 워드라인들에 인가된 워드라인 전압들을 발생하는 전압 발생 회로; 프로그램 동작시 상기 선택된 메모리 블록에 저장된 데이터를 저장하거나, 읽기 동작시 상기 선택된 메모리 블록으로부터 읽혀진 데이터를 저장하는 입출력 회로; 및 상기 프로그램 동작 혹은 상기 읽기 동작시 상기 어드레스 디코더, 상기 전압 발생 회로 및 상기 입출력 회로를 제어하는 제어 로직을 포함하고, 상기 제어 로직은, 동작할 메모리 셀과 관련된 구조가 타겟 모양으로부터 벗어난 정도를 지시하는 공정 성능 지수에 관련된 동작 조건 조절 정보를 외부로부터 입력 받고, 상기 동작 조건 조절 정보에 따라 상기 프로그램 동작 혹은 상기 읽기 동작의 적어도 하나의 동작 조건을 조절한다.

실시 예에 있어서, 상기 공정 성능 지수에 관련된 공정 성능 지수 테이블이 저장된다.

실시 예에 있어서, 상기 동작 조건 조절 정보는 상기 워드라인 전압들의 발생 시간들, 상기 워드라인 전압들의 레벨들 및 상기 워드라인 전압들의 인가 시간들 중 적어도 하나를 조절한다.

실시 예에 있어서, 상기 공정 성능 지수는 상기 워드라인들 각각을 관통하는 필라의 단면과 관련된 지수이다.

실시 예에 있어서, 상기 메모리 블록들 각각은 PBiCS 구조로 구현된다.

상술한 바와 같이 본 발명에 따른 비휘발성 메모리 장치, 저장 장치 및 그것의 동작 방법은, 공정 성능 지수를 근거로 하여 동작 조건을 보상함으로써, 최적의 동작을 수행할 수 있다.

도 1은 본 발명의 개념을 설명하기 위한 저장 장치를 예시적으로 보여주는 도면이다.
도 2는 본 발명의 실시 예에 따른 비휘발성 메모리 장치를 예시적으로 보여주는 도면이다.
도 3은 도 2에 도시된 메모리 블록(BLK)을 예시적으로 보여주는 도면이다.
도 4는 도 3에 도시된 메모리 블록의 단면도의 일부(I-I')를 예시적으로 보여주는 도면이다.
도 5는 도 3에 도시된 메모리 블록(BLK)의 등가 회로도를 예시적으로 보여주는 도면이다.
도 6은 본 발명의 다른 실시 예에 따른 메모리 블록을 예시적으로 보여주는 도면이다.
도 7은 본 발명의 실시 예에 따른 공정 성능 지수(PCI)를 설명하기 위한 메모리 셀을 구성하는 채널에 대한 단면도이다.
도 8은 타원형의 타겟 모양을 갖는 채널에 대한 공정 성능 지수(PCI)를 설명하기 위한 도면이다.
도 9는 본 발명의 다른 실시 에에 따른 공정 성능 지수(PCI)를 설명하기 위한 메모리 셀을 구성하는 채널에 대한 단면도이다.
도 10은 어느 하나의 메모리 블록에 형성된 채널 홀의 높이에 따라 측정된 공정 성능 지수(PCI)를 예시적으로 보여주는 다이어그램이다.
도 11은 본 발명의 실시 예에 따른 공정 성능 지수(PCI)를 근거로 하여 동작의 전압 레벨에 대한 보상을 예시적으로 보여주는 표이다.
도 12는 본 발명의 실시 예에 따른 공정 성능 지수(PCI)를 근거로 하여 동작의 시간에 대한 보상을 예시적으로 보여주는 표이다.
도 13은 복수의 상태들(E, P1 ~ Pn, n는 2 이상의 정수)을 갖는 메모리 셀의 분포를 예시적으로 보여주는 도면이다.
도 14는 본 발명의 실시 예에 따른 공정 성능 지수(PCI)를 근거로 하여 검증 레벨에 대한 보상을 예시적으로 보여주는 표이다.
도 15는 본 발명의 실시 예에 따른 공정 성능 지수(PCI)를 근거로 하여 읽기 레벨에 대한 보상을 예시적으로 보여주는 표이다.
도 16은 본 발명의 실시 예에 따른 저장 장치(10)의 구동 방법을 예시적으로 보여주는 흐름도이다.
도 17은 본 발명의 실시 예에 따른 저장 장치(10)의 공정 성능 지수(PCI) 저장 방법을 예시적으로 보여주는 흐름도이다.
도 18은 본 발명의 다른 실시 예에 따른 저장 장치(20)를 예시적으로 보여주는 도면이다.
도 19는 본 발명의 다른 실시 예에 따른 저장 장치(30)를 예시적으로 보여주는 도면이다.
도 20은 본 발명의 실시 예에 따른 저장 장치(40)를 예시적으로 보여주는 블록도이다.
도 21 내지 도 24는 본 발명의 응용 예를 보여주는 도면들이다.

아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.

본 발명의 실시 예에 따른 비휘발성 메모리 장치는 공정 성능 지수(process capability index; PCI)에 따라 적어도 하나의 동작 조건(operation condition)을 조절/조정/제어/가변/변화/변경/보정할 수 있다. 여기서 공정 성능 지수(PCI)는 제작하고자 하는 타겟 모양(target shape, 1차원/2차원/3차원)으로부터 벗어난 정도에 관련된 값으로, 계산되거나 실측 될 수 있다.

비휘발성 메모리 장치는 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND; VNAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등이 될 수 있다. 또한, 비휘발성 메모리 장치는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 모두 적용 가능하다. 아래에서는 설명의 편의를 위하여 비휘발성 메모리 장치가 수직형 낸드 플래시 메모리 장치(VNAND)라고 하겠다.

도 1은 본 발명의 개념을 설명하기 위한 저장 장치(10)를 예시적으로 보여주는 도면이다. 도 1을 참조하면, 저장 장치(10)는 적어도 하나의 비휘발성 메모리 장치(100) 및 그것을 제어하는 메모리 제어기(200)를 포함한다.

비휘발성 메모리 장치(100)는 복수의 메모리 블록들(BLK1 ~ BLKz, z는 2 이상의 정수)을 포함한다. 메모리 블록들(BLK1 ~ BLKz) 각각은 복수의 페이지들(예를 들어, Page 1 ~ Page m, m은 2 이상의 정수)로 구성된다.

또한, 비휘발성 메모리 장치(100)는 공정 성능 지수(PCI)를 저장하는 공정 성능 지수 테이블(101)을 저장한다. 실시 예에 있어서, 공정 성능 지수 테이블(101)은 블록들(BLK1 ~ BLKz) 각각에 대한 공정 성능 지수(PCI)를 포함할 수 있다. 다른 실시 예에 있어서, 공정 성능 지수 테이블(101)은 블록들(BLK1 ~ BLKz)d의 페이지들(Page 1 ~ Page m) 각각에 대한 공정 성능 지수(PCI)를 포함할 수 있다. 다른 실시 예에 있어서, 공정 성능 지수 테이블(101)은 공정 성능 지수(PCI)에 따라 구분된 블록/페이지 그룹들에 관련된 그룹 정보를 포함할 수 있다.

실시 예에 있어서, 공정 성능 지수 테이블(101)은 비휘발성 메모리 장치(100)의 제조자에 의해 저장될 수 있다.

실시 예에 있어서, 공정 성능 지수 테이블(101)은 외부의 호스트로부터 메모리 제어기(200)를 통하여 저장될 수 있다.

실시 예에 있어서, 공정 성능 지수 테이블(101)의 정보는 비휘발성 메모리 장치(100)와 관련된 웨이퍼 테스트 동작에서 계산되거나 실측 될 수 있다.

메모리 제어기(200)는 비휘발성 메모리 장치(100)의 공정 성능 지수 테이블(101)을 읽어올 수 있다. 메모리 제어기(200)는 읽어온 공정 성능 지수 테이블에 따라 적어도 하나의 동작 조건(전압, 시간, ....)을 조절하는 동작 매니저(220)를 포함할 수 있다. 여기서 동작 매니저(220)는 하드웨어/소프트웨어/펌웨어적으로 구현될 수 있다.

본 발명의 실시 예에 따른 저장 장치(10)는 공정 성능 지수(PCI)에 따라 동작(프로그램/읽기/소거 동작 등) 조건을 조절함으로써, 공정 조건, 공정 환경, 공정 변수에 따라 타겟 모양으로부터 벗어나더라도 최적의 동작 조건 하에서 동작할 수 있다.

도 2는 본 발명의 실시 예에 따른 비휘발성 메모리 장치를 예시적으로 보여주는 도면이다. 도 2를 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 전압 발생 회로(130), 입출력 회로(140) 및 제어 로직(150)을 포함한다.

메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1 ~ BLKz)을 포함한다. 메모리 블록들(BLK1 ~ BLKz) 각각은 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 어드레스 디코더(120)에 연결되고, 비트라인들(BLs)을 통해 입출력 회로(140)에 연결된다. 실시 예에 있어서, 워드라인들(WLs)은 적층된 판 형태 구조일 수 있다.

복수의 메모리 블록들(BLK1 ~ BLKz) 각각은 기판 상에서 제 1 방향 및 제 2 방향(제 1 방향과 다름)에 따라 배열되고, 제 3 방향(제 1 방향과 제 2 방향으로 형성된 평면에 수직한 방향)으로 배열되는 3차원 구조의 복수의 스트링들(strings)을 포함한다. 여기서 복수의 스트링들 각각은, 비트라인과 공통 소스 라인(common source line, CSL) 사이에서 직렬 연결된 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀들, 적어도 하나의 접지 선택 트랜지스터들로 구성된다. 여기서 복수의 메모리 셀들 각각은 적어도 한 비트를 저장할 수 있다. 실시 예에 있어서, 적어도 하나의 스트링 선택 트랜지스터 및 복수의 메모리 셀들 사이에 적어도 하나의 더미 셀들이 포함될 수 있다. 다른 실시 예에 있어서, 복수의 메모리 셀들과 적어도 하나의 접지 선택 트랜지스터들 사이에 적어도 하나의 더미 셀들이 포함될 수 있다.

어드레스 디코더(120)는 어드레스에 응답하여 복수의 메모리 블록들(BLK1 ~ BLKz) 중 어느 하나를 선택할 수 있다. 또한, 어드레스 디코더(120)는 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 디코딩된 로우(row) 어드레스를 이용하여 워드라인들(WLs), 스트링 선택 라인(SSL), 접지 선택 라인(GSL)을 선택한다. 또한, 어드레스 디코더(120)는 입력된 어드레스 중 컬럼(column) 어드레스를 디코딩 할 수 있다. 여기서 디코딩된 컬럼 어드레스는 입출력 회로(140)에 전달될 것이다. 실시 예에 있어서, 어드레스 디코더(120)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등을 포함할 수 있다.

전압 발생 회로(130)는 구동에 필요한 전압들(프로그램 전압, 패스 전압, 읽기 전압, 읽기 패스 전압, 검증 전압, 소거 전압, 공통 소스 라인 전압, 웰전압 등)을 발생할 수 있다. 전압 발생 회로(130)는 프로그램 동작/읽기 동작/소거 동작에 필요한 워드라인 전압(Vwl)을 발생할 수 있다.

또한, 전압 발생 회로(130)는 제어 로직(150)의 제어에 따라 선택적으로 옵셋 펄스를 갖는 워드라인 전압을 발생할 수 있다. 즉, 전압 발생 회로(130)는 옵셋 펄스를 갖는 워드라인 전압을 발생할 수도 있고, 옵셋 펄스가 없는 워드라인 전압(Vwl)을 발생할 수도 있다.

입출력 회로(140)는 비트라인들(BLs)을 통해 메모리 셀 어레이(110)에 연결된다. 입출력 회로(140)는 어드레스 디코더(120)로부터 디코딩된 컬럼 어드레스를 입력 받도록 구현될 것이다. 입출력 회로(140)는 디코딩된 컬럼 어드레스를 이용하여 비트라인들(BLs)을 선택할 수 있다.

입출력 회로(140)는 프로그램 동작시 프로그램 될 데이터를 저장하거나, 읽기 동작시 읽혀진 데이터를 저장하는 복수의 페이지 버퍼들을 포함한다. 여기서 복수의 페이지 버퍼들 각각은 복수의 래치들을 포함할 수 있다. 프로그램 동작시 페이지 버퍼들에 저장된 데이터는 비트라인들(BLs)을 통하여 선택된 메모리 블록에 대응하는 페이지에 프로그램 될 수 있다. 읽기 동작시 선택 메모리 블록에 대응하는 페이지로부터 읽혀진 데이터는 비트라인들(BLs)을 통하여 페이지 버퍼들에 저장될 수 있다. 한편, 입출력 회로(140)는 메모리 셀 어레이(110)의 제 1 영역으로부터 데이터를 읽고, 읽혀진 데이터를 메모리 셀 어레이(110)의 제 2 영역으로 저장할 수도 있다. 예를 들어, 입출력 회로(140)는 카피-백(copy-back)을 수행하도록 구현될 수 있다.

제어 로직(150)은 비휘발성 메모리 장치(100)의 전반적인 동작(프로그램/읽기/소거 등)을 제어한다. 제어 로직(150)은 외부로부터 입력된 제어 신호들 혹은 명령(들)에 응답하여 동작할 수 있다. 제어 로직(150)은 프로그램/읽기/소거 동작시 어드레스 디코더(120), 전압 발생 회로(130) 및 입출력 회로(130)를 제어한다.

제어 로직(150)은 프로그램/읽기/소거 동작시 메모리 제어기(도 1 참조, 200)로 입력된 동작 조건 조절 정보를 근거로 하여, 적어도 하나의 구동 조건을 조절할 수 있도록 구현될 수 있다. 여기서 동작 조건 조절 정보는 공정 성능 지수(PCI)를 반영할 수 있다.

실시 예에 있어서, 공정 성능 지수는 테이블 형태로 상기 적어도 하나의 비휘발성 메모리 장치(100)에 저장된다.

실시 예에 있어서, 공정 성능 지수는 테이블 형태로 비휘발성 메모리 장치(100)의 메모리 블록에 저장된다.

실시 예에 있어서, 동작 조건 조절 정보는 워드라인 전압들의 발생 시간들, 워드라인 전압들의 레벨들 및 워드라인 전압들의 인가 시간들 중 적어도 하나를 조절할 수 있다.

실시 예에 있어서, 공정 성능 지수는 워드라인들 각각을 관통하는 필라의 단면과 관련된 지수이다.

본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)는 공정 성능 지수(PCI)에 따라 프로그램 동작, 읽기 동작, 혹은 소거 동작 중 적어도 하나의 동작 조건을 조절/조정/제어/가변/변화/변경/보정할 수 있다.

도 3은 도 2에 도시된 메모리 블록(BLK)을 예시적으로 보여주는 도면이다. 도 3을 참조하면, 기판(111) 위에 4개의 서브 블록들이 형성된다. 각각의 서브 블록들은 기판 위에 워드라인 컷들 사이에 적어도 하나의 접지 선택 라인(GSL), 복수의 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL)이 판 형태로 적층됨으로써 형성된다. 여기서 적어도 하나의 스트링 선택 라인(SSL)은 스트링 선택 라인 컷으로 분리된다. 워드라인 컷들 각각의 내부에는 벽(wall) 형태의 공통 소스 라인(CSL)이 형성될 수 있다.

실시 예에 있어서, 접지 선택 라인(GSL)과 워드라인들(WLs) 사이에 적어도 하나의 더미 워드라인이 판 형태로 적층되거나, 워드라인들(WLs)과 스트링 선택 라인(SSL) 사이에 적어도 하나의 더미 워드라인이 판 형태로 적층될 수 있다.

각각의 워드라인 컷들은, 도시되지 않았지만 공통 소스 라인(common source line: CSL)을 포함한다. 실시 예에 있어서, 각각의 워드라인 컷에 포함된 공통 소스 라인(CSL)은 공통으로 연결된다. 비트라인에 연결된 필라(pillar)가 적어도 하나의 접지 선택 라인(GSL), 복수의 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL)을 관통함으로써, 스트링이 형성된다.

한편, 도 3에 도시된 메모리 블록(BLK)은 4개의 서브 블록들로 구성되는데, 본 발명의 서브 블록의 개수에 여기에 제한되지 않을 것이다.

한편, 도 3에서는 워드라인 컷들 사이의 대상을 서브 블록으로 도시하였는데, 본 발명이 반드시 여기에 제한되지 않는다. 본 발명의 서브 블록은 워드라인 컷과 스트링 선택 라인 컷 사이의 대상을 서브 블록으로 명명할 수도 있다.

본 발명의 실시 예에 따른 블록(BLK)은 두 개의 워드라인들이 하나로 병합된 구조, 다른 말로 워드라인 병합 구조(merged wordline structure)로 구현될 수 있다.

도 4는 도 3에 도시된 메모리 블록의 단면도의 일부(I-I')를 예시적으로 보여주는 도면이다. 도 4를 참조하면, 메모리 블록(BLK)은 기판(111)과 수직 방향으로 형성된다. 기판(111)에는 n+ 도핑 영역(112)이 형성된다.

기판(111) 위에는 게이트 전극막(gate electrode layer, 113)과 절연막(insulation layer, 114)이 교대로 증착된다. 실시 예에 있어서, 게이트 전극막(113)과 절연막(114)의 측면에는 정보 저장막(information storage layer)이 형성될 수 있다.

게이트 전극막(113)은 접지 선택 라인(GSL), 복수의 워드 라인들(WL1 ~ WL8), 그리고 스트링 선택 라인(SSL)에 연결될 수 있다.

정보 저장막(115)은 터널 절연막(tunnel insulation layer), 전하 저장막(charge storage layer), 그리고 블록킹 절연막(blocking insulation layer)로 구성될 수 있다. 터널 절연막은 터널링 효과에 의해서 전하가 이동하는 절연막으로 동작할 수 있다. 전하 저장막은 전하를 포획(trap)하는 절연막으로 구성될 수 있다. 전하 저장막은, 예를 들면, 질화막(SiN) 또는 금속(알루미늄이나 하프늄) 산화막으로 형성될 수 있다. 블록킹 절연막은 게이트 전극막과 전하 저장막 사이에서 절연막으로 동작할 수 있다. 블록킹 절연막은 실리콘 산화막으로 형성될 수 있다. 여기서, 터널 절연막, 전하 저장막, 그리고 블록킹 절연막은 ONO(Oxide-Nitride-Oxide) 구조의 절연막으로 형성될 수 있다.

게이트 전극막(113)과 절연막(114)을 수직 방향으로 패터닝(vertical patterning)하면, 필라(pillar, 116)가 형성될 수 있다.

필라(116)는 게이트 전극막(113)과 절연막(114)을 관통하여 비트라인과 기판(111) 사이에 연결된다. 필라(116)의 내부는 충전 유전 패턴(filing dielectric pattern, 117)으로 실리콘 산화물(silicon oxide)과 같은 절연 물질 혹은 에어 갭(air gap)으로 형성 될 수 있다. 필라(116)의 외부는 수직 활성 패턴(vertical active pattern, 118)으로 채널 반도체로 구성될 수 있다. 실시 예에 있어서, 수직 활성 패턴(118)은 P 타입 실리콘층으로 형성될 수 있다. 스트링에 포함된 어느 하나의 메모리 셀은 필라(116)의 내부에서부터 순차적으로 충전 유전 패턴(117), 수직 활성 패턴(118), 정보 저장막(115) 및 게이트 전극막(113)으로 구성될 수 있다.

n+ 도핑 영역들(112) 위에는 공통 소스 라인들(CSL)이 신장되어 있다. 공통 소스 라인(CSL)은 벽(wall) 형태로 워드라인 컷 내부에 포함될 것이다.

도 5는 도 3에 도시된 메모리 블록(BLK)의 등가 회로도를 예시적으로 보여주는 도면이다. 도 5를 참조하면, 비트 라인들(BL1 ~ BL3)과 공통 소스 라인(CSL) 사이에는 셀 스트링(CS11 ~ CS33)이 연결되어 있다. 각각의 셀 스트링(예를 들면, CS11)은 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1 ~ MC8), 그리고 스트링 선택 트랜지스터(SST)를 포함할 수 있다. 도 5에서는 설명의 편의를 위하여 스트링에 포함된 메모리 셀의 개수가 8이라고 하겠다. 하지만, 본 발명의 스트링에 포함된 메모리 셀의 개수가 여기에 제한되지 않을 것이다.

스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL; string selection line)에 연결된다. 스트링 선택 라인(SSL)은 제 1 내지 제 3 스트링 선택 라인(SSL1 ~ SSL3)으로 분리되어 있다. 도 5에서는 하나의 비트라인에 대응하는 3개의 스트링 선택 라인들(SSL1 ~ SSL3)에 대하여 도시한다. 하지만 본 발명이 여기에 제한되지 않을 것이다. 본 발명의 메모리 블록(BLK)은 하나의 비트라인에 대응하는 적어도 2개의 스트링 선택 라인들로 구성될 수 있다.

접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL; ground selection line)에 연결된다. 접지 선택 라인(GSL)은 제 1 내지 제 3 접지 선택 라인(GSL1 ~ GSL3)으로 분리되어 있다. 도 5에서는 하나의 비트라인에 대응하는 3개의 접지 선택 라인들(GSL1 ~ GSL3)에 대하여 도시한다. 하지만 본 발명이 여기에 제한되지 않을 것이다. 본 발명의 메모리 블록(BLK)은 하나의 비트라인에 대응하는 적어도 2개의 접지 선택 라인들로 구성될 수 있다. 한편, 접지 선택 라인들(GSL1 ~ GSL3)은 전기적으로 연결될 수도 있다.

또한, 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.

복수의 메모리 셀들(MC1 ~ MC8) 각각에 대응하는 워드라인들(WL1 ~ WL8)에 연결될 수 있다. 하나의 워드 라인에 연결되고, 동시에 프로그램되는 메모리 셀들의 집합을 페이지(page)라 부른다. 메모리 블록(BLK1)은 복수의 페이지들로 구성된다. 또한, 하나의 워드 라인에는 복수의 페이지들이 연결될 수 있다. 도 5를 참조하면, 공통 소스 라인(CSL)으로부터 워드 라인(예를 들면, WL4)은 3개의 페이지에 공통으로 연결되어 있다.

한편, 각각의 메모리 셀은 한 비트의 데이터 또는 두 비트 이상의 데이터를 저장할 수 있다. 하나의 메모리 셀에 한 비트의 데이터를 저장할 수 있는 메모리 셀은 싱글 레벨 셀(SLC; single level cell) 또는 싱글 비트 셀(single bit cell)이라 부른다. 하나의 메모리 셀에 두 비트 이상의 데이터를 저장할 수 있는 메모리 셀은 멀티 레벨 셀(MLC; multi level cell) 또는 멀티-비트 셀(multi bit cell)이라 부른다.

한편, 비휘발성 메모리 장치(100)가 차지 트랩형 플래시(charge trap flash; CTF)로 구현될 수 있다. 이때, 프로그램된 CTF에 트랩 되어 있던 전하들이 시간이 지나면서 재분포되고 유실되는 IVS(initial verify shift)가 발생 될 수 있다. 이러한 산포 열화 현상을 극복하기 위하여 재프로그래밍을 수행할 수 있다.

도 6은 본 발명의 다른 실시 예에 따른 메모리 블록을 예시적으로 보여주는 도면이다. 도 6을 참조하면, 스트링은 비트라인(BL)과 공통 소스 라인(CSL) 사이에 형성되고, 비트라인(BL)과 기판 사이에 수직 방향으로 형성된 제 1 메모리 셀들과 기판과 공통 소스 라인(CSL) 사이에 수직 방향으로 형성된 제 2 메모리 셀들로 구성될 수 있다. 즉, 스트링은 U 형 파이프 모양이다.

실시 예에 있어서, 메모리 블록(BLKb)은 P(pipe)-BiCS 구조로 구현될 수 있다.

도 7은 본 발명의 실시 예에 따른 공정 성능 지수(PCI)를 설명하기 위한 메모리 셀을 구성하는 채널에 대한 단면도이다. 도 7을 참조하면, 공정 성능 지수(PCI)는 다음의 수학식으로 표현될 수 있다.

여기서, i는 타겟 모양으로부터 벗어나 거리(Dk)를 실측한 개수이다. 예를 들어, 채널의 단면도에서 임의로 선택한 i개의 지점들을 정한 후 타겟 모양으로부터 최단 거리들(ΣDk)의 평균값이 공정 성능 지수(PCI)가 될 수 있다. 이때, 공정 성능 지수(PCI)가 0에 가까우면 타겟 모양에 가깝게 제작된 것이고, 그렇지 않으면 타겟 모양에서 상대적으로 많이 벗어난 것이다. 한편, 본 발명의 공정 성능 지수(PCI)가 상술 된 평균값으로 나타내는 수학식으로 제한되어 표현되지는 않을 것이다. 본 발명의 공정 성능 지수(PCI)는 분산(variance), 표준편차(standard deviation) 등 다양한 수학식으로 표현될 수 있다.

한편, 도 7에서 채널의 타겟 모양이 원형이었다. 하지만, 본 발명의 타겟 모양이 여기에 제한되지 않을 것이다. 본 발명의 채널의 타겟 모양은 다양할 수 있다.

도 8은 타원형의 타겟 모양을 갖는 채널에 대한 공정 성능 지수(PCI)를 설명하기 위한 도면이다. 도 8을 참조하면, 공정 성능 지수(PCI)는 임의로 선택된 i개의 지점들로부터 타원형의 타겟 모양으로부터 최단 거리들(ΣDk)의 평균값으로 계산될 수 있다.

한편, 도 7 및 도 8에서는 공정 성능 지수(PCI)가 타겟 모양으로부터 벗어난 거리의 정도를 나타내는 값이었다. 하지만, 본 발명의 공정 성능 지수(PCI)가 여기에 제한되지 않을 것이다. 본 발명의 공정 성능 지수(PCI)는 타겟 모양으로부터 벗어난 영역의 면적(area)에 관련된 값으로 표현될 수도 있다.

도 9는 본 발명의 다른 실시 에에 따른 공정 성능 지수(PCI)를 설명하기 위한 메모리 셀을 구성하는 채널에 대한 단면도이다. 도 9를 참조하면, 공정 성능 지수(PCI)는 임의로 선택된 i개의 지점을 갖는 채널의 곡면과 타겟 모양에 의해 형성된 영역들(ΣSk)에 관련된 정도로 표현될 수 있다.

한편, 본 발명의 공정 성능 지수(PCI)는 도 7 및 도 8에 도시된 최단 거리(Dk)에 관련된 값과 도 9에 도시된 면적(Sk)에 관련된 값의 조합으로 표현될 수도 있다.

한편, 도 7 내지 도 9에서 공정 성능 지수(PCI)가 채널의 모양과 관련된 값으로 표현되었다. 하지만, 본 발명의 공정 성능 지수(PCI)가 여기에 제한되지 않을 것이다. 본 발명의 공정 성능 지수(PCI)는 동작에 영향을 줄 수 있는 어떠한 종류의 구성 요소가 타겟 모양으로부터 벗어난 정도에 관련된 값으로 표현될 수 있다.

도 10은 어느 하나의 메모리 블록에 형성된 채널 홀의 높이에 따라 측정된 공정 성능 지수(PCI)를 예시적으로 보여주는 다이어그램이다. 도 10을 참조하면, 채널 홀의 높이는 기판으로부터 적층된 워드라인의 위치에 대응할 수 있다. 공정 환경, 공정 조건, 혹은 공정 변수에 따라 측정된 공정 성능 지수는 다양하게 표현될 수 있다(Case 1 ~ Case3). 즉, 공정 환경/공정조건/공정 변수에 따라 공정 성능 지수(PCI)가 가장 큰 워드라인의 위치는 변경될 수 있다.

본 발명의 실시 예에 따른 비휘발성 메모리 장치의 구동 방법은, k개의 기준값들(C1 ~ Ck, k는 2 이상의 정수)에 의거하여 공정 성능 지수(PCI)의 그룹들을 만들고, 각 그룹에 속하는 워드라인 위치 정보를 공정 성능 지수 테이블로 형성하고, 이러한 공정 성능 지수 테이블을 근거로 하여 프로그램/읽기/소거 동작의 적어도 하나의 동작 조건을 조절할 수 있다.

도 11은 본 발명의 실시 예에 따른 공정 성능 지수(PCI)를 근거로 하여 동작의 전압 레벨에 대한 보상을 예시적으로 보여주는 표이다. 도 11을 참조하면, 공정 성능 지수(PCI)이 속하는 각 그룹에 따라 프로그램 동작시 프로그램 전압(Vpgm)/패스 전압(Vpass), 읽기 동작시 읽기 전압(Vr)/앍기 패스 전압(Vread), 소거 동작시 소거 전압(Vers)이 보상될 수 있다.

한편, 도 11에서는 공정 성능 지수(PCI)에 따라 음 전압(negative voltage) 보상만 수행하였다. 하지만, 본 발명이 반드시 여기에 제한되지 않을 것이다. 본 발명의 프로그램/읽기/소거 동작은 공정 성능 지수(PCI)에 따라 양 전압(positive voltage) 보상도 수행할 수 있다.

한편, 도 11에서는 공정 성능 지수(PCI)에 따라 전압 레벨 보상이 수행되었다. 본 발명은 공정 성능 지수(PCI)에 따라 동작 시간 보상도 수행할 수 있다.

도 12는 본 발명의 실시 예에 따른 공정 성능 지수(PCI)를 근거로 하여 동작의 시간에 대한 보상을 예시적으로 보여주는 표이다. 도 11을 참조하면, 공정 성능 지수(PCI)이 속하는 각 그룹에 따라 프로그램 동작시 프로그램 전압 인가 시간(Tpgm)/패스 전압 인가 시간(Tpass), 읽기 동작시 읽기 전압 인가 시간(Tr)/읽기 패스 전압 인가 시간(Tread), 소거 동작시 소거 전압 인가 시간(Ters)이 보상될 수 있다.

한편, 도 12에서는 공정 성능 지수(PCI)에 따라 음 시간(negative time) 보상만 수행하였다. 하지만, 본 발명이 반드시 여기에 제한되지 않을 것이다. 본 발명의 프로그램/읽기/소거 동작은 공정 성능 지수(PCI)에 따라 양 시간(positive time) 보상도 수행할 수 있다.

도 11 및 도 12를 정리하면, 본 발명의 구동 방법은 공정 성능 지수(PCI)에 따라 동작 전압 레벨 혹은 동작 시간을 보상할 수 있다.

한편, 본 발명의 구동 방법은 공정 성능 지수(PCI)에 따라 메모리 셀의 상태(state) 별로 보상할 수 있다. 아래의 도 13 내지 도 15에서는 메모리 셀의 상태별로 공정 성능 지수(PCI)에 따른 검증 레벨/읽기 레벨을 보상하는 방법을 설명하도록 하겠다.

도 13은 복수의 상태들(E, P1 ~ Pn, n는 2 이상의 정수)을 갖는 메모리 셀의 분포를 예시적으로 보여주는 도면이다. 도 13을 참조하면, 검증 레벨(E_VFY0)은 소거 상태(E)를 검증하기 위한 검증 전압이고, 검증 레벨들(VP1 ~ VPn) 각각은 프로그램 상태들(P1 ~ Pn) 각각을 검증하기 위한 검증 전압이고, 읽기 레벨들(VR1 ~ VRn) 각각은 상태들(E, P1 ~ Pn)을 구별하기 위한 읽기 전압이다.

도 14는 본 발명의 실시 예에 따른 공정 성능 지수(PCI)를 근거로 하여 검증 레벨에 대한 보상을 예시적으로 보여주는 표이다. 도 14를 참조하면, 공정 성능 지수(PCI)가 속하는 각 그룹에 따라 프로그램 동작시 프로그램 상태들(P1 ~ Pn)의 검증 레벨들(VP1 ~ VPn)을 보상할 수 있다. 또한, 공정 성능 지수(PCI)가 속하는 각 그룹에 따라 소거 동작시 소거 상태(E)의 검증 레벨들(E_VRY0)을 보상할 수 있다.

도 15는 본 발명의 실시 예에 따른 공정 성능 지수(PCI)를 근거로 하여 읽기 레벨에 대한 보상을 예시적으로 보여주는 표이다. 도 15를 참조하면, 공정 성능 지수(PCI)가 속하는 각 그룹에 따라 읽기 동작시 프로그램 상태들(P1 ~ Pn)의 읽기 레벨들(VR1 ~ VRn)을 보상할 수 있다.

한편, 도 11 내지 도 15에서는 공정 성능 지수(PCI)에 따른 동작 전압 혹은 동작 시간 보상을 설명하였다. 하지만 본 발명이 반드시 여기에 제한되지 않을 것이다. 본 발명의 동작 방법은 공정 성능 지수(PCI)에 따른 동작과 관련된 어떠한 종류의 바이어스 조건이라도 조절할 수 있다.

도 16은 본 발명의 실시 예에 따른 저장 장치(10)의 구동 방법을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 16을 참조하면, 구동 방법은 다음과 같다. 메모리 제어기(200, 도 1 참조)에서 비휘발성 메모리 장치(100, 도 1 참조)로부터 공정 성능 지수(PCI)가 읽혀진다(S110). 읽혀진 공정 성능 지수(PCI)에 따라 읽기/프로그램/소거 동작의 조건(들)이 조절된다(S120). 조절된 동작 조건(들)에 따라 읽기/프로그램/소거 동작이 수행된다(S130).

본 발명의 실시 예에 따른 저장 장치(10)의 구동 방법은 공정 성능 지수(PCI)에 따라 읽기/프로그램/소거 동작의 적어도 하나의 조건을 조절할 수 있다.

도 17은 본 발명의 실시 예에 따른 저장 장치(10)의 공정 성능 지수(PCI) 저장 방법을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 17를 참조하면, 공정 성능 지수(PCI)의 저장 방법은 다음과 같다. 기판으로부터 적층된 워드라인들을 갖는 테스트 웨이퍼가 제조된다(S210). 제조된 웨이퍼에 테스트를 통하여 각 워드라인 위치에 따른 공정 성능 지수가 계산된다(S220). 계산된 공정 성능 지수가 테이블 형태로 비휘발성 메모리 장치(100)에 저장된다(S230). 여기서 저장되는 공정 성능 지수 테이블(101, 도 1 참조)은, 도 10에서 설명된 바와 같이 워드라인 위치에 따른 공정 성능 지수(PCI)의 그룹 형태일 수 있다. 하지만 본 발명의 공정 성능 지수 테이블(101)의 형태가 여기에 제한될 필요는 없다.

본 발명의 실시 예에 따른 공정 성능 지수 저장 방법은 제조자에 의해 테스트 웨이터로부터 측정된/계산된 공정 성능 지수(PCI)를 비휘발성 메모리 장치(100)에 저장할 수 있다.

한편, 도 1 내지 도 17에서는 공정 성능 지수(PCI)에 따라 적어도 하나의 동작 조건을 조절하는 것을 설명하였다. 하지만 본 발명이 여기에 제한되지 않을 것이다. 본 발명의 실시 예에 따른 저장 장치는 다양한 환경 정보(동작 온도, 동작 셀의 열화 정도, 동작 구조 정보, 동작 위치 정보, ... 등)와 공정 성능 지수(PCI)를 조합하여 동작 조건(들)을 조절할 수도 있다.

도 18은 본 발명의 다른 실시 예에 따른 저장 장치(20)를 예시적으로 보여주는 도면이다. 도 18을 참조하면, 저장 장치(20)는 적어도 하나의 비휘발성 메모리 장치(100) 및 그것을 제어하는 메모리 제어기(200a)를 포함한다. 도 1에 도시된 저장 장치(10)와 비교하여 동작 매니저(220a)의 동작이 다르다. 동작 매니저(220a)는 환경 정보(Environment Info.) 및 공정 성능 지수(PCI)를 이용하여 동작 조건(들)을 조절하는 동작 매니저(220a)를 구비할 수 있다. 여기서 환경 정보는 온도 정보, 열화 정도(P/E 싸이클, 동작 회수, 열화 지수, 등), 동작이 수행될 메모리 블록/서브 블록/워드라인/비트라인/선택 라인들의 위치 정보 등을 포함할 수 있다.

실시 예에 있어서, 동작 매니저(220a)는 동작 조건의 조절에 환경 정보를 반영할 지 혹은 공정 성능 지수(PCI)를 반영할 지를 선택할 수 있다.

실시 예에 있어서, 공정 성능 지수 테이블(101)은 공정 성능 지수 및 그에 대응하는 동작 조건의 적어도 하나의 보정값(전압 레벨, 시간 등)을 포함할 수 있다.

본 발명의 실시 예에 따른 저장 장치(20)는 환경 정보 혹은 공정 성능 지수(PCI)에 따라 동작 조건(들)을 조절할 수 있다.

한편, 도 1의 저장 장치(10) 및 도 18의 저장 장치(20)는 공정 성능 지수(PCI)를 비휘발성 메모리 장치(100)에 저장하였다. 하지만 본 발명이 여기에 제한되지 않을 것이다. 본 발명의 저장 장치는 공정 성능 지수(PCI)를 메모리 제어기 내부에 저장할 수 있다.

도 19는 본 발명의 다른 실시 예에 따른 저장 장치(30)를 예시적으로 보여주는 도면이다. 도 19를 참조하면, 저장 장치(30)는, 도 1에 도시된 저장 장치(10) 혹은 도 18에 도시된 저장 장치(20)와 비교하여 메모리 제어기(200b)가 공정 성능 지수 테이블(210b)을 포함한다. 실시 예에 있어서, 공정 성능 지수 테이블(210b)은 메모리 제어기(200b)의 비휘발성 메모리 장치(피램, 롬, 등)에 저장될 수 있다. 동작 매니저(220b)는 공정 성능 지수 테이블(210b)을 이용하여 읽기/프로그램/소거 동작의 조건(들)을 보상할 수 있다.

도 20은 본 발명의 실시 예에 따른 저장 장치(40)를 예시적으로 보여주는 블록도이다. 도 20를 참조하면, 저장 장치(40)는 적어도 하나의 비휘발성 메모리 장치(42) 및 그것을 제어하는 메모리 제어기(44)를 포함한다. 도 20에 도시된 저장치(40)는 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있다.

비휘발성 메모리 장치(42)는 도 1/도18에 도시된 비휘발성 메모리 장치(100), 도 19에 도시된 비휘발성 메모리 장치(100b)로 구현될 수 있다. 메모리 제어기(44)는 도 1에 도시된 메모리 제어기(200)/도 18에 도시된 메모리 제어기(200a) 혹은 도 19에 도시된 메모리 제어기(200b)로 구현될 수 있다. 또한, 메모리 제어기(44)는 프로그램 루프의 회수, 동작 모드, 특정 프로그램 상태의 패스/페일 정보, 상태 정보, 온도 정보, P/E(program/erase) 싸이클, 동작 관련 회수 정도에 관련된 정보, 워드라인의 물리적인 구조 관련 정보, 워드라인의 물리적인 위치 관련 정보, 위치 정보, 어드레스 정보, 선택/비선택 정보, 시간 정보 등과 같은 적어도 하나의 환경 정보 혹은 공정 성능 지수(PCI)를 근거로 하여 동작 조건(들)을 보상할 수 있다.

또한, 메모리 제어기(44)는 호스트의 요청에 응답하여 비휘발성 메모리 장치(42)에 대한 읽기, 쓰기, 소거 동작 등을 제어한다. 메모리 제어기(44)는 적어도 하나의 중앙처리장치(44-1), 버퍼 메모리(44-2), 에러 정정 회로(44-3), 호스트 인터페이스(44-5) 및 NVM 인터페이스(44-6)를 포함한다.

중앙처리장치(44-1)는 비휘발성 메모리 장치(12)에 대한 전반적인 동작(예를 들면, 읽기, 쓰기, 파일 시스템 관리, 배드 페이지 관리 등)을 제어할 수 있다. RAM(44-2)는 중앙처리장치(44-1)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. RAM(44-2)이 워크 메모리로 사용되는 경우에, 중앙처리장치(44-1)에 의해서 처리되는 데이터가 임시 저장된다. RAM(44-2)이 버퍼 메모리로 사용되는 경우에는, 호스트에서 비휘발성 메모리 장치(42)로/또는 비휘발성 메모리 장치(42)에서 호스트로 전송될 데이터를 버퍼링하는데 사용된다. RAM(44-2)이 캐시 메모리로 사용되는 경우에는 저속의 비휘발성 메모리 장치(42)가 고속으로 동작하도록 한다.

ECC 회로(44-3)는 비휘발성 메모리 장치(42)로부터 수신된 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC; Error Correction Code)를 생성한다. ECC 회로(44-3)는 비휘발성 메모리 장치(12)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성한다. 패리티 비트는 비휘발성 메모리 장치(42)에 저장될 수 있다. 또한, ECC 회로(44-3)는 비휘발성 메모리 장치(42)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있다. ECC 회로(44-3)는 패리티(parity)를 사용하여 에러를 정정할 수 있다. ECC 회로(44-3)는 LDPC(low density parity check) code, BCH code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.

메모리 제어기(44)는 호스트 인터페이스(44-5)를 통해 호스트와 데이터 등을 주고 받고, NVM 인터페이스(44-6)를 통해 비휘발성 메모리 장치(42)와 데이터 등을 주고 받는다. 호스트 인터페이스(44-5)는 PATA 버스(parallel AT attachment bus), SATA 버스(serial AT attachment bus), SCSI, USB, PCIe, 낸드 인터페이스 등을 통해 호스트와 연결될 수 있다.

실시 예에 있어서, 메모리 제어기(44)는 무선 통신 기능(예를 들어, WiFi)을 탑재할 수 있다.

본 발명의 실시 예에 따른 저장 장치(40)는 공정 성능 지수(PCI)에 따라 동작 조건(들)을 보상함으로써, 최적의 프로그램/읽기/소거 동작을 수행할 수 있다.

본 발명은 SSD(solid state drive)에 적용 가능하다. 도 21은 본 발명의 실시 예에 따른 SSD를 예시적으로 보여주는 블록도이다. 도 21을 참조하면, SSD(1000)는 복수의 비휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함한다.

비휘발성 메모리 장치들(1100)은 옵션적으로 외부 고전압(Vpp)을 제공받도록 구현될 수 있다. 비휘발성 메모리 장치들(1100) 각각은 도 1/도 18에서 설명된 비휘발성 메모리 장치(100) 혹은 도 19에 도시된 비휘발성 메모리 장치(100b)로 구현될 수 있다. SSD 제어기(1200)는 복수의 채널들(CH1 ~ CHi, i는 2 이상의 정수)을 통하여 비휘발성 메모리 장치들(1100)에 연결된다. SSD 제어기(1200)는 도 1/도 18에 도시된 메모리 제어기(200) 혹은 도 19에 도시된 메모리 제어기(200b)로 구현될 수 있다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함한다.

버퍼 메모리(1220)는 메모리 제어기(1200)의 구동에 필요한 데이터를 임시로 저장할 것이다. 버퍼 메모리(1220)는 데이터 혹은 명령을 저장하는 복수의 메모리 라인들을 포함할 수 있다. 여기서 복수의 메모리 라인들은 캐시 라인들에 다양한 방법으로 맵핑 될 수 있다. 에러 정정 회로(1230)는 쓰기 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 읽기 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다. 도시되지 않았지만, 메모리 제어기(1200)를 구동하는 데 필요한 코드 데이터를 저장하는 코드 메모리가 더 포함될 수 있다. 코드 메모리는 비휘발성 메모리 장치로 구현될 수 있다.

호스트 인터페이스(1250)는 외부의 장치와 인터페이스 기능을 제공할 수 있다. 여기서 호스트 인터페이스(1250)는 낸드 플래시 인터페이스일 수 있다. 이 외에도 호스트 인터페이스(1250)는 다양한 인터페이스에 의해 구현될 수 있으며, 복수의 인터페이스들로 구현될 수도 있다. 비휘발성 메모리 인터페이스(1260)는 비휘발성 메모리 장치(1100)와 인터페이스 기능을 제공할 수 있다.

본 발명의 실시 예에 따른 SSD(1000)는 프로그램/읽기/소거 동작시 공정 성능 지수(PCI)를 반영하여 동작 조건을 보정함으로써, 커다란 성능 향상을 기대할 수 있다.

본 발명은 eMMC(embedded multi media card, moviNAND, iNAND)에도 적용 가능하다. 도 22는 본 발명의 실시 예에 따른 eMMC를 예시적으로 보여주는 블록도이다. 도 22를 참조하면, eMMC(2000)는 적어도 하나의 낸드 플래시 메모리 장치(2100) 및 제어기(2200)를 포함할 수 있다.

낸드 플래시 메모리 장치(2100)는 도 1/도 18에서 설명된 비휘발성 메모리 장치(100) 혹은 도 19에 도시된 비휘발성 메모리 장치(100b)로 구현될 수 있다. 메모리 제어기(2200)는 복수의 채널들을 통하여 낸드 플래시 메모리 장치(2100)에 연결된다. 메모리 제어기(2200)는 도 1/도 18에 도시된 메모리 제어기(200) 혹은 도 19에 도시된 비휘발성 메모리 장치(200b)로 구현될 수 있다. 메모리 제어기(2200)는 적어도 하나의 제어기 코어(2210), 호스트 인터페이스(2250) 및 낸드 인터페이스(2260)를 포함한다. 적어도 하나의 제어기 코어(2210)는 eMMC(2000)의 전반적인 동작을 제어한다. 호스트 인터페이스(2250)는 제어기(2210)와 호스트의 인터페이싱을 수행한다. 낸드 인터페이스(2260)는 낸드 플래시 메모리 장치(2100)와 제어기(2200)의 인터페이싱을 수행한다. 실시 예에 있어서, 호스트 인터페이스(2250)는 병렬 인터페이스(예를 들어, MMC 인터페이스)일 수 있다. 다른 실시 예에 있어서, eMMC(2000)의 호스트 인터페이스(2250)는 직렬 인터페이스(예를 들어, UHS-II, UFS 인터페이스)일 수 있다. 또 다른 실시 예에 있어서, 호스트 인터페이스(2250)는 낸드 인터페이스일 수 있다.

eMMC(2000)는 호스트로부터 전원 전압들(Vcc, Vccq)을 제공받는다. 여기서, 제 1 전원 전압(Vcc, 예를 들어 3.3V)은 낸드 플래시 메모리 장치(1100) 및 낸드 인터페이스(1230)에 제공되고, 제 2 전원 전압(Vccq, 예를 들어 1.8V/3.3V)은 제어기(1200)에 제공된다. 실시 예에 있어서, eMMC(1000)는 외부 고전압(Vpp)을 옵션적으로 제공받을 수 있다.

본 발명의 실시 예에 따른 eMMC(2000)는 워드라인 위치에 따른 공정 성능 지수(PCI)를 근거로 하여 프로그램/읽기/소거 동작을 수행함으로써, 에러 발생률을 줄이고 그 만큼 동작 시간을 대폭적으로 줄일 수 있다.

본 발명은 UFS(uiversal flash storage)에도 적용 가능하다. 도 23은 본 발명의 실시 예에 따른 UFS 시스템을 예시적으로 보여주는 블록도이다. 도 23을 참조하면, UFS 시스템(3000)은 UFS 호스트(3100), UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 착탈형 UFS 카드(3400)를 포함할 수 있다. UFS 호스트(3100)는 모바일 장치의 어플리케이션 프로세서일 수 있다. UFS 호스트(3100), UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 및 착탈형 UFS 카드(3400) 각각은 UFS 프로토콜에 의하여 외부의 장치들과 통신할 수 있다. UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 및 착탈형 UFS 카드(3400) 중 적어도 하나는 도 1에 도시된 저장 장치(10), 도 18에 도시된 저장 장치(20), 도 19에 도시된 저장 장치(30) 중 어느 하나로 구현될 수 있다.

한편, 임베디드 UFS 장치(3300)와 착탈형 UFS 카드(3400)는 UFS 프로토콜이 아닌 다른 프로토콜에 의해 통신할 수 있다. UFS 호스트(3100)와 착탈형 UFS 카드(3400)는 다양한 카드 프로토콜(예를 들어, UFDs, MMC,SD(secure digital), mini SD, Micro SD 등)에 의해 통신할 수 있다.

본 발명은 모바일 장치에도 적용 가능하다. 도 24는 본 발명의 실시 예에 따른 모바일 장치(4000)를 예시적으로 보여주는 블록도이다. 도 24를 참조하면, 모바일 장치(4000)는 어플리케이션 프로세서(4100), 통신 모듈(4200), 디스플레이/터치 모듈(4300), 저장 장치(4400), 및 모바일 램(4500)을 포함한다.

어플리케이션 프로세서(4100)는 모바일 장치(4000)의 전반적인 동작을 제어한다. 통신 모듈(4200)은 외부와의 유선/무선 통신을 제어하도록 구현될 것이다. 디스플레이/터치 모듈(4300)은 어플리케이션 프로세서(4100)에서 처리된 데이터를 디스플레이 하거나, 터치 패널로부터 데이터를 입력 받도록 구현될 것이다. 저장 장치(4400)는 사용자의 데이터를 저장하도록 구현될 것이다. 저장 장치(4400)는 eMMC, SSD, UFS 장치일 수 있다. 저장 장치(4400)는 도 1 내지 도 20에서 설명된 바와 같이 공정 성능 지수(PCI)를 이용하여 최적의 프로그램/읽기/소거 동작을 수행할 수 있도록 구현될 것이다. 모바일 램(4500)은 모바일 장치(4000)의 처리 동작 시 필요한 데이터를 임시로 저장하도록 구현될 수 있다.

본 발명의 실시 예에 따른 모바일 장치(4000)는 공정 성능 지수 테이블을 이용하여 최적의 프로그램/읽기/소거 동작을 수행함으로써 시스템적인 성능 향상을 꾀할 수 있다.

본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 실시 예에 있어서, 본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.

한편, 상술 된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함할 것이다.

100: 비휘발성 메모리 장치
101: 공정 성능 지수 테이블
200: 메모리 제어기
10, 20, 30, 40: 저장 장치
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 전압 발생회로
140: 입출력 회로
150: 제어 로직
PCI: 공정 성능 지수

Claims

기판에 수직한 방향으로 형성되고, 비트라인들과 공통 소스 라인 사이에 연결되는 복수의 스트링들을 포함하는 적어도 하나의 비휘발성 메모리 장치 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하는 저장 장치의 동작 방법에 있어서:
동작할 메모리 셀과 관련된 구조가 타겟 모양으로부터 벗어난 정도를 지시하는 공정 성능 지수를 읽는 단계;
상기 읽혀진 공정 성능 지수에 의거하여 적어도 하나의 동작 조건을 조절하는 단계; 및
상기 조절된 적어도 하나의 동작 조건에 따라 동작하는 단계를 포함하는 동작 방법.
제 1 항에 있어서,
상기 적어도 하나의 비휘발성 메모리 장치로부터 상기 공정 성능 지수를 읽는 단계를 더 포함하는 동작 방법.
제 2 항에 있어서,
상기 공정 성능 지수는 테이블 형태로 상기 적어도 하나의 비휘발성 메모리 장치에 저장하는 단계를 더 포함하는 동작 방법.
제 1 항에 있어서,
상기 동작할 메모리 셀과 관련된 구조는 스트링의 채널인 동작 방법.
제 1 항에 있어서,
상기 공정 성능 지수는 상기 타겟 모양으로부터 벗어난 거리와 관련된 값인 동작 방법.
제 1 항에 있어서,
상기 동작할 메모리 셀과 관련된 구조가 스트링의 채널일 때, 상기 타겟 모양은 원 혹은 타원인 동작 방법.
제 1 항에 있어서,
상기 공정 성능 지수는 상기 타겟 모양으로부터 벗어난 영역의 면적과 관련된 값인 동작 방법.
제 1 항에 있어서,
상기 공정 성능 지수는 테이블 형태로 관리되고,
상기 테이블은 상기 공정 성능 지수의 값에 따라 복수의 그룹들로 구분되고,
워드라인들 각각은 상기 복수의 그룹들 중 어느 하나에 속하는 동작 방법.
제 8 항에 있어서,
상기 적어도 하나의 동작 조건을 조절하는 단계는,
상기 복수의 그룹들 각각에 따라 프로그램, 소거, 읽기 동작 중 적어도 하나의 동작 전압 혹은 동작 시간을 조절하는 단계를 포함하는 동작 방법.
제 1 항에 있어서,
상기 적어도 하나의 동작 조건을 조절하는 단계는,
동작 온도, 동작 셀의 열화 정도, 동작 구조 정보, 및 동작 위치 정보 중 적어도 하나와 상기 공정 성능 지수를 이용하여 프로그램, 소거, 읽기 동작 중 적어도 하나의 동작 전압 혹은 동작 시간을 조절하는 단계를 포함하는 동작 방법.
기판에 수직한 방향으로 형성되고, 비트라인들과 공통 소스 라인 사이에 연결되는 복수의 스트링들을 포함하는 복수의 메모리 블록들을 포함하는 적어도 하나의 비휘발성 메모리 장치; 및
동작할 메모리 셀과 관련된 구조가 타겟 모양으로부터 벗어난 정도를 지시하는 공정 성능 지수를 근거로 하여 프로그램, 소거, 읽기 동작 중 적어도 하나의 동작 전압 혹은 동작 시간을 보상하는 메모리 제어기를 포함하는 저장 장치.
제 11 항에 있어서,
상기 공정 성능 지수는 테이블 형태로 상기 적어도 하나의 비휘발성 메모리 장치에 저장되는 저장 장치.
제 11 항에 있어서,
상기 공정 성능 지수는 테이블 형태로 상기 적어도 하나의 메모리 제어기에 저장되는 저장 장치.
제 11 항에 있어서,
상기 공정 성능 지수는 웨이퍼 테스트 동작시 계산되는 저장 장치.
제 11 항에 있어서,
상기 메모리 제어기는 동작 온도, 동작 셀의 열화 정도, 동작 구조 정보, 및 동작 위치 정보 중 적어도 하나를 상기 동작 전압 혹은 상기 동작 시간을 보상하는데 반영하는 저장 장치.
적층된 판형태의 워드라인들을 관통하는 필라를 갖는 복수의 스트링들을 포함하는 메모리 블록들;
어드레스에 응답하여 상기 메모리 블록들 중 어느 하나를 선택하는 어드레스 디코더;
상기 선택된 메모리 블록의 워드라인들에 인가된 워드라인 전압들을 발생하는 전압 발생 회로;
프로그램 동작시 상기 선택된 메모리 블록에 저장된 데이터를 저장하거나, 읽기 동작시 상기 선택된 메모리 블록으로부터 읽혀진 데이터를 저장하는 입출력 회로; 및
상기 프로그램 동작 혹은 상기 읽기 동작시 상기 어드레스 디코더, 상기 전압 발생 회로 및 상기 입출력 회로를 제어하는 제어 로직을 포함하고,
상기 제어 로직은, 동작할 메모리 셀과 관련된 구조가 타겟 모양으로부터 벗어난 정도를 지시하는 공정 성능 지수에 관련된 동작 조건 조절 정보를 외부로부터 입력 받고, 상기 동작 조건 조절 정보에 따라 상기 프로그램 동작 혹은 상기 읽기 동작의 적어도 하나의 동작 조건을 조절하는 비휘발성 메모리 장치.
제 16 항에 있어서,
상기 공정 성능 지수에 관련된 공정 성능 지수 테이블이 저장되는 비휘발성 메모리 장치.
제 16 항에 있어서,
상기 동작 조건 조절 정보는 상기 워드라인 전압들의 발생 시간들, 상기 워드라인 전압들의 레벨들 및 상기 워드라인 전압들의 인가 시간들 중 적어도 하나를 조절하는 비휘발성 메모리 장치.
제 16 항에 있어서,
상기 공정 성능 지수는 상기 워드라인들 각각을 관통하는 필라의 단면과 관련된 지수인 비휘발성 메모리 장치.
제 16 항에 있어서,
상기 메모리 블록들 각각은 PBiCS 구조로 구현되는 비휘발성 메모리 장치.