CN106775441B - 存储器系统 - Google Patents

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Abstract

本发明涉及一种用于处理存储器装置中的数据的存储器系统及其操作方法。存储器系统可以包括：存储器装置，其包括各包括多个页面的一个或多个封闭的存储块；和控制器，其适于：在至少两个不同的时间点产生用于每个封闭的存储块的有效页面计数(VPC)；在至少两个不同的时间点之间产生用于每个封闭的存储块的VPC偏移；根据所产生的VPC偏移在封闭的存储块中选择源存储块；以及对所选择的源存储块执行垃圾收集操作。

Description

存储器系统
相关申请的交叉引用
本申请要求于2015年11月23日提交的申请号为10-2015-0163771的韩国专利申请的优先权，其全文通过引用并入本文。
技术领域
本发明的示范性实施例涉及一种存储器系统，且更特别地，涉及一种用于处理进入存储器装置的数据的存储器系统及其操作方法。
背景技术
计算机环境范例已变为可在任何时候任何地方使用的无所不在的计算系统。因此，便携式电子装置诸如移动电话、数码相机和笔记本电脑的使用持续快速增加。这些便携式电子装置一般使用具有一个或多个也被称为数据存储装置的半导体存储器装置的存储器系统。数据存储装置可被用作便携式电子装置的主要或辅助存储器装置。
因为半导体存储器装置没有活动部件，所以它们提供优良的稳定性、耐用性、高的信息存取速度和低功耗。数据存储装置的实例包括通用串行总线(USB)存储器装置、具有各种接口的存储卡和固态驱动器(SSD)。
发明内容
各个实施例涉及提供能够更可靠地处理数据和使存储器装置的使用效率最大化的存储器系统以及存储器系统的操作方法。
在一个实施例中，存储器系统可以包括：存储器装置，其包括一个或多个各包括多个页面的封闭的存储块；和控制器，其可适于：在至少两个不同的时间点产生用于每个封闭的存储块的有效页面计数(VPC)；在至少两个不同的时间点之间产生用于每个封闭的存储块的VPC偏移；根据所产生的VPC偏移在封闭的存储块中选择源存储块；以及对所选择的源存储块执行垃圾收集操作。
控制器可以选择VPC偏移等于或小于预定的VPC偏移阈值的封闭的存储块作为源存储块。
当存在两个或更多个VPC偏移等于或小于预定的VPC偏移阈值的封闭的存储块时，控制器可以在两个或更多个VPC偏移等于或小于预定的VPC偏移阈值的封闭的存储块中选择具有当前的VPC中的最小VPC的封闭的存储块作为源存储块。
预定的VPC偏移阈值可被设定为等于产生的最小VPC偏移。
控制器可以通过在产生的VPC偏移和当前的VPC以升序排序的封闭的存储块中选择源存储块来对所选择的源存储块迭代地执行垃圾收集操作。
在一个实施例中，存储器系统可以包括：存储器装置，其包括多个存储块；和控制器，其可适于：在至少两个不同的时间点产生用于每个存储块的擦除计数(EC)；在至少两个不同的时间点产生的擦除计数之间产生用于每个存储块的EC偏移；根据所产生的EC偏移在存储块中选择源存储块和目标存储块；以及对所选择的源存储块和目标存储块执行平均读写(wear leveling)操作。
控制器可以选择EC偏移等于或小于第一预定的EC偏移阈值的存储块作为源存储块。
当存在两个或更多个EC偏移等于或小于第一预定的EC偏移阈值的存储块时，控制器可以在EC偏移等于或小于第一预定的阈值的存储块中选择具有当前的EC列表中的最小EC的存储块作为源存储块。
第一预定的EC偏移阈值可被设定为产生的最小EC偏移。
控制器可以通过在产生的EC偏移和当前的EC以升序排序的存储块中选择源存储块对所选择的源存储块迭代地执行平均读写操作。
控制器可以选择EC偏移等于或大于第二预定的EC偏移阈值的存储块作为目标存储块。
当存在两个或更多个EC偏移等于或大于第二预定的EC偏移阈值的存储块时，控制器可以在EC偏移等于或大于第二预定的阈值的存储块中选择具有当前的EC中的最大EC的存储块作为目标存储块。
第二预定的EC偏移阈值可被设定为产生的EC偏移之间的最大EC偏移。
控制器可以通过在EC偏移和当前的EC以降序排序的存储块中选择目标存储块来对所选择的目标存储块迭代地执行平均读写操作。
在一个实施例中，提供存储器系统的操作方法，其中，存储器系统包括一个或多个各包括多个页面的封闭的存储块，该操作方法可以包括：在至少两个不同的时间点产生用于每个封闭的存储块的有效页面计数(VPC)；产生用于每个封闭的存储块的VPC偏移；根据所产生的VPC偏移在封闭的存储块中选择源存储块；以及对所选择的源存储块执行垃圾收集操作。
源存储块的选择可以通过选择VPC偏移等于或小于预定的VPC偏移阈值的存储块作为源存储块来执行。
当存在两个或更多个VPC偏移等于或小于预定的VPC偏移阈值的封闭的存储块时，源存储块的选择可以在通过VPC偏移等于或小于预定的VPC偏移阈值的封闭的存储块中选择具有当前的VPC中的最小VPC的存储块作为源存储块来执行。
预定的VPC偏移阈值可以为VPC偏移之间的最小VPC偏移。
对所选择的源存储块的垃圾收集可以通过在VPC偏移和当前的VPC以升序排序的封闭的存储块中选择源存储块来迭代地执行。
在一个实施例中，提供包括多个存储块的存储器系统的操作方法，该操作方法可以包括：在至少两个不同的时间点产生用于每个存储块的擦除计数(EC)；在至少两个不同的时间点之间产生用于每个存储块的EC偏移；根据所产生的EC偏移在存储块中选择源存储块和目标存储块；以及对所选择的源存储块和目标存储块执行平均读写操作。
源存储块的选择可以通过选择EC偏移等于或小于第一预定的EC偏移阈值的存储块作为源存储块来执行。
当存在两个或更多个EC偏移等于或小于第一预定的阈值的封闭的存储块时，源存储块的选择可以通过在EC偏移等于或小于第一预定的EC偏移阈值的存储块中选择具有当前的EC中的最小EC的存储块作为源存储块来执行。
第一预定的EC偏移阈值可被设定为所产生的EC偏移之间的最小EC偏移。
对所选择的源存储块的平均读写操作可以通过在EC偏移和当前的EC以升序排序的存储块中选择源存储块来迭代地执行。
目标存储块的选择可以通过选择EC偏移等于或大于第二预定的EC偏移阈值的存储块作为目标存储块来执行。
当存在两个或更多个EC偏移等于或大于第二预定的EC偏移阈值的存储块时，目标存储块的选择可以通过在EC偏移等于或大于第二预定的EC偏移阈值的存储块中选择具有当前的EC中的最大EC的存储块作为目标存储块来执行。
第二预定的EC偏移阈值可以为产生的EC偏移之间的最大偏移。
对所选择的目标存储块的平均读写操作可以通过在所产生的EC偏移和当前的EC以降序排序的存储块中选择目标存储块来迭代地执行。
附图说明
图1是示出根据本发明的一个实施例的包括存储器系统的数据处理系统的简图。
图2是示出在图1中所示的存储器系统中采用的存储器装置的实例的简图。
图3是示出根据本发明的一个实施例的存储器装置中的存储块的实例的电路图。
图4-图11是示意性示出图2中所示的存储器装置的各个方面的简图。
图12是示意性示出根据本发明的一个实施例的图1的存储器系统的操作方法的实例的简图。
图13是示出根据本发明的一个实施例的存储器系统的操作方法的流程图。
具体实施方式
以下将参照附图更详细地描述各个实施例。但是，本发明可以体现为不同的形式且不应被解释为限于本文所阐述的实施例。相反，这些实施例的提供使得本公开将更完整和全面，并且将本发明充分地传达给本领域技术人员。本公开的通篇中，在各幅附图和本发明的实施例中，相似的参考标号指代相似的部件。
附图不一定按比例绘制，并且在一些情况下，为了清楚地说明实施例的特征，比例可能已经放大。当元件指的是被连接或联接到另一元件时，应当理解为前者可直接连接或联接到后者，或通过其间的中间元件电连接或联接到后者。此外，当使用术语“包含”或“包括”或“具有”时应被理解为除了包括具体说明的那些元件外还允许存在其它元件。而且，除非另有说明，单数形式的术语可包括复数形式。
图1是示出根据一个实施例的包括存储器系统的数据处理系统的简图。
参照图1，数据处理系统100可以包括主机102和存储器系统110。
主机102可以包括例如诸如移动电话、MP3播放器和膝上型电脑的便携式电子装置或诸如台式电脑、游戏机、电视和投影仪的电子装置。
存储器系统110可以响应于来自主机102的请求操作，且特别地，存储待被主机102访问的数据。换言之，存储器系统110可以被用作主机102的主存储器系统或辅助存储器系统。存储器系统110可以根据待与主机102电联接的主机接口的协议利用各种存储装置的任一种来实施。存储器系统110可以利用诸如以下的各种存储装置中的任一种来实施：固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、减小尺寸的MMC(RS-MMC)以及微型-MMC、安全数码(SD)卡、迷你-SD及微型-SD、通用串行总线(USB)存储装置、通用闪速存储(UFS)装置、标准闪存(CF)卡、智能媒体(SM)卡、记忆棒等。
用于存储器系统110的存储装置可以利用诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)的易失性存储器装置或诸如只读存储器(ROM)、掩膜ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电随机存取存储器(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)以及电阻式RAM(RRAM)的非易失性存储器装置来实施。
存储器系统110可以包括存储待被主机102访问的数据的存储器装置150和可控制数据在存储器装置150中的存储的控制器130。
控制器130和存储器装置150可以被集成在一个半导体装置中。例如，控制器130和存储器装置150可以被集成在一个半导体装置中并配置固态驱动器(SSD)。当存储器系统110被用作SSD时，与存储器系统110电联接的主机102的操作速度可以被显著地提高。
控制器130和存储器装置150可以被集成在一个半导体装置中并配置存储卡。控制器130和存储卡150可以被集成在一个半导体装置中并配置诸如以下的存储卡：个人计算机存储卡国际协会(PCMCIA)卡、标准闪存(CF)卡、智能媒介(SM)卡(SMC)、记忆棒、多媒体卡(MMC)、RS-MMC和微型-MMC、安全数码(SD)卡、迷你-SD、微型-SD和SDHC以及通用闪存(UFS)装置。
对于另一个实例，存储器系统110可以配置以下的部分：电脑、超便携移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式电脑、网络平板、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、航海装置、黑匣子、数码相机、数码多媒体广播(DMB)播放器、三维(3D)电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、配置数据中心的存储器、能够在无线环境下传输和接收信息的装置、配置家庭网络的各种电子装置中的一个、配置计算机网络的各种电子装置中的一个、配置远程信息处理网络的各种电子装置中的一个、RFID装置或配置计算系统的各种组成元件中的一个。
存储器系统110的存储器装置150可以在电源被中断时保留存储的数据，特别是在写入操作期间存储由主机102提供的数据以及在读取操作期间将存储的数据提供至主机102。存储器装置150可以包括多个存储块152、154和156。存储块152、154和156中的每个可以包括多个页面。每个页面可以包括多个存储器单元，多个字线(WL)被电联接至多个存储器单元。存储器装置150可以是非易失性存储器装置，例如，闪速存储器。闪速存储器可以具有三维(3D)堆栈结构。稍后将参照图2至图11详细地描述存储器装置150的结构和存储器装置150的三维(3D)堆栈结构。
存储器系统110的控制器130可以响应于来自主机102的请求控制存储器装置150。控制器130可以将从存储器装置150读取的数据提供至主机102，和/或可将从主机102提供的数据存储到存储器装置150中。为了这个目的，控制器130可以控制存储器装置150的全部操作，诸如读取操作、写入操作、编程操作和擦除操作。
具体地，控制器130可以包括主机接口单元132、处理器134、错误校正码(ECC)单元138、电源管理单元140、NAND闪速控制器142和存储器144。
主机接口单元132可以处理由主机102提供的命令和数据，以及可以通过诸如以下的各种接口协议中的至少一个与主机102通信：通用串行总线(USB)、多媒体卡(MMC)、高速外围组件互连(PCI-E)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、加强型小型磁盘接口(ESDI)以及集成驱动电子设备(IDE)。
ECC单元138可以在读取操作期间检测和校正从存储器装置150读取的数据中的错误。在错误位的数量大于或等于可校正错误位的阈值数量时，ECC单元138可不校正错误位，以及可以输出指示校正错误位失败的错误校正失败信号。
ECC单元138可以基于诸如以下的编码调制执行错误校正操作：低密度奇偶校验检查(LDPC)码、博斯-乔德里-霍昆格姆(BCH)码、并行级联卷积码、里德-所罗门(RS)码、卷积码、递归系统码(RSC)、格码调制(TCM)、组编码调制(BCM)等。ECC单元138可以包括用于错误校正操作的全部电路、系统或装置。
PMU 140可以提供和管理控制器130的电源，即，用于包括在控制器130中的组成元件的电源。
NFC 142可以作为控制器130和存储器装置150之间的存储器接口以允许控制器130响应于来自主机102的请求控制存储器装置150。当存储器装置150为闪速存储器时，尤其当存储器装置150为NAND闪速存储器时，NFC 142可以在处理器134的控制下产生用于存储器装置150的控制信号并处理数据。
存储器144可以作为存储器系统110和控制器130的工作存储器，并存储用于驱动存储器系统110和控制器130的数据。控制器130可以响应于来自主机102的请求控制存储器装置150。例如，控制器130可以将从存储器装置150读取的数据提供至主机102并将由主机102提供的数据存储在存储器装置150中。当控制器130控制存储器装置150的操作时，存储器144可以存储由控制器130和存储器装置150用于读取操作、写入操作、编程操作和擦除操作的数据。
存储器144可以利用易失性存储器来实施。存储器144可以利用静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来实施。如上所述，存储器144可以存储由主机102和存储器装置150用于读取和写入操作的数据。为了存储数据，存储器144可以包括编程存储器、数据存储器、写入缓冲器、读取缓冲器、映射缓冲器等。
处理器134可以响应于来自主机102的写入请求或读取请求控制存储器系统110的一般操作以及用于存储器装置150的写入操作或读取操作。处理器134可以驱动被称为闪存转换层(FTL)的固件以控制存储器系统110的一般操作。处理器134可以利用微处理器或中央处理单元(CPU)来实施。
管理单元(未示出)可以被包括在处理器134中，且可以执行存储器装置150的坏块管理。管理单元可以找到处于用于进一步使用的不令人满意的条件中的包括在存储器装置150中的的坏存储块，并在坏存储块上执行坏块管理。当存储器装置150为闪速存储器例如NAND闪速存储器时，由于NAND逻辑功能的特性，编程失败可发生在写入操作期间，例如，发生在编程操作期间。在坏块管理期间，编程失败的存储块或坏存储块的数据可以被编程在新的存储块中。并且，由于编程失败导致的坏块使具有3D堆栈结构的存储器装置150的利用效率和存储器系统100的可靠性严重地恶化，因此需要可靠的坏块管理。
图2是示出图1中所示的存储器装置150的示意图。
参照图2，存储器装置150可以包括多个存储块，例如，第零至第(N-1)个块210至240。多个存储块210至240中的每一个可以包括多个页面，例如，2M数量的页面(2M个页面)，本发明将不限于此。多个页面中的每一个可以包括多个存储器单元，其中多个字线被电联接至多个存储器单元。
并且，根据可以被存储或表达在每一存储器单元中的位的数量，存储器装置150可以包括多个存储块，如单层单元(SLC)存储块和多层单元(MLC)存储块。SLC存储块可以包括利用存储器单元实现的多个页面，每个存储器单元能够存储1位数据。MLC存储块可以包括利用存储器单元实现的多个页面，每个存储器单元能够存储多位数据，例如两位或更多位数据。包括利用每个都能够存储3位数据的存储器单元实施的多个页面的MLC存储块可以被定义为三层单元(TLC)存储块。
多个存储块210至240中的每一个可以在写入操作期间存储从主机装置102提供的数据，并且可以在读取操作期间向主机102提供存储的数据。
图3为示出在图1中所示的多个存储块152至156中的一个的电路图。
参照图3，存储器装置150的存储块152可以包括分别电联接至位线BL0至BLm-1的多个单元字符串340。每一列的单元字符串340可以包括至少一个漏极选择晶体管DST和至少一个源极选择晶体管SST。多个存储器单元或多个存储器单元晶体管MC0至MCn-1可以串联地被电联接在选择晶体管DST和SST之间。各自的存储器单元MC0至MCn-1可以通过多层单元(MLC)来配置，每个MLC存储多个位的数据信息。字符串340可以分别电联接至相应的位线BL0至BLm-1。作为参考，在图3中，“DSL”表示漏极选择线，“SSL”表示源极选择线，以及“CSL”表示共源线。
尽管图3示出通过NAND闪速存储器单元配置的存储块152作为实例，但要注意的是，根据该实施例的存储器装置150的存储块152并不限于NAND闪速存储器且可以通过NOR闪速存储器、结合至少两种存储器单元的混合闪速存储器或控制器内置在存储芯片中的1-NAND闪速存储器来实现。半导体装置的操作特征可以不仅被应用至其中通过导电浮置栅极配置电荷存储层的闪速存储器装置而且被应用至其中通过介电层配置电荷存储层的电荷捕获闪存(CTF)。
存储器装置150的电压供应块310可以提供待根据操作模式被供应至各自的字线的字线电压，例如，编程电压、读取电压和过电压，以及待被供应至体材料(bulk)例如形成有存储器单元的阱区的电压。电压供应块310可在控制电路(未示出)的控制下执行电压生成操作。电压供应块310可以生成多个可变的读取电压以生成多个读取数据、在控制电路的控制下选择存储块或存储器单元阵列的扇区中的一个、选择被选择的存储块的字线中的一个以及将字线电压提供至被选择的字线和未被选择的字线。
存储器装置150的读取/写入电路320可以通过控制电路来控制，以及可以根据操作模式作为读出放大器或写入驱动器。在验证/正常读取操作期间，读取/写入电路320可以作为读出放大器以用于从存储器单元阵列读取数据。而且，在编程操作期间，读取/写入电路320可以作为根据待被存储在存储器单元阵列中的数据驱动位线的写入驱动器。读取/写入电路320可以在编程操作期间从缓冲器(未示出)接收待被写入存储器单元阵列的数据，并可以根据被输入的数据驱动位线。为了这个目的，读取/写入电路320可以包括分别对应于列(或位线)或列对(或位线对)的多个页面缓冲器322、324和326，且多个锁存器(未示出)可以被包括在页面缓冲器322、324和326中的每一个中。
图4至图11为示出图1中所示的存储器装置150的示意图。
图4是示出图1中所示的存储器装置150的多个存储块152至156的实例的框图。
参照图4，存储器装置150可以包括多个存储块BLK0至BLKN-1，且存储块BLK0至BLKN-1中的每个可以三维(3D)结构或垂直结构实现。各自的存储块BLK0至BLKN-1可以包括在第一至第三方向例如x轴方向、y轴方向和z轴方向上延伸的结构。
各自的存储块BLK0至BLKN-1可以包括在第二方向上延伸的多个NAND字符串NS。多个NAND字符串NS可以在第一方向和第三方向上提供。每一NAND字符串NS可以被电联接至位线BL、至少一个源极选择线SSL、至少一个接地选择线GSL、多个字线WL、至少一个虚拟字线DWL以及共源线CSL。也就是说，各自的存储块BLK0至BLKN-1可以被电联接至多个位线BL、多个源极选择线SSL、多个接地选择线GSL、多个字线WL、多个虚拟字线DWL以及多个共源线CSL。
图5是图4中所示的多个存储块BLK0至BLKN-1中的一个存储块BLKi的立体图。图6为图5中所示的存储块BLKi的沿线I-I＇截取的截面图。
参照图5和图6，存储器装置150的多个存储块中的存储块BLKi可以包括在第一至第三方向上延伸的结构。
基板5111可以被提供。基板5111可以包括掺杂有第一类型杂质的硅材料。基板5111可以包括掺杂有p-型杂质的硅材料或可以是p-型阱，例如，袋(pocket)p-阱，以及包括环绕p-型阱的n-型阱。尽管假设基板5111为p-型硅，然而，要注意的是，基板5111不限于p-型硅。
在第一方向上延伸的多个掺杂区域5311至5314可以被设置在基板5111上。多个掺杂区域5311至5314可以包含不同于基板5111的第二类型的杂质。多个掺杂区域5311至5314可以掺杂有n-型杂质。尽管在这里假设第一至第四掺杂区域5311至5314为n-型，但要注意的是，第一至第四掺杂区域5311至5314不限于为n-型。
在第一和第二掺杂区域5311和5312之间的基板5111上的区域中，在第一方向上延伸的多个介电材料5112可以在第二方向上顺序地设置。介电材料5112和基板5111可以在第二方向上彼此隔开预定距离。介电材料5112可以包括诸如二氧化硅的介电材料。
在第一和第二掺杂区域5311和5312之间的基板5111上的区域中，可设置在第一方向上顺序地设置且在第二方向上穿过介电材料5112的多个柱状物5113。多个柱状物5113可以分别穿过介电材料5112且可以与基板5111电联接。每一柱状物5113可以通过多种材料来配置。每一柱状物5113的表面层5114可以包括掺杂有第一类型杂质的硅材料。每一柱状物5113的表面层5114可以包括掺杂有与基板5111一样类型的杂质的硅材料。尽管在这里假设每一柱状物5113的表面层5114可以包括p-型硅，但每一柱状物5113的表面层5114不限于为p-型硅。
每一柱状物5113的内层5115可以由介电材料形成。每一柱状物5113的内层5115可以被诸如二氧化硅的介电材料填充。
在第一和第二掺杂区域5311和5312之间的区域中，介电层5116可以沿着介电材料5112、柱状物5113和基板5111的暴露表面设置。介电层5116的厚度可以小于介电层材料5112之间的距离的一半。换言之，可设置不同于介电材料5112和介电层5116的材料的区域可以被设置在(i)被设置在介电材料5112的第一介电材料的底面上的介电层5116和(ii)被设置在介电材料5112的第二介电材料的顶面上的介电层5116之间。介电材料5112位于第一介电材料下方。
在第一和第二掺杂区域5311和5312之间的区域中，导电材料5211至5291可以被设置在介电层5116的暴露表面上。在第一方向上延伸的导电材料5211可以被设置在邻近基板5111的介电材料5112和基板5111之间。尤其是，在第一方向上延伸的导电材料5211可以被设置在(i)设置在基板5111上的介电层5116和(ii)设置在邻近基板5111的介电材料5112的底面上的介电层5116之间。
在第一方向上延伸的导电材料可以被设置在(i)设置在介电材料5112中的一个的顶面上的介电层5116和(ii)设置在被设置在特定介电材料5112上的介电材料5112的另一个介电材料的底面上的介电层5116之间。在第一方向上延伸的导电材料5221至5281可以被设置在介电材料5112之间。在第一方向上延伸的导电材料5291可以被设置在最上面的介电材料5112上。在第一方向上延伸的导电材料5211至5291可以是金属材料。在第一方向上延伸的导电材料5211至5291可以是诸如多晶硅的导电材料。
在第二和第三掺杂区域5312和5313之间的区域中，可设置与在第一和第二掺杂区域5311和5312之间的结构相同的结构。例如，在第二和第三掺杂区域5312和5313之间的区域中，可设置在第一方向上延伸的多个介电材料5112、顺序地设置在第一方向上且在第二方向上穿过多个介电材料5112的多个柱状物5113、设置在多个介电材料5112和多个柱状物5113的暴露表面上的介电层5116以及在第一方向上延伸的多个导电材料5212至5292。
在第三和第四掺杂区域5313和5314之间的区域中，可设置与第一和第二掺杂区域5311和5312之间相同的结构。例如，在第三和第四掺杂区域5313和5314之间的区域中，可设置在第一方向上延伸的多个介电材料5112、顺序地设置在第一方向上且在第二方向上穿过多个介电材料5112的多个柱状物5113、设置在多个介电材料5112和多个柱状物5113的暴露表面上的介电层5116以及在第一方向上延伸的多个导电材料5213至5293。
漏极5320可以分别设置在多个柱状物5113上。漏极5320可以是掺杂有第二类型杂质的硅材料。漏极5320可以是掺有n-型杂质的硅材料。尽管为了方便起见假设漏极5320包括n-型硅，但要注意的是，漏极5320不限于为n-型硅。例如，每一漏极5320的宽度可以大于每一对应的柱状物5113的宽度。每一漏极5320可以焊盘的形状设置在每一对应的柱状物5113的顶面上。
在第三方向上延伸的导电材料5331至5333可以设置在漏极5320上。导电材料5331至5333可以顺序地设置在第一方向上。各自的导电材料5331至5333可以与对应区域的漏极5320电联接。在第三方向上延伸的漏极5320和导电材料5331至5333可以通过接触插塞被电联接。在第三方向上延伸的导电材料5331至5333可以是金属材料。在第三方向上延伸的导电材料5331至5333可以是诸如多晶硅的导电材料。
在图5和图6中，各自的柱状物5113可以与介电层5116和在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293一起形成字符串。各自的柱状物5113可以与介电层5116和在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293一起形成NAND字符串NS。每一NAND字符串NS可以包括多个晶体管结构TS。
图7是图6中所示的晶体管结构TS的截面图。
参照图7，在图6中所示的晶体管结构TS中，介电层5116可以包括第一至第三子子介电层5117、5118和5119。
在每一柱状物5113中的p-型硅的表面层5114可以作为主体。邻近柱状物5113的第一子介电层5117可以作为遂穿介电层，以及可以包括热氧化层。
第二子介电层5118可以作为电荷存储层。第二子介电层5118可以作为电荷捕获层，且可以包括氮化物层或诸如氧化铝层、二氧化铪层等的金属氧化物层。
邻近导电材料5233的第三子介电层5119可以作为阻断介电层。邻近在第一方向上延伸的导电材料5233的第三子介电层5119可以被形成为单层或多层。第三子介电层5119可以是介电常数大于第一子介电层5117和第二子介电层5118的诸如氧化铝层、二氧化铪层等的高k介电层。
导电材料5233可以作为栅极或控制栅。即，栅极或控制栅5233、阻断介电层5119、电荷存储层5118、遂穿介电层5117和主体5114可以形成晶体管或存储器单元晶体管结构。例如，第一至第三子介电层5117至5119可以形成氧化物-氮化物-氧化物(ONO)结构。在实施例中，为了方便起见，在每一柱状物5113中的p-型硅的表面层5114将被称为第二方向上的主体。
存储块BLKi可以包括多个柱状物5113。即，存储块BLKi可以包括多个NAND字符串NS。具体地，存储块BLKi可以包括在第二方向或垂直于基板5111的方向上延伸的多个NAND字符串NS。
每一NAND字符串NS可以包括在第二方向上设置的多个晶体管结构TS。每一NAND字符串NS的多个晶体管结构TS中的至少一个可以作为字符串源极晶体管SST。每一NAND字符串NS的多个晶体管结构TS中的至少一个可以作为接地选择晶体管GST。
栅极或控制栅可以对应于在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293。换言之，栅极或控制栅可以在第一方向上延伸并形成字线和至少两个选择线、至少一个源极选择线SSL以及至少一个接地选择线GSL。
在第三方向上延伸的导电材料5331至5333可以被电联接至NAND字符串NS的一端。在第三方向上延伸的导电材料5331至5333可以作为位线BL。即，在一个存储块BLKi中，多个NAND字符串NS可以被电联接至一个位线BL。
在第一方向上延伸的第二类型掺杂区域5311至5314可以被设置为NAND字符串NS的其它端。在第一方向上延伸的第二类型掺杂区域5311至5314可以作为共源线CSL。
即，存储块BLKi可以包括在垂直于基板5111的方向例如第二方向上延伸的多个NAND字符串NS，并且可以作为例如电荷捕获型存储器的NAND闪速存储块，在NAND闪速存储块中，多个NAND字符串NS被电联接至一个位线BL。
尽管在图5至图7中示出在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293被设置在9层中，但要注意的是，在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293不限于被设置在9层中。例如，在第一方向上延伸的导电材料被设置在8层、16层或任意多个层中。换言之，在一个NAND字符串NS中，晶体管的数量可以是8个、16个或更多个。
尽管在图5至图7中示出3个NAND字符串NS被电联接至一个位线BL，但要注意的是，实施例不限于具有被电联接至一个位线BL的3个NAND字符串NS。在存储块BLKi中，m数量的NAND字符串NS可以被电联接至一个位线BL，m为正整数。根据被电联接至一个位线BL的NAND字符串NS的数量，也可以控制在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293的数量和共源线5311至5314的数量。
进一步地，尽管图5至图7示出3个NAND字符串NS被电联接至在第一方向上延伸的一个导电材料，但要注意的是，实施例不限于具有被电联接至在第一方向上延伸的一个导电材料的3个NAND字符串NS。例如，n数量的NAND字符串NS可以被电联接至在第一方向上延伸的一个导电材料，n为正整数。根据被电联接至在第一方向上延伸的一个导电材料的NAND字符串NS的数量，也可以控制位线5331至5333的数量。
图8为示出参照图5至图7描述的具有第一结构的存储块BLKi的等效电路图。
参照图8，在具有第一结构的块BLKi中，NAND字符串NS11至NS31可以被设置在第一位线BL1和共源线CSL之间。第一位线BL1可以对应于在第三方向上延伸的图5和图6的导电材料5331。NAND字符串NS12至NS32可以被设置在第二位线BL2和共源线CSL之间。第二位线BL2可以对应于在第三方向上延伸的图5和图6的导电材料5332。NAND字符串NS13至NS33可以被设置在第三位线BL3和共源线CSL之间。第三位线BL3可以对应于在第三方向上延伸的图5和图6的导电材料5333。
每一NAND字符串NS的源极选择晶体管SST可以被电联接至对应的位线BL。每一NAND字符串NS的接地选择晶体管GST可以被电联接至共源线CSL。存储器单元MC可以被设置在每一NAND字符串NS的源极选择晶体管SST和接地选择晶体管GST之间。
在这个实例中，NAND字符串NS可以通过行和列的单元定义以及被电联接至一个位线的NAND字符串NS可以形成一列。被电联接至第一位线BL1的NAND字符串NS11至NS31可以对应于第一列，被电联接至第二位线BL2的NAND字符串NS12至NS32可以对应于第二列，以及被电联接至第三位线BL3的NAND字符串NS13至NS33可以对应于第三列。被电联接至一个源极选择线SSL的NAND字符串NS可以形成一行。被电联接至第一源极选择线SSL1的NAND字符串NS11至NS13可以形成第一行，被联接至第二源极选择线SSL2的NAND字符串NS21至NS23可以形成第二行，以及被电联接至第三源极选择线SSL3的NAND字符串NS31至NS33可以形成第三行。
在每一NAND字符串NS中，高度可以被定义。在每一NAND字符串NS中，邻近接地选择晶体管GST的存储器单元MC1的高度可以具有值“1”。在每一NAND字符串NS中，当从基板5111开始测量时，存储器单元的高度可以随着存储器单元靠近源极选择晶体管SST而增加。在每一NAND串NS中，邻近源极选择晶体管SST的存储器单元MC6的高度可以为7。
在相同行中的NAND字符串NS的源极选择晶体管SST可以共享源极选择线SSL。在不同行中的NAND字符串NS的源极选择晶体管SST可以分别地电联接至不同的源极选择线SSL1、SSL2和SSL3。
在相同行中的NAND字符串NS中的相同高度处的存储器单元可以共享字线WL。即，在相同的高度处，被电联接至不同行中的NAND字符串NS的存储器单元MC的字线WL可以被电联接。在相同行的NAND字符串NS中的相同高度处的虚拟存储器单元DMC可以共享虚拟字线DWL。即，在相同高度或水平处，被电联接至不同行中的NAND字符串NS的虚拟存储器单元DMC的虚拟字线DWL可以被电联接。
位于相同水平或高度或层处的字线WL或虚拟字线DWL可以在可设置在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293的层处彼此电联接。在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293可以通过接触部被共同地电联接至上层。在上层处，在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293可以被电联接。换言之，在相同行中的NAND字符串NS的接地选择晶体管GST可以共享接地选择线GSL。进一步地，在不同行中的NAND字符串NS的接地选择晶体管GST可以共享接地选择线GSL。即，NAND字符串NS11至NS13、NS21至NS23和NS31至NS33可以被电联接至接地选择线GSL。
共源线CSL可以被电联接至NAND字符串NS。在有源区域上和在基板5111上，第一至第四掺杂区域5311至5314可以被电联接。第一至第四掺杂区域5311至5314可以通过接触部被电联接至上层，且在上层处，第一至第四掺杂区域5311至5314可以被电联接。
即，如图8中所示，相同高度或水平的字线WL可以被电联接。因此，当在特定高度处的字线WL被选择时，被电联接至该字线WL的全部NAND字符串NS可以被选择。在不同行中的NAND字符串NS可以被电联接至不同的源极选择线SSL。因此，在被电联接至相同的字线WL的NAND字符串NS中，通过选择源极选择线SSL1至SSL3中的一个，在未被选择的行中的NAND字符串NS可与位线BL1至BL3电隔离。换言之，通过选择源极选择线SSL1至SSL3中的一个，NAND字符串NS的行可以被选择。而且，通过选择位线BL1至BL3中的一个，在被选择的行中的NAND字符串NS可以在列的单元中被选择。
在每一NAND字符串NS中，可设置虚拟存储器单元DMC。在图8中，虚拟存储器单元DMC可以设置在每一NAND字符串NS中的第三存储器单元MC3和第四存储器单元MC4之间。即，第一至第三存储器单元MC1至MC3可以被设置在虚拟存储器单元DMC和接地选择晶体管GST之间。第四至第六存储器单元MC4至MC6可以被设置在虚拟存储器单元DMC和源极选择晶体管SST之间。每一NAND字符串NS的存储器单元MC可以通过虚拟存储器单元DMC被划分成存储器单元组。在被划分的存储器单元组中，邻近接地选择晶体管GST的存储器单元例如MC1至MC3可以被称为较低存储器单元组，以及邻近字符串选择晶体管SST的存储器单元例如MC4至MC6可以被称为较高存储器单元组。
在下文中，将参照图9至图11做出详细说明，图9至图11示出根据本发明的实施例的存储器系统中的利用不同于第一结构的三维(3D)非易失性存储器装置来实施的存储器装置。
图9为图示地示出利用不同于上文参照图5至图8描述的第一结构的三维(3D)非易失性存储器装置来实施的存储器装置且示出图4的多个存储块的存储块BLKj的立体图。图10是示出沿图9的线VII-VII＇截取的存储块BLKj的截面图。
参照图9和图10，在图1的存储器装置150的多个存储块中的存储块BLKj可以包括在第一至第三方向上延伸的结构。
基板6311可以被提供。例如，基板6311可以包括掺杂有第一类型杂质的硅材料。例如，基板6311可以包括掺杂有p-型杂质的硅材料或可以是p-型阱，例如，袋p-阱，以及包括环绕p-型阱的n-型阱。尽管为了方便起见在实施例中假设基板6311为p-型硅，但要注意的是，基板6311不限于为p-型硅。
在x轴方向和y轴方向上延伸的第一至第四导电材料6321至6324被设置在基板6311上方。第一至第四导电材料6321至6324可以在z轴方向上隔开预定距离。
在x轴方向和y轴方向上延伸的第五至第八导电材料6325至6328可以被设置在基板6311上方。第五至第八导电材料6325至6328可以在z轴方向上隔开预定距离。第五至第八导电材料6325至6328可以在y轴方向上与第一至第四导电材料6321至6324隔开。
穿过第一至第四导电材料6321至6324的多个下部柱状物DP可以被设置。每一个下部柱状物DP在z轴方向上延伸。而且，穿过第五至第八导电材料6325至6328的多个上部柱状物UP可以被设置。每一个上部柱状物UP在z轴方向上延伸。
下部柱状物DP和上部柱状物UP中的每一个可以包括内部材料6361、中间层6362以及表面层6363。中间层6362可以作为单元晶体管的通道。表面层6363可以包括阻断介电层、电荷存储层和/或遂穿介电层。
下部柱状物DP和上部柱状物UP可以通过管栅PG电联接。管栅PG可以被设置在基板6311中。例如，管栅PG可以包括与下部柱状物DP和上部柱状物UP相同的材料。
在x轴方向和y轴方向上延伸的第二类型的掺杂材料6312可以被设置在下部柱状物DP上方。例如，第二类型的掺杂材料6312可以包括n-型硅材料。第二类型的掺杂材料6312可以作为共源线CSL。
漏极6340可以被设置在上部柱状物UP上方。漏极6340可以包括n-型硅材料。在y轴方向上延伸的第一上部导电材料6351和第二上部导电材料6352可以被设置在漏极6340上方。
第一上部导电材料6351和第二上部导电材料6352可以在x轴方向上分开。第一上部导电材料6351和第二上部导电材料6352可以由金属形成。第一上部导电材料6351和第二上部导电材料6352及漏极6340可以通过接触插塞被电联接。第一上部导电材料6351和第二上部导电材料6352分别作为第一位线BL1和第二位线BL2。
第一导电材料6321可以作为源极选择线SSL，第二导电材料6322可以作为第一虚拟字线DWL1，以及第三导电材料6323和第四导电材料6324分别作为第一主字线MWL1和第二主字线MWL2。第五导电材料6325和第六导电材料6326分别作为第三主字线MWL3和第四主字线MWL4，第七导电材料6327可以作为第二虚拟字线DWL2，以及第八导电材料6328可以作为漏极选择线DSL。
下部柱状物DP和邻近下部柱状物DP的第一至第四导电材料6321至6324形成下部字符串。上部柱状物UP和邻近上部柱状物UP的第五至第八导电材料6325至6328形成上部字符串。下部字符串和上部字符串可以通过管栅PG电联接。下部字符串的一端可以被电联接至作为共源线CSL的第二类型的掺杂材料6312。上部字符串的一端可以通过漏极6340被电联接至对应的位线。一个下部字符串和一个上部字符串形成一个单元字符串，单元字符串被电联接在作为共源线CSL的第二类型的掺杂材料6312与作为位线BL的上部导电材料层6351和6352中的对应的一个之间。
即，下部字符串可以包括源极选择晶体管SST、第一虚拟存储器单元DMC1及第一主存储器单元MMC1和第二主存储器单元MMC2。上部字符串可以包括第三主存储器单元MMC3和第四主存储器单元MMC4、第二虚拟存储器单元DMC2及漏极选择晶体管DST。
在图9和图10中，上部字符串和下部字符串可形成NAND字符串NS，以及NAND字符串NS可以包括多个晶体管结构TS。因为上文参照图7详细地说明了在图9和图10中的包括在NAND字符串NS中的晶体管结构，在此将省略其详细说明。
图11是示出如上文参照图9和图10所述的具有第二结构的存储块BLKj的等效电路的电路图。为方便起见，仅示出形成在第二结构中的存储块BLKj中的一对的第一字符串和第二字符串。
参照图11，在存储器装置150的多个块中的具有第二结构的存储块BLKj中，单元字符串可以定义多个对的这种方式来设置，其中，单元字符串中的每一个利用如上文参照图9和图10所述的通过管栅PG被电联接的一个上部字符串和一个字符下部串来实施。
即，在具有第二结构的特定存储块BLKj中，沿着第一通道CH1(未示出)堆叠的存储器单元CG0至CG31例如至少一个源极选择栅SSG1和至少一个漏极选择栅DSG1可以形成第一字符串ST1，以及沿着第二通道CH2(未示出)堆叠的存储器单元CG0至CG31例如至少一个源极选择栅SSG2和至少一个漏极选择栅DSG2可以形成第二字符串ST2。
第一字符串ST1和第二字符串ST2可以被电联接至相同的漏极选择线DSL和相同的源极选择线SSL。第一字符串ST1可以被电联接至第一位线BL1，以及第二字符串ST2可以被电联接至第二位线BL2。
尽管在图11中描述了第一字符串ST1和第二字符串ST2被电联接至相同的漏极选择线DSL和相同的源极选择线SSL，但可以想到第一字符串ST1和第二字符串ST2可以被电联接至相同的源极选择线SSL和相同的位线BL，第一字符串ST1可以被电联接至第一漏极选择线DSL1且第二字符串ST2可以被电联接至第二漏极选择线DSL2。进一步地，可以想到第一字符串ST1和第二字符串ST2可以被电联接至相同的漏极选择线DSL和相同的位线BL，第一字符串ST1可以被电联接至第一源极选择线SSL1且第二字符串ST2可以被电联接至第二源极选择线SSL2。
图12是示出图1中所示的存储器系统110的操作方法的简图。
存储器装置150的每个存储块具有有限的擦除计数EC，在其内可以执行擦除操作。具有超过有限的EC的EC的存储块可被视为坏块，即，不能再被使用的存储块。即，有限的EC代表每个存储块所允许的最大擦除计数。擦除计数EC也常被称为编程/擦除(P/E)周期或擦除/写入(E/W)周期。
在本发明的一个实施例中，存储器系统110对存储器装置150执行平均读写(WL)操作，从而使存储块的EC大体上相等。
当将写入命令与用于先前编程的数据的新的写入数据一起提供时，用新的写入数据在具有先前编程的数据的相同存储器的另一页面上执行编程更新。于是，先前编程的数据变为无效数据，含有先前编程的数据的页面变为无效页面。
例如，控制器130响应于第一写入命令将第一写入数据存储在包含在存储器144中的缓冲器中并通过将缓冲器的第一写入数据存储到第一存储块中的第一页面中来执行编程操作。当控制器130接收用于对应于存储在第一存储块的第一页面中的第一写入数据的第二写入数据的第二写入命令时，控制器130通过将第二写入数据存储到第一存储块的第二页面或第二存储块的第一页面中来执行编程操作。在这种情况下，存储在第一存储块的第一页面中的第一写入数据变为无效数据，第一存储块的第一页面变为无效页面。使第一写入数据无效的第二写入数据的编程被称为编程更新操作。
存储器系统110可以对存储块执行垃圾收集(GC)操作。例如，在GC操作期间，控制器130复制编程完成的存储块(也被称为封闭的存储块)的有效页面的有效数据，并将复制的有效数据存储到空存储块中。根据指示封闭的存储块中有效页面的数量的有效页面计数(VPC)，通过对封闭的存储块的有效页面执行GC，存储器系统110可以产生空存储块。
在本发明的一个实施例中，根据封闭的存储块的有效页面的VPC偏移，对存储块执行GC操作。每个存储块的VPC偏移是在第一时间点和第二时间点产生的VPC之间的差。在GC操作期间，根据所产生的VPC偏移从封闭的存储块中选择源存储块，复制存储在源存储块中的有效数据，并将其存储在目标存储块(例如，空存储块)中，对源存储块执行擦除操作以便产生空存储块。
在本发明的一个实施例中，当存储器系统110响应于擦除命令而对存储块执行擦除操作时，根据更新的EC对存储块执行WL操作。
在本发明的一个实施例中，根据存储块所产生的EC偏移执行WL操作。每个存储块的EC偏移是在第一时间点和第二时间点产生的EC之间的差。
参照图12，控制器130将写入数据存储在包括在存储器144中的缓冲器中，并将缓冲器的存储数据编程到存储器装置150的多个存储块1250至1285之一中。
在本发明的一个实施例中，当对存储在存储块中的数据执行编程更新时，控制器130识别经历编程更新的存储块的有效页面，并产生指示包括在封闭的存储块中的有效页面的数量的VPC列表1214和1224，用于每个封闭的存储块的每个指针1212和1222。VPC列表1214和1224可被存储在存储器144中。控制器130在两个不同的时间点例如第一时间点和第二时间点产生VPC列表1214和1224，并从包括在VPC列表1214和1224中的产生的VPC中识别每个封闭的存储块的VPC偏移。
如下所述，根据VPC列表1214和1224中的用于每个封闭的存储块的所产生的VPC偏移，控制器130对封闭的存储块执行GC操作。在GC操作期间，控制器130根据用于封闭的存储块的所产生的VPC偏移从封闭的存储块选择源存储块，将源存储块的有效数据复制到目标存储块，并通过对源存储块执行擦除操作来清空源存储块，以变为空存储块。
在对存储块1250至1285的GC操作期间，控制器130从分别在第一时间点和第二时间点产生的列表1210和1220中的封闭的存储块1250至1285的列表1214和1224中所产生的VPC选择用于每个封闭的存储块的VPC偏移。假定在本实施例中，所有的存储块1250和1285是封闭的存储块。
例如，基于列表1210和1220的VPC列表1214和1224，控制器130识别在对应于各个封闭的存储块1250至1285的第一和第二时间点之间的VPC偏移“10”、“30”、“15”、“0”、“5”、“0”、“51”和“11”。
控制器130然后可以在VPC偏移等于或小于预定的VPC偏移阈值的封闭的存储块1250至1285中选择封闭的存储块作为用于GC操作的源存储块。VPC偏移阈值可以是第一时间点和第二时间点之间观察到的最小VPC偏移，例如，在图12中所示的实例中，VPC偏移阈值可以具有对于第四块Block3(1265)和第六块Block5(1275)两者观察到的值“0”。
当存在两个或更多个VPC偏移低于预定的VPC偏移阈值的存储块(例如，用指针“3”和“5”指示的第四存储块1265和第六存储块1275)时，控制器130可以在VPC偏移等于或小于预定的VPC偏移阈值的封闭的存储块中选择具有当前的VPC列表(“当前的VPC”)中的最小VPC的存储块作为源存储块。因此，在图12的实例中，控制器130可以在VPC偏移低于预定的VPC偏移阈值的封闭的存储块中选择由指针“5”指示且具有当前VPC列表1224中的最小VPC“22”的第六存储块Block5(1275)。
然后，控制器130可以对在VPC偏移等于或小于VPC偏移阈值(例如，最小的VPC偏移)的存储块中的具有当前VPC列表1224中的最小VPC偏移和最小VPC的作为源存储块的第六存储块1275执行GC操作，该源存储块可被清空以变为空存储块。
作为一个实例，尽管上述中假定预定的VPC偏移阈值是产生的最小VPC偏移，但是在其它实施例中，大于产生的最小VPC偏移的值也可以设定为预定的阈值VPC偏移值，例如值“5”。在此实例中，预定的VPC偏移值为“5”，再次参照图12的实例，第四、第五和第六存储块，即存储块Block3(1265)、Block4(1270)和Block5(1275)(由指针“3”、“4”和“5”指示)可被选择为变为源存储块的候选，且最后，在第四至第六存储块中第二时间点的当前VPC列表1224中具有最小VPC值“22”的第六存储块Block5(1275)(由指针“5”指示)在候选(即，第四存储块1265至第六存储块1275)中被选择为源存储块。
在一个实施例中，通过在以VPC偏移低于预定的VPC偏移阈值(例如，两个时间点之间观察到的最小VPC偏移)的封闭的存储块开始或者当两个或更多个封闭的存储块具有低于预定的VPC偏移阈值的VPC偏移时以VPC偏移低于预定的VPC偏移阈值的两个或更多个封闭的存储块中具有最小VPC值的封闭的存储块开始以升序排序的封闭的存储块1250至1285中选择源存储块，控制器130可以对源存储块迭代地执行GC操作。
因此，由于GC操作被更有效地执行，所以可以使包括在存储器装置150中的存储块1250至1285的使用效率最大化。
在本发明的一个实施例中，每当响应于擦除命令执行擦除操作时，控制器130更新其上执行擦除操作的存储块的擦除计数(“EC”)，并且产生包括在列表1216和1226中的EC计数，其指示对应于指针列表1212和1222的指针的每个存储块1250至1285的擦除计数的数量。EC列表1216和1226可被存储在存储器144中。控制器130在不同的时间点例如第一和第二时间点产生EC列表1216和1226，并从产生的EC列表1216和1226识别每个存储块的EC偏移。
如以下将描述的，根据EC列表1216和1226中每个封闭的存储块的EC偏移，控制器130对存储块1250至1285执行WL操作。在WL操作期间，控制器130根据用于每个存储块的EC偏移从存储块1250至1285选择源存储块和目标存储块，并在被选择的源存储块和目标存储块之间交换数据。
在对存储块1250至1285的WL操作期间，控制器130从分别在第一和第二时间点产生的列表1210和1220中的EC列表1216和1226识别EC偏移。
例如，基于分别在第一和第二时间点产生的列表1210和1220的EC列表1216和1226，控制器130分别识别用于存储块1250至1285的EC偏移“20”、“8”、“18”、“0”、“0”、“7”、“0”和“5”。
控制器130可以在存储块1250至1285中选择EC偏移等于或小于第一预定的EC偏移阈值的存储块(例如，EC之间具有最小偏移的存储块)作为用于WL操作的源存储块。
当存在两个或更多个EC偏移低于第一预定的EC偏移阈值(例如，EC之间的最小偏移，诸如由指针“3”、“4”和“6”指示的第四存储块1265、第五存储块1270和第七存储块1280)的存储块时，控制器可以在EC偏移低于预定的EC偏移的存储块中选择具有当前列表中的最小EC的存储块(例如，在第二时间点的EC列表1226中由指针“4”指示且具有最小EC“15”的第五存储块1270)作为源存储块。
控制器130可以选择EC偏移超过第二预定的EC偏移阈值的存储块(例如，EC之间具有最大偏移的存储块：EC之间由指针“0”指示且具有EC偏移“20”的第一存储块1250)作为用于WL操作的目标存储块。
当存在两个或更多个EC偏移超过第二预定的EC偏移阈值的存储块(例如，具有观察到的最大EC偏移的两个或更多个存储块)时，控制器130可以在EC偏移超过第二EC偏移阈值的存储块中(例如在具有最大EC偏移的两个或更多个存储块中)选择具有当前列表中的最大EC值的存储块。
在另一个实施例中，控制器130可以在存储块中选择具有当前列表中的最大EC的存储块(例如，在第二个时间点的EC列表1226中由指针“3”指示且具有最大EC“95”的第四存储块1265)作为目标存储块。
控制器130可以对作为源存储块的具有最小EC偏移和当前EC列表1226中的最小EC的第五存储块1270和作为目标存储块的第一存储块1250或第四存储块1265执行WL操作。
尽管上面假设例如预定的EC偏移阈值是产生的最小EC偏移，但预定的EC偏移阈值(例如，值“7”)可以被设定为预定的EC偏移阈值。在该预定的值“7”作为预定的EC偏移阈值的实例中，由指针“3”至“7”指示的第四存储块1265至第八存储块1285可以用于源存储块的候选，且最后，在第二时间点的EC列表1226中由指针“4”指示且具有最小EC“15”的第五存储块1270可在候选(第四存储块1265至第八存储块1285)中被选择为源存储块。
这样，通过在EC偏移和当前EC列表1226(“当前的EC”)中的EC值以升序排序的存储块1250至1285中选择源存储块和通过在EC偏移和当前EC以降序排序的存储块1250至1285中选择目标存储块，控制器130可以对源存储块和目标存储块迭代地执行WL操作。
因此，由于WL操作被更有效地执行，所以可以使包括在存储器装置150中的存储块1250至1285的使用效率最大化。
图13是示出图12中所示的存储器系统110的操作方法的流程图。
假设控制器130在不同的时间点例如在第一和第二时间点产生VPC列表1214和1224以及EC列表1216和1226，如上参照图12所述的。
参照图13，在步骤1310中，存储器系统110从在两个不同的时间点例如第一和第二时间点产生的多个VPC列表1214和1224识别用于每个封闭的存储块的VPC偏移。控制器还从在两个不同的时间点例如第一和第二时间点产生的多个EC列表1216和1226识别用于每个存储块的EC偏移。用于产生VPC和EC列表的第一和第二时间点可以相同。
在步骤1320中，存储器系统110根据用于每个封闭的存储块的VPC偏移在封闭的存储块中选择用于GC操作的源存储块，并根据用于每个存储块的EC偏移从存储块选择用于WL操作的源存储块和目标存储块，如上参照图12详细描述的。
在步骤1330中，存储器系统110对所选择的源存储块执行GC操作并对所选择的源存储块和目标存储块执行WL操作，如参照图12所述的。
如上所述，根据本发明的实施例提供了存储器系统及其操作方法，其可以最小化复杂性、优化存储器系统的性能并通过使存储器装置的使用效率最大化而更快速稳定地处理数据。
虽然为说明的目的已经描述了各个实施例，但在不背离如权利要求所限定的本发明的精神和/或范围的情况下可以作出各种变化和修改，这对于本领域技术人员将是显而易见的。

Claims (11)

1.一种存储器系统，其包括：
存储器装置，其包括一个或多个各包括多个页面的封闭的存储块；以及
控制器，其适于：
在至少两个不同的时间点产生用于每个封闭的存储块的有效页面计数，即VPC；
在所述至少两个不同的时间点之间产生用于每个封闭的存储块的VPC偏移；
根据所产生的VPC偏移在所述封闭的存储块中选择源存储块；以及
对所选择的源存储块执行垃圾收集操作，
其中所述控制器选择VPC偏移等于或小于预定的VPC偏移阈值的封闭的存储块作为所述源存储块；并且
其中当存在VPC偏移等于或小于所述预定的VPC偏移阈值的两个或更多个封闭的存储块时，所述控制器在VPC偏移等于或小于所述预定的VPC偏移阈值的所述两个或更多个封闭的存储块中选择具有当前的VPC中的最小VPC的封闭的存储块作为所述源存储块。
2.根据权利要求1所述的存储器系统，其中所述预定的VPC偏移阈值被设定为等于产生的最小VPC偏移。
3.根据权利要求1所述的存储器系统，其中所述控制器通过在所产生的VPC偏移和所述当前的VPC以升序排序的封闭的存储块中选择所述源存储块来对所选择的源存储块执行所述垃圾收集操作。
4.一种存储器系统，其包括：
存储器装置，其包括多个存储块；以及
控制器，其适于：
在至少两个不同的时间点产生用于每个存储块的擦除计数，即EC；
在所述至少两个不同的时间点所产生的擦除计数之间产生用于每个存储块的EC偏移；
根据所产生的EC偏移在所述存储块中选择源存储块和目标存储块；以及
对所选择的源存储块和目标存储块执行平均读写操作，
其中所述控制器选择EC偏移等于或小于第一预定的EC偏移阈值的存储块作为所述源存储块。
5.根据权利要求4所述的存储器系统，其中当存在EC偏移等于或小于所述第一预定的EC偏移阈值的两个或更多个存储块时，所述控制器在EC偏移等于或小于所述第一预定的EC偏移阈值的存储块中选择具有当前的EC列表中的最小EC的存储块作为所述源存储块。
6.根据权利要求4所述的存储器系统，其中所述第一预定的EC偏移阈值被设定为产生的最小EC偏移。
7.根据权利要求5所述的存储器系统，其中所述控制器通过在所产生的EC偏移和所述当前的EC以升序排序的存储块中选择所述源存储块来对所选择的源存储块迭代地执行所述平均读写操作。
8.根据权利要求4所述的存储器系统，其中所述控制器选择EC偏移等于或大于第二预定的EC偏移阈值的存储块作为所述目标存储块。
9.根据权利要求8所述的存储器系统，其中当存在EC偏移等于或大于所述第二预定的EC偏移阈值的两个或更多个存储块时，所述控制器在所述EC偏移等于或大于所述第二预定的EC偏移阈值的存储块中选择具有当前的EC中的最大EC的存储块作为所述目标存储块。
10.根据权利要求8所述的存储器系统，其中所述第二预定的EC偏移阈值被设定为产生的所述EC偏移之中的最大EC偏移。
11.根据权利要求9所述的存储器系统，其中所述控制器通过在EC偏移和所述当前的EC以降序排序的存储块中选择所述目标存储块来对所选择的目标存储块执行所述平均读写操作。
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