CN106776353B - 存储器系统及其操作方法 - Google Patents

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Abstract

本发明提供一种存储器系统，其包括：存储器装置，其包括第一存储区域和第二存储区域，第一存储区域和第二存储区域中的每个包括多个存储块；以及控制器，其适于基于用于访问存储在存储器装置中的数据的方法选择第一模式或第二模式以及在第一模式中将数据的逻辑地址映射到第一存储区域的物理地址并在第二模式中将数据的逻辑地址映射到第二存储区域的物理地址。

Description

存储器系统及其操作方法
相关申请的交叉引用
本申请要求于2015年11月19日提交的申请号为10-2015-0162567的韩国专利申请的优先权，其全文通过引用并入本文。
技术领域
本发明的示例性实施例涉及一种用于管理存储器装置的方法，且尤其涉及一种用于基于访问存储在存储器装置中的数据的方法划分和管理存储器装置的存储区域的存储器系统及其操作方法。
背景技术
计算机环境范例已经转变成可随时随地使用的普适计算系统。由于此，诸如移动电话、数码相机和笔记本电脑的便携式电子装置的使用已迅速地增加。这些便携式电子装置通常使用具有一个或多个半导体存储器装置的存储器系统作为用于存储数据的数据存储器。为了方便，半导体存储器装置在下文简单地被称为存储器装置。存储器系统可被用作便携式电子装置的主要或辅助存储器装置。
因为使用半导体存储器装置使用半导体存储器装置的存储器系统没有活动部件，所以它们提供优良的稳定性、耐久性、高的信息访问速度和低能量功耗。具有这些优势的存储器系统的实例包括通用串行总线(USB)存储器装置、具有各种接口的存储卡和固态驱动器(SSD)。
发明内容
多种实施例涉及一种能够基于访问数据的方法划分和管理数据的存储区域的存储器系统及其操作方法。
在一个实施例中，存储器系统可包括：存储器装置，其包括第一存储区域和第二存储区域，每个存储区域包含多个存储块；以及控制器，其适于基于访问存储在存储器装置中的数据的方法选择第一模式或第二模式以及在第一模式中将数据的逻辑地址映射到第一存储区域的物理地址以及在第二模式中将数据的逻辑地址映射到第二存储区域的物理地址。
此外，用于访问数据的方法可包括空间局部性，其包括关于数据是随机数据还是序列数据的信息。控制器可在随机数据的情况下选择第一模式，并在序列数据的情况下选择第二模式。
此外，控制器可包括：模式选择单元，其适于在随机数据的情况下生成第一选择信号以及在序列数据的情况下生成第二选择信号；以及地址映射单元，其包括分别响应于第一选择信号和第二选择信号启动的第一映射表和第二映射表。
此外，第一映射表可基于页面执行地址映射且第二映射表可基于日志块(logblock)执行地址映射。
此外，控制器可在第二模式中基于包括关于数据是热数据还是冷数据的信息的时间局部性附加地选择多个子操作模式。
此外，控制器可根据序列数据是热数据还是冷数据选择循环缓冲模式或全日志模式作为多个子操作模式。
此外，第二存储区域的存储块可包括：多个数据块，其适于存储序列数据；以及多个日志块，其适于操作为写入缓冲器并存储在多个数据块中存储的数据的更新数据。
此外，当在全日志模式中第二存储区域的存储块的开放块的数量小于参考值时，开放块可被数据块的目标块和对应于目标块的日志块的归并有效页面保护。
此外，目标块可包括在数据块中具有最大数量的无效页面或最小数量的编程/擦除的块。
此外，当在循环缓冲模式中第二存储区域的存储块的开放块的数量小于参考值时，开放块通过删除数据块和日志块之一的目标块来保护。
此外，目标块可包括在数据块或日志块中具有最大数量的无效页面或最小数量的编程/擦除的块。包括在目标块中的有效页面可通过在删除目标块前检查有效页面的重要性被复制到日志块中。
此外，日志块的数量与数据块的数量的比可在循环缓冲模式中比在全日志模式中大。
在实施例中，存储器系统的操作方法可包括：确定存储在包括第一存储区域和第二存储区域的存储器装置中的数据的空间局部性，第一存储区域和第二存储区域中的每个包括多个存储块；以及基于确定的结果将数据的逻辑地址映射到第一存储区域和第二存储区域之一的物理地址。
此外，数据的空间局部性的确定可包括确定数据是随机数据还是序列数据。
此外，数据的逻辑地址的映射可包括：当数据是随机数据时，基于页面将数据的逻辑地址映射到第一存储区域的物理地址；以及当数据是序列数据时，基于日志块将数据的逻辑地址映射到第二存储区域的物理地址。
操作方法可进一步包括：当数据是序列数据时，确定数据的时间局部性以及基于确定的结果控制第二存储区域的多个存储块的日志块与数据块的比。
此外，时间局部性的确定可包括确定数据是热数据还是冷数据。
此外，当数据是冷数据时，边缘块可通过归并数据块和日志块来保护。
此外，当数据是热数据时，边缘块可通过删除和循环数据块或日志块来保护。
此外，日志块与数据块的比的控制可包括：当数据是冷数据时，减少日志块的比例；以及当数据是热数据时，增加日志块的比例。
附图说明
图1是示出根据本发明的实施例的包括存储器系统的数据处理系统的简图。
图2是示出根据本发明的实施例的包括多个存储块的存储器装置的简图。
图3是示出根据本发明的实施例的存储器装置的存储块的电路图。
图4到图11是图示地示出根据本发明的多个实施例的存储器装置的简图。
图12是示出根据本发明的实施例的支持用于访问数据的多个方法的存储器系统的简图。
图13和图14是示出图12的第二存储区域在多个子操作模式中的操作的简图。
图15是示出根据本发明的实施例的图12的存储器系统的整体操作的简图。
具体实施方式
下面将参照附图更详细地描述各种实施例。然而，本发明可以不同的形式呈现且不应解释为限于在此提出的实施例。而是，这些实施例被提供使得该公开将是彻底且完全的并将本发明充分传达给相关领域的技术人员。贯穿本公开，在本发明的各幅附图和实施例中，相似参考数字指的是相似的部件。
现在参照图1，根据本发明的实施例，提供一种数据处理系统100。数据处理系统100可包括主机102和存储器系统110。
主机102可包括任意适合的电子装置。例如，主机102可包括诸如移动电话、MP3播放器、膝上型电脑等便携式电子装置。主机可包括诸如台式计算机、游戏机、电视、投影仪等非便携式电子装置。
存储器系统110可响应于来自主机102的请求存储待被主机102访问的数据。存储器系统110可用作主机102的主存储器系统或辅助存储器系统。存储器系统110可被实施为根据主机接口的协议与主机102电联接。可使用一个或多个半导体存储器装置。可使用易失性或非易失性存储器装置。例如，存储器系统110可利用固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、减小尺寸的MMC(RS-MMC)和微型-MMC、安全数字(SD)卡、小型-SD和微型-SD、通用串行总线(USB)存储装置、通用闪速存储(UFS)装置、标准闪存(CF)卡、智能媒体(SM)卡、记忆棒等来实施。
用于存储器系统110的存储装置可利用诸如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)等易失性存储器装置来实施。或者，用于存储器系统110的存储装置可利用诸如以下的非易失性存储器装置来实施：只读存储器(ROM)、掩膜ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电随机存取存储器(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)、电阻式RAM(RRAM)等。
存储器系统110可包括用于存储数据的存储器装置150和用于控制数据在存储器装置150中的存储的控制器130。存储器装置150中存储的数据可被主机102访问。
控制器130和存储器装置150可集成在单个半导体装置中。例如，控制器130和存储器装置150可被集成在被配置为固态驱动器(SSD)的半导体装置中。配置存储器系统110为固体驱动器通常可允许主机102的操作速度显著提升。
控制器130和存储器装置150可被集成在被配置为诸如以下的存储卡的半导体装置中：个人计算机存储卡国际协会(PCMCIA)卡、标准闪存(CF)卡、智能媒体(SM)卡(SMC)、记忆棒、多媒体卡(MMC)、RS-MMC和微型-MMC、安全数字(SD)卡、小型-SD、微型-SD和SDHC、通用闪速存储(UFS)装置等。
而且，例如，存储器系统110可以是或包含计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数字照相机、数字多媒体广播(DMB)播放器、三维(3D)电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、配置数据中心的存储器、能够在无线环境下传递和接收信息的装置、配置家庭网络的各种电子装置中的一个、配置计算机网络的各种电子装置中的一个、配置远程信息处理网络的各种电子装置中的一个、RFID装置、配置计算系统的各种组成元件中的一个。
存储器装置150可存储主机102提供的数据。在读取操作期间，存储器装置150可将存储的数据提供到主机102。可采用一个或多个存储器装置150。一个或多个存储器装置150可以大体相同。一个或多个存储器装置可以是不同的存储器装置。存储器装置150可包括一个或多个存储块152、154和156。存储块152、154和156的每一个可包括多个页面。每个页面可包括电联接到多个字线(WL)的多个存储器单元。存储器装置150可以是甚至当电源被中断或关闭时能够保留存储的数据的非易失性存储器装置。根据实施例，存储器装置可以是闪速存储器。存储器装置可以是具有三维(3D)堆叠结构的闪速存储器装置。稍后参照图2至图11描述具有三维(3D)堆叠结构的非易失性存储器装置150的实例。
控制器130可控制存储器装置150的全部操作，诸如，读取操作、写入操作、编程操作和/或擦除操作。通常，控制器130可响应于来自主机102的请求控制存储器装置150。例如，控制器130可响应于来自主机102的读取请求将从存储器装置150读取的数据提供到主机102。或者，作为另一个示例，控制器可响应于写入请求将主机102提供的数据存储到存储器装置150中。
可使用任意合适的控制器。例如，控制器130可包括主机接口单元132、处理器134、错误校正码(ECC)单元138、电源管理单元(PMU)140、NAND闪速控制器(NFC)142和存储器144。
主机接口单元132可处理主机102提供的指令和/或数据。主机接口单元132可通过诸如以下的各种接口协议中的至少一个与主机102通信：通用串行总线(USB)、多媒体卡(MMC)、高速外围组件互连(PCI-E)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、加强型小型磁盘接口(ESDI)、集成驱动电子设备(IDE)等。主机接口单元132可包括如可能需要的适于与主机102和控制器130的其它组件通信的任意合适的电路、系统或者装置。
ECC单元138可在读取操作期间检测和校正从存储器装置150读取的数据的错误。可以采用多种检测和校正技术。例如，如果被ECC单元138检测到的错误位的数量大于或等于可校正错误位的阈值数量，则ECC单元138可不校正错误位并输出指示校正错误位失败的错误校正失败信号。
ECC单元138可基于任意合适的错误校正方案执行错误校正操作。例如，ECC单元138可基于诸如以下的编码调制方案执行错误校正操作：例如，低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格母(BCH)码、turbo码、雷德-所罗门(RS)码、卷积码、递归系统码(RSC)、格码调制(TCM)、组编码调制(BCM)等。ECC单元138可包括错误检测和校正操作需要的任意合适的电路、系统或装置。
PMU 140可提供和管理用于控制器130的电源。例如，如可能需要的，PMU 140可提供和管理用于控制器130的各种组件的电源。
NFC 142可用作控制器130和存储器装置150之间的存储器接口以允许控制器130响应于来自主机102的请求控制存储器装置150。例如，NFC 142可生成用于存储器装置150的控制信号。例如，当存储器装置150是闪速存储器特别是NAND闪速存储器时，NFC可在处理器134的控制下处理数据。
存储器144可用作存储器系统110和控制器130的工作存储器，并存储用于驱动存储器系统110和控制器130的数据。例如，当控制器130控制存储器装置150的操作时，存储器144可存储被控制器130和存储器装置150用于诸如读取操作、写入操作、编程操作和擦除操作的操作的数据。
存储器144可以是或包括易失性存储器。例如，存储器144可以是或包括静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)。如上所述，存储器144可存储被主机102和存储器装置150用于读取和/或写入操作的数据。存储器144可以是或包括编程存储器、数据存储器、写入缓冲器、读取缓冲器、映射缓冲器等。
处理器134可控制存储器系统110的一般操作。例如，处理器134可响应于来自主机102的写入请求控制用于存储器装置150的写入操作。而且，例如，处理器134可响应于来自主机102的读取请求控制用于存储器装置150的读取操作。处理器134可驱动也被称为闪存转换层(FTL)的固件，用于控制存储器系统110的一般操作。处理器134可利用微处理器、中央处理器(CPU)等来实现。可使用任意合适的处理器。
例如，管理单元(未示出)可包括在处理器134中以用于执行存储器装置150的坏块管理。因此，管理单元可发现包括在存储器装置150中的坏块，也就是，处于用于进一步使用的不令人满意的情况下的存储块，并对坏的存储块执行坏块管理操作。例如，当诸如NAND闪速存储器的闪速存储器被用作存储器装置150时，由于NAND逻辑功能的固有特性，编程失败可发生在写入操作期间。在坏块管理期间，编程失败的存储块(例如，坏的存储块)的数据可被编程到新的存储块中。由于编程失败导致的坏块可使存储器装置特别是具有3D堆叠结构的存储器装置的利用效率严重地恶化，并因此消极地影响存储器系统110的可靠性。
参照图2，存储器装置150可包括多个存储块，例如，第零到第(N-1)块210到240，其中N是正整数。多个存储块210到240的每一个可包括多个页面，例如，2M数量的页面(2M个页面)，其中M是正整数。多个页面的每一个可包括多个存储器单元，其中多个字线可电联接至多个存储器单元。应该注意的是，每个块可采用任意数量的合适的块和页面。
根据每个存储器单元中可存储的位的数量，存储块可以是单层单元(SLC)存储块和/或多层单元(MLC)存储块。SLC存储块可包括利用每个能够存储1-位数据的存储器单元实施的多个页面。MLC存储块可包括利用每个能够存储多位数据例如两位或更多位数据的存储器单元实施的多个页面。包括利用每个能够存储3-位数据的存储器单元实施的多个页面的MLC存储块可被采用并将被称作三层单元(TLC)存储块。
多个存储块210到240的每个可在写入操作期间存储主机装置102提供的数据，并在读取操作期间将存储的数据提供到主机102。
参照图3，存储器装置150的存储块152可包括分别电联接至位线BL0到BLm-1的多个单元串340。每个单元串340可包括至少一个漏极选择晶体管DST和至少一个源极选择晶体管SST。多个存储器单元或多个存储器单元晶体管MC0到MCn-1可被串联地电联接在选择晶体管DST和SST之间。各自的存储器单元MC0到MCn-1可包括每个都存储多个位的数据信息的多层单元(MLC)。存储器单元可具有任意合适的架构。
在图3中，“DSL”表示漏极选择线，“SSL”表示源极选择线，“CSL”表示共源线。
图3示出作为示例的由NAND闪速存储器单元配置的存储块152。但是，应该注意的是，存储块152不限于NAND闪速存储器且可在其它实施例中通过NOR闪速存储器、结合至少两种存储器单元的混合闪速存储器或控制器内置在存储器芯片中的NAND闪速存储器来实现。而且，半导体装置的操作特性不仅可应用到其中电荷存储层由导电浮置栅极配置的闪速存储器装置，而且可应用到其中电荷存储层由介电层配置的电荷捕获闪存(CTF)。
应该注意的是，存储器装置150不限于仅闪速存储器装置。例如，存储器装置150可以是DRAM或SRAM装置。
存储器装置150的电压发生器310可生成待根据操作模式供应至各自的字线的字线电压，例如，编程电压、读取电压或通过电压。电压发生器310可生成待供应至体材料(bulk)例如其中形成有存储器单元的阱区的电压。电压发生器310可在控制电路(未示出)的控制下执行电压生成操作。电压发生器310可生成多个可变的读取电压以生成多个读取数据。电压发生器310可在控制电路的控制下选择存储块或存储器单元阵列的扇区中的一个、选择所选择的存储块的字线中的一个以及将字线电压提供到所选择的字线和未选择的字线。
存储器装置150的读取/写入电路320可被控制电路控制，并可根据操作模式用作读出放大器或写入驱动器。在验证/正常读取操作期间，读取/写入电路320可用作用于从存储器单元阵列读取数据的读出放大器。而且，在编程操作期间，读取/写入电路320可用作用于根据待存储在存储器单元阵列中的数据驱动位线的写入驱动器。读取/写入电路320可在编程操作期间从缓冲器(未示出)接收待被写入存储器单元阵列中的数据，并可根据输入的数据驱动位线。为此，读取/写入电路320可包括分别对应于列(或位线)或列对(或位线对)的多个页面缓冲器322、324和326。页面缓冲器322、324和326的每个可包括多个锁存器(未示出)。
图4是示出根据本发明的实施例的存储器装置150的多个存储块152到156的实例的框图。
如图4所示，存储器装置150可包括多个存储块BLK0到BLKN-1。存储块BLK0到BLKN-1中的每个可以3D结构或垂直结构实现。各自的存储块BLK0到BLKN-1可包括在第一到第三方向例如x轴方向、y轴方向和z轴方向上延伸的多个结构。
各自的存储块BLK0到BLKN-1可包括在第二个方向上延伸的多个NAND串NS(图8)。多个NAND串NS可在第一方向和第三方向上设置。每个NAND串NS可电联接到位线BL、至少一个源极选择线SSL、至少一个接地选择线GSL、多个字线WL、至少一个虚拟字线DWL和共源线CSL。各自的存储块BLK0到BLKN-1可电联接到多个位线BL、多个源极选择线SSL、多个接地选择线GSL、多个字线WL、多个虚拟字线DWL和多个共源线CSL。
图5是图4中所示的多个存储块BLK0到BLKN-1的一个存储块BLKi的立体图。图6是图5中所示的存储块BLKi沿线I-I＇截取的横剖面图。
参照图5和图6，存储块BLKi可包括在第一到第三方向上延伸的结构。
存储块可包括衬底5111，衬底5111包括掺杂有第一类型杂质的硅材料。例如，衬底5111可包括掺杂有p-型杂质的硅材料。衬底5111可以是p-型阱，例如，袋(pocket)p-阱。衬底5111可进一步包括环绕p-型阱的n-型阱。虽然在本发明的实施例中衬底5111被例示为p-型硅，但应注意的是衬底5111不限于p-型硅。
在第一方向上延伸的多个掺杂区域5311到5314可被设置在衬底5111上方。掺杂区域在第三方向上以规律间隔隔开。多个掺杂区域5311到5314可含有不同于在衬底5111中使用的杂质的类型的第二类型杂质。例如，多个掺杂区域5311到5314可掺杂有n-型杂质。虽然在本发明的实施例中第一到第四掺杂区域5311到5314被例示为n-型，但应注意的是它们不限于n-型。
在第一和第二掺杂区域5311和5312之间的衬底5111上方的区域中，在第一方向上延伸的多个介电材料区域5112可在第二方向上以规律间隔隔开。介电材料区域5112还可在第二方向上与衬底5111分开预设距离。介电材料区域5112的每个可在第二方向上彼此分开预设距离。介电材料5112可包括诸如二氧化硅的任意合适的介电材料。
在两个连续的掺杂区域之间例如掺杂区域5311和5312之间的衬底5111上方的区域中，多个柱状物5113在第一方向上以规律间隔隔开。多个柱状物5113在第二方向上延伸并可穿过介电材料区域5112使得它们可与衬底5111电联接。每个柱状物5113可包括一种或多种材料。例如，每个柱状物5113可包括内层5115和外表面层5114。表面层5114可包括掺杂有杂质的掺杂硅材料。例如，表面层5114可包括掺杂有与衬底5111相同或相同类型杂质的硅材料。虽然在本发明的实施例中表面层5114被例示为包含p-型硅，但表面层5114不限于p-型硅且其它实施例可被本领域技术人员容易地设想，其中衬底5111和柱状物5113的表面层5114可掺杂有n-型杂质。
每个柱状物5113的内层5115可由介电材料组成。内层5115可以是或包括诸如二氧化硅的介电材料。
在第一和第二掺杂区域5311和5312之间的区域中，介电层5116可沿着介电材料区域5112、柱状物5113和衬底5111的暴露表面设置。介电层5116的厚度可小于介电材料区域5112之间的距离的一半。换言之，不同于介电材料5112和介电层5116的材料的区域可设置在(i)介电材料区域5112的第一介电材料的底面下方的介电层5116和(ii)设置在介电材料区域5112的第二介电材料的顶面上方的介电层5116之间。介电材料区域5112可位于第一介电材料下方。
在连续的掺杂区域之间的区域中，诸如在第一和第二掺杂区域5311和5312之间的区域中，多个导电材料区域5211到5291可被设置在介电层5116的暴露表面上方。在第一方向上延伸的多个导电材料区域可在与多个介电材料区域5112的交错配置中在第二方向上以规律间隔隔开。介电层5116填充导电材料区域和介电材料区域5112之间的空间。因此，例如，在第一方向上延伸的导电材料区域5211可设置在邻近衬底5111的介电材料区域5112和衬底5111之间。尤其，在第一方向上延伸的导电材料区域5211可设置在(i)设置在衬底5111上方的介电层5116和(ii)设置在邻近衬底5111的介电材料区域5112的底面下方的介电层5116之间。
在第一方向上延伸的导电材料区域5211到5291中的每个可设置在(i)设置在介电材料区域5112中的一个的顶面上方的介电层5116和(ii)设置在下一个介电材料区域5112的底面下方的介电层5116之间。在第一方向上延伸的导电材料区域5221到5281可设置在介电材料区域5112之间。在第一方向上延伸的最高的导电材料区域5291可设置在最上面的介电材料5112上方。在第一方向上延伸的导电材料区域5211到5291可以由金属材料构成或包括金属材料。在第一方向上延伸的导电材料区域5211到5291可以由诸如多晶硅的导电材料构成或包括诸如多晶硅的导电材料。
在第二掺杂区域5312和第三掺杂区域5313之间的区域中，可设置与第一和第二掺杂区域5311和5312之间的结构相同的结构。例如，在第二和第三掺杂区域5312和5313之间的区域中，可设置在第一方向上延伸的多个介电材料区域5112、顺序设置在第一方向上且在第二方向上穿过多个介电材料区域5112的多个柱状物5113、设置在多个介电材料区域5112和多个柱状物5113的暴露表面上方的介电层5116和在第一方向上延伸的多个导电材料区域5212到5292。
在第三掺杂区域5313和第四掺杂区域5314之间的区域，可设置与第一和第二掺杂区域5311和5312之间的结构相同的结构。例如，在第三和第四掺杂区域5313和5314之间的区域中，可设置在第一方向上延伸的多个介电材料区域5112、顺序设置在第一方向上且在第二方向上穿过多个介电材料区域5112的多个柱状物5113、设置在多个介电材料区域5112和多个柱状物5113的暴露表面上方的介电层5116和在第一方向上延伸的多个导电材料区域5213到5293。
漏极5320可分别设置在多个柱状物5113上方。漏极5320可由掺杂有第二类型杂质的硅材料组成。漏极5320可由掺杂有n-型杂质的硅材料组成。尽管为了便于说明，漏极5320被例示为包括n-型硅，但应注意的是漏极5320不限于n-型硅。例如，每个漏极5320的宽度可大于每个对应的柱状物5113的宽度。每一漏极5320可以焊盘的形状设置在每一对应的柱状物5113的顶面上方。
在第三方向上延伸的导电材料区域5331至5333可以设置在漏极5320上方。导电材料区域5331至5333中的每个可以在第一方向上彼此以预设分开距离延伸地设置在连续地设置在第三方向上的漏极5320上方。各自的导电材料区域5331至5333可以与其下的漏极5320电联接。漏极5320和在第三方向上延伸的导电材料区域5331至5333可以通过接触插塞被电联接。在第三方向上延伸的导电材料区域5331至5333可以由金属材料组成。在第三方向上延伸的导电材料区域5331至5333可以由诸如多晶硅的导电材料组成。
在图5和图6中，各自的柱状物5113可以与介电层5116和在第一方向上延伸的导电材料区域5211至5291、5212至5292和5213至5293一起形成串。各自的柱状物5113可以与介电层5116和在第一方向上延伸的导电材料区域5211至5291、5212至5292和5213至5293一起形成NAND串NS。每一NAND串NS可以包括多个晶体管结构TS。
现在参照图7，在图6中所示的晶体管结构TS中，介电层5116可以包括第一至第三子介电层5117、5118和5119。
在每一柱状物5113中的p-型硅的表面层5114可以作为主体。邻近柱状物5113的第一子介电层5117可以作为遂穿介电层，以及可以包括热氧化层。
第二子介电层5118可以作为电荷存储层。第二子介电层5118可以作为电荷捕获层，且可以包括氮化物层或诸如氧化铝层、二氧化铪层等的金属氧化物层。
邻近导电材料5233的第三子介电层5119可以作为阻断介电层。邻近在第一方向上延伸的导电材料5233的第三子介电层5119可以被形成为单层或多层。第三子介电层5119可以是介电常数大于第一子介电层5117和第二子介电层5118的诸如氧化铝层、二氧化铪层等的高k介电层。
导电材料5233可以作为栅(gate)或控制栅。例如，栅或控制栅5233、阻断介电层5119、电荷存储层5118、遂穿介电层5117和主体5114可以形成晶体管或存储器单元晶体管结构。例如，第一至第三子介电层5117至5119可以形成氧化物-氮化物-氧化物(ONO)结构。在实施例中，为了便于说明，在每一柱状物5113中的p-型硅的表面层5114将被称为第二方向上的主体。
存储块BLKi可以包括多个柱状物5113。例如，存储块BLKi可以包括多个NAND串NS。具体地，存储块BLKi可以包括在第二方向或垂直于衬底5111的方向上延伸的多个NAND串NS。
每一NAND串NS可以包括在第二方向上设置的多个晶体管结构TS。每一NAND串NS的多个晶体管结构TS中的至少一个可以作为串源极晶体管SST。每一NAND串NS的多个晶体管结构TS中的至少一个可以作为接地选择晶体管GST。
栅或控制栅可以对应于在第一方向上延伸的导电材料区域5211至5291、5212至5292和5213至5293。例如，栅或控制栅可以在第一方向上延伸并形成字线和包括至少一个源极选择线SSL和至少一个接地选择线GSL的至少两个选择线。
在第三方向上延伸的导电材料区域5331至5333可以被电联接至NAND串NS的一端。在第三方向上延伸的导电材料区域5331至5333可以作为位线BL。例如，在一个存储块BLKi中，多个NAND串NS可以被电联接至一个位线BL。
在第一方向上延伸的第二类型掺杂区域5311至5314可以被设置至NAND串NS的其它端。在第一方向上延伸的第二类型掺杂区域5311至5314可以作为共源线CSL。
例如，存储块BLKi可以包括在垂直于衬底5111的方向例如第二方向上延伸的多个NAND串NS，并且可以作为例如电荷捕获型存储器的NAND闪速存储块，在NAND闪速存储块中，多个NAND串NS被电联接至一个位线BL。
尽管在图5至图7中示出在第一方向上延伸的导电材料区域5211至5291、5212至5292和5213至5293被设置为9层，但要注意的是，在第一方向上延伸的导电材料区域5211至5291、5212至5292和5213至5293不限于此。例如，在第一方向上延伸的导电材料区域可被设置在八(8)层、十六(16)层或任意多个层中。例如，在一个NAND串NS中，晶体管的数量可以是8个、16个或更多个。
尽管在图5至图7中示出三(3)个NAND串NS被电联接至一个位线BL，但要注意的是，实施例不限于此。在存储块BLKi中，m个NAND串NS可以被电联接至一个位线BL，m为正整数。在第一个方向上延伸的导电材料区域5211至5291、5212至5292和5213至5293的数量和共源线5311至5314的数量可随电联接至一个位线BL的NAND串NS的数量变化。
进一步地，尽管图5至图7示出三(3)个NAND串NS被电联接至在第一方向上延伸的一个导电材料，但要注意的是，实施例不限于此。例如，n个NAND串NS可被电联接至在第一方向上延伸的一个导电材料，n是正整数。位线5331至5333的数量可随电联接至在第一个方向上延伸的一个导电材料的NAND串NS的数量变化。
参照图8，在具有第一结构的块BLKi中，多个NAND串NS11至NS31可以被设置在第一位线BL1和共源线CSL之间。第一位线BL1可以对应于在第三方向上延伸的图5和图6的导电材料区域5331。NAND串NS12至NS32可以被设置在第二位线BL2和共源线CSL之间。第二位线BL2可以对应于在第三方向上延伸的图5和图6的导电材料区域5332。NAND串NS13至NS33可以被设置在第三位线BL3和共源线CSL之间。第三位线BL3可以对应于在第三方向上延伸的图5和图6的导电材料区域5333。
每一NAND串NS的源极选择晶体管SST可以被电联接至对应的位线BL。每一NAND串NS的接地选择晶体管GST可以被电联接至共源线CSL。存储器单元MC1和MC6可以被设置在每一NAND串NS的源极选择晶体管SST和接地选择晶体管GST之间。
在这个示例中，NAND串NS可以通过行和列的单元定义。被电联接至一个位线的NAND串NS可以形成一列。被电联接至第一位线BL1的NAND串NS11至NS31可以对应于第一列。被电联接至第二位线BL2的NAND串NS12至NS32可以对应于第二列。被电联接至第三位线BL3的NAND串NS13至NS33可以对应于第三列。被电联接至一个源极选择线SSL的NAND串NS可以形成一行。被电联接至第一源极选择线SSL1的NAND串NS11至NS13可以形成第一行。被电联接至第二源极选择线SSL2的NAND串NS21至NS23可以形成第二行。被电联接至第三源极选择线SSL3的NAND串NS31至NS33可以形成第三行。
在每一NAND串NS中，高度可以被定义。在每一NAND串NS中，邻近接地选择晶体管GST的存储器单元MC1的高度可以具有例如值“1”。在每一NAND串NS中，当从衬底5111测量时，存储器单元的高度可以随着存储器单元靠近源极选择晶体管SST而增加。例如，在每一NAND串NS中，邻近源极选择晶体管SST的存储器单元MC6的高度可以具有例如值“7”。
设置在相同行中的NAND串NS的源极选择晶体管SST可以共享源极选择线SSL。设置在不同行中的NAND串NS的源极选择晶体管SST可以分别地电联接至不同的源极选择线SSL1、SSL2和SSL3。
在相同行中的NAND串NS中的相同高度处的存储器单元可以共享字线WL。例如，在相同的高度处，被电联接至不同行中的NAND串NS的存储器单元MC的字线WL可以被互相电联接。在相同行的NAND串NS中的相同高度处的虚拟存储器单元DMC可以共享虚拟字线DWL。例如，在相同高度或水平处，被电联接至不同行中的NAND串NS的虚拟存储器单元DMC的虚拟字线DWL可以被互相电联接。
位于相同水平或高度或层处的字线WL或虚拟字线DWL对于可设置在第一方向上延伸的导电材料区域5211至5291、5212至5292和5213至5293的层中的每一个可彼此电联接。在第一方向上延伸的导电材料区域5211至5291、5212至5292和5213至5293可以通过接触部被共同地电联接至上层。换言之，在相同行中的NAND串NS的接地选择晶体管GST可以共享接地选择线GSL。进一步地，在不同行中的NAND串NS的接地选择晶体管GST可以共享接地选择线GSL。例如，NAND串NS11至NS13、NS21至NS23和NS31至NS33可以被共同地电联接至接地选择线GSL。
共源线CSL可以被共同地电联接至NAND串NS。在衬底5111上方的有源区域上方，第一至第四掺杂区域5311至5314可以被电联接。第一至第四掺杂区域5311至5314可以通过接触部被共同地电联接至上层。
例如，如图8中所示，相同高度或水平的字线WL可以被互相电联接。因此，当在特定高度处的字线WL被选择时，被电联接至所选择的字线WL的全部NAND串NS可以被选择。在不同行中的NAND串NS可以被电联接至不同的源极选择线SSL。因此，在被电联接至相同的字线WL的NAND串NS中，通过选择源极选择线SSL1至SSL3中的一个，在未被选择的行中的NAND串NS可与位线BL1至BL3电隔离。换言之，通过选择源极选择线SSL1至SSL3中的一个，设置在与选择的源极线相同行中的NAND串NS可被选择。而且，通过选择位线BL1至BL3中的一个，设置在与选择的位线相同列中的NAND串NS可被选择。因此，只有设置在与选择的源极线相同行并与选择的位线相同列中的NAND串NS可被选择。
在每一NAND串NS中，可设置虚拟存储器单元DMC。在图8中，例如，虚拟存储器单元DMC可以设置在每一NAND串NS中的第三存储器单元MC3和第四存储器单元MC4之间。例如，第一至第三存储器单元MC1至MC3可以被设置在虚拟存储器单元DMC和接地选择晶体管GST之间。第四至第六存储器单元MC4至MC6可以被设置在虚拟存储器单元DMC和源极选择晶体管SST之间。每一NAND串NS的存储器单元MC可以通过虚拟存储器单元DMC被划分成两(2)个存储器单元组。在被划分的存储器单元组中，邻近接地选择晶体管GST的存储器单元例如MC1至MC3可以被称为较低存储器单元组，邻近串选择晶体管SST的剩余存储器单元例如MC4至MC6可以被称为较高存储器单元组。
在下文中，将参照图9至图11做出详细说明，图9至图11示出根据利用不同于第一结构的三维(3D)非易失性存储器装置实施的实施例的存储器系统中的存储器装置。
图9为图示地示出利用不同于上文参照图5至图8描述的第一结构的三维(3D)非易失性存储器装置来实施的存储器装置且示出图4的多个存储块的存储块BLKj的立体图。图10是示出沿图9的线VII-VII＇截取的存储块BLKj的截面图。
参照图9和图10，存储块BLKj可包括在第一至第三方向上延伸的结构且可包括衬底6311。衬底6311可包括掺杂有第一类型杂质的硅材料。例如，衬底6311可以包括掺杂有p-型杂质的硅材料。衬底6311可以是p-型阱，例如，袋p-阱。衬底6311可进一步包括环绕p-型阱的n-型阱。虽然在描述的实施例中衬底6311被例示为p-型硅，但需要注意的是，衬底6311不限于p-型硅。
在x轴方向和y轴方向上延伸的第一至第四导电材料区域6321至6324被设置在衬底6311上方。第一至第四导电材料区域6321至6324可以在z轴方向上分开预设距离。
在x轴方向和y轴方向上延伸的第五至第八导电材料区域6325至6328可以被设置在衬底6311上方。第五至第八导电材料区域6325至6328可以在z轴方向上分开预设距离。第五至第八导电材料区域6325至6328可以在y轴方向上与第一至第四导电材料区域6321至6324分开。
穿过第一至第四导电材料区域6321至6324的多个下部柱状物DP可以被设置。每一个下部柱状物DP可以在z轴方向上延伸。而且，穿过第五至第八导电材料区域6325至6328的多个上部柱状物UP可以被设置。每一个上部柱状物UP可以在z轴方向上延伸。
下部柱状物DP和上部柱状物UP中的每一个可以包括内部材料6361、中间层6362以及表面层6363。中间层6362可以作为单元晶体管的沟道。表面层6363可以包括阻断介电层、电荷存储层和遂穿介电层。
下部柱状物DP和上部柱状物UP可以通过管栅PG彼此电联接。管栅PG可以被设置在衬底6311中。例如，管栅PG可以包括与下部柱状物DP和上部柱状物UP相同的材料。
在x轴方向和y轴方向上延伸的第二类型的掺杂材料6312可以被设置在下部柱状物DP上方。例如，第二类型的掺杂材料6312可以包括n-型硅材料。第二类型的掺杂材料6312可以作为共源线CSL。
漏极6340可以被设置在上部柱状物UP上方。漏极6340可以包括n-型硅材料。在y轴方向上延伸的第一上部导电材料区域6351和第二上部导电材料区域6352可以被设置在漏极6340上方。
第一上部导电材料区域6351和第二上部导电材料区域6352可以沿x轴方向分开。第一上部导电材料区域6351和第二上部导电材料区域6352可以由金属形成。第一上部导电材料区域6351和第二上部导电材料区域6352及漏极6340可以通过接触插塞彼此电联接。第一上部导电材料区域6351和第二上部导电材料区域6352可分别作为第一位线BL1和第二位线BL2。
第一导电材料6321可以作为源极选择线SSL。第二导电材料6322可以作为第一虚拟字线DWL1。第三导电材料6323和第四导电材料6324可以分别作为第一主字线MWL1和第二主字线MWL2。第五导电材料6325和第六导电材料6326可以分别作为第三主字线MWL3和第四主字线MWL4。第七导电材料6327可以作为第二虚拟字线DWL2。第八导电材料6328可以作为漏极选择线DSL。
下部柱状物DP和邻近下部柱状物DP的第一至第四导电材料区域6321至6324可以形成下部串。上部柱状物UP和邻近上部柱状物UP的第五至第八导电材料区域6325至6328可以形成上部串。下部串和上部串可以通过管栅PG彼此电联接。下部串的一端可以被电联接至作为共源线CSL的第二类型的掺杂材料6312。上部串的一端可以通过漏极6340被电联接至对应的位线。一个下部串和一个上部串可以形成一个单元串，该单元串被电联接在作为共源线CSL的掺杂材料6312与作为位线BL的上部导电材料层6351和6352中的对应的一个之间。
例如，下部串可以包括源极选择晶体管SST、第一虚拟存储器单元DMC1及第一主存储器单元MMC1和第二主存储器单元MMC2。上部串可以包括第三主存储器单元MMC3和第四主存储器单元MMC4、第二虚拟存储器单元DMC2及漏极选择晶体管DST。
在图9和图10中，上部串和下部串可形成NAND串NS。NAND串NS可以包括多个晶体管结构TS。因为上文参照图7详细地说明了在图9和图10中的包括在NAND串NS中的晶体管结构，所以在此将省略其详细说明。
图11是示出如上文参照图9和图10所述的具有第二结构的存储块BLKj的等效电路的电路图。为方便起见，仅示出形成在第二结构中的存储块BLKj中的一对的第一串ST1和第二串ST2。
参照图11，在具有第二结构的存储块BLKj中，多个单元串可以定义多个对的方式来设置，其中，多个单元串中的每一个利用如上文参照图9和图10所述的通过管栅PG被电联接的一个上部串和一个字符下部串来实施。
例如，在具有第二结构的存储块BLKj中，沿着第一沟道CH1(未示出)堆叠的存储器单元CG0至CG31例如至少一个源极选择栅SSG1和至少一个漏极选择栅DSG1可以形成第一串ST1，以及沿着第二沟道CH2(未示出)堆叠的存储器单元CG0至CG31例如至少一个源极选择栅SSG2和至少一个漏极选择栅DSG2可以形成第二串ST2。
第一串ST1和第二串ST2可以被电联接至相同的漏极选择线DSL和相同的源极选择线SSL。第一串ST1可以被电联接至第一位线BL1。第二串ST2可以被电联接至第二位线BL2。
尽管图11示出了第一串ST1和第二串ST2被电联接至相同的漏极选择线DSL和相同的源极选择线SSL，但可以想到第一串ST1和第二串ST2可以被电联接至相同的源极选择线SSL和相同的位线BL，第一串ST1可以被电联接至第一漏极选择线DSL1且第二串ST2可以被电联接至第二漏极选择线DSL2。进一步地，可以想到第一串ST1和第二串ST2可以被电联接至相同的漏极选择线DSL和相同的位线BL，第一串ST1可以被电联接至第一源极选择线SSL1且第二串ST2可以被电联接至第二源极选择线SSL2。
在下文，将参照图12至图15详细地描述根据本发明的实施例的用于基于访问存储在存储器装置中的数据的方法划分和管理存储器装置的存储区域的存储器系统的操作。
图12是示出根据本发明的实施例的存储器系统110的简图。
参照图12，存储器系统110可以包括控制器130和存储器装置150。图12中所示的存储器系统110可具有与图1中所示的存储器系统110相同的配置。例如，图12的存储器系统的控制器130和存储器装置150可具有与图1的控制器130和存储器装置150相同的配置。为了方便，接下来的描述将集中解释图12的实施例的任何附加特征。
因此，存储器系统110可响应于从主机102接收的指令CMD和地址ADD执行用于将从主机(图1的102)接收的数据存储在存储器装置150中以及将存储在存储器装置150中的数据输出到主机102的操作。
在这种情况下，为了将新数据写入到已经预先存储有数据的存储器装置150的区域中例如写入到存储器装置150的页面中，即，为了用新数据更新区域，区域需要首先被擦除。然而，如果对于每次数据更新都执行擦除操作，则半导体系统110的操作速度和/或效率可能恶化。
存储器系统110可通过使其中已存储数据的现有的区域失效以及将待被更新的数据存储在新的区域中来执行数据更新。例如，存储器系统110可执行用于映射每条位置信息的操作。换言之，存储器系统110的控制器130可如上文所述驱动诸如闪存转换层(FTL)的固件，以及通过将从主机102接收的逻辑地址LA映射到存储器装置150的物理地址PA访问对应的区域。FTL管理用于支持地址映射操作的一个或多个地址映射表。
如图12中所示，为了支持根据本发明的实施例的各种地址映射操作，控制器130可包括模式选择单元1310和地址映射单元1320。地址映射单元1320可包括第一映射表1321和第二映射表1322。
主机102可顺序地读取或写入存储在存储器装置150中的数据。换言之，恰好在已读取了N(N是自然数)地址的数据之后，主机102可读取N+1地址的数据。主机102的这个特性在下文还可被称为主机具有空间局部性。而且，以顺序的方式访问存储在存储器装置150中的数据的方法将被称为具有空间局部性的访问数据的方法。此外，主机102可再次访问先前已经被访问过至少一次的数据。换言之，主机102可在相对短的时间内重新访问曾经访问过的数据。主机102的这个特性还可被称为主机具有时间局部性。而且，在相对短的时段内访问先前已经被访问过至少一次的数据的方法将被称为具有时间局部性的访问数据的方法。
模式选择单元1310可基于从主机102接收的指令CMD确定对存储器装置150的访问方法。模式选择单元1310可根据访问方法是否具有包括关于数据是随机数据还是序列数据的信息的空间局部性来选择存储器系统110的操作模式。因此，模式选择单元1310可选择性地输出第一选择信号S1或第二选择信号S2。例如，模式选择单元1310可当主机102访问随机数据时输出第一选择信号S1，并且可当主机102访问序列数据时输出第二选择信号S2。
地址映射单元1320可响应于从模式选择单元1310接收的第一选择信号S1或第二选择信号S2将从主机102接收的数据的逻辑地址LA映射到物理地址PA，并将物理地址PA输出到存储器装置150。当第一选择信号S1被从模式选择单元1310接收时，第一映射表1321被启动，且逻辑地址LA被映射到第一物理地址PA1，然后第一物理地址PA1被发送到存储器装置150。相反，当第二选择信号S2被从模式选择单元1310接收时，第二映射表1322被启动，且逻辑地址LA被映射到第二物理地址PA2，然后第二物理地址PA2被发送到存储器装置150。
存储器装置150可被定义为第一存储区域1510和第二存储区域1520。如图1中所示，每个存储区域可包括多个存储块。存储器系统110可分别响应于第一物理地址PA1和第二物理地址PA2访问第一存储区域1510和第二存储区域1520。
下面将更详细地描述根据本发明的实施例的用于将逻辑地址LA映射到第一物理地址PA1和第二物理地址PA2的操作和用于响应于第一物理地址PA1和第二物理地址PA2处理第一存储区域1510和第二存储区域1520中的数据的操作。
第一映射表1321将对应于数据的逻辑页面的逻辑地址LA映射到对应于第一存储区域1510的物理页面的第一物理地址PA1。在这种情况下，因为地址映射操作在页面的基础上执行，所以不需要执行页面设置(arrangement)的归并操作。相反，用于通过设置无效页面生成自由块的垃圾收集操作需要被执行。垃圾收集操作在本领域中是众所周知的，其详细描述被省略。
第二映射表1322可通过基于日志块执行地址映射来将逻辑地址LA映射到第二物理地址PA2。为了使用第二物理地址PA2基于日志块处理数据，日志块可被分配给第二存储区域1520，且可被用作写入缓冲器。参照图13和图14描述详细的配置和操作。
图13和图14是示出图12的第二存储区域1520在多个子操作模式中的操作的简图。因此，当基于日志块执行地址映射时，存储器系统110可在多个子操作模式中执行操作。为此，图12的模式选择单元1310可检查用于访问来自主机102的存储在存储器装置150中的数据的方法是否具有时间局部性，其中时间局部性包括关于数据是频繁访问的热数据还是不频繁访问的冷数据的信息。换言之，模式选择单元1310可根据数据是热数据还是冷数据选择一种子操作模式。每个子操作模式可类似于基于日志块的地址映射方法，但是可不同于在第二存储区域1520内的存储块管理方法中的地址映射方法。
图13示出全日志模式中的存储器系统110的操作。当主机102主要基于冷数据访问存储器装置150时，存储器系统110可以全日志模式操作。
参照图13，第二存储区域1520可包括多个数据块DB和用作数据块DB的写入缓冲器的日志块LB。在本实施例中，已示出两个日志块LB1和LB2和两个数据块DB1和DB2，但是本发明的特征不限于此。此外，根据剩余块的程度(degree)，日志块LB可以改变为数据块DB并作为数据块DB管理，反之亦然，即，块的类型是不固定的。例如，每个数据块DB和日志块LB已被示为包括四个页面。
因为主机102访问序列数据，即，因为主机102访问存储器装置150的方法具有空间局部性，所以单个数据块DB可存储对应于单个逻辑块(未示出)的页面的数据。换言之，第一数据块DB1存储第一逻辑块的页面P11、P12、P13和P14的序列数据，第二数据块DB2存储第二逻辑块的页面P21、P22、P23和P24的序列数据。
在这种情况下，当请求将新数据写入已经存储的逻辑页面时，换言之，为了对现有数据执行更新，存储器系统110需要在擦除操作后执行写入操作。存储器系统110的擦除操作在块的基础上执行。因此，因为包含在块内的除了待更新的页面之外的其它页面被删掉或编程，所以操作效率难免恶化。因此，存储现有数据的页面可被无效，且更新的数据可被存储在作为写入缓冲器操作的日志块LB中。
从图13的第一个变化可以看出，第一数据块DB1的第二页面P12和第二数据块DB2的第一页面P21已被更新。更新的第二页面P12＇和更新的第一页面P21＇被存储在第一日志块LB1即边缘块中。第一数据块DB1的现有的对应的页面P12和第二数据块DB2的现有的对应的页面P21被无效(以斜线表示)。
在随后的写入操作中，第一数据块DB1的第一页面P11和第三页面P13和第二数据块DB2的第二页面P22被重新更新。因此，更新的第一页面P11＇和第三页面P13＇被存储在第一日志块LB1中，更新的第二页面P22＇被存储在第二日志块LB2即边缘块中。第一数据块DB1的现有的对应的页面P11、P13和第二数据块DB2的现有的对应的页面P22被无效。
随着存储器系统110继续执行写入操作，数据块DB或日志块LB内的边缘块的数量可逐渐减少。当边缘块的数量减少并达到阈值时，边缘块可通过删除数据块或日志块来附加地保护。此外，因为当无效页面的数量增加时存储器系统110的操作或存储容量被限制，无效页面的数量可能需要被设置。数据块DB和日志块LB中的哪一个将被删除以及附加保护的块将被用作什么类型的块可通过剩余块的数量或比例确定。甚至在确定的数据块DB或日志块LB中哪个块将被删除可基于包括在块中的无效页面的数量或块的编程/擦除的数量确定。
图13示出用于选择包括许多无效页面的第一数据块DB1以及通过设置第一数据块DB1的无效页面保护边缘块的操作的实例。在全日志模式中，页面可通过执行归并操作设置。换言之，边缘块通过归并第一数据块DB1和对应于第一数据块DB1的有效页面已被存储在其中的第一日志块LB1来保护。例如，当第二存储区域1520的存储块的开放块的数量小于参考值时，开放块通过归并数据块DB的目标块和对应于目标块的日志块LB的有效页面来保护。此时，在数据块DB中，目标块包括具有最大数量的无效页面或最小数量的编程/擦除的块。
特别地，第一数据块DB1包括三个无效页面P11、P12和P13以及一个有效页面P14。因此，对应于第一数据块DB1的第一、第二和第三无效页面P11、P12和P13的第一日志块LB1的第一、第二和第三有效页面P11＇、P12＇和P13＇以及第一数据块DB1的第四有效页面P14可被归并以形成新的数据块DB1＇。现有的第一数据块DB1和第一日志块LB1可被删除并被改变成边缘块。在这种情况下，第一日志块LB1中剩余的第一页面P21＇可被复制到例如第二日志块LB2的另一个日志块中并被处理。
如上所述，根据本发明的实施例的被配置为基于日志块执行地址映射的存储器系统110可在多个子操作模式中执行操作。
图14示出在不同于图13的子操作模式中即在有限日志模式中的存储器系统110的操作。子操作模式操作之间的不同可被更详细地示出。
参照图14，存储器系统110可在循环缓冲模式中操作。当主机102主要基于热数据访问存储器装置150时，存储器系统110可在循环缓冲模式中操作。类似于图13的操作的操作的描述被省略。
单个数据块DB还可存储对应于单个逻辑块(未示出)的页面的数据。换言之，第一数据块DB1存储第一逻辑块的页面P11、P12、P13和P14的序列数据，第二数据块DB2存储第二逻辑块的页面P21、P22、P23和P24的序列数据。
可以看出第一数据块DB1的第二页面P12和第三页面P13以及第二数据块DB2的第一页面P21响应于写入请求被更新。更新的第二页面P12＇和更新的第三页面P13＇以及更新的第一页面P21＇被存储在第一日志块LB1即边缘块中。第一数据块DB1的现有的对应的页面P12、P13和第二数据块DB2的现有的对应的页面P21被无效(用斜线表示)。
在随后的写入操作中，第一数据块DB1的第一页面P11和第二数据块DB2的第二页面P22被重新更新，且因此更新的第一页面P11＇被存储在第一日志块LB1中，更新的第二页面P22＇被存储在第二日志块LB2即边缘块中。第一数据块DB1的现有的对应的页面P11和第二数据块DB2的现有的对应的页面P22被无效。
当由于持续的写入操作导致边缘块的数量减少到阈值时，存储器系统110可通过删除数据块来保护边缘块。换言之，存储器系统110可通过删除包含很多无效页面的第一数据块DB1来保护边缘空间。例如，当第二存储区域1520的存储块的开放块的数量小于参考值时，开放块通过删除数据块DB和日志块LB之一的目标块来保护。此时，目标块包括在数据块DB或日志块LB中具有最大数量的无效页面或最小数量的编程/擦除的块，且包括在目标块中的有效页面在删除目标块之前通过检查有效页面的重要性被复制到日志块LB中。
在这种情况下，存储器系统110可确定已存储在第一数据块DB1中的数据的重要性并重新安排数据。如图14中所示，存储器系统110可确定第一数据块DB1的第四页面P14是否有效并基于确定的结果只将第四页面P14从第一数据块DB1复制到第二日志块LB2。此外，第一数据块DB1可被删除，且新的逻辑块的页面可被存储。
同样地，当日志块LB中的边缘块的数量达到阈值且装满页面的日志块LB的页面可被设置时，日志块LB可被用作新的日志块LB。不同于图13的全日志模式，有很大的可能性，相对频繁地输入的热数据可能已经作为更新的数据被存储在作为写入缓冲器操作的日志块LB中。此外，因为所有先前页面由于重复更新而被无效，所以当日志块LB被设置时，许多空间可被保护。
即，在图14的循环缓冲模式中，作为写入缓冲器操作的日志块LB的比例相对于图13的全日志模式可增加，且日志块LB可继续被循环管理。因此，日志块LB的数量与数据块DB的数据的比在图14的循环缓冲模式中可大于在图13的全日志模式中。与此相反，当序列数据基于没有被频繁更新的逻辑地址来处理时，数据块DB的比例可增加，且数据块DB可大体上与图13的全日志模式相同地操作。因此，根据本发明的实施例的存储器系统110可基于数据访问方法确定日志块与数据块的比并可选择性地在全日志模式和循环缓冲模式中操作。
图15是示出根据本发明的实施例的图12的存储器系统110的整体操作的简图。
参照图15，当在步骤S1510中从主机102接收指令CMD时，存储器系统110可在步骤S1520中检查用于访问对应于指令CMD的数据的方法。特别地，存储器系统110可检查存储在存储器装置150中的数据是否具有空间局部性。当存储在存储器装置150中的数据被确定为不具有空间局部性(在步骤S1520中为“否”)时，即，当数据是随机数据时，存储器系统110可在步骤S1530中执行第一地址映射。在步骤S1530的第一地址映射中，地址映射单元1320的第一映射表1321可被启动，且用于存储器装置150的第一存储区域1510的地址映射可基于页面执行。
与此相反，当存储在存储器装置150中的数据被确定为具有空间局部性(在步骤S1520中为“是”)时，即，当数据是序列数据时，存储器系统110可在步骤S1540中执行第二地址映射。在步骤S1540的第二地址映射中，地址映射单元1320的第二映射表1322可被启动，且用于存储器装置150的第二存储区域1520的地址映射可基于日志块执行。
在步骤S1540的第二地址映射中，存储器系统110可在步骤S1550中额外地检查存储在存储器装置150中的数据是否具有时间局部性。存储器系统110可基于时间局部性的检查的结果执行步骤S1560或S1570。
首先，当存储在存储器装置150中的数据被确定为不具有时间局部性(在步骤S1550中为“否”)时，即，当数据是冷数据时，存储器系统110可在步骤S1560中在全日志模式中操作。如图13中所示，存储器系统110然后可通过归并第二存储区域1520的数据块DB和逻辑块LB保护边缘块并管理多个存储块。
与此相反，当存储在存储器装置150中的数据被确定为具有时间局部性(在步骤S1550中为“是”)时，即，当数据是热数据时，存储器系统110可在步骤S1570中在循环缓冲模式中操作。如图14中所示，存储器系统110然后可提高第二存储区域1520的日志块LB的比例并可通过继续删除和循环日志块LB来保护边缘块。
根据如上所述的本发明的实施例，数据更新的数量或重复使用的数据的数量可通过分别管理随机数据和序列数据来减少。因此，由数据更新的数量或重复使用的数据的数量引起的费用可被减少。即，因为存储器系统的计算效率通过基于数据访问方法选择性地应用垃圾收集或归并操作被提高，所以存储器系统的日常开支可被减少。
此外，通过将数据分类为热数据和冷数据以及基于数据是热数据还是冷数据灵活地管理存储块，存储块的编程和/或擦除的总数可被控制，并且存储器系统的使用寿命和性能可被最大化。
本发明可通过基于用于访问存储在存储器装置中的数据的方法分别地管理随机数据和序列数据来减少数据更新的数量和/或重复使用的数据的数量。这可有利于：包括存储器装置的存储器系统的计算效率可例如通过基于每个访问方法选择性地应用垃圾收集或归并操作被提高。
此外，这可进一步有利于：因为其中存储有数据的存储块基于数据访问方法被灵活地管理，存储块的编程和/或擦除的总数可被控制，以及存储器系统的使用寿命和性能可被最大化。
尽管为了说明的目的已经描述了各种实施例，但对于本领域技术人员将显而易见的是，在不脱离如权利要求所限定的本发明的精神和/或范围的情况下可以做出各种改变和变型。

Claims (20)

1.一种存储器系统，其包括：
存储器装置，其包括第一存储区域和第二存储区域，所述第一存储区域和所述第二存储区域中的每个包括多个存储块；以及
控制器，其适于：
基于用于访问存储在所述存储器装置中的数据的方法选择第一模式或第二模式；以及
在所述第一模式中将所述数据的逻辑地址映射到所述第一存储区域的物理地址并在所述第二模式中将所述数据的逻辑地址映射到所述第二存储区域的物理地址，
其中，在所述第二模式中，所述控制器根据所述数据是热数据还是冷数据，附加地选择多个子操作模式，在所述多个子操作模式中，开放块被保护在所述第二存储区域中。
2.根据权利要求1所述的存储器系统，其中：
用于访问所述数据的方法包括空间局部性，所述空间局部性包括关于所述数据是随机数据还是序列数据的信息，以及
所述控制器在随机数据的情况下选择所述第一模式，并在序列数据的情况下选择所述第二模式。
3.根据权利要求2所述的存储器系统，其中，所述控制器包括：
模式选择单元，其适于在随机数据的情况下生成第一选择信号，并在序列数据的情况下生成第二选择信号；以及
地址映射单元，其包括分别响应于所述第一选择信号和所述第二选择信号启动的第一映射表和第二映射表。
4.根据权利要求3所述的存储器系统，其中，所述第一映射表基于页面执行地址映射，所述第二映射表基于日志块执行地址映射。
5.根据权利要求2所述的存储器系统，其中，在所述第二模式中，所述控制器基于包括关于所述数据是所述热数据还是所述冷数据的信息的时间局部性附加地选择所述多个子操作模式。
6.根据权利要求5所述的存储器系统，其中，所述控制器根据序列数据是所述热数据还是所述冷数据选择循环缓冲模式或全日志模式作为所述多个子操作模式。
7.根据权利要求6所述的存储器系统，其中，所述第二存储区域的存储块包括：
多个数据块，其适于存储序列数据；以及
多个日志块，其适于操作为写入缓冲器并存储在所述多个数据块中存储的数据的更新数据。
8.根据权利要求7所述的存储器系统，其中，当在所述全日志模式中所述第二存储区域的存储块的开放块的数量小于参考值时，所述开放块通过归并所述数据块的目标块和对应于所述目标块的日志块的有效页面保护。
9.根据权利要求8所述的存储器系统，其中，所述目标块包括在所述数据块中具有最大数量的无效页面或最小数量的编程/擦除的块。
10.根据权利要求7所述的存储器系统，其中，当在所述循环缓冲模式中所述第二存储区域的存储块的开放块的数量小于参考值时，所述开放块通过删除所述数据块和所述日志块中的一个的目标块和循环所述目标块的有效页面而被保护。
11.根据权利要求10所述的存储器系统，其中：
所述目标块包括在所述数据块或所述日志块中具有最大数量的无效页面或最小数量的编程/擦除的块，以及
包括在所述目标块中的有效页面在删除所述目标块之前通过检查所述有效页面的重要性被复制到所述日志块中。
12.根据权利要求7所述的存储器系统，其中，所述日志块的数量与所述数据块的数量的比在所述循环缓冲模式中比在所述全日志模式中大。
13.一种存储器系统的操作方法，其包括：
确定存储在存储器装置中的数据的空间局部性，所述存储器装置包括第一存储区域和第二存储区域，所述第一存储区域和所述第二存储区域中的每个包括多个存储块；
基于确定的结果将所述数据的逻辑地址映射到所述第一存储区域和所述第二存储区域中的一个的物理地址，以及
根据所述数据是热数据还是冷数据，附加地选择多个子操作模式，在所述多个子操作模式中，保护边缘块。
14.根据权利要求13所述的操作方法，其中，所述数据的空间局部性的确定包括：
确定所述数据是随机数据还是序列数据。
15.根据权利要求14所述的操作方法，其中，所述数据的逻辑地址的映射包括：
当所述数据是随机数据时，基于页面将所述数据的逻辑地址映射到所述第一存储区域的物理地址；以及
当所述数据是序列数据时，基于日志块将所述数据的逻辑地址映射到所述第二存储区域的物理地址。
16.根据权利要求14所述的操作方法，其进一步包括，当所述数据是序列数据时:
确定所述数据的时间局部性；以及
基于确定的结果控制所述第二存储区域的多个存储块的日志块与数据块的比。
17.根据权利要求16所述的操作方法，其中，所述时间局部性的确定包括：
确定所述数据是所述冷数据还是所述热数据。
18.根据权利要求17所述的操作方法，其中，当所述数据是冷数据时，所述边缘块通过归并所述数据块和所述日志块保护。
19.根据权利要求17所述的操作方法，其中，当所述数据是热数据时，所述边缘块通过删除和循环所述数据块或所述日志块保护。
20.根据权利要求16所述的操作方法，其中，所述日志块与所述数据块的比的控制包括：
当所述数据是所述冷数据时，减少所述日志块的比例；以及
当所述数据是所述热数据时，增加所述日志块的比例。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018163434A (ja) * 2017-03-24 2018-10-18 東芝メモリ株式会社 メモリシステム
KR102430791B1 (ko) * 2017-07-19 2022-08-10 에스케이하이닉스 주식회사 컨트롤러 및 컨트롤러의 동작방법
US10719439B2 (en) 2017-09-06 2020-07-21 Seagate Technology Llc Garbage collection of a storage device
CN107797939B (zh) * 2017-09-28 2020-02-28 北京华航无线电测量研究所 一种将慢速串口数据与高速采集数据融合存储的方法
KR102441992B1 (ko) * 2017-11-09 2022-09-08 한국전자통신연구원 분리 메모리 관리 방법 및 장치
CN109800180B (zh) * 2017-11-17 2023-06-27 爱思开海力士有限公司 用于地址映射的方法和存储器系统
KR20190073132A (ko) * 2017-12-18 2019-06-26 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
KR20190086921A (ko) * 2018-01-15 2019-07-24 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
KR102549346B1 (ko) * 2018-07-24 2023-06-28 삼성전자주식회사 솔리드 스테이트 드라이브 및 그의 메타 데이터 액세스 방법
KR102612842B1 (ko) * 2018-09-17 2023-12-13 에스케이하이닉스 주식회사 메모리 시스템 내 펌웨어를 유지하는 방법 및 장치
KR20200106739A (ko) * 2019-03-05 2020-09-15 에스케이하이닉스 주식회사 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법
KR102705754B1 (ko) * 2019-03-05 2024-09-12 에스케이하이닉스 주식회사 데이터 처리 시스템 및 그것의 동작방법
KR20200122685A (ko) * 2019-04-18 2020-10-28 에스케이하이닉스 주식회사 메모리 시스템 내에서 서로 다른 종류의 데이터를 처리하기 위한 장치 및 방법
KR20210074849A (ko) 2019-12-12 2021-06-22 에스케이하이닉스 주식회사 메모리 컨트롤러 및 이의 동작 방법
KR20210129490A (ko) * 2020-04-20 2021-10-28 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US11481273B2 (en) 2020-08-17 2022-10-25 Micron Technology, Inc. Partitioned memory having error detection capability
KR102529333B1 (ko) * 2021-03-10 2023-05-04 성균관대학교산학협력단 캐시 관리 장치 및 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103530062A (zh) * 2012-07-03 2014-01-22 群联电子股份有限公司 数据存储方法、存储器控制器与存储器存储装置
CN104268095A (zh) * 2014-09-24 2015-01-07 上海新储集成电路有限公司 一种存储器及基于该存储器进行数据读/写操作的方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8027194B2 (en) * 1988-06-13 2011-09-27 Samsung Electronics Co., Ltd. Memory system and method of accessing a semiconductor memory device
US7478248B2 (en) * 2002-11-27 2009-01-13 M-Systems Flash Disk Pioneers, Ltd. Apparatus and method for securing data on a portable storage device
KR101477047B1 (ko) * 2008-02-29 2014-12-30 삼성전자주식회사 메모리 시스템 및 그것의 블록 병합 방법
KR101570179B1 (ko) * 2008-12-08 2015-11-18 삼성전자주식회사 빠른 파워-오프를 위한 캐시 동기화 방법 및 시스템
KR101028929B1 (ko) 2008-12-31 2011-04-12 성균관대학교산학협력단 실시간 시스템을 위한 로그 블록 연관성 분산 방법 및 이를수행하는 플래시 메모리 장치
US8412909B2 (en) * 2009-04-08 2013-04-02 Samsung Electronics Co., Ltd. Defining and changing spare space and user space in a storage apparatus
KR101644125B1 (ko) 2009-09-22 2016-07-29 삼성전자주식회사 비휘발성 메모리를 이용한 로깅 최적화 장치 및 방법
US8156304B2 (en) * 2009-12-04 2012-04-10 Oracle International Corporation Dynamic data storage repartitioning
KR101179027B1 (ko) 2010-02-26 2012-08-31 성균관대학교산학협력단 버퍼의 지역성에 기초한 가비지 컬렉션을 수행하는 낸드 플래시 메모리 시스템 및 방법
US20120311228A1 (en) 2011-06-03 2012-12-06 Advanced Micro Devices, Inc. Method and apparatus for performing memory wear-leveling using passive variable resistive memory write counters
US9367262B2 (en) * 2013-02-26 2016-06-14 Seagate Technology Llc Assigning a weighting to host quality of service indicators
US20140258628A1 (en) 2013-03-11 2014-09-11 Lsi Corporation System, method and computer-readable medium for managing a cache store to achieve improved cache ramp-up across system reboots

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103530062A (zh) * 2012-07-03 2014-01-22 群联电子股份有限公司 数据存储方法、存储器控制器与存储器存储装置
CN104268095A (zh) * 2014-09-24 2015-01-07 上海新储集成电路有限公司 一种存储器及基于该存储器进行数据读/写操作的方法

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