KR102549346B1 - 솔리드 스테이트 드라이브 및 그의 메타 데이터 액세스 방법 - Google Patents

솔리드 스테이트 드라이브 및 그의 메타 데이터 액세스 방법 Download PDF

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Abstract

솔리드 스테이트 드라이브 및 그의 메타 데이터 액세스 방법이 제공된다. 상기 솔리드 스테이트 드라이브는 서로 다른 종류의 제1 및 제2 메모리 및 상기 제1 및 제2 메모리를 제어하는 메모리 컨트롤러를 포함하되, 상기 메모리 컨트롤러는, 호스트로부터 메타 데이터 액세스 요청을 수신하고, 상기 메타 데이터 액세스 요청에 따라 상기 제1 및 제2 메모리의 컨디션을 각각 판단하여 적어도 하나를 선택하는 컨디션 체커를 포함하고, 상기 컨디션 체커가 선택한 메모리에 액세스한다.

Description

솔리드 스테이트 드라이브 및 그의 메타 데이터 액세스 방법{Solid state drive and a method for metadata access}
본 발명은 솔리드 스테이트 드라이브 및 그의 메타 데이터 액세스 방법에 관한 것이다.
솔리드 스테이트 드라이브(SSD; solid state drive)는 메모리 반도체인 낸드 플래쉬 메모리(nand flash memory)를 이용해 정보를 저장하는 저장장치를 의미한다. 하드 디스크 드라이브(HDD; hard disk drive)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열 및 소음도 적으며, 소형화와 경량화할 수 있는 장점이 있다. 하드 디스크 드라이브와 달리 물리적인 구동 장치가 없어 소음이 없고 데이터 처리 속도가 빠르다.
그런데 기존의 솔리드 스테이트 드라이브에 낸드 플래쉬 메모리와 이종(異種)의 메모리를 추가하여 복합 솔루션을 형성하는 새로운 솔리드 스테이트 드라이브가 개발되고 있다. 이러한 복합 솔루션 장치는 서로 다른 메모리의 특성에 따른 운영을 통해서 더 나은 동작 성능을 가질 수 있다.
본 발명이 해결하려는 과제는 동작 성능이 향상된 솔리드 스테이트 드라이브를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는 동작 성능이 향상된 솔리드 스테이트 드라이브의 메타 데이터 액세스 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 솔리드 스테이트 드라이브는, 서로 다른 종류의 제1 및 제2 메모리 및 상기 제1 및 제2 메모리를 제어하는 메모리 컨트롤러를 포함하되, 상기 메모리 컨트롤러는, 호스트로부터 메타 데이터 액세스 요청을 수신하고, 상기 메타 데이터 액세스 요청에 따라 상기 제1 및 제2 메모리의 컨디션을 각각 판단하여 적어도 하나를 선택하는 컨디션 체커를 포함하고, 상기 컨디션 체커가 선택한 메모리에 액세스한다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 솔리드 스테이트 드라이브는 제1 메타 데이터가 저장된 제1 메모리, 상기 제1 메타 데이터와 동일한 제2 메타 데이터가 저장되고, 상기 제1 메모리와 다른 종류의 제2 메모리 및 상기 제1 및 제2 메모리를 제어하는 메모리 컨트롤러로서, 상기 메모리 컨트롤러는 상기 제1 및 제2 메모리의 컨디션을 판단하여 더 우월한 컨디션의 메모리를 선택하는 컨디션 체커를 포함하는 메모리 컨트롤러를 포함하되, 상기 메모리 컨트롤러는 호스트로부터 메타 데이터 리드 요청을 수신하고, 상기 메타 데이터 리드 요청에 따라서 상기 제1 및 제2 메타 데이터 중 상기 컨디션 체커가 선택한 메모리에 저장된 메타 데이터를 리드한다.
상기 다른 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 솔리드 스테이트 드라이브의 메타 데이터 액세스 방법은 호스트로부터 메타 데이터 리드 요청을 받고, 서로 다른 종류의 제1 및 제2 메모리의 컨디션을 판단하여 상기 제1 및 제2 메모리 중 어느 하나를 선택하고, 상기 제1 및 제2 메모리 중 선택된 메모리의 메타 데이터를 리드하는 것을 포함한다.
도 1은 본 발명의 몇몇 실시예들에 따른 솔리드 스테이트 드라이브 시스템을 설명하기 위한 블록도이다.
도 2는 도 1의 솔리드 스테이트 드라이브를 설명하기 위한 블록도이다.
도 3은 도 2의 메모리 컨트롤러와 메모리들을 세부적으로 설명하기 위한 블록도이다.
도 4는 도 3의 컨디션 체커의 동작을 세부적으로 설명하기 위한 특성 테이블의 예시도이다.
도 5는 도 3의 메모리 컨트롤러를 인터페이스 관점에서 설명하기 위한 블록도이다.
도 6은 도 3의 제2 메모리의 구조를 세부적으로 설명하기 위한 블록도이다.
도 7은 도 6의 제2 메모리의 메모리 블록에 대한 예시적인 등가 회로도이다.
도 8은 도 6의 제2 메모리의 메모리 블록에 대한 예시적인 사시도이다.
도 9는 본 발명의 몇몇 실시예들에 따른 솔리드 스테이트 드라이브의 제2 메모리의 메모리 블록에 대한 예시적인 사시도이다.
도 10은 본 발명의 몇몇 실시예들에 따른 솔리드 스테이트 드라이브의 프로그램 동작을 설명하기 위한 타임 다이어그램이다.
도 11은 본 발명의 몇몇 실시예들에 따른 솔리드 스테이트 드라이브를 설명하기 위한 블록도이다.
도 12는 본 발명의 몇몇 실시예들에 따른 솔리드 스테이트 드라이브를 설명하기 위한 블록도이다.
도 13은 본 발명의 몇몇 실시예들에 따른 솔리드 스테이트 드라이브를 설명하기 위한 블록도이다.
도 14는 본 발명의 몇몇 실시예들에 따른 솔리드 스테이트 드라이브의 프로그램 동작을 설명하기 위한 타임 다이어그램이다.
도 15는 본 발명의 몇몇 실시예들에 따른 솔리드 스테이트 드라이브의 프로그램 동작을 설명하기 위한 타임 다이어그램이다.
도 16은 본 발명의 몇몇 실시예들에 따른 솔리드 스테이트 드라이브의 프로그램 동작을 설명하기 위한 타임 다이어그램이다.
도 17은 본 발명의 몇몇 실시예들에 따른 솔리드 스테이트 드라이브의 메타 데이터 액세스 방법을 설명하기 위한 순서도이다.
도 18은 본 발명의 몇몇 실시예들에 따른 솔리드 스테이트 드라이브의 메타 데이터 액세스 방법을 설명하기 위한 순서도이다.
이하에서, 도 1 내지 도 10을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해서 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 솔리드 스테이트 드라이브 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 본 발명의 몇몇 실시예들에 따른 솔리드 스테이트 드라이브 시스템은 호스트(10) 및 솔리드 스테이트 드라이브(20)를 포함한다.
호스트(10)는 솔리드 스테이트 드라이브(20)의 외부에서 솔리드 스테이트 드라이브(20)와 결합될 수 있다. 호스트(10)는 솔리드 스테이트 드라이브(20)와 호스트 인터페이스를 통해서 연결될 수 있다. 호스트(10)는 솔리드 스테이트 드라이브(20)의 데이터 처리 동작(예를 들어, 프로그램(program) 동작, 이레이즈(erase) 동작 및 리드(read) 동작)을 제어할 수 있다.
호스트(10)는 호스트 프로세서, 집적 회로(integrated circuit(IC)), 마더보드(motherboard), 시스템 온 칩(system on chip(SoC)), 애플리케이션 프로세서(application processor(AP)), 모바일(mobile) AP, 웹(web) 서버, 데이터 서버, 또는 데이터베이스 서버로 구현될 수 있으나 이에 제한되는 것은 아니다.
솔리드 스테이트 드라이브(20)는 호스트 인터페이스를 통해서 호스트(10)와 명령 및/또는 데이터를 주고받을 수 있다. 솔리드 스테이트 드라이브(20)는 플래쉬-기반 스토리지(flash based storage)로 구현될 수 있으나 이에 제한되는 것은 아니다. 예컨대, 솔리드 스테이트 드라이브(20)는 SSD(solid-state drive or solid-state disk) 또는 임베디드 SSD(embedded SSD(eSSD))로 구현될 수 있으나 이에 제한되는 것은 아니다.
호스트(10)와 솔리드 스테이트 드라이브(20)는 서로 연결되어 하나의 데이터 처리 시스템을 구현할 수 있다. 상기 데이터 처리 시스템은 예를 들어, PC(personal computer), 워크스테이션(workstation), 데이터 센터, 인터넷 데이터 센터(internet data center(IDC)), DAS(direct attached storage) 시스템, SAN(storage area network) 시스템, NAS(network attached storage) 시스템, RAID(redundant array of inexpensive disks, or redundant array of independent disks) 시스템, 또는 모바일 장치로 구현될 수 있으나 이에 제한되는 것은 아니다.
또한, 상기 모바일 장치는 랩탑 컴퓨터(laptop computer), 이동 전화기, 스마트 폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PND(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 모바일 인터넷 장치(mobile internet device(MID)), 웨어러블 컴퓨터, 사물 인터넷(internet of things(IoT)) 장치, 만물 인터넷(internet of everything(IoE)) 장치, 드론(drone), 또는 e-북(e-book)으로 구현될 수 있으나, 이에 제한되는 것은 아니다.
도 2는 도 1의 솔리드 스테이트 드라이브를 설명하기 위한 블록도이다.
도 2를 참조하면, 본 발명의 몇몇 실시예들에 따른 솔리드 스테이트 드라이브는 호스트 인터페이스(300), 프로세싱 코어(100), 휘발성 메모리(200), 파워 컨트롤 모듈(400), 메모리 컨트롤러(500) 및 비휘발성 메모리(600)를 포함한다.
호스트 인터페이스(300)는 호스트(10)와 솔리드 스테이트 드라이브(20) 사이의 명령 및/또는 데이터의 전송 경로일 수 있다. 실시 예들에 따라, 호스트 인터페이스(300)는 SATA(serial advanced technology attachment) 인터페이스, SATAe(SATA express) 인터페이스, SAS(serial attached small computer system interface(SCSI)) 인터페이스, PCIe(peripheral component interconnect express) 인터페이스, NVMe(non-volatile memory Express) 인터페이스, AHCI(advanced host controller interface) 인터페이스, 또는 멀티미디어 카드 (multimedia card(MMC))인터페이스로 구현될 수 있으나 이에 제한되는 것은 아니다.
실시예들에 따라, 호스트 인터페이스(300)는 전기 신호들 또는 광 신호들을 전송할 수 있다.
프로세싱 코어(100)는 솔리드 스테이트 드라이브(20) 내에서 솔리드 스테이트 드라이브(20)의 동작을 수행할 수 있다. 구체적으로, 호스트(10)에 의해서 전송되는 데이터 처리 명령에 대한 작업 및 비휘발성 메모리(600)의 리프레쉬 작업 등을 수행할 수 있다.
프로세싱 코어(100)는 제1 코어(101) 및 제2 코어(102)를 포함할 수 있다. 제1 코어(101)와 제2 코어(102)는 서로 동종의 코어일 수도 있고, 서로 이종의 코어일 수도 있다. 제1 코어(101) 및 제2 코어(102)는 여러 작업을 나누어 수행할 수 있다.
도 2에서는 프로세싱 코어(100)가 제1 코어(101) 및 제2 코어(102)의 2개로 도시되었지만, 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서는 프로세싱 코어의 개수가 1개이거나, 3개 이상일 수도 있다.
휘발성 메모리(200)는 프로세싱 코어(100)와 함께 데이터 처리 명령에 대한 작업 및 비휘발성 메모리(600)의 리프레쉬 작업을 수행할 수 있다. 휘발성 메모리(200)는 예를 들어, DRAM(Dynamic random access memory)일 수 있다. 휘발성 메모리(200)는 상기 작업들을 수행하기 위한 버퍼 메모리의 역할을 수행할 수 있다.
파워 컨트롤 모듈(400)은 솔리드 스테이트 드라이브(20)에 공급되는 파워를 제어할 수 있다. 파워 컨트롤 모듈(400)은 호스트(도 1의 10)로부터 파워를 공급받아 이를 제어할 수 있다. 또는 파워 컨트롤 모듈(400)은 내부에 위치한 배터리로부터 파워를 공급받을 수도 있다.
메모리 컨트롤러(500)는 비휘발성 메모리(600)를 제어할 수 있다. 메모리 컨트롤러(500)는 호스트(도 1의 10)로부터 요청을 받아 비휘발성 메모리(600)에 액세스할 수 있다. 이를 통해서, 메모리 컨트롤러(500)는 비휘발성 메모리(600)에 주어지는 명령 및/또는 데이터의 전송 또는 처리를 제어할 수 있다.
구체적으로, 메모리 컨트롤러(500)는 비휘발성 메모리(600)에 프로그램 동작, 리드 동작 및 이레이즈 동작을 수행할 수 있다. 메모리 컨트롤러(500)에 대해서는 추후에 더 자세히 설명한다.
비휘발성 메모리(600)는 호스트의 요청에 따라 내부에 데이터를 프로그램 하거나 내부에 저장된 데이터를 리드하게 할 수 있다. 비휘발성 메모리(600)는 제1 메모리(610)와 제2 메모리(620)를 포함할 수 있다.
제1 메모리(610)와 제2 메모리(620)는 서로 다른 종류일 수 있다. 예를 들어, 제1 메모리(610) 및 제2 메모리(620)는 각각 PRAM(Phase-change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 및 낸드 플래쉬 메모리(NAND flash memory) 중 어느 하나일 수 있다. 편의상, 이하에서는 제1 메모리(610)가 PRAM이고, 제2 메모리(620)가 낸드 플래쉬 메모리인 것으로 가정한다.
도 2에서는 제1 메모리(610)는 제1 채널(Ch1)에 연결되고, 제2 메모리(620)는 복수로서 제2 채널(Ch2), 제3 채널(Ch3) 및 제4 채널(Ch4)에 연결될 수 있다. 즉, 제2 메모리(620)는 제2 채널(Ch2)에 연결되는 제1 채널 메모리(621), 제3 채널(Ch3)에 연결되는 제2 채널 메모리(622) 및 제4 채널(Ch4)에 연결되는 제3 채널 메모리(623)를 포함할 수 있다.
이 때, 도 2의 구성은 하나의 예시에 불과하고 얼마든지 다른 형태로 메모리가 배치될 수 있다. 즉, 제1 메모리(610)가 복수로서 복수의 채널에 연결될 수도 있고, 제2 메모리(620)가 단수로서 하나의 채널에 연결될 수도 있다. 또한, 전체 메모리의 수는 제한되지 않는다.
상술하였듯이, 제2 메모리(620)는 3차원 낸드 플래쉬 메모리 어레이를 포함할 수 있다. 제2 메모리(620)는, 실리콘 기판 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 모놀리식으로(monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 모놀리식(monolithically)이란 용어는, 3차원 어레이의 각 레벨의 층들이 3차원 어레이의 하위 레벨의 층들 위에 직접 증착됨을 의미한다.
본 발명의 기술적 사상에 따른 예시적인 실시예로서, 3차원 메모리 어레이는 수직의 방향성을 가지며, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들을 포함한다. 적어도 하나의 메모리 셀은 전하 트랩 층을 포함한다. 각각의 수직 NAND 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 포함할 수 있다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조를 갖고, 메모리 셀들과 함께 모놀리식으로 형성될 수 있다 이에 대해서는 추후에 더 자세히 설명한다.
시스템 버스(700)는 호스트 인터페이스(300)와, 휘발성 메모리(200)와, 프로세싱 코어(100)와, 비휘발성 메모리(600)와 연결된 메모리 컨트롤러(500)와, 파워 컨트롤 모듈(400) 사이를 연결할 수 있다. 즉, 데이터 및 요청의 이동은 시스템 버스(700)를 통해서 이루어질 수 있다.
도 3은 도 2의 메모리 컨트롤러와 메모리들을 세부적으로 설명하기 위한 블록도이고, 도 4는 도 3의 컨디션 체커의 동작을 세부적으로 설명하기 위한 특성 테이블의 예시도이다.
도 3을 참조하면, 메모리 컨트롤러(500)는 플래쉬 변환 계층(flash translation layer)(510), 컨디션 체커(520) 및 특성 테이블(530)을 포함할 수 있다.
플래쉬 변환 계층(510)은 호스트(도 1의 10)로부터의 데이터 액세스 요청에 따라, 논리적 어드레스를 물리적 어드레스로 변환하여 비휘발성 메모리(600)로 제공할 수 있다.
또한, 플래쉬 변환 계층(510)은 비휘발성 메모리(600)의 다양한 셀 영역들(예컨대, 칩 단위, 블록 단위 및 페이지 단위 등)에 대한 관리 동작을 수행할 수 있다. 예컨대 비휘발성 메모리(600)의 다수의 블록들에 대한 가비지 콜렉션 및 배드 블록 관리 동작을 수행할 수 있다.
또한, 플래쉬 변환 계층(510)은 웨어 레벨링(wear leveling)을 할 수 있다. 웨어 레벨링이란 낸드 플래쉬 메모리의 셀 간의 작업을 분산시키는 것을 의미한다. 낸드 플래쉬 메모리의 셀은 너무 빈번하게 프로그램 및 이레이즈 과정을 거치면 사용 불가능 상태(wearing off)가 될 수 있다. 따라서, 낸드 플래쉬 메모리의 셀 간의 작업을 분산하여 각 블록들이 P/E 사이클(program/erase cycle)의 한계에 동시에 도달하도록 하는 것이다.
컨디션 체커(520)는 각 메모리의 컨디션을 체크할 수 있다. 즉, 컨디션 체커(520)는 제1 메모리(610) 및 제2 메모리(620)의 현재의 컨디션이 어떠한지 판단할 수 있다.
제1 메모리(610)와 제2 메모리(620)는 각각 동일한 메타 데이터를 포함할 수 있다. 즉, 제1 메모리(610)는 제1 메타 데이터(MD1)를 저장하고, 제2 메모리(620)는 제2 메타 데이터(MD2)를 저장할 수 있다.
제1 메타 데이터(MD1) 및 제2 메타 데이터(MD2)는 서로 동일한 내용을 가지는 미러(mirror) 데이터일 수 있다. 메타 데이터는 솔리드 스테이트 드라이브(20)의 초기 구동을 위한 중요한 데이터일 수 있다. 즉, 메타 데이터는 보안 인증을 위한 데이터, 펌웨어의 초기 구동을 위한 데이터 및 펌웨어 디버깅을 위한 데이터를 포함할 수 있다.
본 발명의 몇몇 실시예에 따른 솔리드 스테이트 드라이브(20)는 이러한 메타 데이터를 미러링하여 서로 다른 종류의 메모리에 저장함으로써, 메타 데이터의 손상에 대비할 수 있다.
메모리 컨트롤러(500)는 호스트(10)로부터 상기 메타 데이터의 액세스 요청 즉, 상기 메타 데이터의 리드 요청이 오면 이를 수신하고, 이에 따라 컨디션 체커(520)가 제1 메모리(610)와 제2 메모리(620) 중 어떤 메모리가 더 컨디션이 우월한지를 판단할 수 있다.
컨디션 체커(520)는 제1 메모리(610)의 현재 컨디션을 판단하고, 제2 메모리(620)의 현재 컨디션을 판단할 수 있다. 컨디션 체커(520)는 제1 메모리(610)의 컨디션과 제2 메모리(620)의 컨디션을 비교하여 더 나은 컨디션을 가지는 메모리를 선택할 수 있다.
컨디션 체커(520)의 메모리 컨디션 비교 방법은 다양할 수 있다. 예를 들어, 컨디션 체커(520)는 특성 테이블(530)을 참조할 수 있다. 도 3에서 특성 테이블(530)은 컨디션 체커(520) 외부에 위치하는 것으로 도시하였으나, 이에 제한되는 것은 아니다. 즉, 특성 테이블(530)은 컨디션 체커(520)의 내부에 위치할 수도 있고, 아예 메모리 컨트롤러(500)의 외부의 다른 메모리에 저장되어 있을 수도 있다. 즉, 특성 테이블(530)의 위치는 컨디션 체커(520)가 참조할 수만 있으면 따로 제한되지 않을 수 있다.
특성 테이블(530)은 제1 메모리(610)에 대한 특성 테이블과 제2 메모리(620)에 대한 특성 테이블을 포함할 수 있다. 특성 테이블(530)은 상태값(Status value)에 대응되는 컨디션 점수(Condition point)를 포함할 수 있다.
상기 상태값은 현재 메모리의 상태에 대한 값일 수 있다. 상기 상태값은 예를 들어, 온도, P/E 사이클, 프로그램 리텐션 타임 및 이레이즈 리텐션 타임 중 적어도 하나일 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니고, 다른 상태값에 대한 컨디션 점수가 특성 테이블(530)에 저장될 수도 있다.
온도의 경우 높은 온도에서는 PRAM보다는 낸드 플래쉬 메모리의 컨디션이 더 좋을 수 있다. 제1 메모리(610)가 PRAM이고, 제2 메모리(620)가 낸드 플래쉬 메모리인 경우에는 컨디션 체커(520)는 높은 온도에서 제2 메모리(620)에 더 높은 점수를 줄 수 있다.
즉, 제1 메모리(610)의 상기 상태값은 t1~t4 중에 t2이고, 이에 대한 컨디션 점수는 a2일 수 있다. 이에 반해서, 제2 메모리(620)의 상기 상태값은 t3이고, 이에 대한 컨디션 점수는 a1~a4와 다른 b1~b4에서 b3일 수 있다. 이 때, b1~b4은 a1~a4와 다른 값일 수 있다. 이는 PRAM과 낸드 플래쉬 메모리의 특성 차이에서 기인할 수 있다.
P/E 사이클의 경우, 낸드 플래쉬 메모리가 P/E 사이클이 커질수록 신뢰도가 열화되므로 이를 반영한 컨디션 점수가 특성 테이블(530)에 저장될 수 있다. 프로그램 리텐션 타임은 가장 최근에 프로그램이 된 후 방치된 시간을 의미하고, 이레이즈 리텐션 타임은 가장 최근에 이레이즈 된 후 방치된 시간을 의미할 수 있다. 프로그램 리텐션 타임 및 이레이즈 리텐션 타임이 커지는 경우 낸드 플래쉬 메모리의 셀 내의 전자/정공의 작용에 의해서 낸드 플래쉬 메모리의 산포가 넓어질 수 있다. 즉, 프로그램 리텐션 타임 또는 이레이즈 리텐션 타임이 클수록 낸드 플래쉬 메모리인 제2 메모리(620)의 신뢰도는 낮아질 수 있다.
특성 테이블(530)은 상술한 특성을 반영한 각각의 상기 상태값에 대응한 컨디션 점수를 저장할 수 있다. 컨디션 체커(520)는 제1 메모리(610) 및 제2 메모리(620)로부터 각각 현재 상태 정보를 수신할 수 있다. 이 때, 상기 현재 상태 정보는 상기 상태값을 포함할 수 있다.
상기 상태값은 복수로 적용될 수 있다. 예를 들어, 온도와 P/E 사이클을 모두 고려한 경우에는 온도에 따른 컨디션 점수와 P/E 사이클에 따른 컨디션 점수를 합산하여 제1 메모리(610)와 제2 메모리(620)의 컨디션 점수를 비교할 수 있다.
컨디션 체커(520)는 제1 메모리(610)와 제2 메모리(620) 중 더 높은 컨디션 점수를 가지는 메모리를 선택할 수 있다. 즉, 컨디션 체커(520)는 이종 메모리 중 더 나은 컨디션을 가지는 메모리를 선택할 수 있다.
메모리 컨트롤러(500)는 호스트(도 1의 10)의 메타 데이터 리드 요청에 대응하여 컨디션 체커(520)가 선택한 메모리의 메타 데이터를 리드할 수 있다. 즉, 컨디션 체커(520)가 제1 메모리(610)를 선택한 경우, 메모리 컨트롤러(500)는 제1 메모리(610)의 제1 메타 데이터(MD1)를 리드하고, 이와 달리, 컨디션 체커(520)가 제2 메모리(620)를 선택한 경우, 메모리 컨트롤러(500)는 제2 메모리(620)의 제2 메타 데이터(MD2)를 리드할 수 있다.
본 실시예는 이를 통해서, 더 나은 컨디션에 있는 메타 데이터에 액세스할 수 있어, 솔리드 스테이트 드라이브(20)의 동작 성능 및 신뢰성을 크게 향상시킬 수 있다.
도 5는 도 3의 메모리 컨트롤러를 인터페이스 관점에서 설명하기 위한 블록도이다.
도 5를 참조하면, 메모리 컨트롤러(500)의 볼륨 인터페이스(501)를 포함할 수 있다. 볼륨 인터페이스(501)는 시큐리티 볼륨(502), 펌웨어 볼륨(503), 디버그 볼륨(504) 및 유저 볼륨(505)을 포함할 수 있다.
시큐리티 볼륨(502)은 솔리드 스테이트 드라이브(20)의 보안 인증을 위한 영역일 수 있다. 펌웨어 볼륨(503)은 솔리드 스테이트 드라이브(20)의 펌웨어 구동을 위한 영역일 수 있다. 디버그 볼륨(504)은 솔리드 스테이트 드라이브(20)의 디버그를 위한 영역일 수 있다. 유저 볼륨(505)은 유저가 직접 사용하기 위한 영역일 수 있다.
이러한 영역들은 결국 제1 메모리(610)나 제2 메모리(620) 중 어느 하나로 액세스되어야 하는데 다이나믹 셀렉터(506)에 의해서 제1 메모리(610)와 제2 메모리(620) 중 어느 하나가 선택되어 액세스 될 수 있다. 다이나믹 셀렉터(506)는 도 3의 컨디션 체커(520)의 동작에 따라서 선택적인 액세스를 허용할 수 있다.
제1 메모리(610)가 PRAM이고, 제2 메모리(620)가 낸드 플래쉬 메모리이므로, 제1 메모리(610) 액세스를 위한 PRAM 인터페이스(507)와 제2 메모리(620) 액세스를 위한 낸드 인터페이스(508)가 존재할 수 있다.
PRAM 인터페이스(507)는 제1 메모리(610)에 액세스를 허용하고, 낸드 인터페이스(508)는 제2 메모리(620)에 액세스를 허용할 수 있다.
이하, 도 6 내지 도 8을 참조하여 본 발명의 몇몇 실시예에 따른 솔리드 스테이트 드라이브(20)의 제2 메모리(620)를 구성하는 낸드 플래쉬 메모리의 구조에 대해서 자세히 설명한다.
도 6은 도 3의 제2 메모리의 구조를 세부적으로 설명하기 위한 블록도이고, 도 7은 도 6의 제2 메모리의 메모리 블록에 대한 예시적인 등가 회로도이다. 도 8은 도 6의 제2 메모리의 메모리 블록에 대한 예시적인 사시도이다.
도 6은 편의상 제2 메모리(620) 중 제1 채널 메모리(621)만을 도시하였다. 제2 채널 메모리(622) 및 제3 채널 메모리(623)도 제1 채널 메모리(621)와 동일 내지 유사한 구조를 가질 수 있다.
도 6을 참조하면, 제1 채널 메모리(621)는 복수의 메모리 블록들(BLK1 ~ BLKz, z는 2 이상의 정수)을 포함한다. 복수의 메모리 블록들(BLK1 ~ BLKz) 각각은 복수의 페이지들(Page 1 ~ Page m, m은 2 이상의 정수)을 포함한다
도 7을 참조하면, 메모리 블록(BLK)은 복수의 비트 라인들(BL1 ~ BLn, n는 2 이상의 정수)에 연결된 스트링(String)들을 포함한다. 여기서 스트링들 각각은 비트 라인과 공통 소스 라인(common source line; CSL) 사이에 직렬 연결된 적어도 하나의 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1 ~ MCm, m은 2 이상의 정수), 적어도 하나의 접지 선택 트랜지스터(GST)를 포함한다.
메모리 셀들(MC1 ~ MCm) 각각은 적어도 하나의 비트 이상의 데이터를 저장할 수 있다. 도시되지 않았지만, 스트링(String)들 각각은 스트링 선택 트랜지스터(SST)와 메모리 셀들(MC1 ~ MCm) 사이에 적어도 하나의 더미 셀과, 메모리 셀들(MC1 ~ MCm)과 접지 선택 트랜지스터(GST) 사이에 적어도 하나의 더미 셀을 더 포함할 수 있다.
도 8을 참조하면, 기판 위에 4개의 서브 블록들이 형성된다. 각각의 서브 블록들은 기판 위에 워드라인 컷(WL cut)들 사이에 적어도 하나의 접지 선택 라인(GSL), 복수의 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL)이 판 형태로 적층됨으로써 형성된다. 여기서 적어도 하나의 스트링 선택 라인(SSL)은 스트링 선택 라인 컷(String Cut)으로 분리된다. 한편, 도 8에서는 스트링 선택 라인 컷이 존재하지만, 본 발명의 메모리 블록이 여기에 제한되지 않는다. 본 발명의 메모리 블록(BLKa)은 스트링 선택 라인 컷이 존재하지 않도록 구현될 수도 있다.
제1 방향(1st)과 제2 방향(2nd)은 서로 교차하고, 제3 방향(3rd)은 제1 방향(1st) 및 제2 방향(2nd)과 교차할 수 있다. 제1 방향(1st), 제2 방향(2nd) 및 제3 방향(3rd)은 예를 들어, 서로 직교하는 오소고날(orthogonal)한 방향일 수 있다.
접지 선택 라인(GSL)과 워드라인들(WLs)과 스트링 선택 라인(SSL)은 제2 방향(2nd)으로 연장되고, 워드라인 컷과 스트링 선택 라인 컷에 의해서 제1 방향(1st)으로 서로 이격될 수 있다. 또한, 접지 선택 라인(GSL)과 워드라인들(WLs)과 스트링 선택 라인(SSL)은 순차적으로 제3 방향(3rd)으로 적층될 수 있다.
본 발명의 몇몇 실시예에 있어서, 접지 선택 라인(GSL)과 워드라인들(WLs) 사이에 적어도 하나의 더미 워드라인이 판 형태로 적층되거나, 워드라인들(WLs)과 스트링 선택 라인(SSL) 사이에 적어도 하나의 더미 워드라인이 판 형태로 적층 될 수 있다.
각각의 워드라인 컷들은, 도시되지 않았지만 공통 소스 라인(common source line: CSL)을 포함한다. 실시 예에 있어서, 각각의 워드라인 컷에 포함된 공통 소스 라인(CSL)은 공통으로 연결된다. 비트라인에 연결된 필라(pillar)가 적어도 하나의 접지 선택 라인(GSL), 복수의 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL)을 관통함으로써, 스트링이 형성된다
도 8에서는 워드라인 컷들 사이의 대상을 서브 블록으로 도시하였는데, 본 발명이 반드시 여기에 제한되지 않는다. 본 발명의 서브 블록은 워드라인 컷과 스트링 선택 라인 컷 사이의 대상을 서브 블록으로 명명할 수 있다.
본 발명의 실시 예에 따른 블록(BLKa)은 두 개의 워드라인들이 하나로 병합된 구조, 다른 말로 워드라인 병합 구조(merged wordline structure)로 구현될 수 있다
도 9는 본 발명의 몇몇 실시예들에 따른 솔리드 스테이트 드라이브의 제2 메모리의 메모리 블록에 대한 예시적인 사시도이다.
도 9의 블록(BLKb) 구조는 도 8의 블록(BLKa) 구조와 다를 수 있다.
도 9를 참조하면, 메모리 블록(BLKb)은 설명의 편의를 위하여 워드라인의 층수가 4라고 하였으나, 이에 제한되는 것은 아니다. 메모리 블록(BLKb)은 인접한 직렬 연결된 메모리 셀들의 하단들을 파이프로 연결하는 PBiCS(pipe-shaped bit cost scalable) 구조로 구현될 수 있다.
메모리 블록(BLKb)은 m×n(m, n은 자연수)의 스트링들(NS)을 포함한다. 도 5에서는 m=6, n=2를 나타내고 있다. 각 스트링(NS)은 직렬 연결된 메모리 셀들(MC1 ~ MC8)를 포함한다. 여기서 메모리 셀들(MC1 ~ MC8)의 제1 상단은 스트링 선택 트랜지스터(SST)에 연결되고, 메모리 셀들(MC1 ~ MC8)의 제2 상단은 접지 선택 트랜지스터(GST)에 연결되고, 메모리 셀들(MC1 ~ MC8)의 하단은 파이프 연결된다.
워드라인들(WL1~WL8)은 제1 방향(1st)으로 연장되고, 스트링들(NS)은 제2 방향으로 연장될 수 있다. 워드라인들(WL1~WL8)과 스트링들(NS)은 제3 방향(3rd)으로 서로 이격될 수 있다.
스트링(NS)을 구성하는 메모리 셀들은 복수의 반도체 층에 적층됨으로써 형성된다. 각 스트링(NS)은 제1 필라 (PL11), 제2 필라(PL12), 제1 필라(PL11) 및 제2 필라(PL12)를 연결하는 필라 연결부(PL13)를 포함한다. 제1 필라(PL11)는 비트라인(예를 들어, BL1)과 필라 연결부(PL13)에 연결되고, 스트링 선택 라인(SSL), 워드라인들(WL5 ~ WL8) 사이를 관통함으로써 형성된다. 제2 필라(PL12)는 공통소스라인(CSL)과 필라 연결부(PL13)에 연결되고, 접지 선택 라인(GSL), 워드라인들(WL1 ~ WL4) 사이를 관통함으로써 형성된다. 도 5에 도시된 바와 같이, 스트링(NS)은 U자형 필라 형태로 구현된다.
이 때, 제1 필라(PL11) 및 제2 필라(PL12)는 제3 방향으로 연장되고, 필라 연결부(PL13)는 제2 방향(2nd)으로 연결될 수 있다.
본 발명의 몇몇 실시 예에 있어서, 백-게이트(BG)는 기판 위에 형성되고, 백-게이트(BG) 내부에 필라 연결부(PL13)가 구현될 수 있다. 실시 예에 있어서, 백-게이트(BG)는 블록(BLKb)에 공통적으로 존재할 수 있다. 백-게이트(BG)는 다른 블록의 백-게이트와 서로 분리된 구조일 수 있다.
도 10은 본 발명의 몇몇 실시예들에 따른 솔리드 스테이트 드라이브의 프로그램 동작을 설명하기 위한 타임 다이어그램이다.
도 3 및 도 10을 참조하면, 본 발명의 몇몇 실시예들에 따른 솔리드 스테이트 드라이브(20)의 프로그램하는 방법은 리드하는 방법과는 다를 수 있다.
메모리 컨트롤러(500)는 호스트(도 1의 10)로부터 메타 데이터 프로그램 요청을 수신한다. 메모리 컨트롤러(500)가 메타 데이터 프로그램 요청을 수신하는 경우 컨디션 체커(520)는 제1 메모리(610)와 제2 메모리(620)의 컨디션을 체크한다.
컨디션 체커(520)는 상술한 방식과 동일하게 제1 메모리(610)와 제2 메모리(620) 중 더 나은 컨디션을 가지는 메모리를 선택할 수 있다. 이에 따라서, 메모리 컨트롤러(500)는 컨디션 체커(520)가 선택한 메모리에 먼저 메타 데이터를 프로그램할 수 있다.
컨디션 체커(520)가 제1 메모리(610)를 선택하였다고 가정하면, 메모리 컨트롤러(500)는 제1 시점(t1)에 제1 메타 데이터(MD1)를 제1 메모리(610)에 프로그램할 수 있다.
메모리 컨트롤러(500)는 제1 메타 데이터(MD1)가 프로그램된 시점에 바로 제2 메타 데이터(MD2)를 컨디션 체커(520)가 선택하지 않은 제2 메모리(620)에 프로그램하지 않을 수 있다.
컨디션 체커(520)는 동적으로 컨디션 체커(520)가 선택하지 않은 제2 메모리(620)의 컨디션을 체크하여 컨디션이 제1 시점(t1)보다 나아지는 제2 시점(t2)에 제2 메타 데이터(MD2)를 제2 메모리(620)에 프로그램할 수 있다. 제2 시점(t2)은 제1 시점(t1) 이후의 시점일 수 있다.
이 때, 컨디션이 나아지는 시점은 컨디션 체커(520)가 특성 테이블(530)을 참조하여 도출한 컨디션 점수가 미리 설정된 특정 수치 이상일 때를 의미할 수 있다.
시점은 다르지만, 제1 메타 데이터(MD1)와 제2 메타 데이터(MD2)는 서로 미러된 동일한 내용의 데이터일 수 있다. 이는 추후 메타 데이터 리드 시에 더 나은 컨디션의 메모리에서 메타 데이터를 리드할 수 있게 메타 데이터를 중복되게 저장하기 위함일 수 있다.
이하, 도 11을 참조하여, 본 발명의 몇몇 실시예들에 따른 솔리드 스테이트 드라이브를 설명한다. 상술한 설명과 중복되는 부분은 생략하거나 간략히 한다.
도 11은 본 발명의 몇몇 실시예들에 따른 솔리드 스테이트 드라이브를 설명하기 위한 블록도이다.
도 11을 참조하면, 본 발명의 몇몇 실시예들에 따른 솔리드 스테이트 드라이브는 제1 채널 메모리(621)뿐만 아니라, 제2 채널 메모리(622) 및 제3 채널 메모리(623)에도 각각 미러된 메타 데이터가 존재할 수 있다.
구체적으로, 제3 채널(Ch3)에 연결된 제2 채널 메모리(622)에는 제3 메타 데이터(MD3)가 저장되고, 제4 채널(Ch4)에 연결된 제3 채널 메모리(623)에는 제4 메타 데이터(MD4)가 저장될 수 있다.
이에 따라서, 컨디션 체커(520)는 단순히 제1 메모리(610)와 제2 메모리(620)의 컨디션 점수를 비교하는 것이 아니라, 제1 메모리(610)와, 제1 채널 메모리(621)와, 제2 채널 메모리(622)와, 제3 채널 메모리(623)를 함께 비교하여 어느 하나를 선택할 수 있다.
여기서, 제1 메타 데이터(MD1), 제2 메타 데이터(MD2), 제3 메타 데이터(MD3) 및 제4 메타 데이터(MD4)는 모두 동일한 내용을 가진 미러된 메타 데이터일 수 있다.
본 실시예에 따른 솔리드 스테이트 드라이브(20)는 서로 다른 채널의 동종의 메모리에서도 온도, PE 사이클, 프로그램 리텐션 타임, 이레이즈 리텐션 타임과 같은 상태값이 다 다를 수 있으므로, 동종의 메모리에서도 가장 컨디션이 나은 메모리를 선택하여 메타 데이터를 리드할 수 있다.
이에 따라서, 메타 데이터가 손상되지 않고, 리드되어 솔리드 스테이트 드라이브(20)의 전체적인 동작 성능이 크게 향상될 수 있다.
이하, 도 12를 참조하여, 본 발명의 몇몇 실시예들에 따른 솔리드 스테이트 드라이브를 설명한다. 상술한 설명과 중복되는 부분은 생략하거나 간략히 한다.
도 12는 본 발명의 몇몇 실시예들에 따른 솔리드 스테이트 드라이브를 설명하기 위한 블록도이다.
도 12를 참조하면, 본 발명의 몇몇 실시예들에 따른 솔리드 스테이트 드라이브의 메모리 컨트롤러(500)는 특성 파라미터(531)를 포함할 수 있다.
특성 파라미터(531)는 제1 메모리(610)에 대한 특성 파라미터와 제2 메모리(620)에 대한 특성 파라미터를 포함할 수 있다. 특성 파라미터(531)는 상태값에 곱해지는 파라미터일 수 있다.
예를 들어, 컨디션 체커는 y=a1X1+a2X2+a3X3와 같은 수식을 사용할 수 있다. 여기서, y는 컨디션 점수이고, X1, X2, X3는 각각 온도의 상태값, P/E 사이클의 상태값 및 프로그램 리텐션 타임의 상태값일 수 있다. a1, a2, a3는 각각 X1, X2, X3에 대한 파라미터들이고, 특성 파라미터(531)에 저장되어 있을 수 있다.
상기 파라미터들은 각 메모리 별로 저장되어 컨디션 체커(520)가 각 메모리의 컨디션 점수를 도출하는데 사용될 수 있다.
이 때, 상기 수식은 상기와 같은 1차식이 아니라 더 높은 차수를 가지는 다항식일 수도 있다. 이는 메모리 특성을 고려하여 적절하게 변형할 수 있다. 예를 들어, 특정 상태값에 대해서는 1차항을 사용하되, 다른 상태값에 대해서는 2차항을 사용하는 것도 가능하다.
이하, 도 13을 참조하여, 본 발명의 몇몇 실시예들에 따른 솔리드 스테이트 드라이브를 설명한다. 상술한 설명과 중복되는 부분은 생략하거나 간략히 한다.
도 13은 본 발명의 몇몇 실시예들에 따른 솔리드 스테이트 드라이브를 설명하기 위한 블록도이다.
도 13을 참조하면, 본 발명의 몇몇 실시예들에 따른 솔리드 스테이트 드라이브는 제3 메모리(630)를 더 포함할 수 있다.
제3 메모리(630)는 제1 메모리(610) 및 제2 메모리(620)와 다른 종류의 메모리일 수 있다. 제1 메모리(610)가 PRAM이고, 제2 메모리(620)가 낸드 플래쉬 메모리인 경우 제3 메모리(630)는 RRAM일 수 있다.
제3 메모리(630)는 제5 채널(Ch5)을 통해서 메모리 컨트롤러(500)와 연결될 수 있다. 제3 메모리(630)는 제1 메타 데이터(MD1) 및 제2 메타 데이터(MD2)가 미러된 제5 메타 데이터(MD5)를 포함할 수 있다. 즉, 제5 메타 데이터(MD5)는 제1 메타 데이터(MD1) 및 제2 메타 데이터(MD2)와 동일한 내용을 가지는 메타 데이터일 수 있다.
컨디션 체커(520)는 제1 메모리(610), 제2 메모리(620) 및 제3 메모리(630)의 컨디션 점수를 각각 도출할 수 있다.
컨디션 체커(520)는 특성 테이블(530)을 참조할 수 있다. 특성 테이블(530)은 제1 메모리(610), 제2 메모리(620) 및 제3 메모리(630)에 대한 특성 테이블을 별도로 포함할 수 있다.
컨디션 체커(520)는 제1 메모리(610), 제2 메모리(620) 및 제3 메모리(630) 각각의 컨디션 점수를 비교하여 가장 나은 컨디션의 메모리를 선택할 수 있다.
이에 따라서, 메모리 컨트롤러(500)는 컨디션 체커(520)가 선택한 메모리의 메타 데이터를 리드할 수 있다.
본 실시예들에 따른 솔리드 스테이트 드라이브는 서로 다른 3개의 종류의 메모리의 컨디션을 각각 비교하여 가장 나은 메모리의 메타 데이터를 리드할 수 있다. 이에 따라서, 더욱 안정적이고 신뢰도가 높은 솔리드 스테이트 드라이브를 제공할 수 있다.
도 13에서 3종류의 메모리를 도시하였으나, 본 실시예가 이에 제한되는 것은 아니다. 즉, 본 발명의 몇몇 실시예들에 따른 솔리드 스테이트 드라이브는 4종류 이상의 메모리를 포함할 수도 있고, 이들의 컨디션을 각각 판단하여 컨디션이 가장 좋은 메모리를 선택할 수 있다.
이하, 도 1, 도 13 및 도 14를 참조하여, 본 발명의 몇몇 실시예들에 따른 솔리드 스테이트 드라이브를 설명한다. 상술한 설명과 중복되는 부분은 생략하거나 간략히 한다.
도 14는 본 발명의 몇몇 실시예들에 따른 솔리드 스테이트 드라이브의 프로그램 동작을 설명하기 위한 타임 다이어그램이다.
도 1, 도 13 및 도 14를 참조하면, 본 발명의 몇몇 실시예들에 따른 솔리드 스테이트 드라이브의 프로그램 방법은 가장 컨디션이 좋지 않은 메모리를 제외한 나머지 메모리들을 먼저 프로그램할 수 있다.
메모리 컨트롤러(500)는 호스트(10)로부터 메타 데이터 프로그램 요청을 수신하고, 컨디션 체커(520)는 제1 메모리(610), 제2 메모리(620) 및 제3 메모리(630)의 컨디션을 체크한다.
컨디션 체커(520)는 상술한 방식과 동일하게 제1 메모리(610), 제2 메모리(620) 및 제3 메모리(630) 중 더 나은 컨디션을 가지는 메모리를 선택할 수 있다. 다만, 컨디션 체커(520)는 하나가 아닌 복수의 메모리를 선택할 수 있다.
구체적으로, 컨디션 체커(520)는 총 3개의 메모리 중 컨디션이 가장 좋지 않은 메모리를 제외한 나머지 메모리들 즉, 2개의 메모리들을 선택할 수 있다. 이에 따라서, 메모리 컨트롤러(500)는 컨디션 체커(520)가 선택한 메모리들에 먼저 메타 데이터를 프로그램할 수 있다.
컨디션 체커(520)가 제1 메모리(610)와 제3 메모리(630)를 선택하였다고 가정하면, 메모리 컨트롤러(500)는 제1 시점(t1)에 제1 메타 데이터(MD1)를 제1 메모리(610)에 프로그램하고, 동일한 제1 시점(t1)에 제5 메타 데이터(MD5)를 제3 메모리(630)에 프로그램할 수 있다.
메모리 컨트롤러(500)는 제1 메타 데이터(MD1) 및 제5 메타 데이터(MD5)가 프로그램된 시점에 바로 제2 메타 데이터(MD2)를 컨디션 체커(520)가 선택하지 않은 제2 메모리(620)에 프로그램하지 않을 수 있다.
컨디션 체커(520)는 동적으로 컨디션 체커(520)가 선택하지 않은 제2 메모리(620)의 컨디션을 체크하여 컨디션이 제1 시점(t1)보다 나아지는 제2 시점(t2)에 제2 메타 데이터(MD2)를 제2 메모리(620)에 프로그램할 수 있다. 제2 시점(t2)은 제1 시점(t1) 이후의 시점일 수 있다.
이 때, 컨디션이 나아지는 시점은 컨디션 체커(520)가 특성 테이블(530)을 참조하여 도출한 컨디션 점수가 미리 설정된 특정 수치 이상일 때를 의미할 수 있다.
시점은 다르지만, 제1 메타 데이터(MD1), 제5 메타 데이터(MD5)와 제2 메타 데이터(MD2)는 서로 미러된 동일한 내용의 데이터일 수 있다. 이는 추후 메타 데이터 리드 시에 더 나은 컨디션의 메모리에서 메타 데이터를 리드할 수 있게 메타 데이터를 중복되게 저장하기 위함일 수 있다.
본 실시예는 컨디션이 좋지 않은 메모리에 메타 데이터가 바로 프로그램되지 않고, 추후에 컨디션이 좋아졌을 때 프로그램되도록 함으로써 메타 데이터의 손상을 방지할 수 있다.
이하, 도 1, 도 13 및 도 15를 참조하여, 본 발명의 몇몇 실시예들에 따른 솔리드 스테이트 드라이브를 설명한다. 상술한 설명과 중복되는 부분은 생략하거나 간략히 한다.
도 15는 본 발명의 몇몇 실시예들에 따른 솔리드 스테이트 드라이브의 프로그램 동작을 설명하기 위한 타임 다이어그램이다.
도 1, 도 13 및 도 15를 참조하면, 본 발명의 몇몇 실시예들에 따른 솔리드 스테이트 드라이브의 프로그램 방법은 가장 컨디션이 좋은 메모리를 먼저 프로그램하고, 이후에 나머지 메모리들을 순차적으로 프로그램할 수 있다.
컨디션 체커(520)는 상술한 방식과 동일하게 제1 메모리(610), 제2 메모리(620) 및 제3 메모리(630) 중 가장 나은 컨디션을 가지는 메모리를 선택할 수 있다.
구체적으로, 컨디션 체커(520)는 총 3개의 메모리 중 컨디션이 가장 좋은 메모리를 선택할 수 있다. 이에 따라서, 메모리 컨트롤러(500)는 컨디션 체커(520)가 선택한 메모리에 먼저 메타 데이터를 프로그램할 수 있다.
컨디션 체커(520)가 제1 메모리(610)를 선택하였다고 가정하면, 메모리 컨트롤러(500)는 제1 시점(t1)에 제1 메타 데이터(MD1)를 제1 메모리(610)에 프로그램할 수 있다.
메모리 컨트롤러(500)는 제1 메타 데이터(MD1)가 프로그램된 시점에 바로 제2 메타 데이터(MD2) 및 제5 메타 데이터(MD5)를 각각 컨디션 체커(520)가 선택하지 않은 제2 메모리(620) 및 제3 메모리(630)에 프로그램하지 않을 수 있다.
컨디션 체커(520)는 동적으로 컨디션 체커(520)가 선택하지 않은 제2 메모리(620) 및 제3 메모리(630)의 컨디션을 체크할 수 있다. 이어서, 제3 메모리(630)의 컨디션이 제1 시점(t1)보다 나아지는 제2 시점(t2)에 제5 메타 데이터(MD5)를 제3 메모리(630)에 프로그램할 수 있다. 제2 시점(t2)은 제1 시점(t1) 이후의 시점일 수 있다.
마찬가지로, 컨디션 체커(520)는 동적으로 프로그램되지 않은 제2 메모리(620)의 컨디션을 추가적으로 체크할 수 있다. 이어서, 제2 메모리(620)의 컨디션이 제1 시점(t1) 및 제2 시점(t2)보다 나아지는 제3 시점(t3)에 제2 메타 데이터(MD2)를 제2 메모리(620)에 프로그램할 수 있다. 제3 시점(t3)은 제1 시점(t1) 및 제2 시점(t2) 이후의 시점일 수 있다.
이 때, 컨디션이 나아지는 시점은 컨디션 체커(520)가 특성 테이블(530)을 참조하여 도출한 컨디션 점수가 미리 설정된 특정 수치 이상일 때를 의미할 수 있다.
시점은 다르지만, 제1 메타 데이터(MD1), 제5 메타 데이터(MD5)와 제2 메타 데이터(MD2)는 서로 미러된 동일한 내용의 데이터일 수 있다.
본 실시예는 컨디션이 좋은 시점에 각각의 메모리들이 메타 데이터를 프로그램하도록 함으로써 메타 데이터의 손상을 훨씬 용이하게 방지할 수 있다. 즉, 각각의 메모리들이 자신의 컨디션이 좋은 시점에 프로그램되므로 모든 메타 데이터의 신뢰도가 매우 높을 수 있다.
이하, 도 1, 도 13 및 도 16을 참조하여, 본 발명의 몇몇 실시예들에 따른 솔리드 스테이트 드라이브를 설명한다. 상술한 설명과 중복되는 부분은 생략하거나 간략히 한다.
도 16은 본 발명의 몇몇 실시예들에 따른 솔리드 스테이트 드라이브의 프로그램 동작을 설명하기 위한 타임 다이어그램이다.
도 1, 도 13 및 도 16을 참조하면, 본 발명의 몇몇 실시예들에 따른 솔리드 스테이트 드라이브의 프로그램 방법은 가장 컨디션이 좋지 않은 메모리를 제외하고 메타 데이터를 프로그램할 수 있다.
컨디션 체커(520)는 상술한 방식과 동일하게 제1 메모리(610), 제2 메모리(620) 및 제3 메모리(630) 중 가장 좋지 않은 컨디션을 가지는 메모리를 제외한 나머지 메모리들을 선택할 수 있다.
구체적으로, 컨디션 체커(520)는 총 3개의 메모리 중 컨디션이 가장 좋지 않은 메모리를 제외한 2개의 메모리들을 선택할 수 있다. 이에 따라서, 메모리 컨트롤러(500)는 컨디션 체커(520)가 선택한 메모리들에 먼저 메타 데이터를 프로그램할 수 있다.
컨디션 체커(520)가 제1 메모리(610) 및 제3 메모리(630)를 선택하였다고 가정하면, 메모리 컨트롤러(500)는 제1 시점(t1)에 제1 메타 데이터(MD1)를 제1 메모리(610)에 프로그램하고, 제2 시점(t2)에 제5 메타 데이터(MD5)를 제3 메모리(630)에 프로그램할 수 있다.
메모리 컨트롤러(500)는 컨디션 체커(520)가 선택하지 않은 제2 메모리(620)에 메타 데이터를 프로그램하지 않을 수 있다. 물론, 제1 메타 데이터(MD1) 및 제5 메타 데이터(MD5)는 서로 미러된 동일한 내용의 데이터일 수 있다.
본 실시예는 복수의 메모리 중 어느 하나만을 제외한 경우에도 메타 데이터가 중복 저장되므로 메타 데이터의 신뢰도를 충분히 제고할 수 있다는 전제 하에, 가장 컨디션이 좋지 않은 메모리에 굳이 프로그램을 수행하는 작업을 제외할 수 있다.
제1 시점(t1) 이후에 컨디션 체커(520)로부터 선택되지 않은 제2 메모리(620)의 컨디션을 계속 동적으로 체크하는 작업과, 제2 메모리(620)에 메타 데이터를 프로그램하는 작업은 많은 리소스를 소모하므로, 본 실시예는 상기 작업들을 제외하여 리소스를 보전하여 솔리드 스테이트 드라이브의 동작 성능을 높게 유지할 수 있다. 동시에 본 실시예의 솔리드 스테이트 드라이브는 2개의 메모리에 2개의 메타 데이터를 각각 프로그램하므로 메타 데이터의 신뢰성도 높게 유지할 수 있다.
이하, 도 1, 도 3 및 도 17을 참조하여 본 발명의 몇몇 실시예들에 따른 솔리드 스테이트 드라이브의 메타 데이터 액세스 방법을 설명한다. 상술한 설명과 중복되는 부분은 생략하거나 간략히 한다.
도 17은 본 발명의 몇몇 실시예들에 따른 솔리드 스테이트 드라이브의 메타 데이터 액세스 방법을 설명하기 위한 순서도이다.
도 17을 참조하면, 메타 데이터 리드 요청을 수신한다(S100).
구체적으로, 도 1 및 도 3을 참조하면, 메모리 컨트롤러(500)는 호스트(10)로부터 메타 데이터의 리드 요청이 오면 이를 수신할 수 있다.
다시, 도 17을 참조하면, 메모리 컨디션을 판단하여 메모리를 선택한다(S200).
구체적으로, 도 1 및 도 3을 참조하면, 컨디션 체커(520)는 제1 메모리(610)의 현재 컨디션을 판단하고, 제2 메모리(620)의 현재 컨디션을 판단할 수 있다. 컨디션 체커(520)는 제1 메모리(610)의 컨디션과 제2 메모리(620)의 컨디션을 비교하여 더 나은 컨디션을 가지는 메모리를 선택할 수 있다. 예를 들어, 컨디션 체커(520)는 특성 테이블(530)을 참조하여 제1 메모리(610) 및 제2 메모리(620)의 컨디션을 판단할 수 있다.
다시, 도 17을 참조하면, 제1 메모리를 선택한 경우에는 제1 메타 데이터를 리드한다(S300).
구체적으로, 도 1 및 도 3을 참조하면, 제1 메모리(610)는 제2 메모리(620)에 비해서 컨디션이 좋으므로, 제1 메모리(610) 내의 제1 메타 데이터(MD1)는 제2 메모리(620) 내의 제2 메타 데이터(MD2)에 비해서 더 높은 신뢰성을 가질 수 있다.
다시, 도 17을 참조하면, 제2 메모리를 선택한 경우에는 제2 메타 데이터를 리드한다(S400).
구체적으로, 도 1 및 도 3을 참조하면, 제2 메모리(620)가 더 나은 컨디션이므로 제2 메타 데이터(MD2)가 더 높은 신뢰성을 가질 수 있다.
본 발명의 몇몇 실시예들에 따른 솔리드 스테이트 드라이브의 메모리 액세스 방법은 이종(異種) 메모리에 미러된 메타 데이터를 각각 저장하고, 더 나은 컨디션을 가지는 메모리의 메타 데이터를 리드함으로써 솔리드 스테이트 드라이브의 신뢰성을 향상시킬 수 있다.
이하, 도 1, 도 3, 도 10 및 도 18을 참조하여 본 발명의 몇몇 실시예들에 따른 솔리드 스테이트 드라이브의 메타 데이터 액세스 방법을 설명한다. 상술한 설명과 중복되는 부분은 생략하거나 간략히 한다.
도 18은 본 발명의 몇몇 실시예들에 따른 솔리드 스테이트 드라이브의 메타 데이터 액세스 방법을 설명하기 위한 순서도이다.
도 18을 참조하면, 메타 데이터 프로그램 요청을 수신한다(S1100).
구체적으로, 도 1, 도 3 및 도 10을 참조하면, 메모리 컨트롤러(500)는 호스트(10)로부터 메타 데이터의 프로그램 요청이 오면 이를 수신할 수 있다.
다시, 도 18을 참조하면, 메모리 컨디션을 판단하여 메모리를 선택한다(S1200).
구체적으로, 도 1, 도 3 및 도 10을 참조하면, 메모리 컨트롤러(500)가 메타 데이터 프로그램 요청을 수신하는 경우 컨디션 체커(520)는 제1 메모리(610)와 제2 메모리(620)의 컨디션을 체크한다. 컨디션 체커(520)는 상술한 방식과 동일하게 제1 메모리(610)와 제2 메모리(620) 중 더 나은 컨디션을 가지는 메모리를 선택할 수 있다.
다시, 도 18을 참조하면, 제1 메모리를 선택한 경우에는 메타 데이터를 제1 메모리에 프로그램한다(S1300).
구체적으로, 도 1, 도 3 및 도 10을 참조하면, 제1 메모리(610)는 제2 메모리(620)에 비해서 컨디션이 좋으므로, 제1 메모리(610)에만 메타 데이터를 프로그램하는 것이 메타 데이터의 손상 가능성을 방지하는 방향일 수 있다. 이 때, 제2 메모리(620)에는 메타 데이터를 프로그램하면 좋지 않은 컨디션의 메모리에 프로그램된 메타 데이터가 손상될 수 있다.
다시, 도 18을 참조하면, 제2 메모리의 컨디션을 판단한다(S1500).
구체적으로, 도 1, 도 3 및 도 10을 참조하면, 이미 제1 메모리(610)에는 메타 데이터가 프로그램되었으므로, 컨디션 체커(520)는 메타 데이터가 프로그램되지 않은 제2 메모리(620)에 대해서 동적으로(dynamically) 컨디션을 체크할 수 있다.
만일, 제2 메모리(620)의 컨디션이 좋지 않은 경우에는 메타 데이터를 프로그램하지 않고, 제2 메모리(620)의 컨디션이 좋을 때까지 대기할 수 있다.
다시, 도 18을 참조하면, 제2 메모리의 컨디션이 좋아지면, 제2 메모리에 메타 데이터를 프로그램한다(S1700).
즉, 컨디션 체커(520)는 동적으로 컨디션 체커(520)가 선택하지 않은 제2 메모리(620)의 컨디션을 체크하여 컨디션이 제1 시점(t1)보다 나아지는 제2 시점(t2)에 제2 메타 데이터(MD2)를 제2 메모리(620)에 프로그램할 수 있다. 제2 시점(t2)은 제1 시점(t1) 이후의 시점일 수 있다.
이 때, 컨디션이 나아지는 시점은 컨디션 체커(520)가 특성 테이블(530)을 참조하여 도출한 컨디션 점수가 미리 설정된 특정 수치 이상일 때를 의미할 수 있다.
다시, 도 18을 참조하면, 제2 메모리(620)를 선택한 경우에는 메타 데이터를 제2 메모리(620)에 프로그램하고(S1400), 선택되지 않은 제1 메모리(610)의 컨디션을 판단하고(S1600), 제1 메모리(610)의 컨디션이 나이지는 시점에 제1 메모리(610)에 메타 데이터를 프로그램한다(S1800).
상술한 설명에서 메타 데이터는 각 메모리에서 미러된 데이터 즉, 동일한 내용을 포함하는 데이터일 수 있다. 이에 따라서, 추후 메타 데이터 리드 동작시에 더 나은 컨디션의 메모리에서 메타 데이터를 리드할 수 있다.
본 실시예는 특정 메모리의 컨디션이 좋지 않은 경우에는 메타 데이터의 프로그램을 바로 수행하지 않고, 상기 특정 메모리의 컨디션이 좋아지는 때에 메타 데이터의 프로그램을 수행하여 미러된 메타 데이터의 손상을 방지할 수 있다.
상술한 실시예에서 2 종류의 메모리만을 예시로하였으나, 이는 예시에 불과하고 본 실시예에 따른 솔리드 스테이트 드라이브의 메타 데이터 액세스 방법은 3 종류 이상의 메모리를 포함하는 솔리드 스테이트 드라이브에서도 적용될 수 있다. 이 경우 S1200 단계는 단지 하나의 메모리를 선택하는 것이 아니라 적어도 하나의 메모리를 선택할 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 호스트
20: 솔리드 스테이트 드라이브
500: 메모리 컨트롤러

Claims (20)

  1. 서로 다른 종류의 제1 및 제2 메모리; 및
    상기 제1 및 제2 메모리를 제어하는 메모리 컨트롤러를 포함하되,
    상기 메모리 컨트롤러는,
    호스트로부터 메타 데이터 액세스 요청을 수신하고,
    상기 메타 데이터 액세스 요청에 따라 상기 제1 및 제2 메모리의 컨디션을 각각 판단하여 적어도 하나를 선택하는 컨디션 체커를 포함하고,
    상기 컨디션 체커가 선택한 메모리에 액세스하고,
    상기 메타 데이터는 솔리드 스테이트 드라이브의 초기 구동을 위한 데이터이고,
    상기 컨디션 체커는 P/E 사이클, 프로그램 리텐션 타임 및 이레이즈 리텐션 타임 중 적어도 하나를 고려하여 상기 제1 및 제2 메모리의 컨디션을 판단하고,
    상기 제2 메모리는 상기 제1 메모리의 상기 메타 데이터를 미러링하여 저장하는 솔리드 스테이트 드라이브.
  2. 제1 항에 있어서,
    상기 컨디션 체커는 상기 제1 및 제2 메모리 각각의 온도를 더 포함하여 상기 제1 및 제2 메모리의 컨디션을 판단하는 솔리드 스테이트 드라이브.
  3. 제1 항에 있어서,
    상기 제1 및 제2 메모리는 각각 낸드 플래쉬 메모리, PRAM, RRAM 및 MRAM 중 어느 하나인 솔리드 스테이트 드라이브.
  4. 제1 항에 있어서,
    상기 메타 데이터 액세스 요청은 메타 데이터 리드(read) 요청이고,
    상기 제1 및 제2 메모리는 동일한 메타 데이터를 각각 저장하고,
    상기 컨디션 체커는 상기 제1 및 제2 메모리 중 어느 하나를 선택하고,
    상기 메모리 컨트롤러는 상기 제1 및 제2 메모리 중 상기 컨디션 체커가 선택한 메모리에서 상기 메타 데이터를 리드하는 솔리드 스테이트 드라이브.
  5. 제1 항에 있어서,
    상기 메타 데이터 액세스 요청은 메타 데이터 프로그램(program) 요청이고,
    상기 메모리 컨트롤러는 상기 제1 및 제2 메모리 중 상기 컨디션 체커가 선택한 메모리에 메타 데이터를 프로그램하는 솔리드 스테이트 드라이브.
  6. 제5 항에 있어서,
    상기 메모리 컨트롤러는 상기 제1 및 제2 메모리 중 상기 컨디션 체커가 선택한 메모리에 먼저 메타 데이터를 프로그램하고,
    상기 제1 및 제2 메모리 중 상기 컨디션 체커가 선택하지 않은 메모리의 컨디션이 좋아지면 상기 컨디션 체커가 선택하지 않은 메모리에 상기 메타 데이터를 프로그램하는 솔리드 스테이트 드라이브.
  7. 제1 항에 있어서,
    상기 제2 메모리는 상기 메모리 컨트롤러와 서로 다른 채널로 연결되는 제1 및 제2 채널 메모리를 포함하는 솔리드 스테이트 드라이브.
  8. 제7 항에 있어서,
    상기 컨디션 체커는 상기 메타 데이터 액세스 요청에 따라 상기 제1 메모리, 상기 제1 채널 메모리 및 상기 제2 채널 메모리의 컨디션을 각각 판단하여 어느 하나를 선택하는 솔리드 스테이트 드라이브.
  9. 제1 항에 있어서,
    상기 제1 및 제2 메모리와 다른 종류의 제3 메모리를 더 포함하고,
    상기 컨디션 체커는 상기 메타 데이터 액세스 요청에 따라 상기 제1 내지 제3 메모리 중 적어도 하나를 선택하고,
    상기 메모리 컨트롤러는 상기 컨디션 체커가 선택한 메모리에 액세스하는 솔리드 스테이트 드라이브.
  10. 제9 항에 있어서,
    상기 메타 데이터 액세스 요청은 메타 데이터 프로그램 요청이고,
    상기 컨디션 체커는 상기 제1 내지 제3 메모리 중 어느 하나를 제외한 나머지를 선택하고,
    상기 메모리 컨트롤러는 상기 컨디션 체커가 선택한 메모리에 메타 데이터를 프로그램하는 솔리드 스테이트 드라이브.
  11. 제10 항에 있어서,
    상기 메모리 컨트롤러는 상기 제1 내지 제3 메모리 중 상기 컨디션 체커가 선택한 메모리에 먼저 메타 데이터를 프로그램하고,
    상기 제1 내지 제3 메모리 중 상기 컨디션 체커가 선택하지 않은 메모리의 컨디션이 좋아지면 상기 컨디션 체커가 선택하지 않은 메모리에 상기 메타 데이터를 프로그램하는 솔리드 스테이트 드라이브.
  12. 제1 항에 있어서,
    상기 메타 데이터는 시큐리티 메타 데이터, 펌웨어 메타 데이터 및 디버그 메타 데이터 중 적어도 하나를 포함하는 솔리드 스테이트 드라이브.
  13. 제1 메타 데이터가 저장된 제1 메모리;
    상기 제1 메타 데이터를 미러링한 제2 메타 데이터가 저장되고, 상기 제1 메모리와 다른 종류의 제2 메모리; 및
    상기 제1 및 제2 메모리를 제어하는 메모리 컨트롤러로서, 상기 메모리 컨트롤러는 상기 제1 및 제2 메모리의 컨디션을 판단하여 더 우월한 컨디션의 메모리를 선택하는 컨디션 체커를 포함하는 메모리 컨트롤러를 포함하되,
    상기 메모리 컨트롤러는 호스트로부터 메타 데이터 리드 요청을 수신하고, 상기 메타 데이터 리드 요청에 따라서 상기 제1 및 제2 메타 데이터 중 상기 컨디션 체커가 선택한 메모리에 저장된 메타 데이터를 리드하고,
    상기 메타 데이터는 솔리드 스테이트 드라이브의 초기 구동을 위한 데이터이고,
    상기 컨디션 체커는 상기 제1 및 제2 메모리의 현재 상태 정보를 수신하고, 상기 현재 상태 정보에 기초하여 상기 제1 및 제2 메모리 각각의 컨디션을 판단하고,
    상기 현재 상태 정보는 상기 제1 및 제2 메모리의 P/E 사이클, 프로그램 리텐션 타임 및 이레이즈 리텐션 타임 중 적어도 하나를 포함하는 솔리드 스테이트 드라이브.
  14. 제13 항에 있어서,
    상기 현재 상태 정보는 상기 제1 및 제2 메모리 각각의 온도를 더 포함하는 솔리드 스테이트 드라이브.
  15. 제13 항에 있어서,
    상기 컨디션 체커는 상기 제1 및 제2 메모리 각각에 대한 상기 현재 상태 정보에 대응되는 특성값이 저장된 특성 테이블을 포함하는 솔리드 스테이트 드라이브.
  16. 제13 항에 있어서,
    상기 컨디션 체커는 상기 제1 및 제2 메모리 각각에 대한 상기 현재 상태 정보에 대응되는 특성 파라미터를 포함하는 솔리드 스테이트 드라이브.
  17. 호스트로부터 메타 데이터 리드 요청을 받고,
    서로 다른 종류의 제1 및 제2 메모리의 컨디션을 판단하여 상기 제1 및 제2 메모리 중 어느 하나를 선택하고,
    상기 제1 및 제2 메모리 중 선택된 메모리의 메타 데이터를 리드하는 것을 포함하고,
    상기 메타 데이터는 솔리드 스테이트 드라이브의 초기 구동을 위한 데이터이고,
    상기 제1 및 제2 메모리의 컨디션은 상기 제1 및 제2 메모리 각각의 P/E사이클, 프로그램 리텐션 타임 및 이레이즈 리텐션 타임 중 적어도 하나를 포함하고,
    상기 제2 메모리는 상기 제1 메모리의 상기 메타 데이터를 미러링하여 저장하는 솔리드 스테이트 드라이브의 메타 데이터 액세스 방법.
  18. 제17 항에 있어서,
    상기 호스트로부터 메타 데이터 프로그램 요청을 받고,
    상기 제1 및 제2 메모리 각각의 컨디션을 판단하여 상기 제1 및 제2 메모리 중 적어도 하나를 선택하고,
    상기 제1 및 제2 메모리 중 선택된 메모리에 상기 메타 데이터를 프로그램 하는 것을 더 포함하는 솔리드 스테이트 드라이브의 메타 데이터 액세스 방법.
  19. 제18 항에 있어서,
    상기 제1 및 제2 메모리 중 선택된 메모리에 상기 메타 데이터를 프로그램 한 후에, 상기 제1 및 제2 메모리 중 선택되지 않은 메모리의 컨디션이 나아진 경우 상기 메타 데이터를 상기 제1 및 제2 메모리 중 선택되지 않은 메모리에 프로그램 하는 것을 더 포함하는 솔리드 스테이트 드라이브의 메타 데이터 액세스 방법.
  20. 제18 항에 있어서,
    상기 제2 메모리는 서로 다른 채널의 제1 및 제2 채널 메모리를 포함하고,
    상기 제1 및 제2 메모리의 컨디션을 판단하여 어느 하나를 선택하는 것은,
    상기 제1 메모리, 상기 제1 및 제2 채널 메모리 각각의 컨디션을 판단하여 어느 하나를 선택하는 것을 포함하는 솔리드 스테이트 드라이브의 메타 데이터 액세스 방법.
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