KR102609130B1 - 읽기 전압 서치 유닛을 포함하는 데이터 저장 장치 - Google Patents

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Abstract

본 발명의 실시 예에 따른 데이터 저장 장치는 불휘발성 메모리와 메모리 컨트롤러를 포함한다. 상기 불휘발성 메모리는 하나의 읽기 단위가 복수의 코드워드로 구성된다. 상기 메모리 컨트롤러는 상기 불휘발성 메모리의 하나 또는 그 이상의 코드워드에서 페일이 발생할 경우에 정정 가능한 코드워드를 이용하여, 상기 불휘발성 메모리의 읽기 전압을 서치할 수 있다. 본 발명의 실시 예에 다른 데이터 저장 장치는 밸리 서치 동작 없이도 최적의 읽기 전압 레벨을 예측할 수 있기 때문에, 읽기 동작 성능을 향상할 수 있다.

Description

읽기 전압 서치 유닛을 포함하는 데이터 저장 장치{DATA STORAGE DEVICE INCLUDING READ VOLTAGE SEARCH UNIT}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 읽기 전압 서치 유닛(read voltage search unit)을 포함하는 데이터 저장 장치에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 불휘발성 반도체 메모리 장치(Non-volatile semiconductor memory device)로 구분될 수 있다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에, 불휘발성 반도체 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로 불휘발성 반도체 메모리 장치는 전원의 공급 여부에 관계없이 보존되어야 할 내용을 저장하는 데 쓰인다.
불휘발성 메모리 장치의 대표적인 예로 플래시 메모리 장치가 있다. 플래시 메모리 장치는 컴퓨터, 휴대폰, 스마트폰, PDA, 디지털카메라, 캠코더, 보이스 리코더, MP3 플레이어, 개인용 휴대 단말기(PDA), 휴대용 컴퓨터(Handheld PC), 게임기, 팩스, 스캐너, 프린터 등과 같은 정보기기들의 음성 및 영상 데이터 저장 매체로서 널리 사용되고 있다. 최근, 스마트폰과 같은 모바일 장치들에 탑재하기 위하여 불휘발성 메모리 장치의 고용량, 고속 입출력, 저전력화 기술들이 활발하게 연구되고 있다.
근래에는 불휘발성 메모리 장치에 대한 고용량화 요구의 증가에 따라, 하나의 메모리 셀에 멀티-비트를 저장하는 멀티 레벨 셀(Multi-Level Cell: MLC) 또는 멀티-비트 메모리 장치들이 보편화 되고 있다. 하지만, 멀티 레벨 셀(MLC)을 채용하는 메모리 시스템에서 메모리 셀들의 문턱 전압은 제한된 전압 윈도 내에서 식별 가능한 4개 이상의 상태들에 포함되어야 한다. 이러한 상태들은 다양한 원인에 의해서 이동할 수 있다. 이 경우, 이동된 위치에 최적화된 읽기 전압으로 조정되어야 한다.
본 발명의 목적은 밸리 서치 동작을 수행하지 않고 최적화된 읽기 전압 레벨을 예측할 수 있는 데이터 저장 장치를 제공하는 데 있다.
본 발명의 실시 예에 따른 데이터 저장 장치는 불휘발성 메모리와 메모리 컨트롤러를 포함한다. 상기 불휘발성 메모리는 하나의 읽기 단위가 복수의 코드워드로 구성된다. 상기 메모리 컨트롤러는 상기 불휘발성 메모리의 하나 또는 그 이상의 코드워드에서 페일이 발생할 경우에 정정 가능한 코드워드를 이용하여, 상기 불휘발성 메모리의 읽기 전압을 서치할 수 있다.
실시 예로서, 상기 메모리 컨트롤러는 정정 가능한 코드워드의 페일 비트 정보에 근거하여 상기 불휘발성 메모리의 읽기 전압을 서치할 수 있다. 상기 메모리 컨트롤러는 상기 불휘발성 메모리의 읽기 전압의 이동 방향을 서치할 수 있다. 상기 메모리 컨트롤러는 상기 불휘발성 메모리의 읽기 전압의 이동 방향과 이동 레벨을 계산할 수 있다. 상기 메모리 컨트롤러는 페일 비트 1의 수와 페일 비트 0의 수를 이용하여 상기 불휘발성 메모리의 읽기 전압의 이동 레벨을 계산할 수 있다.
본 발명의 실시 예에 따른 데이터 저장 장치는 불휘발성 메모리와 메모리 컨트롤러를 포함한다. 상기 불휘발성 메모리는 하나의 읽기 단위가 복수의 코드워드로 구성된다. 상기 메모리 컨트롤러는 상기 불휘발성 메모리의 하나 또는 그 이상의 코드워드에서 페일이 발생할 경우에, 프로그램 동작 시에 특정 상태로 저장된 원본 메모리 셀의 수, 읽기 동작에 의해 계산한 특정 상태의 메모리 셀의 수, 그리고 정정 가능한 코드워드를 이용하여 계산한 페일 비트 정보에 근거하여, 상기 불휘발성 메모리의 읽기 전압을 서치할 수 있다.
실시 예로서, 상기 메모리 컨트롤러는 상기 불휘발성 메모리의 미리 마련된 세트를 선택함으로 읽기 전압의 이동 방향을 결정할 수 있다. 상기 메모리 컨트롤러는 코드워드 단위로 에러 정정 동작을 수행하기 위한 ECC 회로 및, 상기 ECC 회로로부터 ECC 정보를 입력받고 읽기 전압 서치 동작을 수행하는 읽기 전압 서치 유닛을 포함한다.
상기 읽기 전압 서치 유닛은 정정 가능한 코드워드의 페일 비트 정보에 근거하여 전체 코드워드의 페일 비트 정보를 계산함으로, 읽기 전압 레벨을 서치할 수 있다. 상기 읽기 전압 서치 유닛은 페일 비트 1의 수와 페일 비트 0의 수를 비교함으로, 상기 불휘발성 메모리의 읽기 전압의 이동 방향을 예측할 수 있다.
본 발명의 실시 예에 다른 데이터 저장 장치는 밸리 서치 동작 없이도 최적의 읽기 전압 레벨을 예측할 수 있기 때문에, 읽기 동작 성능을 향상할 수 있다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 보여주는 블록도이다.
도 2는 도 1에 도시된 불휘발성 메모리를 예시적으로 보여주는 블록도이다.
도 3은 도 2에 도시된 메모리 블록(BLK1)의 3차원 구조를 예시적으로 보여주는 사시도이다.
도 4는 도 3에 도시된 메모리 블록(BLK1)의 등가 회로도이다.
도 5는 도 4에 도시된 메모리 셀이 싱글 레벨 셀(SLC)인 경우의 문턱 전압 분포를 보여주는 다이어그램이다.
도 6은 도 4에 도시된 메모리 셀이 멀티 레벨 셀(MLC)인 경우의 문턱 전압 분포를 보여주는 다이어그램이다.
도 7은 도 1에 도시된 데이터 저장 장치가 읽기 전압 서치 동작을 수행하는 과정을 설명하기 위한 블록도이다.
도 8은 도 7에 읽기 전압 서치 유닛의 동작을 예시적으로 설명하기 위한 도표이다.
도 9는 도 8에 도시된 제 4 워드 라인의 ECC 동작 결과를 예시적으로 보여주는 개념도이다.
도 10은 읽기 전압의 이동 방향과 이동 레벨을 예시적으로 설명하기 위한 다이어그램이다.
도 11 및 도 12는 도 1에 도시된 따른 데이터 저장 장치의 읽기 성능을 보여주는 타이밍도이다.
도 13은 도 1에 도시된 불휘발성 메모리가 멀티 레벨 셀인 경우에 읽기 전압의 이동 방향과 이동 레벨을 예측하는 방법 설명하기 위한 다이어그램이다.
도 14는 읽기 전압의 이동 방향을 예측하는 방법을 예시적으로 설명하기 위한 도표이다.
도 15는 본 발명의 실시 예에 따른 데이터 저장 장치를 메모리 카드에 적용한 예를 보여준다.
도 16은 본 발명의 실시 예에 따른 데이터 저장 장치를 솔리드 스테이트 드라이브(SSD)에 적용한 예를 보여주는 블록도이다.
도 17은 도 16에 도시된 SSD 컨트롤러(4210)의 구성을 예시적으로 보여주는 블록도이다.
도 18은 본 발명의 실시 예에 따른 데이터 저장 장치를 전자 장치로 구현한 예를 보여주는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 낸드형 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 불휘발성 메모리 장치의 예로서 사용될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 예를 들면, 본 발명의 기술은 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등에도 사용될 수 있다.
본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 1은 본 발명의 실시 예에 따른 데이터 저장 장치를 보여주는 블록도이다. 도 1을 참조하면, 데이터 저장 장치(1000)는 불휘발성 메모리(1100) 및 메모리 컨트롤러(1200)를 포함한다. 도 1에 도시된 데이터 저장 장치(1000)에는 메모리 카드, USB 메모리, SSD 등과 같은 불휘발성 메모리를 기반으로 하는 데이터 저장 매체가 모두 포함될 수 있다.
도 1을 참조하면, 불휘발성 메모리(1100)는 메모리 셀 어레이(1110)와 제어 로직(1160)을 포함한다. 불휘발성 메모리(1100)는 메모리 셀에 따라 플래시 메모리, PRAM, ReRAM 등일 수 있다. 불휘발성 메모리(1100)는 쓰기나 소거 동작, 읽기 동작 등이 반복되거나, 온도 조건의 변화 등에 의해 메모리 셀의 산포가 변형될 수 있다. 메모리 셀의 산포 변형으로 인해 비트 에러율(bit error rate)이 최소가 되는 읽기 전압 레벨도 변할 수 있다.
메모리 셀 어레이(1110)는 메모리 셀들의 구조에 따라, 기판과 수평 방향으로 형성되는 2차원 구조 (또는 수평 구조)이거나, 기판과 수직 방향으로 형성되는 3차원 구조 (또는 수직 구조)일 수 있다. 제어 로직(1160)은 불휘발성 메모리(1100)의 프로그램, 읽기, 소거 등의 동작을 제어할 수 있다.
계속해서 도 1을 참조하면, 메모리 컨트롤러(1200)는 호스트의 요청에 응답하여 불휘발성 메모리(1100)에 대한 읽기, 쓰기, 소거 동작 등을 제어한다. 메모리 컨트롤러(1200)는 호스트 인터페이스(1210), 메모리 인터페이스(1220), 제어 유닛(1230), 램(1240), ECC 회로(1250), 그리고 읽기 전압 서치 유닛(1260)을 포함한다.
메모리 컨트롤러(1200)는 호스트 인터페이스(1210)를 통해 호스트와 데이터 등을 주고받고, 메모리 인터페이스(1220)를 통해 불휘발성 메모리(1100)와 데이터 등을 주고받는다. 호스트 인터페이스(1210)는 PATA 버스(parallel AT attachment bus), SATA 버스(serial AT attachment bus), SCSI, USB, PCIe 등을 통해 호스트와 연결될 수 있다.
제어 유닛(1230)은 불휘발성 메모리(1100)에 대한 전반적인 동작(예를 들면, 읽기, 쓰기, 파일 시스템 관리, 읽기 전압 관리)을 제어할 수 있다. 제어 유닛(1230)에는 중앙처리장치(CPU), 프로세서(processor), 에스램, DMA 제어기 등이 포함될 수 있다.
램(1240)은 제어 유닛(1230)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. 램(1240)이 워크 메모리로 사용되는 경우에, 제어 유닛(1230)에 의해서 처리되는 데이터가 임시 저장된다. 버퍼 메모리로 사용되는 경우에는, 램(1240)은 호스트에서 불휘발성 메모리(1100)로 또는 불휘발성 메모리(1100)에서 호스트로 전송될 데이터를 버퍼링하는 데 사용된다. 램(1240)이 캐시 메모리로 사용되는 경우에는 저속의 불휘발성 메모리(1100)가 고속으로 동작하도록 한다.
ECC 회로(1250)는 불휘발성 메모리(1100)로부터 수신한 데이터의 페일 비트(fail bit) 또는 페일 비트(fail bit)를 정정하기 위한 에러 정정 코드(ECC; Error Correction Code)를 생성한다. ECC 회로(1250)는 불휘발성 메모리(1100)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성한다. 패리티 비트는 불휘발성 메모리(1100)에 저장될 수 있다.
한편, ECC 회로(1250)는 불휘발성 메모리(1100)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있다. ECC 회로(1250)는 패리티(parity)를 사용하여 에러를 정정할 수 있다. ECC 회로(1250)는 LDPC(low density parity check) code, BCH code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
ECC 회로(1250)는 에러 정정 허용 범위를 갖는다. 예를 들면, ECC 회로(1250)는 2KB의 코드워드(codeword)에 대하여 최대 34비트의 에러를 정정할 수 있다. 이 경우에 ECC 회로(1250)가 에러를 정정할 수 있는 최대 허용 범위는 34비트다. 즉, ECC 회로(1250)는 35비트 이상의 에러가 발생하는 경우에 그 코드워드의 에러를 정정할 수 없다. 이와 같이 에러를 정정할 수 없는 코드워드를 포함한 페이지를 불량 페이지(defected page)라 한다. 불량 페이지에서 에러가 발생한 메모리 셀을 불량 셀(defected cell)이라고 한다.
읽기 전압 서치 유닛(1260)은 읽기 전압 서치 동작(read voltage search operation)을 수행하기 위한 것으로, 하드웨어 또는 소프트웨어로 구현될 수 있다. 읽기 전압 서치 유닛(1260)이 소프트웨어로 구현되는 경우에, 그 알고리즘은 불휘발성 메모리(1100)나 메모리 컨트롤러(1200)에 저장될 수 있고, 읽기 전압 서치 동작이 필요할 때에 램(1240) 등을 통해 구동될 수 있다.
불휘발성 메모리(1100)는 읽기/쓰기 동작의 반복이나 온도 변화 등에 의해 메모리 셀의 산포가 변형될 수 있다. 메모리 셀의 산포 변형으로 인해 읽기 전압 레벨도 변할 수 있다. 본 발명의 실시 예에 따른 데이터 저장 장치(1000)는 읽기 전압 서치 유닛(1260)을 이용하여, 메모리 셀의 산포가 변형된 경우에, 최적의 읽기 전압 레벨을 서치(search)할 수 있다. 본 발명에 의하면, 최적의 읽기 전압 레벨을 서치하는 시간이 줄어들고, 이로 인해 데이터 저장 장치(1000)의 읽기 성능이 향상된다.
도 2는 도 1에 도시된 불휘발성 메모리를 예시적으로 보여주는 블록도이다. 도 2에서는 불휘발성 메모리 중에서 플래시 메모리를 예시적으로 보여주고 있다. 본 발명의 불휘발성 메모리에는 플래시 메모리 외에도, PRAM이나 ReRAM 등과 같은 메모리도 포함될 수 있다.
도 2를 참조하면, 불휘발성 메모리(1100)는 메모리 셀 어레이(1110), 어드레스 디코더(1120), 페이지 버퍼 회로(1130), 데이터 입출력 회로(1140), 전압 발생기(1150), 그리고 제어 로직(1160)을 포함한다.
메모리 셀 어레이(1110)는 복수의 메모리 블록(BLK1~BLKz)을 포함한다. 각각의 메모리 블록은 2차원 또는 3차원 구조를 가질 수 있다. 2차원 구조 (또는 수평 구조)를 갖는 메모리 블록은 기판과 수평 방향으로 메모리 셀들이 형성된다. 그러나 3차원 구조를 갖는 메모리 블록은 기판과 수직 방향으로 메모리 셀들이 형성된다.
3차원 구조를 갖는 메모리 셀 어레이는, 실리콘 기판 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 모놀리식으로(Monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 모놀리식(Monolithical)이란 용어는, 3차원 어레이의 각 레벨의 층들이 3차원 어레이의 하위 레벨의 층들 위에 직접 증착됨을 의미한다.
본 발명의 개념에 따른 실시 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들을 포함한다. 적어도 하나의 메모리 셀은 전하 트랩 층을 포함할 수 있다. 각각의 수직 NAND 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 포함할 수 있다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조를 갖고, 메모리 셀들과 함께 모놀리식으로 형성될 수 있다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에 공유된 워드 라인들 또는 비트 라인들을 갖고, 3차원 메모리 어레이에 적합한 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스에 포함된다.
계속해서 도 2를 참조하면, 어드레스 디코더(1120)는 선택 라인(SSL, GSL) 또는 워드 라인(WLs)을 통해 메모리 셀 어레이(1110)와 연결된다. 어드레스 디코더(1120)는 전압 발생기(1150)로부터 워드 라인 전압(VWL)을 입력받고, 제어 로직(1160)에 의해 제어된다. 어드레스 디코더(1120)는 프로그램 또는 읽기 동작 시에 워드 라인을 선택한다. 선택된 워드 라인으로 선택 읽기 전압 또는 읽기 전압이 제공된다.
페이지 버퍼 회로(1130)는 비트 라인(BLs)을 통해 메모리 셀 어레이(1110)와 연결된다. 페이지 버퍼 회로(1130)는 복수의 페이지 버퍼(도시되지 않음)로 구성될 수 있다. 하나의 페이지 버퍼에는 하나의 비트 라인이 연결되나, 두 개 또는 그 이상의 비트 라인이 연결될 수도 있다. 페이지 버퍼 회로(1130)는 선택된 페이지에 프로그램될 데이터나 선택된 페이지로부터 읽은 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로(1140)는 내부적으로는 데이터 라인(DL)을 통해 페이지 버퍼 회로(1130)와 연결되고, 외부적으로는 입출력 라인(I/O)을 통해 메모리 컨트롤러(도 1 참조, 1200)와 연결된다. 데이터 입출력 회로(1140)는 프로그램 동작 시 메모리 컨트롤러(1200)로부터 프로그램 데이터(program data)를 입력받고, 읽기 동작 시 읽기 데이터(read data)를 메모리 컨트롤러(1200)로 제공한다.
전압 발생기(1150)는 메모리 컨트롤러(1200)로부터 전원(PWR)을 입력받고, 데이터를 읽거나 쓰는 데 필요한 워드 라인 전압(VWL)을 발생할 수 있다. 워드 라인 전압(VWL)은 어드레스 디코더(1120)로 제공된다. 전압 발생기(1150)는 전원 전압(Vcc)보다 높은 고전압(HV; High Voltage)을 발생할 수 있다. 고전압은 프로그램 동작 시에는 프로그램 전압(Vpgm)으로 사용되고, 읽기 동작 시에는 읽기 전압(Vread)으로 사용되고, 소거 동작 시에는 소거 전압(Verase)으로 사용될 수 있다.
전압 발생기(1150)는 Vrd 발생기(1151), Vread 발생기(1152), 그리고 Vsl 발생기(1153)를 포함할 수 있다. Vrd 발생기(1151)는 읽기 동작 시에 선택 워드 라인에 제공되는 선택 읽기 전압(Vrd)을 생성한다. Vread 발생기(1152)는 읽기 동작 시에 비선택 워드 라인에 제공되는 비선택 읽기 전압(Vread)을 생성한다. 비선택 읽기 전압(Vread)은 메모리 셀을 턴 온하기에 충분한 전압이다. Vsl 발생기(1153)는 스트링 선택 라인(SSL)이나 접지 선택 라인(GSL)으로 제공되는 선택 라인 전압(selection line voltage)을 생성한다.
제어 로직(1160)은 메모리 컨트롤러(1200)로부터 제공되는 커맨드(CMD), 어드레스(ADDR), 그리고 제어신호(CTRL)를 이용하여, 불휘발성 메모리(1100)의 프로그램, 읽기, 소거 등의 동작을 제어할 수 있다. 예를 들면, 제어 로직(1160)은 읽기 동작 시에, 어드레스 디코더(1120)를 제어함으로 선택 워드 라인으로 선택 읽기 전압(Vrd)이 제공되도록 하고, 페이지 버퍼 회로(1130) 및 데이터 입출력 회로(1140)를 제어함으로 선택 페이지로부터 데이터를 읽을 수 있다.
도 3은 도 2에 도시된 메모리 블록(BLK1)의 3차원 구조를 예시적으로 보여주는 사시도이다. 도 3을 참조하면, 메모리 블록(BLK1)은 기판(SUB)과 수직 방향으로 형성된다. 기판(SUB)에는 n+ 도핑 영역이 형성된다.
기판(SUB) 위에는 게이트 전극막(gate electrode layer)과 절연막(insulation layer)이 교대로 증착된다. 게이트 전극막(gate electrode layer)과 절연막(insulation layer) 사이에는 정보 저장막(information storage layer)이 형성될 수 있다.
게이트 전극막과 절연막을 수직 방향으로 패터닝(vertical patterning)하면, V자 모양의 필라(pillar)가 형성된다. 필라는 게이트 전극막과 절연막을 관통하여 기판(SUB)과 연결된다. 필라(Pillar)의 내부는 충전 유전 패턴(filing dielectric pattern)으로 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 구성될 수 있다. 필라의 외부는 수직 활성 패턴(vertical active pattern)으로 채널 반도체로 구성될 수 있다.
메모리 블록(BLK1)의 게이트 전극막(gate electrode layer)은 접지 선택 라인(GSL), 복수의 워드 라인(WL1~WL8), 그리고 스트링 선택 라인(SSL)에 연결될 수 있다. 그리고 메모리 블록(BLK1)의 필라(pillar)는 복수의 비트 라인(BL1~BL3)과 연결될 수 있다. 도 3에서는, 하나의 메모리 블록(BLK1)이 2개의 선택 라인(GSL, SSL), 8개의 워드 라인(WL1~WL8), 그리고 3개의 비트 라인(BL1~BL3)을 갖는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
도 4는 도 3에 도시된 메모리 블록(BLK1)의 등가 회로도이다. 도 4를 참조하면, 비트 라인(BL1~BL3)과 공통 소스 라인(CSL) 사이에는 셀 스트링(CS11~CS33)이 연결되어 있다. 각각의 셀 스트링(예를 들면, CS11)은 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1~MC8), 그리고 스트링 선택 트랜지스터(SST)를 포함한다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL; String Selection Line)에 연결된다. 스트링 선택 라인(SSL)은 제 1 내지 제 3 스트링 선택 라인(SSL1~SSL3)으로 분리되어 있다. 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결된다. 도 4에서는 각 셀 스트링의 접지 선택 라인(GSL1, GSL2, GSL3)이 분리되어 있지만, 접지 선택 라인(GSL)이 서로 연결될 수도 있다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL; Common Source Line)에 연결된다.
복수의 메모리 셀(MC1~MC8)은 각각 대응하는 워드 라인(WL1~WL8)에 연결된다. 하나의 워드 라인에 연결되고, 동시에 프로그램되는 메모리 셀들의 집합을 페이지(page)라 부른다. 메모리 블록(BLK1)은 복수의 페이지로 구성된다. 또한, 하나의 워드 라인에는 복수의 페이지가 연결될 수 있다. 도 4를 참조하면, 공통 소스 라인(CSL)으로부터 동일 높이의 워드 라인(예를 들면, WL4)은 3개의 페이지에 공통으로 연결되어 있다.
한편, 각각의 메모리 셀은 한 비트의 데이터 또는 두 비트 이상의 데이터를 저장할 수 있다. 하나의 메모리 셀에 한 비트의 데이터를 저장할 수 있는 메모리 셀은 싱글 레벨 셀(SLC; Single Level Cell) 또는 싱글 비트 셀(single bit cell)이라 부른다. 하나의 메모리 셀에 두 비트 이상의 데이터를 저장할 수 있는 메모리 셀은 멀티 레벨 셀(MLC; Multi Level Cell) 또는 멀티 비트 셀(multi bit cell)이라 부른다. 2비트 MLC의 경우에는 하나의 물리적 페이지에 2개의 페이지 데이터가 저장된다. 따라서 제 4 워드 라인(WL4)에 연결된 메모리 셀에는 6개의 페이지 데이터가 저장될 수 있다.
도 5는 도 4에 도시된 메모리 셀이 싱글 레벨 셀(SLC)인 경우의 문턱 전압 분포를 보여주는 다이어그램이다. 도 5에서, 가로축은 메모리 셀의 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀의 수를 나타낸다. 싱글 레벨 셀(SLC)은 문턱 전압에 따라 소거 상태(E) 또는 프로그램 상태(P)를 갖는다.
메모리 셀은 제조 공정 단계뿐만 아니라 제품 사용 단계에서도 불량(defect)이 발생할 수 있다. 제조 공정 단계에서 발생하는 불량은 초기 불량(initial defect)이라 하고, 제품 사용 중에 발생하는 불량은 진행성 불량(progressive defect)이라 한다. 진행성 불량으로 인해 메모리 셀의 문턱 전압 산포가 변할 수 있다.
도 5의 (a) 내지 (c)에서, 실선은 문턱 전압 분포의 초기(initial) 상태를 보여주고, 점선은 진행성 불량으로 인해 문턱 전압 산포가 변하는 예를 보여준다. 초기 상태에서, 소거 상태(E)와 프로그램 상태(P)는 충분한 읽기 마진(read margin)을 확보하고 있다. 그러나 진행성 불량이 발생하면, 서로 이웃하는 프로그램 상태는 충분한 읽기 마진을 확보하지 못할 수 있다.
예를 들어, 플래시 메모리는 동작 온도가 증가하면, 트랩(trap)되어 있던 전하의 유실이 발생하여 프로그램 상태의 문턱 전압이 감소하는 방향으로 산포 변형이 발생할 수 있다(도 5(a) 참조).
플래시 메모리는 읽기 회수가 증가하면 읽기 디스터브(read disturb)에 의하여 소거 상태의 셀에 전하 트랩(charge trap)이 발생하여 소거 산포가 문턱 전압이 증가하는 방향으로 변형될 수 있다(도 5(b) 참조). 또한, 플래시 메모리는 쓰기 회수 증가로 인해, 터널 옥사이드(tunnel oxide)에 열화가 발생할 수 있다. 이때 플래시 메모리의 소거 상태는 문턱 전압이 증가하는 방향으로 산포 변형이 발생할 수 있다(도 5(b) 참조).
도 5(c)는 프로그램 상태(P)와 소거 상태(E)를 갖는 메모리 셀에서 모두 진행성 불량이 발생한 예이다. 이러한 진행성 불량은 데이터를 반복해서 쓰고 지우거나, 데이터를 반복해서 읽거나, 데이터를 쓰고 오랜 시간이 지난 경우에 발생할 수 있다.
도 6은 도 4에 도시된 메모리 셀이 멀티 레벨 셀(MLC)인 경우의 문턱 전압 분포를 보여주는 다이어그램이다. 멀티 레벨 셀(MLC)은 문턱 전압에 따라 4개의 상태(E0, P1, P2, P3) 중 하나를 갖는다.
도 6에서, 실선은 초기 상태(initial state)의 문턱 전압 산포를 보여주고, 점선은 진행성 불량이 발생한 경우의 문턱 전압 산포를 보여준다. 초기 상태에서, 서로 이웃하는 상태(state)는 충분한 읽기 마진(read margin)을 확보하고 있다. 그러나 진행성 불량이 발생하면, 서로 이웃하는 상태는 충분한 읽기 마진을 확보하지 못하고 서로 겹칠 수 있다.
도 6(a)는 메모리 셀의 문턱 전압이 높아지는 방향으로 진행성 불량이 발생한 예이다. 도 6(b)는 메모리 셀의 문턱 전압이 낮아지는 방향으로 진행성 불량이 발생한 예이다. 그리고 도 6(c)는 메모리 셀의 문턱 전압 분포가 양 방향으로 넓어지는 진행성 불량이 발생한 예이다. 이러한 진행성 불량은 데이터를 반복해서 쓰고 지우거나, 데이터를 반복해서 읽거나, 데이터를 쓰고 오랜 시간이 지난 경우에 발생할 수 있다.
저항성 메모리인 PRAM과 ReRAM 등도 쓰기 동작 반복에 의하여 GST의 열화, 전이층(transition layer)의 변형으로 인하여 산포 열화가 발생할 수 있다. 또한, 저항성 메모리는 온도 등의 외부 요인의 의해서도 산포 변형이 발생할 수 있다. 본 발명의 실시 예에 따른 데이터 저장 장치(1000)는, 메모리 셀의 산포가 변형된 경우에, 최적의 읽기 전압 레벨을 서치 하는 방법을 제공한다. 본 발명에 의하면, 읽기 전압 레벨을 서치하는 시간을 줄일 수 있고, 이로 인해 읽기 성능을 높일 수 있다.
도 7은 도 1에 도시된 데이터 저장 장치가 읽기 전압 서치 동작을 수행하는 과정을 설명하기 위한 블록도이다. 도 7을 참조하면, 데이터 저장 장치(1000)는 불휘발성 메모리(1100)와 메모리 컨트롤러(1200)를 포함한다. 메모리 컨트롤러(1200)는 제어 유닛(1230), ECC 회로(1250), 그리고 읽기 전압 서치 유닛(1260)을 포함한다.
제어 유닛(1230)은 불휘발성 메모리(1100)로 읽기 커맨드를 제공한다. 메모리 컨트롤러(1200)는 읽기 커맨드(read command)와 더불어, 어드레스(ADDR)를 제공한다. 여기에서, 어드레스(ADDR)는 데이터를 읽을 페이지를 선택하기 위한 것이다.
불휘발성 메모리(1100)는 읽기 커맨드에 응답하여 읽기 동작을 수행한다. 도 7에서는 불휘발성 메모리(1100)의 내부에서 수행되는 읽기 동작의 순서가 간단하게 도시되어 있다.
S110 단계에서, 선택된 페이지에 대한 읽기 동작이 수행된다. 선택된 워드 라인에는 선택 읽기 전압(Vrd)이 제공되고, 비선택된 워드 라인에는 비선택 읽기 전압(Vread)이 제공된다. 그리고 S120 단계에서, 불휘발성 메모리(1100)는 읽기 데이터를 메모리 컨트롤러(1200)로 제공한다.
ECC 회로(1250)는 메모리 컨트롤러(1200)로부터 제공받은 읽기 데이터에 대한 에러 정정 동작(error correction operation)을 수행한다. ECC 회로(1250)는 코드워드 단위로 에러 정정 동작을 수행한다. ECC 회로(1250)는 최대 에러 정정 비트 수를 갖는다. 예를 들면, ECC 회로(1250)는 하나의 코드워드에 대하여 34비트까지의 에러를 정정할 수 있다. ECC 회로(1250)는 35비트 이상 에러가 발생하는 경우에 그 페이지의 에러를 정정할 수 없다. ECC 회로(1250)는 ECC 정보를 읽기 전압 서치 유닛(1260)으로 제공한다.
읽기 전압 서치 유닛(1260)은 ECC 회로(1250)로부터 입력받은 ECC 정보에 근거하여, 읽기 전압 서치 동작(Vrd search operation)을 수행한다. 읽기 전압 서치 유닛(1260)은 읽기 전압 서치 정보를 불휘발성 메모리(1100)로 제공한다. 불휘발성 메모리(1100)는 읽기 전압 서치 정보를 입력받고 읽기 동작을 수행한다(S130).
도 8은 도 7에 읽기 전압 서치 유닛의 동작을 예시적으로 설명하기 위한 도표이다. 도 7의 불휘발성 메모리(1100)는 플래시 메모리이고, 플래시 메모리가 8개의 워드 라인(WL1~WL8)으로 구성되어 있다고 가정하자. 도 8에 도시된 바와 같이, 각각의 워드 라인(또는 페이지)은 8개의 코드워드로 구성되어 있다.
도 8을 참조하면, 각각의 코드워드(CW)에 대한 페일 비트(fail bit) 수를 보여준다. 예를 들면, 제 4 워드 라인(WL4)의 제 3 및 제 5 코드워드(CW3, CW5)는 정정 불가능한 에러(uncorrectable error)를 갖는다. 즉, 제 4 워드 라인(WL4)의 제 3 및 제 5 코드워드(CW3, CW5)는 35비트 이상의 페일 비트 수를 갖는다. 제 3 코드워드(CW3)는 38비트의 페일 비트 수를 갖고, 제 5 코드워드(CW5)는 35비트의 페일 비트 수를 갖는다.
제 6 워드 라인(WL6)의 제 4 및 제 7 코드워드(CW4, CW7)는 정정 불가능한 에러(uncorrectable error)를 갖는다. 제 4 코드워드(CW3)에서는 43비트 에러가 발생하고, 제 7 코드워드(CW7)에서는 36비트 에러가 발생하고 있다. 도 8의 예에서, 플래시 메모리는 4개의 워드 라인(WL1, WL2, WL4, WL6)에서 정정 불가능한 에러를 갖는다.
이와 같이, 플래시 메모리는 셀 변이(cell variation) 또는 전원 노이즈(power noise) 등과 같은 여러 원인에 의하여, 워드 라인에 따라 또는 코드워드에 따라 서로 다른 페일 비트 수를 가질 수 있다. 한편, 플래시 메모리는 하나의 워드 라인에서 정정 불가능한 에러(uncorrectable error)가 발생하더라도 그 워드 라인의 모든 코드워드에서 페일(fail)이 발생하는 것은 아니다. 부분적으로 정정 불가능한 에러(uncorrectable error)가 발생할 수 있다.
도 9는 도 8에 도시된 제 4 워드 라인의 ECC 동작 결과를 예시적으로 보여주는 개념도이다. 도 9를 참조하면, 제 4 워드 라인(WL4)의 페이지는 8개의 코드워드(CW1~CW8)로 구성된다. 하나의 페이지가 16KB라고 하면, 하나의 코드워드는 2KB일 수 있다. ECC 동작을 수행하면, 제 3 및 제 5 코드워드(CW3, CW5)는 정정 불가능한 에러(uncorrectable error)로 인해 페일(fail)로 처리된다. 그리고 나머지 코드워드(CW1, CW2, CW4, CW6, CW7, CW8)는 정정 가능한 에러(correctable error)가 발생하기 때문에 패스(pass)로 처리된다.
여기에서, 정정 가능한 코드워드(correctable CW)의 페일 비트는 ECC 동작을 통해 정정(correction)될 수 있고, 정정 과정에서 0과 1의 페일 비트 수를 알 수 있다. 예를 들면, 제 1 코드워드(CW1)의 페일 비트 수가 19개라면, 페일 비트 1을 0으로 정정한 1의 페일 비트 수와, 페일 비트 0을 1로 정정한 0의 페일 비트 수를 알 수 있다. 제 4 워드 라인(WL4)의 페이지에서 발생한 패스 코드워드(pass CW)의 페일 비트 수는 수학식 1을 이용하여 계산할 수 있다.
여기에서, FB1'는 패스 코드워드의 페일 비트 1의 수를 의미하고, FB0'는 패스 코드워드의 페일 비트 0의 수를 의미한다. FB1'와 FB0'는 실제 계산한 페일 비트 수이다.
제 4 워드 라인(WL4)의 페이지에서 발생한 전체 코드워드(all CW)의 페일 비트 수는 수학식 2를 이용하여 예측할 수 있다.
여기에서, FB1는 전체 코드워드의 페일 비트 1의 수를 의미하고, FB0은 전체 코드워드의 페일 비트 0의 수를 의미한다. FB1와 FB0은 예측한 페일 비트 수이다. 그리고 FB1+FB0는 제 4 워드 라인(WL4)의 페이지에서 발생한 전체 페일 비트 수이다. 전체 페일 비트 수(FBa)는 도 8을 참조하여 계산할 수 있다. 예를 들면, 제 4 워드 라인(WL)에서 발생한 전체 페일 비트 수는 19+18+38+…+20=201이다. 수학식 2는 다음과 같은 수학식 3으로 정리될 수 있다.
수학식 3을 이용하면, 최적의 읽기 전압 레벨을 예측할 수 있다. 즉, 읽기 전압의 이동 방향과 레벨을 예측할 수 있다. 읽기 전압의 이동 방향은 FB1과 FB0의 크기를 비교함으로 예측할 수 있다. 그리고 읽기 전압의 이동 레벨은 수학식 4와 같이 FB1과 FB0의 함수를 통해 예측할 수 있다.
도 10은 읽기 전압의 이동 방향과 이동 레벨을 예시적으로 설명하기 위한 다이어그램이다. 도 10을 참조하면, 메모리 셀은 문턱 전압(Vth)에 따라 소거 상태(E)와 프로그램 상태(P)를 갖는다. 초기 상태에서 선택 워드 라인으로 제공되는 읽기 전압을 Vrd라고 가정하자. 앞에서 설명한 바와 같이, 메모리 셀은 셀 열화 등을 이유로 소거 상태(E)와 프로그램 상태(P)가 겹칠 수 있다. 이때, Vrd을 이용하여 읽기 동작을 수행하면, FB0와 FB1의 페일 비트 수가 발생할 수 있다.
도 10의 예에서, 읽기 전압은 전체 페일 비트 수가 적어지는 방향으로 이동할 수 있다. 그리고 FB0와 FB1의 함수를 이용하여, 읽기 전압의 최적의 이동 레벨(ΔVrd)을 예측할 수 있다. 본 발명의 실시 예에 따른 데이터 저장 장치(1000)는 최적의 읽기 전압 레벨을 예측할 수 있다.
도 11 및 도 12는 도 1에 도시된 따른 데이터 저장 장치의 읽기 성능을 보여주는 타이밍도이다. 도 11은 종래의 기술에 따른 읽기 동작 과정을 보여주고, 도 12는 본 발명의 실시 예에 따른 읽기 동작 과정을 보여준다.
도 11 및 도 12를 참조하면, 플래시 메모리(1100)에 제 1 및 제 2 노말 읽기 동작이 순차적으로 수행된다(도 7 참조, S110). 플래시 메모리(1100)는 제 1 노말 읽기 동작에 따른 데이터 출력 동작(Data Out 1)을 수행한다(도 7 참조, S120). 메모리 컨트롤러(1200)는 ECC 동작을 수행한다.
도 11을 참조하면, 종래 기술에 따른 데이터 저장 장치는 정정 불가능한 에러(uncorrectable error)가 발생하면, 읽기 오프셋(read offset)을 수행한 다음에 2번의 밸리 서치(valley search) 동작을 수행한다. 여기에서, 밸리 서치 동작이란, 최적의 읽기 전압 레벨을 찾기 위한 동작이다. 제 1 밸리 서치(valley search 1)는 도 10의 문턱 전압 분포의 읽기 전압 레벨을 기준으로 왼쪽(left)에서 수행하고, 제 2 밸리 서치(valley search)는 오른쪽(right)에서 수행한다.
종래 기술에 따른 읽기 동작은 노말 읽기 동작(normal read 1) 이외에, 최소 2번의 읽기 동작을 추가로 수행한다. 그리고 읽기 동작의 결과로 발생하는 2개 영역(area)의 메모리 셀을 계산한다. 종래 기술에 의하면, 적어도 3번의 읽기 동작과 메모리 셀의 수를 계산하는 동작을 수행한 다음에, 읽기 전압을 예측하고, 노말 읽기 동작(normal read 1)을 수행한다.
도 12를 참조하면, 본 발명의 실시 예에 따른 데이터 저장 장치(1000)는 정정 불가능한 에러(uncorrectable error)가 발생하면, 읽기 전압 서치 동작(Vrd search operation)을 수행한다. 읽기 전압 서치 유닛(도 7 참조, 1260)은 ECC 회로(도 7 참조, 1250)로부터 ECC 정보를 입력받고, 도 8 내지 도 10에서 설명한 방법에 따라 읽기 전압의 이동 방향과 이동 레벨을 계산한다. 본 발명의 실시 예에 따른 데이터 저장 장치(1000)는 읽기 전압 서치 정보를 기반으로 노말 읽기 동작(normal read 1)을 최종적으로 수행한다.
본 발명의 실시 예에 다른 데이터 저장 장치(1000)는 2번의 밸리 서치 동작과 영역 계산(area counting) 동작을 줄일 수 있다. 본 발명에 의하면, 밸리 서치 동작 없이도 최적의 읽기 전압 레벨을 예측함으로, 읽기 동작의 성능을 향상할 수 있다.
도 13은 도 1에 도시된 불휘발성 메모리가 멀티 레벨 셀인 경우에 읽기 전압의 이동 방향과 이동 레벨을 예측하는 방법 설명하기 위한 다이어그램이다. 도 13을 참조하면, 메모리 셀은 문턱 전압(Vth)에 따라 소거 상태(E0)와 3개의 프로그램 상태(P1, P2, P3)를 갖는다.
초기 상태에서 선택 워드 라인으로 제공되는 읽기 전압을 Vrd1, Vrd2, Vrd3이라고 가정하자. 여기에서, Vrd1은 E0와 P1을 구분하기 위한 읽기 전압 레벨이다. Vrd2는 도시되지 않았으나, P1과 P2를 구분하기 위한 읽기 전압 레벨이다. 그리고 Vrd3은 P2와 P3을 구분하기 위한 읽기 전압 레벨이다. 메모리 셀은 셀 열화 등을 이유로 서로 이웃하는 상태가 겹칠 수 있다. 이때, Vrd을 이용하여 읽기 동작을 수행하면, FB0와 FB1의 페일 비트 수가 발생할 수 있다.
도 13에서, FB0_Vrd1은 Vrd1을 기준으로 발생한 페일 비트 0의 수이고, FB1_Vrd1은 Vrd1을 기준으로 발생한 페일 비트 1의 수이다. 그리고 FB0_Vrd3은 Vrd3을 기준으로 발생한 페일 비트 0의 수이고, FB1_Vrd3은 Vrd3을 기준으로 발생한 페일 비트 1의 수이다.
본 발명의 실시 예에 따른 데이터 저장 장치(1000)는 프로그램 동작 시에 각 상태(E0, P1, P2, P3)의 셀의 수를 저장한다. 데이터 저장 장치(1000)는 셀의 수와 ECC 정보를 이용하여 읽기 전압의 이동 방향과 이동 레벨을 예측할 수 있다. 프로그램 동작 시에 저장된 각 상태의 원본 메모리 셀의 수(number of original memory cells)를 각각 NE0, NP1, NP2, NP3라고 가정하자. 그리고 Vrd1을 기준으로 읽은 소거 상태(E0)의 메모리 셀의 수를 NE0_Vrd1이라 하자.
아래 수학식 5를 참조하면, 원본 메모리 셀의 수(NE0)와 Vrd1을 기준으로 읽은 소거 상태 메모리 셀의 수(NE0_Vrd1)의 차는 Vrd1을 기준으로 읽은 페일 비트 0의 수(FB0_Vrd1)과 페일 비트 1의 수(FB1_Vrd1)의 차와 같다.
또한, 수학식 5와 해당 페이지에서의 전체 0과 1의 페일 비트 차와 조합하면, Vrd3에서의 0과 1의 페이 비트 차를 계산할 수 있다. 수학식 6은 Vrd3의 계산하는 방법을 보여준다.
본 발명의 실시 예에 따른 데이터 저장 장치(1000)는 수학식 5와 수학식 6을 이용하여, 읽기 전압(Vrd1, Vrd3)의 이동 방향과 이동 레벨을 계산할 수 있다. P1과 P2 상태의 읽기 전압(Vrd2)의 이동 방향과 이동 레벨은 앞에서 설명한 도 10의 방식을 이용하여 계산할 수 있다.
도 14는 읽기 전압의 이동 방향을 예측하는 방법을 예시적으로 설명하기 위한 도표이다. 본 발명의 실시 예에 따른 데이터 저장 장치(1000)는 읽기 전압의 이동 레벨을 계산하지 않고도, 이동 방향을 쉽게 예측할 수 있다. 도면 14를 참조하면, Vrd1과 Vrd3에서 각각 발생한 페일 비트 0과 1의 차이를 알 수 있기 때문에, +와 -정보를 이용하여, 현재 읽기 전압에서 최적 읽기 전압의 방향을 알 수 있다.
예를 들면, 미리 결정된 테이블(PDT; predetermined table)에서, 첫 번째 경우는 △Vrd1과 △Vrd3가 모두 (+) 방향으로 이동하는 예를 보여준다. 두 번째 경우는 △Vrd1이 (+) 방향으로 이동하고, △Vrd3가 (-) 방향으로 이동하는 예를 보여준다. 세 번째 경우와 네 번째 경우에도 마찬가지이다. 여기에서, (+) 방향은 도 13에서 최적 읽기 전압이 오른쪽으로 이동하는 것을 의미하고, (-)는 왼쪽으로 이동하는 것을 의미한다. 도면 14에 도시된 바와 같이, 본 발명은 미리 작성되어 있는 읽기 레벨 테이블 셋(read level table set)에서 최적의 이동 방향 셋을 선택하여 경우 수를 줄이는데 활용할 수 있다.
본 발명의 실시 예에 따른 데이터 저장 장치는 여러 가지 제품에 적용 또는 응용될 수 있다. 본 발명의 실시 예에 따른 데이터 저장 장치는 퍼스널 컴퓨터, 디지털 카메라, 캠코더, 휴대 전화, MP3, PMP, PSP, PDA 등과 같은 전자 장치들뿐만 아니라, 메모리 카드, USB 메모리, 솔리드 스테이트 드라이브(Solid State Drive, 이하 SSD라 함) 등과 같은 저장 장치로 구현될 수 있다.
도 15는 본 발명의 실시 예에 따른 데이터 저장 장치를 메모리 카드에 적용한 예를 보여준다. 메모리 카드 시스템(3000)은 호스트(3100)와 메모리 카드(3200)를 구비한다. 호스트(3100)는 호스트 컨트롤러(3110) 및 호스트 접속 유닛(3120)을 포함한다. 메모리 카드(3200)는 카드 접속 유닛(3210), 카드 컨트롤러(3220), 그리고 플래시 메모리(3230)를 포함한다. 여기에서, 플래시 메모리(3230)는 앞에서 설명한 3차원 플래시 메모리로 구현된다.
호스트(3100)는 메모리 카드(3200)에 데이터를 쓰거나, 메모리 카드(3200)에 저장된 데이터를 읽는다. 호스트 컨트롤러(3110)는 커맨드(예를 들면, 쓰기 커맨드), 호스트(3100) 내의 클록 발생기(도시되지 않음)에서 발생한 클록 신호(CLK), 그리고 데이터(DAT)를 호스트 접속 유닛(3120)을 통해 메모리 카드(3200)로 전송한다.
카드 컨트롤러(3220)는 카드 접속 유닛(3210)을 통해 수신된 쓰기 커맨드에 응답하여, 카드 컨트롤러(3220) 내에 있는 클록 발생기(도시되지 않음)에서 발생한 클록 신호에 동기하여 데이터를 플래시 메모리(3230)에 저장한다. 플래시 메모리(3230)는 호스트(3100)로부터 전송된 데이터를 저장한다. 예를 들어, 호스트(3100)가 디지털 카메라인 경우에는 영상 데이터를 저장한다.
도 16은 본 발명의 실시 예에 따른 데이터 저장 장치를 솔리드 스테이트 드라이브(SSD)에 적용한 예를 보여주는 블록도이다. 도 16을 참조하면, SSD 시스템(4000)은 호스트(4100)와 SSD(4200)를 포함한다.
SSD(4200)는 신호 커넥터(signal connector, 4211)를 통해 호스트(4100)와 신호를 주고 받으며, 전원 커넥터(power connector, 4221)를 통해 전원을 입력받는다. SSD(4200)는 복수의 불휘발성 메모리(4201~420n), SSD 컨트롤러(4210), 그리고 보조 전원 장치(4220)를 포함할 수 있다.
복수의 불휘발성 메모리(4201~420n)는 SSD(4200)의 저장 매체로서 사용된다. SSD(4200)는 플래시 메모리 이외에도 PRAM, MRAM, ReRAM, FRAM 등의 불휘발성 메모리 장치가 사용될 수도 있다. 복수의 불휘발성 메모리(4201~420n)는 복수의 채널(CH1~CHn)을 통해 SSD 컨트롤러(4210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 플래시 메모리가 연결될 수 있다. 하나의 채널에 연결되는 플래시 메모리는 동일한 데이터 버스에 연결될 수 있다.
SSD 컨트롤러(4210)는 신호 커넥터(4211)를 통해 호스트(4100)와 신호(SGL)를 주고 받는다. 여기에서, 신호(SGL)에는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. SSD 컨트롤러(4210)는 호스트(4100)의 커맨드에 따라 해당 불휘발성 메모리에 데이터를 쓰거나 해당 불휘발성 메모리로부터 데이터를 읽어낸다. SSD 컨트롤러(4210)의 내부 구성은 도 17을 참조하여 상세하게 설명된다.
보조 전원 장치(4220)는 전원 커넥터(4221)를 통해 호스트(4100)와 연결된다. 보조 전원 장치(4220)는 호스트(4100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 한편, 보조 전원 장치(4220)는 SSD(4200) 내에 위치할 수도 있고, SSD(4200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(4220)는 메인 보드에 위치하며, SSD(4200)에 보조 전원을 제공할 수도 있다.
도 17은 도 16에 도시된 SSD 컨트롤러(4210)의 구성을 예시적으로 보여주는 블록도이다. 도 17을 참조하면, SSD 컨트롤러(4210)는 NVM 인터페이스(4211), 호스트 인터페이스(4212), ECC 회로(4213), 중앙 처리 장치(CPU, 4214), 그리고 버퍼 메모리(4215)를 포함한다.
NVM 인터페이스(4211)는 버퍼 메모리(4215)로부터 전달된 데이터를 각각의 채널들(CH1~CHn)로 스캐터링(Scattering) 한다. 그리고 NVM 인터페이스(4211)는 불휘발성 메모리(4201~420n)로부터 읽은 데이터를 버퍼 메모리(4215)로 전달한다. 여기에서, NVM 인터페이스(4211)는 불휘발성 메모리의 인터페이스 방식을 사용할 수 있다. 즉, SSD 컨트롤러(4210)는 불휘발성 메모리 인터페이스 방식에 따라 프로그램, 읽기, 또는 소거 동작 등을 수행할 수 있다.
호스트 인터페이스(4212)는 호스트(4100)의 프로토콜에 대응하여 SSD(4200)와의 인터페이싱을 제공한다. 호스트 인터페이스(4212)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등을 이용하여 호스트(4100)와 통신할 수 있다. 또한, 호스트 인터페이스(4212)는 호스트(4100)가 SSD(4200)를 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(Disk Emulation) 기능을 수행할 수 있다.
ECC 회로(4213)는 불휘발성 메모리(4201~420n)로 전송되는 데이터를 이용하여, 에러 정정 코드(ECC)를 생성한다. 그렇게 생성된 에러 정정 코드(ECC)는 불휘발성 메모리(4201~420n)의 스페어 영역(spare area)에 저장된다. ECC 회로(4213)는 불휘발성 메모리(4201~420n)로부터 읽은 데이터의 에러를 검출한다. 만약 검출된 에러가 정정 용량 내이면, ECC 회로(4213)는 검출된 에러를 정정한다.
중앙 처리 장치(4214)는 호스트(4100, 도 17 참조)로부터 입력된 신호(SGL)를 분석하고 처리한다. 중앙 처리 장치(4214)는 호스트 인터페이스(4212)나 NVM 인터페이스(4211)를 통해 호스트(4100)나 불휘발성 메모리(4201~420n)를 제어한다. 중앙 처리 장치(4214)는 SSD(4200)을 구동하기 위한 펌웨어에 따라서 불휘발성 메모리(4201~420n)의 동작을 제어한다.
버퍼 메모리(4215)는 호스트(4100)로부터 제공되는 쓰기 데이터 또는 불휘발성 메모리로부터 읽은 데이터를 임시로 저장한다. 또한, 버퍼 메모리(4215)는 불휘발성 메모리(4201~420n)에 저장될 메타 데이터나 캐시 데이터를 저장할 수 있다. 서든 파워 오프 동작 시에, 버퍼 메모리(4215)에 저장된 메타 데이터나 캐시 데이터는 불휘발성 메모리(4201~420n)에 저장된다. 버퍼 메모리(4215)에는 DRAM, SRAM 등이 포함될 수 있다.
읽기 전압 서치 유닛(4216)은 ECC 회로(4213)로부터 입력받은 ECC 정보에 근거하여, 읽기 전압 서치 동작(Vrd search operation)을 수행한다. 읽기 전압 서치 유닛(4216)은 읽기 전압 서치 정보를 불휘발성 메모리(4201~420n)로 제공한다. 불휘발성 메모리(1100)는 읽기 전압 서치 정보를 입력받고 읽기 동작을 수행한다.
도 18은 본 발명의 실시 예에 따른 데이터 저장 장치를 전자 장치로 구현한 예를 보여주는 블록도이다. 여기에서, 전자 장치(5000)는 퍼스널 컴퓨터(PC)로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(Personal Digital Assistant), 그리고 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
도 18을 참조하면, 전자 장치(5000)는 메모리 시스템(5100), 전원 장치(5200), 보조 전원 장치(5250), 중앙처리장치(5300), 램(5400), 그리고 사용자 인터페이스(5500)를 포함한다. 메모리 시스템(5100)은 플래시 메모리(5110) 및 메모리 컨트롤러(5120)를 포함한다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
1000: 데이터 저장 장치
1100: 불휘발성 메모리
1110: 메모리 셀 어레이
1160: 제어 로직
1200: 메모리 컨트롤러
1210: 호스트 인터페이스
1220: 메모리 인터페이스
1230: 제어 유닛
1240: 램
1250: ECC
1260: 읽기 전압 서치 유닛

Claims (10)

  1. 하나의 읽기 단위가 복수의 코드워드로 구성되는 불휘발성 메모리; 및
    상기 불휘발성 메모리의 하나 또는 그 이상의 코드워드에서 페일이 발생할 경우에 정정 가능한 코드워드를 이용하여, 상기 불휘발성 메모리의 제1 상태 및 제2 상태를 구별하는 제1 읽기 전압 및 제3 상태 및 제4 상태를 구별하는 제2 읽기 전압을 서치하는 메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러는 프로그램 동작 시에 저장된 상기 제1 상태의 원본 메모리 셀들의 수 및 상기 제1 읽기 전압으로 읽은 상기 제1 상태의 메모리 셀의 수에 기초하여 상기 제1 읽기 전압을 조절하고, 상기 코드 워드에서 상기 정정 가능한 코드워드의 제1 페일 비트들의 제1 총 개수를 계산하고, 상기 정정 가능한 코드워드의 제2 페일 비트들의 제2 총 개수를 계산하고, 상기 제1 총 개수 및 상기 제2 총 개수에 기초하여 상기 제2 읽기 전압을 결정하도록 구성된 데이터 저장 장치.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 메모리 컨트롤러는 상기 불휘발성 메모리의 읽기 전압의 이동 방향과 이동 레벨을 계산하는 데이터 저장 장치.
  5. 삭제
  6. 하나의 읽기 단위가 복수의 코드워드로 구성되는 불휘발성 메모리; 및
    상기 불휘발성 메모리의 하나 또는 그 이상의 코드워드에서 페일이 발생할 경우에, 프로그램 동작 시에 특정 상태로 저장된 원본 메모리 셀의 수, 읽기 동작에 의해 계산한 특정 상태의 메모리 셀의 수, 그리고 정정 가능한 코드워드를 이용하여 계산한 페일 비트 정보에 근거하여, 상기 불휘발성 메모리의 읽기 전압을 서치하는 메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러는 프로그램 동작 시에 저장된 상기 특정 상태의 원본 메모리 셀의 수 및 상기 읽기 전압으로 읽은 상기 특정 상태의 메모리 셀의 개수에 기초하여 상기 읽기 전압을 조절하고, 상기 코드 워드에서 상기 정정 가능한 코드워드의 제1 페일 비트들의 제1 총 개수를 계산하고, 상기 정정 가능한 코드워드의 제2 페일 비트들의 제2 총 개수를 계산하고, 상기 제1 총 개수 및 상기 제2 총 개수에 기초하여 상기 읽기 전압을 결정하도록 구성된 데이터 저장 장치.
  7. 제 6 항에 있어서,
    상기 메모리 컨트롤러는 상기 불휘발성 메모리의 미리 마련된 세트를 선택함으로 읽기 전압의 이동 방향을 결정하는 데이터 저장 장치.
  8. 제 6 항에 있어서,
    상기 메모리 컨트롤러는 코드워드 단위로 에러 정정 동작을 수행하기 위한 ECC 회로; 및
    상기 ECC 회로로부터 ECC 정보를 입력받고 읽기 전압 서치 동작을 수행하는 읽기 전압 서치 유닛을 포함하는 데이터 저장 장치.
  9. 제 8 항에 있어서,
    상기 읽기 전압 서치 유닛은 정정 가능한 코드워드의 페일 비트 정보에 근거하여 전체 코드워드의 페일 비트 정보를 계산함으로, 읽기 전압 레벨을 서치하는 데이터 저장 장치.
  10. 제 6 항에 있어서,
    상기 불휘발성 메모리는 플래시 메모리이고, 상기 플래시 메모리는 기판과 수직 방향으로 적층되는 메모리 셀들을 갖는 데이터 저장 장치.
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