TWI720985B

TWI720985B - 記憶體系統及其操作方法

Info

Publication number: TWI720985B
Application number: TW105116347A
Authority: TW
Inventors: 朴淙柱; 趙榮翼; 李周映
Original assignee: 韓商愛思開海力士有限公司
Priority date: 2015-12-21
Filing date: 2016-05-25
Publication date: 2021-03-11
Also published as: CN106909476A; TW201723852A; KR20170074264A; US20170177242A1

Abstract

本發明提供一種記憶體系統，其可包括：複數個記憶體裝置；高速緩衝記憶體，其適於快取自主機應用的請求資訊及與請求資訊對應的資料；以及控制器，其適於當重置請求從主機被提供時將高速緩衝記憶體的請求資訊及對應資料以及高速緩衝記憶體的狀態資訊備份在備份空間中，回應於重置請求對複數個記憶體裝置、高速緩衝記憶體及控制器執行重置操作，以及在重置操作之後的啟動操作期間，透過參考狀態資訊將請求資訊及對應資料從備份空間恢復到高速緩衝記憶體。

Description

記憶體系統及其操作方法

本申請要求於2015年12月21日向韓國智慧財產權局提交的申請號為10-2015-0182766的韓國專利申請的優先權，其全部內容透過引用併入本文。

本發明的示例性實施例係關於一種半導體設計技術，更具體而言係關於一種包括高速緩衝記憶體的記憶體系統及其操作方法。

電腦環境範例已變為可在任何時間任何地方使用的普適計算系統。因此，可攜式電子裝置諸如行動電話、數位相機及筆記型電腦的使用已經快速增加。這些可攜式電子裝置一般使用具有記憶體裝置即資料儲存裝置的記憶體系統。資料儲存裝置被作為可攜式電子裝置的主要記憶體裝置或次要存放裝置。

因為使用記憶體裝置的資料儲存裝置沒有活動部件，所以它們提供優良的穩定性、耐用性、高的資訊存取速度及低功耗。具有這種優點的資料儲存裝置的示例包括通用序列匯流排(USB,universal serial bus)記憶體裝置、具有各種介面的儲存卡及固態驅動器(SSD,solid state drives)。

各個實施例係關於當重置請求從主機被提供時能夠更穩定地儲存在高速緩衝記憶體中快取的資訊的記憶體系統，以及其操作方法。

在實施例中，記憶體系統可包括：複數個記憶體裝置；高速緩衝記憶體，其適於快取自主機應用的請求資訊及與請求資訊對應的資料；以及控制器，其適於當重置請求從主機被提供時將高速緩衝記憶體的請求資訊及對應資料以及高速緩衝記憶體的狀態資訊備份在備份空間中，回應於重置請求對複數個記憶體裝置、高速緩衝記憶體及控制器執行重置操作，以及在重置操作之後的啟動操作期間，透過參考狀態資訊將請求資訊及對應資料從備份空間恢復至高速緩衝記憶體。

控制器可包括適於儲存狀態資訊的寄存器，狀態資訊可包括用於控制高速緩衝記憶體的操作的資訊。

高速緩衝記憶體的一部分作為備份空間工作，在重置操作之前，備份空間可被控制器指定以便保護請求資訊、對應資料及狀態資訊免受重置操作。

高速緩衝記憶體可包括：適於快取請求資訊的第一空間；適於快取對應資料的第二空間；以及適於作為備份空間工作的第三空間。

第二空間可進一步作為備份空間工作，在重置操作之前，控制器可進一步將第二空間指定為備份空間。

控制器可進一步包括與高速緩衝記憶體物理上分離的次要存放裝置，次要存放裝置的一部分可作為備份空間工作，在重置操作之前，備份空間可被控制器指定，以便保護請求資訊、對應資料及狀態資訊免受重置操作期間。

高速緩衝記憶體可包括：第一空間，其適於快取請求資訊；以及第二空間，其適於快取對應資料。

高速緩衝記憶體可以比複數個記憶體裝置的速度更高的速度操作，次要存放裝置可以與高速緩衝記憶體的速度相同的速度或更低的速度操作，並且可以比複數個記憶體裝置的速度更高的速度操作。

控制器可以備份在高速緩衝記憶體中快取的請求資訊及對應資料之中的在重置操作之前尚未完成與其對應的操作的請求資訊及對應資料。

請求資訊可包括從主機應用的命令及與命令對應的位址。

在實施例中，一種記憶體系統的操作方法，其中記憶體系統包括複數個記憶體裝置及高速緩衝記憶體，高速緩衝記憶體適於快取自主機應用的請求資訊及與請求資訊對應的對應資料，操作方法可包括：當重置請求從主機被提供時將高速緩衝記憶體的請求資訊及對應資料以及高速緩衝記憶體的狀態資訊備份在備份空間中；回應於重置請求對複數個記憶體裝置、高速緩衝記憶體及控制器執行重置操作；以及在重置操作之後的啟動操作期間，透過參考狀態資訊將請求資訊及對應資料從備份空間恢復至高速緩衝記憶體。

狀態資訊可包括用於控制高速緩衝記憶體的操作的資訊。

操作方法可進一步包括：在重置操作之前將高速緩衝記憶體的一部分指定為備份空間，以便保護請求資訊、對應資料及狀態資訊免受重置操作。

高速緩衝記憶體的請求資訊及對應資料以及高速緩衝記憶體的狀態資訊的備份可包括對在高速緩衝記憶體中快取的請求資訊及對應資料之中在重置操作之前尚未完成與其對應的操作的請求資訊及對應資料備份。

請求資訊可包括從主機應用的命令及與命令對應的位址。

100:資料處理系統

102:主機

110:記憶體系統

130:控制器

132:主機介面單元

134:處理器

138:ECC單元

140:電源管理單元

142:NAND閃速控制器

144:高速緩衝記憶體

145:寄存器

146:次要存放裝置

150:記憶體裝置

152,154,156:儲存區塊

210,220,230,240:複數個儲存區塊

310:電壓供應區塊

320,322,324,326:讀取/寫入電路

340:單元串

1442:第一空間

1444:第二空間

1446:第三空間

1501-1502:複數個記憶體裝置

5111:襯底

5112:複數個介電材料

5113:複數個柱狀物

5114:表面層

5115:內層

5116:介電層

5117:第一子介電層

5118:第二子介電層

5119:第三子介電層

5211-5213:導電材料

5221-5223:導電材料

5231-5233:導電材料

5241-5243:導電材料

5251-5253:導電材料

5261-5263:導電材料

5271-5273:導電材料

5281-5283:導電材料

5291-5293:導電材料

5311-5314:摻雜區域

5320:汲極

5331-5333:導電材料

6311:襯底

6312:第二類型的摻雜材料

6321:第一導電材料

6322:第二導電材料

6323:第三導電材料

6324:第四導電材料

6325:第五導電材料

6326:第六導電材料

6327:第七導電材料

6328:第八導電材料

6340:汲極

6351:第一上部導電材料

6352:第二上部導電材料

6361:內部材料

6362:中間層

6363:表面層

DP:下部柱狀物

PG:管閘極

TS:電晶體結構

UP:上部柱狀物

BL0-BLm-1:位線

CSL:公共源極線

DMC:虛擬記憶體單元

DSL:汲極選擇線

GST:接地選擇電晶體

MC1:第一記憶體單元

MC2:第二記憶體單元

MC3:第三記憶體單元

MC4:第四記憶體單元

MC5:第五記憶體單元

MC6:第六記憶體單元

SSL:源極選擇線

SST:源極選擇電晶體

ST1:第一串

ST2:第二串

BLK0-BLKN-1:儲存區塊

NS11-NS13:NAND串

NS21-NS23:NAND串

NS31-NS33:NAND串

〔圖1〕係為本發明的實施例的包括記憶體系統的資料處理系統的簡圖。

〔圖2〕係為圖1的記憶體系統中的記憶體裝置的簡圖。

〔圖3〕係為本發明的實施例的記憶體裝置中的存儲區塊的電路圖。

〔圖4-11〕係為示意性說明圖2的記憶體裝置的各個方面的簡圖。

〔圖12A-12C〕係為描述本發明的實施例的在圖1的記憶體系統中執行的重置操作的框圖。

〔圖13A及圖13B〕係為描述在圖1的記憶體系統中執行的重置操作的另一實施例的框圖。

以下將參照附圖更詳細地描述各個實施例。但是，本發明可以體現為不同的形式且不應被解釋為限於本文闡述的實施例。相反，提供這些實施例使得本公開將是完整且全面的並且將本發明完全傳達給本領域技術人員。在整個公開中，在本發明的各幅附圖及實施例中，相同的標號代表相同的部件。

現參照圖1，提供根據本發明的實施例的包括記憶體系統的資料處理系統。

根據圖1的實施例，資料處理系統100可包括主機102及記憶體系統110。

例如，主機102可包括諸如行動電話、MP3播放機及筆記型電腦等可攜式電子裝置或諸如桌上型電腦、遊戲機、電視及投影儀等電子裝置。

記憶體系統110可回應來自主機102的請求操作，特別是可儲存待被主機102存取的資料。換言之，記憶體系統110可被作為主機102的主記憶體系統或次要存放裝置系統。記憶體系統110可以根據與主機102電連接的主機介面的協定用各種儲存裝置的任一種來實施。記憶體系統110可利用諸如以下的各種儲存裝置的任一種來實施：固態驅動器(SSD,solid state drive)、多媒體卡(MMC,multimedia card)、嵌入式MMC(eMMC,embedded MMC)、減小尺寸的MMC(RS-MMC,reduced size MMC)及微型MMC、安全數位(SD,secure digital)卡、迷你SD及微型SD、通用序列匯流排(USB)儲存裝置、通用閃速儲存(UFS,universal flash storage)裝置、快閃記憶體(CF,compact flash)卡、智慧媒體(SM,smart media)卡、記憶棒等。

用於記憶體系統110的儲存裝置可利用諸如動態隨機存取記憶體(DRAM,dynamic random access memory)及靜態隨機存取記憶體(SRAM,static random access memory)等揮發性記憶體裝置或諸如唯讀記憶體(ROM,read only memory)、光罩ROM(MROM,mask ROM)、可程式設計ROM(PROM,programmable ROM)、可擦除可程式設計ROM(EPROM,erasable programmable ROM)、電可擦除可程式設計ROM(EEPROM,electrically erasable programmable ROM)、鐵電隨機存取記憶體(FRAM,ferroelectric RAM)、相變RAM(PCRAM,phase change RAM)、磁阻式RAM(MRAM,magnetic RAM)及電阻式RAM(RRAM,resistive RAM)等非揮發性記憶體裝置來實施。

記憶體系統110可包括用於儲存待被主機102存取的資料的記憶體裝置150，以及用於控制資料在記憶體裝置150中的儲存的控制器130。

控制器130及記憶體裝置150可以被集成在一個半導體裝置中。例如，控制器130及記憶體裝置150可以被集成在一個半導體裝置中並配置固態驅動器(SSD)。當記憶體系統110被作為SSD時，與記憶體系統110電連接的主機102的操作速度可被顯著地提高。

控制器130及記憶體裝置150可以被集成在一個半導體裝置中並配置儲存卡。控制器130及記憶體裝置150可以被集成在一個半導體裝置中並配置諸如以下的儲存卡：國際個人電腦記憶卡協會(PCMCIA,Personal Computer Memory Card International Association)卡、標準快閃記憶體(CF)卡、智慧媒體(SM)卡(SMC)、記憶棒、多媒體卡(MMC)、RS-MMC及微型MMC、安全數位(SD)卡、迷你SD、微型SD及SDHC以及通用閃速存儲(UFS)裝置。

對於另一個示例，記憶體系統110可以配置電腦、超移動PC(UMPC,ultra-mobile PC)、工作站、上網本、個人數位助理(PDA,personal digital assistant)、可攜式電腦、網路平板、平板電腦、無線電話、行動電話、智慧型電話、電子書、可攜式多媒體播放機(PMP,portable multimedia player)、可攜式遊戲播放機、航海裝置、黑盒子、數位相機、數位多媒體廣播(DMB,digital multimedia broadcasting)播放機、三維(3D,three-dimensional)電視、智慧電視、數位音訊記錄器、數位音訊播放機、數位圖片記錄器、數位圖片播放機、數位視訊記錄器、數位視訊播放機、配置資料中心的記憶體、無線環境下能夠發送及接收資訊的裝置、配置家用網路的各種電子裝置中的一個、配置電腦網路的各種電子裝置中的一個、配置遠端資訊處理網路的各種電子裝置中的一個、RFID裝置或配置計算系統的各種構成元件中的一個。

記憶體系統110的記憶體裝置150可以在電源被中斷時保留儲存的資料，特別是在寫入操作期間儲存由主機102提供的資料以及在讀取操作期間將儲存的資料提供到主機102。記憶體裝置150可包括複數個儲存區塊152、154及156。儲存區塊152、154及156中的每一個可包括複數個頁面。每個頁面可包括複數個記憶體單元，其中複數個字線WL(word lines)被電連接至複數個記憶體單元。記憶體裝置150可以是非揮發性記憶體裝置，例如閃速記憶體。閃速記憶體可以具有三維(3D)堆疊結構。稍後將參照圖2至圖11詳細地描述記憶體裝置150的結構及記憶體裝置150的三維(3D)堆疊結構。

記憶體系統110的控制器130可以回應於來自主機102的請求控制記憶體裝置150。控制器130可將從記憶體裝置150讀取的資料提供至主機102，並且將從主機102提供的資料儲存到記憶體裝置150中。為了這個目的，控制器130可以控制記憶體裝置150的全部操作，諸如讀取操作、寫入操作、程式設計操作及擦除操作。

具體地，控制器130可包括主機介面單元132、處理器134、錯誤校正碼(ECC,error correction code)單元138、電源管理單元(PMU,power management unit)140、NAND閃速控制器(NFC,NAND flash controller)142記憶體144。

主機介面單元132可以處理由主機102提供的命令及資料，並且可以透過諸如以下的各種介面協定的至少一種與主機102通信：通用序列匯流排(USB)、多媒體卡(MMC)、周邊元件連接快遞(PCI-E,peripheral component interconnect-express)、串列SCSI(SAS,serial attached SCSI)、串列高級技術附件(SATA,serial advanced technology attachment)、並行高級技術附件(PATA,parallel advanced technology attachment)、小型電腦系統介面(SCSI,small computer system interface)、加強型小型磁片介面(ESDI,enhanced small disk interface)及集成驅動電子裝置(IDE,integrated drive electronics)。

ECC單元138可以在讀取操作期間檢測及校正從記憶體裝置150讀取的資料中的錯誤。當錯誤位元的數量大於或等於可校正錯誤位元的閾值數量時，ECC單元138可不校正錯誤位元，並且可輸出指示校正錯誤位元失敗的錯誤校正失敗信號。

ECC單元138可基於諸如以下的編碼調變執行錯誤校正操作：低密度同位(LDPC,low density parity check)碼、博斯-喬德里-霍昆格姆(BCH,Bose-Chaudhuri-Hocquenghem)碼、turbo碼、裡德-所羅門(RS,Reed-Solomon)碼、卷積碼、遞迴系統碼(RSC,recursive systematic code)、網格碼調變(TCM,trellis-coded modulation)、組編碼調變(BCM,Block coded modulation)等。ECC單元138可包括用於錯誤校正操作的全部電路、系統或裝置。

電源管理單元PMU 140可以提供及管理用於控制器130的電源，即用於包括在控制器130中的組成元件的電源。

NFC 142可作為控制器130及記憶體裝置150之間的記憶體介面，以允許控制器130回應於來自主機102的請求控制記憶體裝置150。當記憶體裝置150是閃速記憶體時，尤其是當記憶體裝置150是NAND閃速記憶體時，NFC 142可在處理器134的控制下產生用於記憶體裝置150的控制信號並處理資料。

記憶體144可作為記憶體系統110及控制器130的工作記憶體，並儲存用於驅動記憶體系統110及控制器130的資料。控制器130可以回應於來自主機102的請求控制記憶體裝置150。例如，控制器130可以將從記憶體裝置150讀取的資料提供到主機102，並將由主機102提供的資料儲存在記憶體裝置150中。當控制器130控制記憶體裝置150的操作時，記憶體144可以儲存由控制器130記憶體裝置150用於諸如讀取操作、寫入操作、程式設計操作及擦除操作等操作的資料。

記憶體144可利用揮發性記憶體來實施。記憶體144可利用靜態隨機存取記憶體(SRAM)或動態隨機存取記憶體(DRAM)來實施。如上所述，記憶體144可以儲存由主機102及記憶體裝置150用於讀取及寫入操作的資料。為了儲存資料，記憶體144可以包括程式記憶體、資料記憶體、寫入緩衝器、讀取緩衝器、映射緩衝器等。

處理器134可以回應於來自主機102的寫入請求或讀取請求控制記憶體系統110的一般操作及用於記憶體裝置150的寫入操作或讀取操作。處理器134可驅動被稱為快閃記憶體轉換層(FTL,flash translation layer)的固件以控制記憶體系統110的一般操作。處理器134可利用微處理器或中央處理單元(CPU)來實施。

管理單元(未示出)可被包括在處理器134中，並且可以執行記憶體裝置150的壞區塊管理。管理單元可以找到處於用於進一步使用的不令人滿意的狀況的壞儲存區塊，並且對壞儲存區塊執行壞區塊管理。當記憶體裝置150是閃速記憶體例如NAND閃速記憶體時，由於NAND邏輯功能的特性，程式設計失敗可發生在寫入操作期間，例如發生在程式設計操作期間。在壞區塊管理期間，程式設計失敗的儲存區塊或壞儲存區塊的資料可被程式設計到新的儲存區塊中。並且，由於程式設計失敗導致的壞區塊使具有3D堆疊結構的記憶體裝置150的利用效率及記憶體系統100的可靠性嚴重劣化，因此需要可靠的壞區塊管理。

圖2是說明圖1的記憶體裝置150的示意圖。

根據圖2的實施例，記憶體裝置150可包括複數個儲存區塊，例如第零至第(N-1)區塊210至240。複數個儲存區塊210至240中的每一個可包括複數個頁面，例如2^M數量的頁面(2^M個頁面)，但本發明不限於此。複數個頁面的每一個可包括複數個記憶體單元，其中複數個字線被電連接至複數個記憶體單元。

並且，根據每一記憶體單元中可以儲存或表達的位元的數量，記憶體裝置150可包括複數個儲存區塊，如單層單元(SLC,single level cell)儲存區塊及多層單元(MLC,multi-level cell)儲存區塊。SLC儲存區塊可包括利用記憶體單元實現的複數個頁面，其中每個記憶體單元能夠儲存1位元資料。MLC儲存區塊可包括利用記憶體單元實現的複數個頁面，每個記憶體單元能夠儲存多位數據，例如2位元或更多位元數據。包括利用每個能夠儲存3位元資料的記憶體單元實施的複數個頁面的MLC儲存區塊可以被定義為三層單元(TLC,triple level cell)儲存區塊。

複數個儲存區塊210至240中的每一單位可以在寫入操作期間儲存從主機裝置102提供的資料，並且可以在讀取操作期間向主機102提供儲存的資料。

圖3是說明圖1的複數個儲存區塊152至156中的一個的電路圖。

根據圖3的實施例，記憶體裝置150的儲存區塊152可包括分別電連接至位線BL0至BLm-1的複數個單元串340。每一列的單元串340可包括至少一個汲極選擇電晶體(DST,drain select transistor)及至少一個源極選擇電晶體(SST,source select transistor)。複數個記憶體單元或複數個記憶體單元電晶體MC0至MCn-1可以串聯地電連接在選擇電晶體DST及SST之間。各自的記憶體單元MC0至MCn-1可以透過多層單元(MLC)配置，每個MLC儲存複數個位元的資料資訊。串340可以分別電連接至相應的位線BL0至BLm-1。作為參考，在圖3中，“DSL(drain select line)”表示汲極選擇線，“SSL(source select line)”表示源極選擇線，“CSL(common source line)”表示公共源極線。

雖然作為示例，圖3示出透過NAND閃速記憶體單元配置的儲存區塊152，但要注意的是，根據該實施例的記憶體裝置150的儲存區塊152並不限於NAND閃速記憶體，並且其可以透過NOR閃速記憶體、其中組合有至少兩種記憶體單元的混合閃速記憶體或者控制器被內置在記憶體晶片中的1-NAND閃速記憶體來實現。半導體裝置的操作特徵不僅可以被應用至其中透過導電浮置閘極配置電荷儲存層的閃速記憶體裝置，而且被應用至其中透過介電層配置電荷儲存層的電荷捕獲快閃記憶體(CTF,charge trap flash)。

記憶體裝置150的電壓供應區塊310可以提供字線電壓，例如程式設計電壓、讀取電壓及過電壓，以根據操作模式被供應給各個字線，電壓被供應給塊材，該塊材例如其中形成記憶體單元的阱區。電壓供應區塊310可在控制電路(未示出)的控制下執行電壓生成操作。電壓供應區塊310可以生成複數個可變讀取電壓以生成複數個讀取資料、在控制電路的控制下選擇儲存區塊或記憶體單元陣列的磁區中的一個、從選擇的儲存區塊選擇一個字線，並且將字線電壓提供到被選擇的字線及未被選擇的字線。

記憶體裝置150的讀取/寫入電路320可透過控制電路控制，並且可以根據操作模式作為傳感放大器或寫入驅動器。在驗證/正常讀取操作期間，讀取/寫入電路320可以作為傳感放大器用於從記憶體單元陣列讀取資料。而且，在程式設計操作期間，讀取/寫入電路320可以作為根據待被儲存在記憶體單元陣列中的資料驅動位線的寫入驅動器。讀取/寫入電路320可以在程式設計操作期間從緩衝器(未示出)接收待被寫入記憶體單元陣列中的資料，並且可以根據被輸入的資料驅動位線。為了這個目的，讀取/寫入電路320可包括分別對應於列(或位線)或列對(或位線對)的複數個頁面緩衝器322、324及326，並且複數個鎖存器(未示出)可被包括在頁面緩衝器322、324及326中的每一個中。

圖4至圖11是說明圖1的記憶體裝置150的示意圖。

圖4是說明圖1的記憶體裝置150的複數個儲存區塊152至156的示例的框圖。

根據圖4的實施例，記憶體裝置150可包括複數個儲存區塊BLK0至BLKN-1，並且儲存區塊BLK0至BLKN-1中的每個可以三維(3D)結構或垂直結構實現。各自的儲存區塊BLK0至BLKN-1可包括在第一方向至第三方向例如x軸方向、y軸方向及z軸方向上延伸的結構。

各自的儲存區塊BLK0至BLKN-1可包括在第二方向上延伸的複數個NAND串NS。複數個NAND串NS可以設置在第一方向上及第三方向上。每個NAND串NS可以被電連接至位線BL(bit line)、至少一個源極選擇線SSL、至少一個接地選擇線GSL、複數個字線WL、至少一個虛擬字線DWL(dummy word line)以及公共源極線CSL。也就是說，各自的儲存區塊BLK0至BLKN-1可以被電連接至個位線BL、複數個源極選擇線SSL、複數個接地選擇線GSL、複數個字線WL、複數個虛擬字線DWL及複數個公共源極線CSL。

圖5是圖4的複數個儲存區塊BLK0至BLKN-1的一個儲存區塊BLKi的立體圖。圖6是圖5的儲存區塊BLKi沿線I-I'截取的截面圖。

參照圖5及圖6，記憶體裝置150的複數個儲存區塊之中的儲存區塊BLKi可包括在第一方向至第三方向上延伸的結構。

襯底5111可被設置。襯底5111可包括摻雜有第一類型雜質的矽材料。襯底5111可包括摻雜有p型雜質的矽材料，或可以是p型阱，例如袋型p阱，且包括圍繞p型阱的n型阱。雖然假設襯底5111為p型矽，但要注意的是，襯底5111不限於p型矽。

在第一方向上延伸的複數個摻雜區域5311至5314可被設置在襯底5111上方。複數個摻雜區域5311至5314可以包含不同於襯底5111的第二類型雜質。複數個摻雜區域5311至5314可以摻雜有n型雜質。雖然此處假設第一摻雜區域5311至第四摻雜區域5314為n型，但要注意的是，第一摻雜區域5311至第四摻雜區域5314不限於為n型。

在第一摻雜區域5311及第二摻雜區域5312之間的襯底5111上方的區域中，在第一方向上延伸的複數個介電材料5112可在第二方向上順序地設置。介電材料5112及襯底5111可以在第二方向上彼此隔開預定距離。介電材料5112可在第二方向上彼此隔開預定距離。介電材料5112可包括諸如氧化矽等介電材料。

在第一摻雜區域5311及第二摻雜區域5312之間的襯底5111上方的區域中，可以在第一方向上順序地設置並在第二方向上穿過介電材料5112的多個柱狀物5113。複數個柱狀物5113可以分別穿過介電材料5112，並且可以與襯底5111電連接。每一柱狀物5113可以透過多種材料來配置。每一柱狀物5113的表面層5114可包括摻雜有第一類型雜質的矽材料。每一柱狀物5113的表面層5114可包括摻雜有與襯底5111相同類型雜質的矽材料。雖然此處假設每一柱狀物5113的表面層5114可包括p型矽，但是每一柱狀物5113的表面層5114不限於為p型矽。

每一柱狀物5113的內層5115可以由介電材料形成。每一柱狀物5113的內層5115可以由諸如氧化矽等介電材料填充。

在第一摻雜區域5311及第二摻雜區域5312之間的區域中，介電層5116可以沿著介電材料5112、柱狀物5113及襯底5111的暴露表面設置。介電層5116的厚度可以小於介電材料5112之間的距離的一半。換句話說，可以設置不同於介電材料5112及介電層5116的材料的區域，可以被設置在(i)被設置在介電材料5112的第一介電材料的底面上方的介電層5116及(ii)被設置在介電材料5112的第二介電材料的頂面上方的介電層5116之間。介電材料5112位於第一介電材料下方。

在第一摻雜區域5311及第二摻雜區域5312之間的區域中，導電材料5211至5291可被設置在介電層5116的暴露表面上方。在第一方向上延伸的導電材料5211可以被設置在鄰近襯底5111的介電材料5112及襯底5111之間。特別是，在第一方向上延伸的導電材料5211可以被設置在(i)被設置在襯底5111上方的介電層5116及(ii)被設置在鄰近襯底5111的介電材料5112的底面上方的介電層5116之間。

在第一方向上延伸的導電材料可以被設置在(i)設置在介電材料5112之一的頂面上方的介電層5116及(ii)設置在特定介電材料5112上方的介電材料5112的另一介電材料的底面上方設置的介電層5116之間。在第一方向上延伸的導電材料5221至5281可以被設置在介電材料5112之間。在第一方向上延伸的導電材料5291可以被設置在最上面的介電材料5112上方。在第一方向上延伸的導電材料5211至5291可以是金屬材料。在第一方向上延伸的導電材料5211至5291可以是諸如多晶矽等導電材料。

在第二摻雜區域5312及第三摻雜區域5313之間的區域中，可以設置與第一摻雜區域5311及第二摻雜區域5312之間的結構相同的結構。例如，在第二摻雜區域5312及第三摻雜區域5313之間的區域中，可以設置在第一方向上延伸的複數個介電材料5112、順序地設置在第一方向上並在第二方向上穿過複數個介電材料5112的複數個柱狀物5113、設置在複數個介電材料5112及複數個柱狀物5113的暴露表面上方的介電層5116以及在第一方向上延伸的複數個導電材料5212至5292。

在第三摻雜區域5313及第四摻雜區域5314之間的區域中，可以設置與第一摻雜區域5311及第二摻雜區域5312之間的結構相同的結構。例如，在第三摻雜區域5313及第四摻雜區域5314之間的區域中，可以設置在第一方向上延伸的複數個介電材料5112、順序地設置在第一方向上並在第二方向上穿過複數個介電材料5112的複數個柱狀物5113、設置在複數個介電材料5112及複數個柱狀物5113的暴露表面上方的介電層5116以及在第一方向上延伸的複數個導電材料5213至5293。

汲極5320可以分別設置在複數個柱狀物5113上方。汲極5320可以是摻雜有第二類型雜質的矽材料。汲極5320可以是摻雜有n型雜質的矽材料。雖然為了方便起見，假設汲極5320包括n型矽，但要注意的是，汲極5320不限於為n型矽。例如，每一汲極5320的寬度可大於每一相應的柱狀物5113的寬度。每一汲極5320可以焊盤的形狀設置在每一相應的柱狀物5113的頂面上方。

在第三方向上延伸的導電材料5331至5333可以設置在汲極5320上方。導電材料5331至5333可以順序地設置在第一方向上。各自的導電材料5331至5333可以與相應區域的汲極5320電連接。汲極5320及在第三方向上延伸的導電材料5331至5333可以透過接觸插頭被電連接。在第三方向上延伸的導電材料5331至5333可以是金屬材料。在第三方向上延伸的導電材料5331至5333可以是諸如多晶矽等導電材料。

在圖5及圖6中，各自的柱狀物5113可以與介電層5116及在第一方向上延伸的導電材料5211至5291、5212至5292及5213至5293一起形成串。各自的柱狀物5113可以與介電層5116及在第一方向上延伸的導電材料5211至5291、5212至5292及5213至5293一起形成NAND串NS。每一NAND串NS可包括複數個電晶體結構TS。

圖7是圖6的電晶體結構TS的截面圖。

根據圖7的實施例，在圖6的電晶體結構TS中，介電層5116可包括第一子介電層5117、第二子介電層5118及第三子介電層5119。

每一柱狀物5113中的p型矽的表面層5114可以作為主體。鄰近柱狀物5113的第一子介電層5117可作為隧穿介電層，並且可包括熱氧化層。

第二子介電層5118可作為電荷儲存層。第二子介電層5118可作為電荷捕獲層，並且可包括氮化物層或諸如氧化鋁層、二氧化鉿層等金屬氧化物層。

鄰近導電材料5233的第三子介電層5119可作為阻擋介電層。鄰近在第一方向上延伸的導電材料5233的第三子介電層5119可被形成為單層或多層。第三子介電層5119可以是介電常數大於第一子介電層5117及第二子介電層5118的諸如氧化鋁層、二氧化鉿層等高k介電層。

導電材料5233可作為閘極或控制閘極。也就是說，閘極或控制閘極5233、阻擋介電層5119、電荷儲存層5118、隧穿介電層5117及主體5114可形成電晶體或記憶體單元電晶體結構。例如，第一子介電層5117至第三子介電層5119可以形成氧化物-氮化物-氧化物(ONO,oxide-nitride-oxide)結構。在實施例中，為方便起見，每一柱狀物5113中p型矽的表面層5114將被稱為在第二方向上的主體。

儲存區塊BLKi可包括複數個柱狀物5113。即，儲存區塊BLKi可包括複數個NAND串NS。具體地，儲存區塊BLKi可包括在第二方向上或垂直於襯底5111的方向上延伸的複數個NAND串NS。

每一NAND串NS可包括在第二方向上設置的複數個電晶體結構TS。每一NAND串NS的複數個電晶體結構TS中的至少一個可以作為串源極電晶體SST。每一NAND串NS的複數個電晶體結構TS中的至少一個可以作為接地選擇電晶體GST(ground select transistor)。

閘極或控制閘極可以對應於在第一方向上延伸的導電材料5211至5291、5212至5292及5213至5293。換句話說，閘極或控制閘極可以在第一方向上延伸並形成字線及至少一個源極選擇線SSL以及至少一個接地選擇線GSL至少兩個選擇線。

在第三方向上延伸的導電材料5331至5333可以被電連接至NAND串NS的一端。在第三方向上延伸的導電材料5331至5333可以作為位線BL。也就是說，在一個儲存區塊BLKi中，複數個NAND串NS可以被電連接至一個位線BL。

在第一方向上延伸的第二類型摻雜區域5311至5314可以被設置至NAND串NS的另一端。在第一方向上延伸的第二類型摻雜區域5311至5314可以作為公共源極線CSL。

也就是說，儲存區塊BLKi可包括在垂直於襯底5111的方向例如第二方向上延伸的複數個NAND串NS，並且可以作為例如電荷捕獲型記憶體的NAND閃速儲存區塊，在NAND閃速儲存區塊中，複數個NAND串NS被電連接至一個位線BL。

雖然在圖5至圖7中示出在第一方向上延伸的導電材料5211至5291、5212至5292及5213至5293被設置在9層中，但要注意的是，在第一方向上延伸的導電材料5211至5291、5212至5292及5213至5293不限於被設置為9層。例如，在第一方向上延伸的導電材料可被設置在8層、16層或任何多層中。換句話說，在一個NAND串NS中，電晶體的數目可以是8、16或更多。

雖然在圖5至圖7中示出3個NAND串NS被電連接至一個位線BL，但要注意的是，實施例不限於具有被電連接至一個位線BL的3個NAND串NS。在儲存區塊BLKi中，m數量的NAND串NS可以被電連接至一個位線BL，m是正整數。根據被電連接至一個位線BL的NAND串NS的數量，也可以控制在第一方向上延伸的導電材料5211至5291、5212至5292及5213至5293的數量以及公共源極線5311至5314的數量。

進一步地，雖然圖5至圖7中示出3個NAND串NS電連接至在第一方向上延伸的一個導電材料，但是要注意的是，實施例不限於具有被電連接至在第一方向上延伸的一個導電材料的3個NAND串NS。例如n數量的NAND串NS可以被電連接至在第一方向上延伸的一個導電材料，n是正整數。根據被電連接至在第一方向上延伸的一個導電材料的NAND串NS的數量，也可以控制位線5331至5333的數量。

圖8是說明參照圖5-圖7描述的具有第一結構的儲存區塊BLKi的等效電路圖。

根據圖8的實施例，在具有第一結構的區塊BLKi中，NAND串NS11至NS31可被設置在第一位線BL1及公共源極線CSL之間。第一位線BL1可對應於圖5及圖6中在第三方向上延伸的導電材料5331。NAND串NS12至NS32可以被設置在第二位線BL2及公共源極線CSL之間。第二位線BL2可對應於圖5及圖6中在第三方向上延伸的導電材料5332。NAND串NS13至NS33可以被設置在第三位線BL3及公共源極線CSL之間。第三位線BL3可對應於圖5及圖6中在第三方向上延伸的導電材料5333。

每一NAND串NS的源極選擇電晶體SST可以被電連接至相應的位線BL。每一NAND串NS的接地選擇電晶體GST可以被電連接至公共源極線CSL。記憶體單元MC(memory cells)可以被設置在每一NAND串NS的源極選擇電晶體SST及接地選擇電晶體GST之間。

在該示例中，NAND串NS可以透過行及列的單元限定以及被電連接至一個位線的NAND串NS可以形成一列。被電連接至第一位線BL1的NAND串NS11至NS31可對應於第一列，被電連接至第二位線BL2的NAND串 NS12至NS32可對應於第二列，被電連接至第三位線BL3的NAND串NS13至NS33可對應於第三列。被電連接至一個源極選擇線SSL的NAND串NS可形成一行。被電連接至第一源極選擇線SSL1的NAND串NS11至NS13可形成第一行，被電連接至第二源極選擇線SSL2的NAND串NS21至NS23可形成第二行，被電連接至第三源極選擇線SSL3的NAND串NS31至NS33可形成第三行。

在每一NAND串NS中，高度可被定義。在每一NAND串NS中，鄰近接地選擇電晶體GST的記憶體單元MC1的高度可具有值“1”。在每一NAND串NS中，當從襯底5111測量時，記憶體單元的高度可隨著記憶體單元接近源極選擇電晶體SST而增加。在每一NAND串NS中，鄰近源極選擇電晶體SST的記憶體單元MC6的高度可為7。

在相同行的NAND串NS的源極選擇電晶體SST可以共用源極選擇線SSL。在不同行的NAND串NS的源極選擇電晶體SST可以分別電連接至不同源極選擇線SSL1、SSL2及SSL3。

在相同行的NAND串NS中的相同高度處的記憶體單元可以共用字線WL。也就是說，在相同的高度處，被電連接至不同行的NAND串NS的記憶體單元MC的字線WL可以被電連接。在相同行的NAND串NS中的相同高度處的虛擬記憶體單元DMC可以共用虛擬字線DWL。即，在相同高度或水準處，被電連接至不同行的NAND串NS的虛擬記憶體單元DMC的虛擬字線DWL可以被電連接。

位於相同水準或高度或層處的字線WL或虛擬字線DWL可以在設置在第一方向上延伸的導電材料5211至5291、5212至5292及5213至5293的層處彼此電連接。在第一方向上延伸的導電材料5211至5291、5212至5292及5213至5293可以透過接觸部被共同電連接至上層。在上層處，在第一方向上延伸的導電材料5211至5291、5212至5292及5213至5293可以被電連接。換言之，在相同行中的NAND串NS的接地選擇電晶體GST可以共用接地選擇線GSL。進一步地，在不同行中的NAND串NS的接地選擇電晶體GST可以共用接地選擇線GSL。也就是說，NAND串NS11至NS13、NS21至NS23及NS31至NS33可以被電連接至接地選擇線GSL。

公共源極線CSL可以被電連接至NAND串NS。在有源區域及襯底5111上方，第一摻雜區域5311至第四摻雜區域5314可以被電連接。第一摻雜區域5311至第四摻雜區域5314可以透過接觸部被電連接至上層，且在上層處，第一摻雜區域5311至第四摻雜區域5314可以被電連接。

如圖8，相同高度或水準的字線WL可以被電連接。因此，當在特定高度處的字線WL被選擇時，被電連接至該字線WL的全部NAND串NS可以被選擇。在不同行中的NAND串NS可以被電連接至不同的源極選擇線SSL。因此，在被電連接至相同字線WL的NAND串NS中，透過選擇源極選擇線SSL1至SSL3中的一個，在未被選擇的行中的NAND串NS可以與位線BL1至BL3電隔離。換言之，透過選擇源極選擇線SSL1至SSL3中的一個，NAND串NS的行可以被選擇。而且，透過選擇位線BL1至BL3中的一個，在被選擇的行中的NAND串NS可以在列的單元中被選擇。

在每一NAND串NS中，虛擬記憶體單元DMC可以被設置。在圖8中，虛擬記憶體單元DMC可以被設置在每一NAND串NS中第三記憶體單元MC3及第四記憶體單元MC4之間。也就是說，第一記憶體單元MC1至第三記憶體單元MC3可被設置在虛擬記憶體單元DMC及接地選擇電晶體GST之間。第四記憶體單元MC4至第六記憶體單元MC6可以被設置在虛擬記憶體單元DMC及源極選擇電晶體SST之間。每一NAND串NS的記憶體單元MC可透過虛擬記憶體單元DMC被劃分成記憶體單元組。在被劃分的記憶體單元組中，鄰近接地選擇電晶體GST的記憶體單元例如MC1至MC3可以被稱為下部記憶體單元組，鄰近串選擇電晶體SST的記憶體單元例如MC4到MC6可以被稱為上部記憶體單元組。

下文中，將參照圖9至圖11進行詳細描述，圖9至圖11示出根據實施例的記憶體系統中利用不同於第一結構的三維(3D)非揮發性記憶體裝置實施的記憶體裝置。

圖9是示意性示出利用不同於上文參照圖5至圖8描述的第一結構的三維(3D)非揮發性記憶體裝置來實施的記憶體裝置，並示出圖4的複數個儲存區塊的儲存區塊BLKj的立體圖。圖10是示出沿圖9的線VII-VII'截取的儲存區塊BLKj的截面圖。

參照圖9及圖10，在圖1的記憶體裝置150的複數個儲存區塊中的儲存區塊BLKj可包括在第一方向至第三方向上延伸的結構。

襯底6311可以被設置。例如，襯底6311可包括摻雜有第一類型雜質的矽材料。例如，襯底6311可包括摻雜有p型雜質的矽材料或可以是p型阱，例如袋型p阱，以及包括圍繞p型阱的n型阱。雖然為方便起見在實施例中假設襯底6311為p型矽，但要注意的是，襯底6311不限於p型矽。

在x軸方向上及y軸方向上延伸的第一導電材料6321至第四導電材料6324被設置在襯底6311上方。第一導電材料6321至第四導電材料6324可以在z軸方向上隔開預定距離。

在x軸方向上及y軸方向上延伸的第五導電材料6325至第八導電材料6328可被設置在襯底6311上方。第五導電材料6325至第八導電材料6328可以在z軸方向上隔開預定距離。第五導電材料6325至第八導電材料6328可以在y軸方向上與第一導電材料6321至第四導電材料6324隔開。

穿過第一導電材料6321至第四導電材料6324的複數個下部柱狀物DP可以被設置。每一下部柱狀物DP在z軸方向上延伸。而且，穿過第五導電材料6325至第八導電材料6328的複數個上部柱狀物UP可被設置。每一上部柱狀物UP在z軸方向上延伸。

下部柱狀物DP及上部柱狀物UP中的每一個可包括內部材料6361、中間層6362及表面層6363。中間層6362可以作為單元電晶體的溝道。表面層6363可包括阻擋介電層、電荷儲存層及隧穿介電層。

下部柱狀物DP與上部柱狀物UP可以透過管閘極PG電連接。管閘極PG可以被設置在襯底6311中。例如，管閘極PG可包括與下部柱狀物DP及上部柱狀物UP相同的材料。

在x軸方向上及y軸方向上延伸的第二類型的摻雜材料6312可以被設置在下部柱狀物DP上方。例如，第二類型的摻雜材料6312可包括n型矽材料。第二類型的摻雜材料6312可作為公共源極線CSL。

汲極6340可以被設置在上部柱狀物UP上方。汲極6340可包括n型矽材料。在y軸方向上延伸的第一上部導電材料6351及第二上部導電材料6352可以被設置在汲極6340上方。

第一上部導電材料6351及第二上部導電材料6352可以在x軸方向上隔開。第一上部導電材料6351及第二上部導電材料6352可以由金屬形成。第一上部導電材料6351及第二上部導電材料6352與汲極6340可以透過接觸插頭被電連接。第一上部導電材料6351及第二上部導電材料6352分別作為第一位線BL1及第二位線BL2。

第一導電材料6321可以作為源極選擇線SSL，第二導電材料6322可以作為第一虛擬字線DWL1，並且第三導電材料6323及第四導電材料6324分別作為第一主字線MWL1及第二主字線MWL2。第五導電材料6325及第六導電材料6326分別作為第三主字線MWL3及第四主字線MWL4，第七導電材料6327可以作為第二虛擬字線DWL2，第八導電材料6328可以作為汲極選擇線DSL。

下部柱狀物DP及鄰近下部柱狀物DP的第一導電材料6321至第四導電材料6324形成下部串。上部柱狀物UP及鄰近上部柱狀物UP的第五導電材料6325至第八導電材料6328形成上部串。下部串及上部串可以透過管閘極PG被電連接。下部串的一端可以被電連接至作為公共源極線CSL的第二類型的摻雜材料6312。上部串的一端可以透過汲極6340被電連接至相應的位線。一個下部串及一個上部串形成一個單元串，該單元串被電連接在作為公共源極線CSL的第二類型的摻雜材料6312及作為位線BL的上部導電材料層6351及6352之間的一個對應。

也就是說，下部串可包括源極選擇電晶體SST、第一虛擬記憶體單元DMC1以及第一主記憶體單元MMC1及第二主記憶體單元MMC2。上部串可包括第三主記憶體單元MMC3及第四主記憶體單元MMC4、第二虛擬記憶體單元DMC2以及汲極選擇電晶體DST。

在圖9及圖10中，上部串及下部串可以形成NAND串NS，NAND串NS可包括複數個電晶體結構TS。因為上文參照圖7詳細描述了在圖9及圖10中的NAND串NS中包括的電晶體結構，因此此處將省略對其的詳細描述。

圖11是示出如上文參照圖9及圖10所述的具有第二結構的儲存區塊BLKj的等效電路的電路圖。為方便起見，僅示出了在第二結構的儲存區塊BLKj中形成一對的第一串及第二串。

根據圖11的實施例，在記憶體裝置150的複數個區塊中的具有第二結構的儲存區塊BLKj中，單元串可以定義複數個對的這種方式來設置，其中，單元串中的每一個利用如參照圖9及圖10所述的透過管閘極PG電連接的一個上部串及一個下部串來實施。

即，在具有第二結構的儲存區塊BLKj中，沿著第一溝道CH1(未示出)堆疊的記憶體單元CG0至CG31，例如至少一個源極選擇閘極SSG1及至少一個汲極選擇閘極DSG1可形成第一串ST1，沿著第二溝道CH2(未示出)堆疊的記憶體單元CG0至CG31，例如至少一個源極選擇閘極SSG2及至少一個汲極選擇閘極DSG2可形成第二串ST2。

第一串ST1及第二串ST2可以被電連接至相同的汲極選擇線DSL及相同的源極選擇線SSL。第一串ST1可以被電連接至第一位線BL1，第二串ST2可被電連接至第二位線BL2。

雖然圖11描述了第一串ST1及第二串ST2被電連接至相同的汲極選擇線DSL及相同的源極選擇線SSL，但可以設想到的是，第一串ST1及第二串ST2可以被電連接至相同的源極選擇線SSL及相同的位線BL，第一串ST1可以被電連接至第一汲極選擇線DSL1，第二串ST2可以被電連接至第二汲極選擇線DSL2。還可以設想到的是，第一串ST1及第二串ST2可以被電連接至相同的汲極選擇線DSL及相同的位線BL，第一串ST1可以被電連接至第一源極選擇線SSL1，第二串ST2可以被電連接至第二源極選擇線SSL2。

圖12A至圖12C是描述根據本發明的實施例在圖1的記憶體系統110中執行的重置操作的示例的框圖。

根據圖12A至圖12C的實施例，複數個記憶體裝置1501及1502的每一個可以對應於參照圖1所述的記憶體裝置150。

圖12A至圖12C示出在控制器130中作為高速緩衝記憶體工作的記憶體144。基於此原因，高速緩衝記憶體之標號’144，，等同於記憶體之標號。

高速緩衝記憶體144可以比複數個記憶體裝置1501及1502的速度更高的速度操作，並且快取自主機102應用的請求資訊RQ_INFO{CMD/ADDR} 及與請求資訊RQ_INFO{CMD/ADDR}對應的寫入/讀取資料RQ_DATA{WT/RD}。

控制器130還可包括適於儲存控制器130控制高速緩衝記憶體144所需的狀態資訊CACHE INFO的寄存器145。寄存器145可以與高速緩衝記憶體144物理上分離。

狀態資訊CACHE INFO可包括在高速緩衝記憶體144中快取的請求資訊RQ_INFO{CMD/ADDR}以及寫入/讀取資料RQ_DATA{WT/RD}之中處理完成的請求資訊及寫入/讀取資料以及待處理的請求資訊及寫入/讀取資料的資訊。處理完成的請求資訊RQ_INFO{CMD/ADDR}及寫入/讀取資料RQ_DATA{WT/RD}可以對應於回應於其已經完成的操作。待處理的請求資訊RQ_INFO{CMD/ADDR}及寫入/讀取資料RQ_DATA{WT/RD}可以對應於回應於其待執行的操作。

狀態資訊CACHE INFO可進一步包括指示高速緩衝記憶體144的使用的資訊及指示請求資訊RQ_INFO{CMD/ADDR}及寫入/讀取資料RQ_DATA{WT/RD}儲存在高速緩衝記憶體144的物理位置的資訊。

根據圖12A的實施例，控制器130可以回應於從主機102應用的請求資訊RQ_INFO{CMD/ADDR}執行操作。

例如，用於請求寫入操作的請求資訊RQ_INFO{CMD/ADDR}及對應的寫入資料RQ_DATA{WT}可以從主機102應用。然後，控制器130可以回應於請求資訊RQ_INFO{CMD/ADDR}將寫入資料RQ_DATA{WT}寫入至複數個記憶體裝置1501及1502。

此外，用於請求讀取操作的請求資訊RQ_INFO{CMD/ADDR}可以從主機102應用。然後，控制器130可以從複數個記憶體裝置1501及1502讀取資料RQ_DATA{RD}回應於請求資訊RQ_INFO{CMD/ADDR}，並將讀取資料RQ_DATA{RD}輸出至主機102。

請求資訊RQ_INFO{CMD/ADDR}可包括從主機102應用的命令CMD及對應的位址。例如，用於請求寫入操作的請求資訊RQ_INFO{CMD/ADDR}可包括寫入命令(未示出)及與寫入命令對應的寫入位址(未示出)。

當需要時，主機102可以重置記憶體系統110，使得記憶體系統110能再次被正常操作。即，主機102可以將重置請求RQ_RESET傳輸至記憶體系統110的控制器130，記憶體系統110可以回應於重置請求RQ_RESET執行重置操作。

例如，當在主機102傳輸用於請求寫入操作的請求資訊RQ_INFO{CMD/ADDR}及寫入資料RQ_DATA{WT}後，主機102等待指示寫入操作完成的回應時，主機102可以將重置請求RQ_RESET傳輸至記憶體系統110，使得記憶體系統110甚至在寫入操作未完成時執行重置操作。

例如，重置請求RQ_RESET可在用於寫入操作的請求資訊RQ_INFO{CMD/ADDR}及對應的寫入資料RQ_DATA{WT}從主機102應用並且快取在高速緩衝記憶體144中之後只有一部分寫入資料RQ_DATA{WT}被寫入至複數個記憶體裝置1501及1502的時間點被應用。在這種情況下，由於在寫入操作的中間執行重置操作，所以在高速緩衝記憶體144中快取的寫入資料RQ_DATA{WT}的剩餘部分會被丟失。

然而，主機102不能察覺由於在寫入操作的中間執行重置操作而導致會在高速緩衝記憶體144中丟失的快取的寫入資料RQ_DATA{WT}的剩餘部分的丟失。

為了防止不能察覺由於在寫入操作的中間執行重置操作而導致的在高速緩衝記憶體144中快取的寫入資料RQ_DATA{WT}的剩餘部分的丟失，當重置請求RQ_RESET從主機102被提供時，控制器130可以將在高速緩衝記憶體144中快取的請求資訊RQ_INFO{CMD/ADDR}及寫入/讀取資料RQ_DATA{WT/RD}以及在寄存器145中儲存的高速緩衝記憶體144的狀態資訊CACHE INFO儲存在高速緩衝記憶體144中的第三空間1446中。然後，控制器130可以回應於來自主機102的重置請求RQ_RESET對複數個記憶體裝置1501及1502、高速緩衝記憶體144及控制器130執行重置操作。

在重置操作後的啟動操作期間，控制器130可以透過參考也被儲存在第三空間1446中的高速緩衝記憶體144的狀態資訊CACHE INFO將請求資訊RQ_INFO{CMD/ADDR}及寫入/讀取資料RQ_DATA{WT/RD}從第三空間1446恢復至高速緩衝記憶體144中的第一空間1442及第二空間1444中。高速緩衝記憶體144的狀態資訊CACHE INFO可以從第三空間1446被恢復至寄存器145中。

控制器130可以參考第三空間1446中儲存的狀態資訊CACHE INFO，用於分別將請求資訊RQ_INFO{CMD/ADDR}及寫入/讀取資料RQ_DATA{WT/RD}從第三空間1446恢復到第一空間1442及第二空間1444中，以便將高速緩衝記憶體144的第一空間1442及第二空間1444準確地恢復至重置操作之前的狀態。

例如，當控制器130透過狀態資訊CACHE INFO檢查重置操作之前請求資訊RQ_INFO{CMD/ADDR}及寫入/讀取資料RQ_DATA{WT/RD}在第一空間1442及第二空間1444中的原始位置時，控制器130可以將請求資訊RQ_INFO{CMD/ADDR}及寫入/讀取資料RQ_DATA{WT/RD}恢復到第一空間1442及第二空間1444中的原始位置。

如圖12B及圖12C中說明，第三空間1446可被包括在高速緩衝記憶體144中。在重置操作之前，第三空間1446可被控制器130指定，使得請求資訊RQ_INFO{CMD/ADDR}、寫入/讀取資料RQ_DATA{WT/RD}及狀態資訊CACHE INFO被保護在第三空間1446中，且因此並未由於重置操作而被刪除。

參照圖12A及圖12B，高速緩衝記憶體144可包括適於快取請求資訊RQ_INFO{CMD/ADDR}的第一空間1442，適於快取寫入/讀取資料RQ_DATA{WT/RD}的第二空間1444，以及適於在重置操作期間備份請求資訊RQ_INFO{CMD/ADDR}、對應的寫入/讀取資料RQ_DATA{WT/RD}及在重置操作期間高速緩衝記憶體144的狀態資訊CACHE INFO。

在實施例中，控制器130可以在回應於重置請求RQ_RESET的重置操作之前將第三空間1446指定為備份空間。

在控制器130將高速緩衝記憶體144的第三空間1446指定為備份空間後，控制器130可以將在高速緩衝記憶體144的第一空間1442中快取的請求資訊RQ_INFO{CMD/ADDR}、在高速緩衝記憶體144的第二空間1444中快取的寫入/讀取資料RQ_DATA{WT/RD}及在寄存器145中儲存的狀態資訊CACHE INFO複製到高速緩衝記憶體144的第三空間1446中。

因為控制器130在重置操作期間將請求資訊RQ_INFO{CMD/ADDR}、寫入/讀取資料RQ_DATA{WT/RD}及狀態資訊CACHE INFO備份到第三空間1446中，所以控制器130可以防止請求資訊RQ_INFO{CMD/ADDR}、寫入/讀取資料RQ_DATA{WT/RD}及狀態資訊CACHE INFO丟失。

在實施例中，控制器130可不備份處理完成的請求資訊RQ_INFO{CMD/ADDR}及寫入/讀取資料RQ_DATA{WT/RD}，而是將待處理的請求資訊RQ_INFO{CMD/ADDR}及寫入/讀取資料RQ_DATA{WT/RD}備份到第三空間1446。與處理完成的請求資訊RQ_INFO{CMD/ADDR}及寫入/讀取資料RQ_DATA{WT/RD}對應的操作在重置操作時已經完成，因此處理完成的請求資訊RQ_INFO{CMD/ADDR}及寫入/讀取資料RQ_DATA{WT/RD}可不被備份。另一方面，與待處理的請求資訊RQ_INFO{CMD/ADDR}及寫入/讀取資料RQ_DATA{WT/RD}對應的操作在重置操作時尚未完成，因此待處理的請求資訊RQ_INFO{CMD/ADDR}及寫入/讀取資料RQ_DATA{WT/RD}可被備份到第三空間1446。

如上所述，在重置操作之後的啟動操作期間，由於在重置操作期間將請求資訊RQ_INFO{CMD/ADDR}、寫入/讀取資料RQ_DATA{WT/RD}及高速緩衝記憶體144的狀態資訊CACHE INFO備份到第三空間1446，所以控制器130可以分別將請求資訊RQ_INFO{CMD/ADDR}、寫入/讀取資料RQ_DATA{WT/RD}及狀態資訊CACHE INFO從高速緩衝記憶體144的第三空間1446恢復到高速緩衝記憶體144的第一空間1442及第二空間1444以及寄存器145中。

透過上述重置及啟動操作，根據本發明的實施例的控制器130可以在啟動操作之後繼續由於重置操作導致未完成的請求操作。因此，可以防止未察覺由於在回應於對應的請求資訊RQ_DATA{WT/RD}的操作的中間執行重置操作所導致的高速緩衝記憶體144中快取的寫入/讀取資料RQ_DATA{WT/RD}的丟失。

在圖12A及圖12C中說明的實施例中，控制器130可以在回應於重置請求RQ_RESET的重置操作之前將第二空間1444及第三空間1446指定為備份空間。

在該實施例中，控制器130可不需要將處理完成的請求資訊RQ_INFO{CMD/ADDR}及寫入/讀取資料RQ_DATA{WT/RD}備份到第三空間 1446中，因此在重置操作及啟動操作期間可以從作為備份空間工作的第二空間1444中刪除處理完成的寫入/讀取資料RQ_DATA{WT/RD}。

圖12B的實施例可以適用於在第二空間1444中快取的寫入/讀取資料RQ_DATA{WT/RD}具有相對小的尺寸的情況。圖12C的實施例可以適用於在第二空間1444中快取的寫入/讀取資料RQ_DATA{WT/RD}具有相對大的尺寸的情況。

圖13A及圖13B示出本發明的另一實施例。除了與高速緩衝記憶體144的第三空間1446對應的次要存放裝置145外，圖13A及圖13B的實施例與參照圖12A至圖12C描述的實施例相同。次要存放裝置146可以作為與高速緩衝記憶體144的第三空間1446相同或相似的備份空間。

高速緩衝記憶體144可以比複數個記憶體裝置1501及1502的速度更高的速度操作，並且快取自主機102應用的請求資訊RQ_INFO{CMD/ADDR}及與該請求資訊RQ_INFO{CMD/ADDR}對應的寫入/讀取資料RQ_DATA{WT/RD}。

次要存放裝置146可以與高速緩衝記憶體144物理上分離，並且可以輔助高速緩衝記憶體144的操作。

次要存放裝置146可以與高速緩衝記憶體144相同的速度或更低的速度操作，並以比複數個記憶體裝置1501及1502的任一個的速度更高的速度操作。次要存放裝置146可利用相變RAM(PCRAM)、磁RAM(MRAM)及電阻式RAM(RRAM)中的至少一種來實施。

根據本發明的實施例，當重置請求從主機被提供時，記憶體系統可以將在高速緩衝記憶體中快取的資訊儲存到免於重置操作的備份空間中，並執行重置操作。此外，在重置操作之後的啟動操作期間，記憶體系統可以將在備份空間中儲存的資訊恢復到高速緩衝記憶體中。

因此，即使當重置請求從主機被提供時，記憶體系統可以保證重置請求之前及重置請求之後之間的連接。即，即使在重置操作之後，主機的操作可以與記憶體系統的操作同步。

雖然為了說明的目的已經描述了各個實施例，但是對於本領域技術人員顯而易見的是，在不脫離如發明申請專利範圍限定的本發明的精神及/或範圍的情況下可以做出各種變化及變形。