CN106909476A - 存储器系统及其操作方法 - Google Patents

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Abstract

本发明提供一种存储器系统，其可包括：多个存储器装置；高速缓冲存储器，其适于高速缓存从主机应用的请求信息和与请求信息对应的数据；以及控制器，其适于当重置请求从主机被提供时将高速缓冲存储器的请求信息和对应数据以及高速缓冲存储器的状态信息备份在备份空间中，响应于重置请求对多个存储器装置、高速缓冲存储器和控制器执行重置操作，以及在重置操作之后的启动操作期间，通过参考状态信息将请求信息和对应数据从备份空间恢复到高速缓冲存储器。

Description

存储器系统及其操作方法
相关申请的交叉引用
本申请要求于2015年12月21日向韩国知识产权局提交的申请号为10-2015-0182766的韩国专利申请的优先权，其全部内容通过引用并入本文。
技术领域
本发明的示例性实施例涉及一种半导体设计技术，更特别地，涉及一种包括高速缓冲存储器的存储器系统及其操作方法。
背景技术
计算机环境范例已变为可在任何时间任何地方使用的普适计算系统。因此，便携式电子装置诸如移动电话、数码相机和笔记本电脑的使用已经快速增加。这些便携式电子装置一般使用具有存储器装置即数据存储装置的存储器系统。数据存储装置被用作便携式电子装置的主要存储器装置或辅助存储器装置。
因为使用存储器装置的数据存储装置没有活动部件，所以它们提供优良的稳定性、耐用性、高的信息存取速度和低功耗。具有这种优点的数据存储装置的示例包括通用串行总线(USB)存储器装置、具有各种接口的存储卡和固态驱动器(SSD)。
发明内容
各个实施例涉及当重置请求从主机被提供时能够更稳定地存储在高速缓冲存储器中高速缓存的信息的存储器系统，以及其操作方法。
在实施例中，存储器系统可包括：多个存储器装置；高速缓冲存储器，其适于高速缓存从主机应用的请求信息和与请求信息对应的数据；以及控制器，其适于当重置请求从主机被提供时将高速缓冲存储器的请求信息和对应数据以及高速缓冲存储器的状态信息备份在备份空间中，响应于重置请求对多个存储器装置、高速缓冲存储器和控制器执行重置操作，以及在重置操作之后的启动操作期间，通过参考状态信息将请求信息和对应数据从备份空间恢复至高速缓冲存储器。
控制器可包括适于存储状态信息的寄存器，状态信息可包括用于控制高速缓冲存储器的操作的信息。
高速缓冲存储器的一部分作为备份空间工作，在重置操作之前，备份空间可被控制器指定以便保护请求信息、对应数据和状态信息免受重置操作。
高速缓冲存储器可包括：适于高速缓存请求信息的第一空间；适于高速缓存对应数据的第二空间；以及适于作为备份空间工作的第三空间。
第二空间可进一步作为备份空间工作，在重置操作之前，控制器可进一步将第二空间指定为备份空间。
控制器可进一步包括与高速缓冲存储器物理上分离的辅助存储器，辅助存储器的一部分可作为备份空间工作，在重置操作之前，备份空间可被控制器指定，以便保护请求信息、对应数据和状态信息免受重置操作期间。
高速缓冲存储器可包括：第一空间，其适于高速缓存请求信息；以及第二空间，其适于高速缓存对应数据。
高速缓冲存储器可以比多个存储器装置的速度更高的速度操作，辅助存储器可以与高速缓冲存储器的速度相同的速度或更低的速度操作，并且可以比多个存储器装置的速度更高的速度操作。
控制器可以备份在高速缓冲存储器中高速缓存的请求信息和对应数据之中的在重置操作之前尚未完成与其对应的操作的请求信息和对应数据。
请求信息可包括从主机应用的命令和与命令对应的地址。
在实施例中，一种存储器系统的操作方法，其中存储器系统包括多个存储器装置和高速缓冲存储器，高速缓冲存储器适于高速缓存从主机应用的请求信息和与请求信息对应的对应数据，操作方法可包括：当重置请求从主机被提供时将高速缓冲存储器的请求信息和对应数据以及高速缓冲存储器的状态信息备份在备份空间中；响应于重置请求对多个存储器装置、高速缓冲存储器和控制器执行重置操作；以及在重置操作之后的启动操作期间，通过参考状态信息将请求信息和对应数据从备份空间恢复至高速缓冲存储器。
状态信息可包括用于控制高速缓冲存储器的操作的信息。
操作方法可进一步包括：在重置操作之前将高速缓冲存储器的一部分指定为备份空间，以便保护请求信息、对应数据和状态信息免受重置操作。
高速缓冲存储器的请求信息和对应数据以及高速缓冲存储器的状态信息的备份可包括对在高速缓冲存储器中高速缓存的请求信息和对应数据之中在重置操作之前尚未完成与其对应的操作的请求信息和对应数据备份。
请求信息可包括从主机应用的命令和与命令对应的地址。
附图说明
图1是说明根据本发明的实施例的包括存储器系统的数据处理系统的简图。
图2是说明图1的存储器系统中的存储器装置的简图。
图3是说明根据本发明的实施例的存储器装置中的存储块的电路图。
图4-图11是示意性说明图2的存储器装置的各个方面的简图。
图12A-图12C是描述根据本发明的实施例的在图1的存储器系统中执行的重置操作的框图。
图13A和图13B是描述在图1的存储器系统中执行的重置操作的另一实施例的框图。
具体实施方式
以下将参照附图更详细地描述各个实施例。但是，本发明可以体现为不同的形式且不应被解释为限于本文阐述的实施例。相反，提供这些实施例使得本公开将是完整且全面的并且将本发明完全传达给本领域技术人员。在整个公开中，在本发明的各幅附图和实施例中，相同的标号指代相同的部件。
现参照图1，提供根据本发明的实施例的包括存储器系统的数据处理系统。
根据图1的实施例，数据处理系统100可包括主机102和存储器系统110。
例如，主机102可包括诸如移动电话、MP3播放器和笔记本电脑等便携式电子装置或诸如台式计算机、游戏机、电视和投影仪等电子装置。
存储器系统110可响应来自主机102的请求操作，特别是可存储待被主机102存取的数据。换言之，存储器系统110可被用作主机102的主存储器系统或辅助存储器系统。存储器系统110可以根据与主机102电联接的主机接口的协议用各种存储装置的任一种来实施。存储器系统110可利用诸如以下的各种存储装置的任一种来实施：固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、减小尺寸的MMC(RS-MMC)和微型MMC、安全数字(SD)卡、迷你SD和微型SD、通用串行总线(USB)存储装置、通用闪速存储(UFS)装置、标准闪存(CF)卡、智能媒体(SM)卡、记忆棒等。
用于存储器系统110的存储装置可利用诸如动态随机存取存储器(DRAM)及静态随机存取存储器(SRAM)等易失性存储器装置或诸如只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电随机存取存储器(FRAM)、相变RAM(PRAM)、磁阻式RAM(MRAM)和电阻式RAM(RRAM)等非易失性存储器装置来实施。
存储器系统110可包括用于存储待被主机102存取的数据的存储器装置150，以及用于控制数据在存储器装置150中的存储的控制器130。
控制器130和存储器装置150可以被集成在一个半导体装置中。例如，控制器130和存储器装置150可以被集成在一个半导体装置中并配置固态驱动器(SSD)。当存储器系统110被用作SSD时，与存储器系统110电联接的主机102的操作速度可被显著地提高。
控制器130和存储器装置150可以被集成在一个半导体装置中并配置存储卡。控制器130和存储器装置150可以被集成在一个半导体装置中并配置诸如以下的存储卡：个人计算机存储卡国际协会(PCMCIA)卡、标准闪存(CF)卡、智能媒体(SM)卡(SMC)、记忆棒、多媒体卡(MMC)、RS-MMC和微型MMC、安全数字(SD)卡、迷你SD、微型SD和SDHC以及通用闪速存储(UFS)装置。
对于另一个示例，存储器系统110可以配置电脑、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式电脑、网络平板、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏播放器、航海装置、黑盒子、数字相机、数字多媒体广播(DMB)播放器、三维(3D)电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、配置数据中心的存储器、无线环境下能够发送和接收信息的装置、配置家庭网络的各种电子装置中的一个、配置计算机网络的各种电子装置中的一个、配置远程信息处理网络的各种电子装置中的一个、RFID装置或配置计算系统的各种构成元件中的一个。
存储器系统110的存储器装置150可以在电源被中断时保留存储的数据，特别是在写入操作期间存储由主机102提供的数据以及在读取操作期间将存储的数据提供到主机102。存储器装置150可包括多个存储块152、154和156。存储块152、154和156中的每一个可包括多个页面。每个页面可包括多个存储器单元，其中多个字线(WL)被电联接至多个存储器单元。存储器装置150可以是非易失性存储器装置，例如闪速存储器。闪速存储器可以具有三维(3D)堆叠结构。稍后将参照图2至图11详细地描述存储器装置150的结构和存储器装置150的三维(3D)堆叠结构。
存储器系统110的控制器130可以响应于来自主机102的请求控制存储器装置150。控制器130可将从存储器装置150读取的数据提供至主机102，并且将从主机102提供的数据存储到存储器装置150中。为了这个目的，控制器130可以控制存储器装置150的全部操作，诸如读取操作、写入操作、编程操作和擦除操作。
具体地，控制器130可包括主机接口单元132、处理器134、错误校正码(ECC)单元138、电源管理单元140、NAND闪速控制器142和存储器144。
主机接口单元132可以处理由主机102提供的命令和数据，并且可以通过诸如以下的各种接口协议的至少一种与主机102通信：通用串行总线(USB)、多媒体卡(MMC)、高速外围组件互连(PCI-E)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、加强型小型磁盘接口(ESDI)和集成驱动电子装置(IDE)。
ECC单元138可以在读取操作期间检测和校正从存储器装置150读取的数据中的错误。当错误位的数量大于或等于可校正错误位的阈值数量时，ECC单元138可不校正错误位，并且可输出指示校正错误位失败的错误校正失败信号。
ECC单元138可基于诸如以下的编码调制执行错误校正操作：低密度奇偶校验(LDPC)码、博斯-乔德里-霍昆格姆(Bose-Chaudhuri-Hocquenghem，BCH)码、turbo码、里德-所罗门(Reed-Solomon，RS)码、卷积码、递归系统码(RSC)、网格码调制(TCM)、组编码调制(BCM)等。ECC单元138可包括用于错误校正操作的全部电路、系统或装置。
PMU 140可以提供和管理用于控制器130的电源，即用于包括在控制器130中的组成元件的电源。
NFC 142可作为控制器130和存储器装置150之间的存储器接口，以允许控制器130响应于来自主机102的请求控制存储器装置150。当存储器装置150是闪速存储器时，尤其是当存储器装置150是NAND闪速存储器时，NFC 142可在处理器134的控制下产生用于存储器装置150的控制信号并处理数据。
存储器144可作为存储器系统110和控制器130的工作存储器，并存储用于驱动存储器系统110和控制器130的数据。控制器130可以响应于来自主机102的请求控制存储器装置150。例如，控制器130可以将从存储器装置150读取的数据提供到主机102，并将由主机102提供的数据存储在存储器装置150中。当控制器130控制存储器装置150的操作时，存储器144可以存储由控制器130和存储器装置150用于诸如读取操作、写入操作、编程操作和擦除操作等操作的数据。
存储器144可利用易失性存储器来实施。存储器144可利用静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来实施。如上所述，存储器144可以存储由主机102和存储器装置150用于读取和写入操作的数据。为了存储数据，存储器144可以包括程序存储器、数据存储器、写入缓冲器、读取缓冲器、映射缓冲器等。
处理器134可以响应于来自主机102的写入请求或读取请求控制存储器系统110的一般操作和用于存储器装置150的写入操作或读取操作。处理器134可驱动被称为闪存转换层(FTL)的固件以控制存储器系统110的一般操作。处理器134可利用微处理器或中央处理单元(CPU)来实施。
管理单元(未示出)可被包括在处理器134中，并且可以执行存储器装置150的坏块管理。管理单元可以找到处于用于进一步使用的不令人满意的状况的坏存储块，并且对坏存储块执行坏块管理。当存储器装置150是闪速存储器例如NAND闪速存储器时，由于NAND逻辑功能的特性，编程失败可发生在写入操作期间，例如发生在编程操作期间。在坏块管理期间，编程失败的存储块或坏存储块的数据可被编程到新的存储块中。并且，由于编程失败导致的坏块使具有3D堆叠结构的存储器装置150的利用效率和存储器系统100的可靠性严重劣化，因此需要可靠的坏块管理。
图2是说明图1的存储器装置150的示意图。
根据图2的实施例，存储器装置150可包括多个存储块，例如第零至第(N-1)块210至240。多个存储块210至240中的每一个可包括多个页面，例如2M数量的页面(2M个页面)，但本发明不限于此。多个页面的每一个可包括多个存储器单元，其中多个字线被电联接至多个存储器单元。
并且，根据每一存储器单元中可以存储或表达的位的数量，存储器装置150可包括多个存储块，如单层单元(SLC)存储块和多层单元(MLC)存储块。SLC存储块可包括利用存储器单元实现的多个页面，其中每个存储器单元能够存储1位数据。MLC存储块可包括利用存储器单元实现的多个页面，每个存储器单元能够存储多位数据，例如2位或更多位数据。包括利用每个能够存储3位数据的存储器单元实施的多个页面的MLC存储块可以被定义为三层单元(TLC)存储块。
多个存储块210至240中的每一个可以在写入操作期间存储从主机装置102提供的数据，并且可以在读取操作期间向主机102提供存储的数据。
图3是说明图1的多个存储块152至156中的一个的电路图。
根据图3的实施例，存储器装置150的存储块152可包括分别电联接至位线BL0至BLm-1的多个单元串340。每一列的单元串340可包括至少一个漏极选择晶体管DST和至少一个源极选择晶体管SST。多个存储器单元或多个存储器单元晶体管MC0至MCn-1可以串联地电联接在选择晶体管DST和SST之间。各自的存储器单元MC0至MCn-1可以通过多层单元(MLC)配置，每个MLC存储多个位的数据信息。串340可以分别电联接至相应的位线BL0至BLm-1。作为参考，在图3中，“DSL”表示漏极选择线，“SSL”表示源极选择线，“CSL”表示共源线。
虽然作为示例，图3示出通过NAND闪速存储器单元配置的存储块152，但要注意的是，根据该实施例的存储器装置150的存储块152并不限于NAND闪速存储器，并且其可以通过NOR闪速存储器、其中组合有至少两种存储器单元的混合闪速存储器或者控制器被内置在存储器芯片中的1-NAND闪速存储器来实现。半导体装置的操作特征不仅可以被应用至其中通过导电浮置栅配置电荷存储层的闪速存储器装置，而且被应用至其中通过介电层配置电荷存储层的电荷捕获闪存(CTF)。
存储器装置150的电压供应块310可以提供待根据操作模式被供应至各自的字线的字线电压，例如编程电压、读取电压和通过电压，以及待被供应至体材料(bulk)例如其中形成存储器单元的阱区的电压。电压供应块310可在控制电路(未示出)的控制下执行电压生成操作。电压供应块310可以生成多个可变读取电压以生成多个读取数据、在控制电路的控制下选择存储块或存储器单元阵列的扇区中的一个、选择被选择的存储块的字线中的一个以及将字线电压提供到被选择的字线和未被选择的字线。
存储器装置150的读取/写入电路320可通过控制电路控制，并且可以根据操作模式用作读出放大器或写入驱动器。在验证/正常读取操作期间，读取/写入电路320可以作为读出放大器用于从存储器单元阵列读取数据。而且，在编程操作期间，读取/写入电路320可以用作根据待被存储在存储器单元阵列中的数据驱动位线的写入驱动器。读取/写入电路320可以在编程操作期间从缓冲器(未示出)接收待被写入存储器单元阵列中的数据，并且可以根据被输入的数据驱动位线。为了这个目的，读取/写入电路320可包括分别对应于列(或位线)或列对(或位线对)的多个页面缓冲器322、324和326，并且多个锁存器(未示出)可被包括在页面缓冲器322、324和326中的每一个中。
图4至图11是说明图1的存储器装置150的示意图。
图4是说明图1的存储器装置150的多个存储块152至156的示例的框图。
根据图4的实施例，存储器装置150可包括多个存储块BLK0至BLKN-1，并且存储块BLK0至BLKN-1中的每个可以三维(3D)结构或垂直结构实现。各自的存储块BLK0至BLKN-1可包括在第一至第三方向例如x轴方向、y轴方向和z轴方向上延伸的结构。
各自的存储块BLK0至BLKN-1可包括在第二方向上延伸的多个NAND串NS。多个NAND串NS可以设置在第一方向上和第三方向上。每个NAND串NS可以被电联接至位线BL、至少一个源极选择线SSL、至少一个接地选择线GSL、多个字线WL、至少一个虚拟字线DWL以及共源线CSL。也就是说，各自的存储块BLK0至BLKN-1可以被电联接至多个位线BL、多个源极选择线SSL、多个接地选择线GSL、多个字线WL、多个虚拟字线DWL和多个共源线CSL。
图5是图4的多个存储块BLK0至BLKN-1的一个存储块BLKi的立体图。图6是图5的存储块BLKi沿线I-I'截取的截面图。
参照图5和图6，存储器装置150的多个存储块之中的存储块BLKi可包括在第一至第三方向上延伸的结构。
衬底5111可被设置。衬底5111可包括掺杂有第一类型杂质的硅材料。衬底5111可包括掺杂有p型杂质的硅材料，或可以是p型阱，例如口袋(pocket)p阱，且包括围绕p型阱的n型阱。虽然假设衬底5111为p型硅，但要注意的是，衬底5111不限于p型硅。
在第一方向上延伸的多个掺杂区域5311至5314可被设置在衬底5111上方。多个掺杂区域5311至5314可以包含不同于衬底5111的第二类型杂质。多个掺杂区域5311至5314可以掺杂有n型杂质。虽然此处假设第一至第四掺杂区域5311至5314为n型，但要注意的是，第一至第四掺杂区域5311至5314不限于为n型。
在第一掺杂区域5311和第二掺杂区域5312之间的衬底5111上方的区域中，在第一方向上延伸的多个介电材料5112可在第二方向上顺序地设置。介电材料5112和衬底5111可以在第二方向上彼此隔开预定距离。介电材料5112可在第二方向上彼此隔开预定距离。介电材料5112可包括诸如氧化硅等介电材料。
在第一掺杂区域5311和第二掺杂区域5312之间的衬底5111上方的区域中，可以设置在第一方向上顺序地设置并在第二方向上穿过介电材料5112的多个柱状物5113。多个柱状物5113可以分别穿过介电材料5112，并且可以与衬底5111电联接。每一柱状物5113可以通过多种材料来配置。每一柱状物5113的表面层5114可包括掺杂有第一类型杂质的硅材料。每一柱状物5113的表面层5114可包括掺杂有与衬底5111相同类型杂质的硅材料。虽然此处假设每一柱状物5113的表面层5114可包括p型硅，但是每一柱状物5113的表面层5114不限于为p型硅。
每一柱状物5113的内层5115可以由介电材料形成。每一柱状物5113的内层5115可以由诸如氧化硅等介电材料填充。
在第一掺杂区域5311和第二掺杂区域5312之间的区域中，介电层5116可以沿着介电材料5112、柱状物5113和衬底5111的暴露表面设置。介电层5116的厚度可以小于介电材料5112之间的距离的一半。换句话说，可以设置不同于介电材料5112和介电层5116的材料的区域，可以被设置在(i)被设置在介电材料5112的第一介电材料的底面上方的介电层5116和(ii)被设置在介电材料5112的第二介电材料的顶面上方的介电层5116之间。介电材料5112位于第一介电材料下方。
在第一掺杂区域5311和第二掺杂区域5312之间的区域中，导电材料5211至5291可被设置在介电层5116的暴露表面上方。在第一方向上延伸的导电材料5211可以被设置在邻近衬底5111的介电材料5112和衬底5111之间。特别是，在第一方向上延伸的导电材料5211可以被设置在(i)被设置在衬底5111上方的介电层5116和(ii)被设置在邻近衬底5111的介电材料5112的底面上方的介电层5116之间。
在第一方向上延伸的导电材料可以被设置在(i)设置在介电材料5112之一的顶面上方的介电层5116和(ii)设置在特定介电材料5112上方的介电材料5112的另一介电材料的底面上方设置的介电层5116之间。在第一方向上延伸的导电材料5221至5281可以被设置在介电材料5112之间。在第一方向上延伸的导电材料5291可以被设置在最上面的介电材料5112上方。在第一方向上延伸的导电材料5211至5291可以是金属材料。在第一方向上延伸的导电材料5211至5291可以是诸如多晶硅等导电材料。
在第二掺杂区域5312和第三掺杂区域5313之间的区域中，可以设置与第一掺杂区域5311和第二掺杂区域5312之间的结构相同的结构。例如，在第二掺杂区域5312和第三掺杂区域5313之间的区域中，可以设置在第一方向上延伸的多个介电材料5112、顺序地设置在第一方向上并在第二方向上穿过多个介电材料5112的多个柱状物5113、设置在多个介电材料5112和多个柱状物5113的暴露表面上方的介电层5116以及在第一方向上延伸的多个导电材料5212至5292。
在第三掺杂区域5313和第四掺杂区域5314之间的区域中，可以设置与第一掺杂区域5311和第二掺杂区域5312之间的结构相同的结构。例如，在第三掺杂区域5313和第四掺杂区域5314之间的区域中，可以设置在第一方向上延伸的多个介电材料5112、顺序地设置在第一方向上并在第二方向上穿过多个介电材料5112的多个柱状物5113、设置在多个介电材料5112和多个柱状物5113的暴露表面上方的介电层5116以及在第一方向上延伸的多个导电材料5213至5293。
漏极5320可以分别设置在多个柱状物5113上方。漏极5320可以是掺杂有第二类型杂质的硅材料。漏极5320可以是掺杂有n型杂质的硅材料。虽然为了方便起见，假设漏极5320包括n型硅，但要注意的是，漏极5320不限于为n型硅。例如，每一漏极5320的宽度可大于每一相应的柱状物5113的宽度。每一漏极5320可以焊盘的形状设置在每一相应的柱状物5113的顶面上方。
在第三方向上延伸的导电材料5331至5333可以设置在漏极5320上方。导电材料5331至5333可以顺序地设置在第一方向上。各自的导电材料5331至5333可以与相应区域的漏极5320电联接。漏极5320和在第三方向上延伸的导电材料5331至5333可以通过接触插塞被电联接。在第三方向上延伸的导电材料5331至5333可以是金属材料。在第三方向上延伸的导电材料5331至5333可以是诸如多晶硅等导电材料。
在图5和图6中，各自的柱状物5113可以与介电层5116和在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293一起形成串。各自的柱状物5113可以与介电层5116和在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293一起形成NAND串NS。每一NAND串NS可包括多个晶体管结构TS。
图7是图6的晶体管结构TS的截面图。
根据图7的实施例，在图6的晶体管结构TS中，介电层5116可包括第一子介电层至第三子介电层5117、5118和5119。
每一柱状物5113中的p型硅的表面层5114可以用作主体。邻近柱状物5113的第一子介电层5117可作为隧穿介电层，并且可包括热氧化层。
第二子介电层5118可作为电荷存储层。第二子介电层5118可作为电荷捕获层，并且可包括氮化物层或诸如氧化铝层、二氧化铪层等金属氧化物层。
邻近导电材料5233的第三子介电层5119可用作阻挡介电层。邻近在第一方向上延伸的导电材料5233的第三子介电层5119可被形成为单层或多层。第三子介电层5119可以是介电常数大于第一子介电层5117和第二子介电层5118的诸如氧化铝层、二氧化铪层等高k介电层。
导电材料5233可用作栅或控制栅。也就是说，栅或控制栅5233、阻挡介电层5119、电荷存储层5118、隧穿介电层5117和主体5114可形成晶体管或存储器单元晶体管结构。例如，第一子介电层5117至第三子介电层5119可以形成氧化物-氮化物-氧化物(ONO)结构。在实施例中，为方便起见，每一柱状物5113中p型硅的表面层5114将被称为在第二方向上的主体。
存储块BLKi可包括多个柱状物5113。即，存储块BLKi可包括多个NAND串NS。具体地，存储块BLKi可包括在第二方向上或垂直于衬底5111的方向上延伸的多个NAND串NS。
每一NAND串NS可包括在第二方向上设置的多个晶体管结构TS。每一NAND串NS的多个晶体管结构TS中的至少一个可以作为串源极晶体管SST。每一NAND串NS的多个晶体管结构TS中的至少一个可以作为接地选择晶体管GST。
栅或控制栅可以对应于在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293。换句话说，栅或控制栅可以在第一方向上延伸并形成字线和至少一个源极选择线SSL以及至少一个接地选择线GSL至少两个选择线。
在第三方向上延伸的导电材料5331至5333可以被电联接至NAND串NS的一端。在第三方向上延伸的导电材料5331至5333可以作为位线BL。也就是说，在一个存储块BLKi中，多个NAND串NS可以被电联接至一个位线BL。
在第一方向上延伸的第二类型掺杂区域5311至5314可以被设置至NAND串NS的另一端。在第一方向上延伸的第二类型掺杂区域5311至5314可以作为共源线CSL。
也就是说，存储块BLKi可包括在垂直于衬底5111的方向例如第二方向上延伸的多个NAND串NS，并且可以作为例如电荷捕获型存储器的NAND闪速存储块，在NAND闪速存储块中，多个NAND串NS被电联接至一个位线BL。
虽然在图5至图7中示出在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293被设置在9层中，但要注意的是，在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293不限于被设置为9层。例如，在第一方向上延伸的导电材料可被设置在8层、16层或任何多层中。换句话说，在一个NAND串NS中，晶体管的数目可以是8、16或更多。
虽然在图5至图7中示出3个NAND串NS被电联接至一个位线BL，但要注意的是，实施例不限于具有被电联接至一个位线BL的3个NAND串NS。在存储块BLKi中，m数量的NAND串NS可以被电联接至一个位线BL，m是正整数。根据被电联接至一个位线BL的NAND串NS的数量，也可以控制在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293的数量以及共源线5311至5314的数量。
进一步地，虽然图5至图7中示出3个NAND串NS电联接至在第一方向上延伸的一个导电材料，但是要注意的是，实施例不限于具有被电联接至在第一方向上延伸的一个导电材料的3个NAND串NS。例如n数量的NAND串NS可以被电联接至在第一方向上延伸的一个导电材料，n是正整数。根据被电联接至在第一方向上延伸的一个导电材料的NAND串NS的数量，也可以控制位线5331至5333的数量。
图8是说明参照图5-图7描述的具有第一结构的存储块BLKi的等效电路图。
根据图8的实施例，在具有第一结构的块BLKi中，NAND串NS11至NS31可被设置在第一位线BL1和共源线CSL之间。第一位线BL1可对应于图5和图6中在第三方向上延伸的导电材料5331。NAND串NS12至NS32可以被设置在第二位线BL2和共源线CSL之间。第二位线BL2可对应于图5和图6中在第三方向上延伸的导电材料5332。NAND串NS13至NS33可以被设置在第三位线BL3和共源线CSL之间。第三位线BL3可对应于图5和图6中在第三方向上延伸的导电材料5333。
每一NAND串NS的源极选择晶体管SST可以被电联接至相应的位线BL。每一NAND串NS的接地选择晶体管GST可以被电联接至共源线CSL。存储器单元MC可以被设置在每一NAND串NS的源极选择晶体管SST和接地选择晶体管GST之间。
在该示例中，NAND串NS可以通过行和列的单元限定以及被电联接至一个位线的NAND串NS可以形成一列。被电联接至第一位线BL1的NAND串NS11至NS31可对应于第一列，被电联接至第二位线BL2的NAND串NS12至NS32可对应于第二列，被电联接至第三位线BL3的NAND串NS13至NS33可对应于第三列。被电联接至一个源极选择线SSL的NAND串NS可形成一行。被电联接至第一源极选择线SSL1的NAND串NS11至NS13可形成第一行，被电联接至第二源极选择线SSL2的NAND串NS21至NS23可形成第二行，被电联接至第三源极选择线SSL3的NAND串NS31至NS33可形成第三行。
在每一NAND串NS中，高度可被定义。在每一NAND串NS中，邻近接地选择晶体管GST的存储器单元MC1的高度可具有值“1”。在每一NAND串NS中，当从衬底5111测量时，存储器单元的高度可随着存储器单元接近源极选择晶体管SST而增加。在每一NAND串NS中，邻近源极选择晶体管SST的存储器单元MC6的高度可为7。
在相同行的NAND串NS的源极选择晶体管SST可以共享源极选择线SSL。在不同行的NAND串NS的源极选择晶体管SST可以分别电联接至不同源极选择线SSL1、SSL2和SSL3。
在相同行的NAND串NS中的相同高度处的存储器单元可以共享字线WL。也就是说，在相同的高度处，被电联接至不同行的NAND串NS的存储器单元MC的字线WL可以被电联接。在相同行的NAND串NS中的相同高度处的虚拟存储器单元DMC可以共享虚拟字线DWL。即，在相同高度或水平处，被电联接至不同行的NAND串NS的虚拟存储器单元DMC的虚拟字线DWL可以被电联接。
位于相同水平或高度或层处的字线WL或虚拟字线DWL可以在可以设置在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293的层处彼此电联接。在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293可以通过接触部被共同电联接至上层。在上层处，在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293可以被电联接。换言之，在相同行中的NAND串NS的接地选择晶体管GST可以共享接地选择线GSL。进一步地，在不同行中的NAND串NS的接地选择晶体管GST可以共享接地选择线GSL。也就是说，NAND串NS11至NS13、NS21至NS23和NS31至NS33可以被电联接至接地选择线GSL。
共源线CSL可以被电联接至NAND串NS。在有源区域和衬底5111上方，第一掺杂区域5311至第四掺杂区域5314可以被电联接。第一掺杂区域5311至第四掺杂区域5314可以通过接触部被电联接至上层，且在上层处，第一掺杂区域5311至第四掺杂区域5314可以被电联接。
即，如图8，相同高度或水平的字线WL可以被电联接。因此，当在特定高度处的字线WL被选择时，被电联接至该字线WL的全部NAND串NS可以被选择。在不同行中的NAND串NS可以被电联接至不同的源极选择线SSL。因此，在被电联接至相同字线WL的NAND串NS中，通过选择源极选择线SSL1至SSL3中的一个，在未被选择的行中的NAND串NS可以与位线BL1至BL3电隔离。换言之，通过选择源极选择线SSL1至SSL3中的一个，NAND串NS的行可以被选择。而且，通过选择位线BL1至BL3中的一个，在被选择的行中的NAND串NS可以在列的单元中被选择。
在每一NAND串NS中，虚拟存储器单元DMC可以被设置。在图8中，虚拟存储器单元DMC可以被设置在每一NAND串NS中第三存储器单元MC3和第四存储器单元MC4之间。也就是说，第一存储器单元MC1至第三存储器单元MC3可被设置在虚拟存储器单元DMC和接地选择晶体管GST之间。第四存储器单元MC4至第六存储器单元MC6可以被设置在虚拟存储器单元DMC和源极选择晶体管SST之间。每一NAND串NS的存储器单元MC可通过虚拟存储器单元DMC被划分成存储器单元组。在被划分的存储器单元组中，邻近接地选择晶体管GST的存储器单元例如MC1至MC3可以被称为下部存储器单元组，邻近串选择晶体管SST的存储器单元例如MC4到MC6可以被称为上部存储器单元组。
下文中，将参照图9至图11进行详细描述，图9至图11示出根据实施例的存储器系统中利用不同于第一结构的三维(3D)非易失性存储器装置实施的存储器装置。
图9是示意性示出利用不同于上文参照图5至图8描述的第一结构的三维(3D)非易失性存储器装置来实施的存储器装置并示出图4的多个存储块的存储块BLKj的立体图。图10是示出沿图9的线VII-VII'截取的存储块BLKj的截面图。
参照图9和图10，在图1的存储器装置150的多个存储块中的存储块BLKj可包括在第一至第三方向上延伸的结构。
衬底6311可以被设置。例如，衬底6311可包括掺杂有第一类型杂质的硅材料。例如，衬底6311可包括掺杂有p型杂质的硅材料或可以是p型阱，例如口袋p阱，以及包括围绕p型阱的n型阱。虽然为方便起见在实施例中假设衬底6311为p型硅，但要注意的是，衬底6311不限于p型硅。
在x轴方向上和y轴方向上延伸的第一导电材料6321至第四导电材料6324被设置在衬底6311上方。第一导电材料6321至第四导电材料6324可以在z轴方向上隔开预定距离。
在x轴方向上和y轴方向上延伸的第五导电材料6325至第八导电材料6328可被设置在衬底6311上方。第五导电材料6325至第八导电材料6328可以在z轴方向上隔开预定距离。第五导电材料6325至第八导电材料6328可以在y轴方向上与第一导电材料6321至第四导电材料6324隔开。
穿过第一导电材料6321至第四导电材料6324的多个下部柱状物DP可以被设置。每一下部柱状物DP在z轴方向上延伸。而且，穿过第五导电材料6325至第八导电材料6328的多个上部柱状物UP可被设置。每一上部柱状物UP在z轴方向上延伸。
下部柱状物DP和上部柱状物UP中的每一个可包括内部材料6361、中间层6362和表面层6363。中间层6362可以作为单元晶体管的沟道。表面层6363可包括阻挡介电层、电荷存储层和隧穿介电层。
下部柱状物DP与上部柱状物UP可以通过管栅PG电联接。管栅PG可以被设置在衬底6311中。例如，管栅PG可包括与下部柱状物DP和上部柱状物UP相同的材料。
在x轴方向上和y轴方向上延伸的第二类型的掺杂材料6312可以被设置在下部柱状物DP上方。例如，第二类型的掺杂材料6312可包括n型硅材料。第二类型的掺杂材料6312可作为共源线CSL。
漏极6340可以被设置在上部柱状物UP上方。漏极6340可包括n型硅材料。在y轴方向上延伸的第一上部导电材料6351和第二上部导电材料6352可以被设置在漏极6340上方。
第一上部导电材料6351和第二上部导电材料6352可以在x轴方向上隔开。第一上部导电材料6351和第二上部导电材料6352可以由金属形成。第一上部导电材料6351和第二上部导电材料6352与漏极6340可以通过接触插塞被电联接。第一上部导电材料6351和第二上部导电材料6352分别作为第一位线BL1和第二位线BL2。
第一导电材料6321可以作为源极选择线SSL，第二导电材料6322可以作为第一虚拟字线DWL1，并且第三导电材料6323和第四导电材料6324分别作为第一主字线MWL1和第二主字线MWL2。第五导电材料6325和第六导电材料6326分别作为第三主字线MWL3和第四主字线MWL4，第七导电材料6327可以作为第二虚拟字线DWL2，第八导电材料6328可以作为漏极选择线DSL。
下部柱状物DP和邻近下部柱状物DP的第一导电材料6321至第四导电材料6324形成下部串。上部柱状物UP和邻近上部柱状物UP的第五导电材料6325至第八导电材料6328形成上部串。下部串和上部串可以通过管栅PG被电联接。下部串的一端可以被电联接至作为共源线CSL的第二类型的掺杂材料6312。上部串的一端可以通过漏极6340被电联接至相应的位线。一个下部串和一个上部串形成一个单元串，该单元串被电联接在作为共源线CSL的第二类型的掺杂材料6312和作为位线BL的上部导电材料层6351和6352的对应的一个之间。
也就是说，下部串可包括源极选择晶体管SST、第一虚拟存储器单元DMC1以及第一主存储器单元MMC1和第二主存储器单元MMC2。上部串可包括第三主存储器单元MMC3和第四主存储器单元MMC4、第二虚拟存储器单元DMC2以及漏极选择晶体管DST。
在图9和图10中，上部串和下部串可以形成NAND串NS，NAND串NS可包括多个晶体管结构TS。因为上文参照图7详细描述了在图9和图10中的NAND串NS中包括的晶体管结构，因此此处将省略对其的详细描述。
图11是示出如上文参照图9和图10所述的具有第二结构的存储块BLKj的等效电路的电路图。为方便起见，仅示出了在第二结构的存储块BLKj中形成一对的第一串和第二串。
根据图11的实施例，在存储器装置150的多个块中的具有第二结构的存储块BLKj中，单元串可以定义多个对的这种方式来设置，其中，单元串中的每一个利用如以上参照图9和图10所述的通过管栅PG电联接的一个上部串和一个下部串来实施。
即，在具有第二结构的存储块BLKj中，沿着第一沟道CH1(未示出)堆叠的存储器单元CG0至CG31，例如至少一个源极选择栅SSG1和至少一个漏极选择栅DSG1可形成第一串ST1，沿着第二沟道CH2(未示出)堆叠的存储器单元CG0至CG31，例如至少一个源极选择栅SSG2和至少一个漏极选择栅DSG2可形成第二串ST2。
第一串ST1和第二串ST2可以被电联接至相同的漏极选择线DSL和相同的源极选择线SSL。第一串ST1可以被电联接至第一位线BL1，第二串ST2可被电联接至第二位线BL2。
虽然图11描述了第一串ST1和第二串ST2被电联接至相同的漏极选择线DSL和相同的源极选择线SSL，但可以设想到的是，第一串ST1和第二串ST2可以被电联接至相同的源极选择线SSL和相同的位线BL，第一串ST1可以被电联接至第一漏极选择线DSL1，第二串ST2可以被电联接至第二漏极选择线DSL2。还可以设想到的是，第一串ST1和第二串ST2可以被电联接至相同的漏极选择线DSL和相同的位线BL，第一串ST1可以被电联接至第一源极选择线SSL1，第二串ST2可以被电联接至第二源极选择线SSL2。
图12A至图12C是描述根据本发明的实施例在图1的存储器系统110中执行的重置操作的示例的框图。
根据图12A至图12C的实施例，多个存储器装置1501和1502的每一个可以对应于参照图1所述的存储器装置150。
图12A至图12C示出在控制器130中作为高速缓冲存储器工作的存储器144。
高速缓冲存储器144可以比多个存储器装置1501和1502的速度更高的速度操作，并且高速缓存从主机102应用的请求信息RQ_INFO{CMD/ADDR}和与请求信息RQ_INFO{CMD/ADDR}对应的写入/读取数据RQ_DATA{WT/RD}。
控制器130还可包括适于存储控制器130控制高速缓冲存储器144所需的状态信息CACHE INFO的寄存器145。寄存器145可以与高速缓冲存储器144物理上分离。
状态信息CACHE INFO可包括在高速缓冲存储器144中高速缓存的请求信息RQ_INFO{CMD/ADDR}以及写入/读取数据RQ_DATA{WT/RD}之中处理完成的请求信息和写入/读取数据以及待处理的请求信息和写入/读取数据的信息。处理完成的请求信息RQ_INFO{CMD/ADDR}和写入/读取数据RQ_DATA{WT/RD}可以对应于响应于其已经完成的操作。待处理的请求信息RQ_INFO{CMD/ADDR}和写入/读取数据RQ_DATA{WT/RD}可以对应于响应于其待执行的操作。
状态信息CACHE INFO可进一步包括指示高速缓冲存储器144的使用的信息和指示请求信息RQ_INFO{CMD/ADDR}和写入/读取数据RQ_DATA{WT/RD}存储在高速缓冲存储器144的哪个物理位置的信息。
根据图12A的实施例，控制器130可以响应于从主机102应用的请求信息RQ_INFO{CMD/ADDR}执行操作。
例如，用于请求写入操作的请求信息RQ_INFO{CMD/ADDR}和对应的写入数据RQ_DATA{WT}可以从主机102应用。然后，控制器130可以响应于请求信息RQ_INFO{CMD/ADDR}将写入数据RQ_DATA{WT}写入至多个存储器装置1501和1502。
此外，用于请求读取操作的请求信息RQ_INFO{CMD/ADDR}可以从主机102应用。然后，控制器130可以响应于请求信息RQ_INFO{CMD/ADDR}从多个存储器装置1501和1502读取数据RQ_DATA{RD}，并将读取数据RQ_DATA{RD}输出至主机102。
请求信息RQ_INFO{CMD/ADDR}可包括从主机102应用的命令CMD和对应的地址。例如，用于请求写入操作的请求信息RQ_INFO{CMD/ADDR}可包括写入命令(未示出)和与写入命令对应的写入地址(未示出)。
当需要时，主机102可以重置存储器系统110，使得存储器系统110能再次被正常操作。即，主机102可以将重置请求RQ_RESET传输至存储器系统110的控制器130，存储器系统110可以响应于重置请求RQ_RESET执行重置操作。
例如，当在主机102传输用于请求写入操作的请求信息RQ_INFO{CMD/ADDR}和写入数据RQ_DATA{WT}后，主机102等待指示写入操作完成的响应时，主机102可以将重置请求RQ_RESET传输至存储器系统110，使得存储器系统110甚至在写入操作未完成时执行重置操作。
例如，重置请求RQ_RESET可在用于写入操作的请求信息RQ_INFO{CMD/ADDR}和对应的写入数据RQ_DATA{WT}从主机102应用并且高速缓存在高速缓冲存储器144中之后只有一部分写入数据RQ_DATA{WT}被写入至多个存储器装置1501和1502的时间点被应用。在这种情况下，由于在写入操作的中间执行重置操作，所以在高速缓冲存储器144中高速缓存的写入数据RQ_DATA{WT}的剩余部分会被丢失。
然而，主机102不能察觉由于在写入操作的中间执行重置操作而导致会丢失的在高速缓冲存储器144中高速缓存的写入数据RQ_DATA{WT}的剩余部分的丢失。
为了防止不能察觉由于在写入操作的中间执行重置操作而导致的在高速缓冲存储器144中高速缓存的写入数据RQ_DATA{WT}的剩余部分的丢失，当重置请求RQ_RESET从主机102被提供时，控制器130可以将在高速缓冲存储器144中高速缓存的请求信息RQ_INFO{CMD/ADDR}和写入/读取数据RQ_DATA{WT/RD}以及在寄存器145中存储的高速缓冲存储器144的状态信息CACHE INFO存储在高速缓冲存储器144中的第三空间1446中。然后，控制器130可以响应于来自主机102的重置请求RQ_RESET对多个存储器装置1501和1502、高速缓冲存储器144和控制器130执行重置操作。
在重置操作后的启动操作期间，控制器130可以通过参考也被存储在第三空间1446中的高速缓冲存储器144的状态信息CACHE INFO将请求信息RQ_INFO{CMD/ADDR}和写入/读取数据RQ_DATA{WT/RD}从第三空间1446恢复至高速缓冲存储器144中的第一空间1442和第二空间1444中。高速缓冲存储器144的状态信息CACHE INFO可以从第三空间1446被恢复至寄存器145中。
控制器130可以参考第三空间1446中存储的状态信息CACHEINFO，用于分别将请求信息RQ_INFO{CMD/ADDR}和写入/读取数据RQ_DATA{WT/RD}从第三空间1446恢复到第一空间1442和第二空间1444中，以便将高速缓冲存储器144的第一空间1442和第二空间1444准确地恢复至重置操作之前的状态。
例如，当控制器130通过状态信息CACHE INFO检查重置操作之前请求信息RQ_INFO{CMD/ADDR}和写入/读取数据RQ_DATA{WT/RD}在第一空间1442和第二空间1444中的原始位置时，控制器130可以将请求信息RQ_INFO{CMD/ADDR}和写入/读取数据RQ_DATA{WT/RD}恢复到第一空间1442和第二空间1444中的原始位置。
如图12B和图12C中说明，第三空间1446可被包括在高速缓冲存储器144中。在重置操作之前，第三空间1446可被控制器130指定，使得请求信息RQ_INFO{CMD/ADDR}、写入/读取数据RQ_DATA{WT/RD}和状态信息CACHE INFO被保护在第三空间1446中，且因此并未由于重置操作而被删除。
参照图12A和图12B，高速缓冲存储器144可包括适于高速缓存请求信息RQ_INFO{CMD/ADDR}的第一空间1442，适于高速缓存写入/读取数据RQ_DATA{WT/RD}的第二空间1444，以及适于在重置操作期间备份请求信息RQ_INFO{CMD/ADDR}、对应的写入/读取数据RQ_DATA{WT/RD}和状态信息CACHE INFO的第三空间1446。
在实施例中，控制器130可以在响应于重置请求RQ_RESET的重置操作之前将第三空间1446指定为备份空间。
在控制器130将高速缓冲存储器144的第三空间1446指定为备份空间后，控制器130可以将在高速缓冲存储器144的第一空间1442中高速缓存的请求信息RQ_INFO{CMD/ADDR}、在高速缓冲存储器144的第二空间1444中高速缓存的写入/读取数据RQ_DATA{WT/RD}和在寄存器145中存储的状态信息CACHE INFO复制到高速缓冲存储器144的第三空间1446中。
因为控制器130在重置操作期间将请求信息RQ_INFO{CMD/ADDR}、写入/读取数据RQ_DATA{WT/RD}和状态信息CACHE INFO备份到第三空间1446中，所以控制器130可以防止请求信息RQ_INFO{CMD/ADDR}、写入/读取数据RQ_DATA{WT/RD}和状态信息CACHE INFO丢失。
在实施例中，控制器130可不备份处理完成的请求信息RQ_INFO{CMD/ADDR}和写入/读取数据RQ_DATA{WT/RD}，而是将待处理的请求信息RQ_INFO{CMD/ADDR}和写入/读取数据RQ_DATA{WT/RD}备份到第三空间1446。与处理完成的请求信息RQ_INFO{CMD/ADDR}和写入/读取数据RQ_DATA{WT/RD}对应的操作在重置操作时已经完成，因此处理完成的请求信息RQ_INFO{CMD/ADDR}和写入/读取数据RQ_DATA{WT/RD}可不被备份。另一方面，与待处理的请求信息RQ_INFO{CMD/ADDR}和写入/读取数据RQ_DATA{WT/RD}对应的操作在重置操作时尚未完成，因此待处理的请求信息RQ_INFO{CMD/ADDR}和写入/读取数据RQ_DATA{WT/RD}可被备份到第三空间14446。
如上所述，在重置操作之后的启动操作期间，由于在重置操作期间将请求信息RQ_INFO{CMD/ADDR}、写入/读取数据RQ_DATA{WT/RD}和高速缓冲存储器144的状态信息CACHEINFO备份到第三空间1446，所以控制器130可以分别将请求信息RQ_INFO{CMD/ADDR}、写入/读取数据RQ_DATA{WT/RD}和状态信息CACHE INFO从高速缓冲存储器144的第三空间1446恢复到高速缓冲存储器144的第一空间1442和第二空间1444以及寄存器145中。
通过上述重置和启动操作，根据本发明的实施例的控制器130可以在启动操作之后继续由于重置操作导致未完成的请求操作。因此，可以防止未察觉由于在响应于对应的请求信息RQ_DATA{WT/RD}的操作的中间执行重置操作所导致的高速缓冲存储器144中高速缓存的写入/读取数据RQ_DATA{WT/RD}的丢失。
在图12A和图12C中说明的实施例中，控制器130可以在响应于重置请求RQ_RESET的重置操作之前将第二空间1444和第三空间1446指定为备份空间。
在该实施例中，控制器130可不需要将处理完成的请求信息RQ_INFO{CMD/ADDR}和写入/读取数据RQ_DATA{WT/RD}备份到第三空间1446中，因此在重置操作和启动操作期间可以从作为备份空间工作的第二空间1444中删除处理完成的写入/读取数据RQ_DATA{WT/RD}。
图12B的实施例可以适用于在第二空间1444中高速缓存的写入/读取数据RQ_DATA{WT/RD}具有相对小的尺寸的情况。图12C的实施例可以适用于在第二空间1444中高速缓存的写入/读取数据RQ_DATA{WT/RD}具有相对大的尺寸的情况。
图13A和图13B示出本发明的另一实施例。除了与高速缓冲存储器144的第三空间1446对应的辅助存储器145外，图13A和图13B的实施例与参照图12A至图12C描述的实施例相同。辅助存储器146可以作为与高速缓冲存储器144的第三空间1446相同或相似的备份空间。
高速缓冲存储器144可以比多个存储器装置1501和1502的速度更高的速度操作，并且高速缓存从主机102应用的请求信息RQ_INFO{CMD/ADDR}和与该请求信息RQ_INFO{CMD/ADDR}对应的写入/读取数据RQ_DATA{WT/RD}。
辅助存储器146可以与高速缓冲存储器144物理上分离，并且可以辅助高速缓冲存储器144的操作。
辅助存储器146可以与高速缓冲存储器144相同的速度或更低的速度操作，并以比多个存储器装置1501和1502的任一个的速度更高的速度操作。辅助存储器146可利用相变RAM(PRAM)、磁RAM(MRAM)和电阻式RAM(RRAM)中的至少一种来实施。
根据本发明的实施例，当重置请求从主机被提供时，存储器系统可以将在高速缓冲存储器中高速缓存的信息存储到免于重置操作的备份空间中，并执行重置操作。此外，在重置操作之后的启动操作期间，存储器系统可以将在备份空间中存储的信息恢复到高速缓冲存储器中。
因此，即使当重置请求从主机被提供时，存储器系统可以保证重置请求之前和重置请求之后之间的连接。即，即使在重置操作之后，主机的操作可以与存储器系统的操作同步。
虽然为了说明的目的已经描述了各个实施例，但是对于本领域技术人员显而易见的是，在不脱离如权利要求限定的本发明的精神和/或范围的情况下可以做出各种变化和变型。

Claims (15)

1.一种存储器系统，其包括：
多个存储器装置；
高速缓冲存储器，其适于高速缓存从主机应用的请求信息和与所述请求信息对应的数据；以及
控制器，其适于当重置请求从所述主机被提供时将所述高速缓冲存储器的请求信息和对应数据以及所述高速缓冲存储器的状态信息备份在备份空间中；响应于所述重置请求对所述多个存储器装置、所述高速缓冲存储器和所述控制器执行重置操作；以及在所述重置操作之后的启动操作期间，通过参考所述状态信息将所述请求信息和所述对应数据从所述备份空间恢复到所述高速缓冲存储器。
2.根据权利要求1所述的存储器系统，
其中所述控制器包括适于存储所述状态信息的寄存器，并且
其中所述状态信息包括用于控制所述高速缓冲存储器的操作的信息。
3.根据权利要求2所述的存储器系统，
其中所述高速缓冲存储器的一部分作为所述备份空间工作，并且
其中在所述重置操作之前，所述备份空间被所述控制器指定，以便保护所述请求信息、所述对应数据和所述状态信息免受所述重置操作。
4.根据权利要求3所述的存储器系统，其中所述高速缓冲存储器包括：
第一空间，其适于高速缓存所述请求信息；
第二空间，其适于高速缓存所述对应数据；以及
第三空间，其适于作为所述备份空间工作。
5.根据权利要求4所述的存储器系统，
其中所述第二空间进一步作为所述备份空间工作，并且
其中在所述重置操作之前，所述控制器进一步将所述第二空间指定为所述备份空间。
6.根据权利要求2所述的存储器系统，
其中所述控制器进一步包括与所述高速缓冲存储器物理上分离的辅助存储器，
其中所述辅助存储器的一部分作为所述备份空间工作，并且
其中在所述重置操作之前，所述备份空间被所述控制器指定以便保护所述请求信息、所述对应数据和所述状态信息免受重置操作期间。
7.根据权利要求6所述的存储器系统，其中所述高速缓冲存储器包括：
第一空间，其适于高速缓存所述请求信息；以及
第二空间，其适于高速缓存所述对应数据。
8.根据权利要求6所述的存储器系统，
其中所述高速缓冲存储器以比所述多个存储器装置的速度更高的速度操作，并且
其中所述辅助存储器以与所述高速缓冲存储器的速度相同的速度或更低的速度操作，并且以比所述多个存储器装置的速度更高的速度操作。
9.根据权利要求1所述的存储器系统，其中所述控制器备份在所述高速缓冲存储器中高速缓存的所述请求信息和所述对应数据之中的在所述重置操作之前尚未完成与其对应的操作的请求信息和对应数据。
10.根据权利要求1所述的存储器系统，其中所述请求信息包括从所述主机应用的命令和与所述命令对应的地址。
11.一种存储器系统的操作方法，所述存储器系统包括多个存储器装置和高速缓冲存储器，所述高速缓冲存储器适于高速缓存从主机应用的请求信息和与所述请求信息对应的对应数据，所述操作方法包括：
当重置请求从所述主机被提供时将所述高速缓冲存储器的请求信息和对应数据以及所述高速缓冲存储器的状态信息备份在备份空间中；
响应于所述重置请求对所述多个存储器装置、所述高速缓冲存储器和所述控制器执行重置操作；以及
在所述重置操作之后的启动操作期间，通过参考所述状态信息将所述请求信息和所述对应数据从所述备份空间恢复到所述高速缓冲存储器。
12.根据权利要求11所述的操作方法，其中所述状态信息包括用于控制所述高速缓冲存储器的操作的信息。
13.根据权利要求12所述的操作方法，其进一步包括：在所述重置操作之前将所述高速缓冲存储器的一部分指定为所述备份空间，以便保护所述请求信息、所述对应数据和所述状态信息免受所述重置操作。
14.根据权利要求11所述的操作方法，其中所述高速缓冲存储器的请求信息和对应数据以及所述高速缓冲存储器的状态信息的备份包括备份在所述高速缓冲存储器中高速缓存的所述请求信息和所述对应数据之中的在所述重置操作之前尚未完成与其对应的操作的请求信息和对应数据。
15.根据权利要求11所述的操作方法，其中所述请求信息包括从所述主机应用的命令和与所述命令对应的地址。
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