CN111161781A - 用于处理编程错误的存储器系统及其方法 - Google Patents

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Abstract

本申请针对存储器系统提供了一种处理编程错误的方案，该存储器系统包括存储器装置和控制器，控制器包括固件和存储器接口。固件向存储器接口发出用于编程操作的命令。在检测到特定存储块中的失败编程操作之后，固件将编程操作重新路由到不同存储块中的不同位置，并且采取进一步动作以减少发生了失败编程操作的相同存储块中发生后续错误的可能性。

Description

用于处理编程错误的存储器系统及其方法
相关申请的交叉引用
本申请要求于2018年11月7日提交的申请号为62/756,950的美国临时申请的权益，该申请的全部内容通过引用并入本文。
技术领域
本公开的实施例涉及一种用于存储器系统的编程错误处理方案。
背景技术
计算机环境范例已经转变为可随时随地使用的普适计算系统。因此，诸如移动电话、数码相机和笔记本计算机的便携式电子装置的使用已经快速增长。这些便携式电子装置通常使用具有存储器装置的存储器系统，即数据存储装置。数据存储装置用作便携式电子装置的主存储器装置或辅助存储器装置。
使用存储器装置的存储器系统因不具有移动部件而提供优良的稳定性、耐用性、高信息存取速度以及低功耗。具有这种优点的存储器系统的示例包括通用串行总线(USB)存储器装置、诸如通用闪存(UFS)的具有各种接口的存储卡以及固态驱动器(SSD)。
在存储器系统中，可能发生诸如编程错误的各种错误。在这种背景下，提出了本发明的实施例。
发明内容
本发明的各方面涉及一种用于处理存储器系统中的编程错误的方案。
在一个方面，存储器系统包括：存储器装置，包括多个块；以及控制器，包括固件和联接到多个块的存储器接口。固件向存储器接口发出用于编程操作的命令，使得存储器接口存储包括用于第一编程操作的第一命令和用于第二编程操作的第二命令的命令，并控制存储器装置以响应于所存储的命令来顺序地执行第一和第二编程操作。固件检测对多个块之中选择的块的第一位置执行的第一编程操作是否失败。当检测到第一编程操作失败时，固件控制存储器接口以将第一编程操作重新路由(reoute)到多个块之中除选择的块之外的块中的第二位置，并取消第二编程操作。
在另一方面，提供了一种用于操作控制器的方法，该控制器包括固件和存储器接口，该存储器接口联接到存储器装置中的多个块。该方法包括：由固件向存储器接口发出用于编程操作的命令，该命令包括用于第一编程操作的第一命令和用于第二编程操作的第二命令，使得存储器接口存储命令并控制存储器装置以响应于所存储的命令来顺序地执行第一和第二编程操作；由固件检测对多个块之中选择的块的第一位置执行的第一编程操作是否失败；并且当检测到第一编程操作失败时，由固件控制存储器接口以将第一编程操作重新路由到多个块之中除选择的块之外的块中的第二位置，并且取消第二编程操作。
从以下描述中，本发明另外的方面将变得显而易见。
附图说明
图1是示出根据本发明的实施例的数据处理系统的框图。
图2是示出根据本发明的实施例的存储器系统的框图。
图3是示出根据本发明的实施例的存储器装置的存储块的电路图。
图4是示出根据本发明的实施例的存储器系统的示图。
图5是示出根据本发明的实施例的存储器系统的操作的示图。
图6是示出根据本发明的实施例的超级块布局的示图。
图7是示出根据本发明的实施例的存储器系统的操作的流程图。
图8是示出根据本发明的实施例的存储器系统的操作的流程图。
具体实施方式
以下参照附图更详细地描述各个实施例。然而，本发明可以不同形式实施，因此不应被解释为限于本文阐述的实施例。相反地，提供这些实施例以使本公开是彻底且充分的，并且将本发明的范围全面地传达给本领域技术人员。此外，本文中对“实施例”、“另一实施例”等的参考不一定仅针对一个实施例，并且对任何这种短语的不同参考不一定针对相同的实施例。在整个公开中，相同的附图标记在本发明的附图和实施例中表示相同的部件。
本发明可以多种方式实施，包括作为进程；设备；系统；呈现在计算机可读存储介质上的计算机程序产品；和/或处理器，诸如适于执行存储在联接到处理器的存储器上的指令和/或由联接到处理器的存储器提供的指令的处理器。在本说明书中，这些实施方式或本发明可能采取的任何其它形式可被称为技术。通常，公开进程的步骤的顺序可在本发明的范围内改变。除非另有说明，否则被描述为适于执行任务的诸如处理器或者存储器的部件可被暂时配置为在给定时间执行任务的一般部件或被制造为执行任务的特定部件。如本文所使用的，术语“处理器”等指适于处理诸如计算机程序指令的数据的一个或多个装置、电路和/或处理内核。
下面提供了本发明的实施例的详细描述以及示出本发明各方面的附图。结合这些实施例描述本发明，但是本发明不限于任何实施例。本发明的范围仅由权利要求限定。本发明包括权利要求范围内的许多替换、修改和等同方案。为了提供对本发明的全面理解，在下面的描述中阐述了许多具体细节。为了示例的目的提供这些细节，并且可在没有一些或所有这些具体细节的情况下，根据权利要求实施本发明。为了清楚，没有详细描述与本发明相关的技术领域中公知的技术内容，以免不必要地模糊本发明。
图1是示出根据本发明的实施例的数据处理系统2的框图。
参照图1，数据处理系统2可包括主机装置5和存储器系统10。存储器系统10可从主机装置5接收请求并且响应于接收的请求而操作。例如，存储器系统10可存储待由主机装置5访问的数据。
主机装置5可利用各种类型电子装置中的任意一种来实施。在各个实施例中，主机装置5可包括诸如以下的电子装置：台式计算机、工作站、三维(3D)电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、和/或数字视频记录器以及数字视频播放器。在各个实施例中，主机装置5可包括诸如以下的便携式电子装置：移动电话、智能电话、电子书、MP3播放器、便携式多媒体播放器(PMP)和/或便携式游戏机。
存储器系统10可利用诸如固态驱动器(SSD)和存储卡的各种类型的存储装置中的任意一种来实施。在各个实施例中，存储器系统10可被提供为诸如以下的电子装置中的各种部件中的一种：计算机、超移动个人计算机(PC)(UMPC)、工作站、上网本计算机、个人数字助理(PDA)、便携式计算机、网络平板PC、无线电话、移动电话、智能电话、电子书阅读器、便携式多媒体播放器(PMP)、便携式游戏装置、导航装置、黑盒、数码相机、数字多媒体广播(DMB)播放器、三维电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、数据中心的存储装置、能够在无线环境中接收和发送信息的装置、射频识别(RFID)装置以及家庭网络的各种电子装置中的一种、计算机网络的各种电子装置中的一种、远程信息处理网络的各种电子装置中的一种或计算系统的各种部件中的一种。
存储器系统10可包括存储器控制器100和半导体存储器装置200。存储器控制器100可控制半导体存储器装置200的全部操作。为了简单，在下文中有时将存储器控制器100和半导体存储器装置200分别称为控制器100和存储器装置200。
半导体存储器装置200可在存储器控制器100的控制下执行一个或多个擦除操作、编程操作和读取操作。半导体存储器装置200可通过输入/输出线接收命令CMD、地址ADDR和数据DATA。半导体存储器装置200可通过电源线接收电力PWR，并且通过控制线接收控制信号CTRL。根据存储器系统10的设计和配置，控制信号CTRL可包括命令锁存使能信号、地址锁存使能信号、芯片使能信号、写入使能信号、读取使能信号以及其它操作信号。
存储器控制器100和半导体存储器装置200可被集成在诸如固态驱动器(SSD)的单个半导体装置中。SSD可包括用于在其中存储数据的存储装置。当在SSD中使用半导体存储器系统10时，可显著提高联接到存储器系统10的主机装置(例如，图1的主机装置5)的操作速度。
存储器控制器100和半导体存储器装置200可被集成在诸如存储卡的单个半导体装置中。例如，存储器控制器100和半导体存储器装置200可被如此集成以配置：个人计算机存储卡国际协会(PCMCIA)的个人计算机(PC)卡、紧凑式闪存(CF)卡、智能媒体(SM)卡、记忆棒、多媒体卡(MMC)、缩小尺寸的多媒体卡(RS-MMC)、微型版本的MMC(微型MMC)、安全数字(SD)卡、迷你安全数字(迷你SD)卡、微型安全数字(微型SD)卡、高容量安全数字(SDHC)和/或通用闪存(UFS)。
图2是示出根据本发明的实施例的存储器系统的框图。例如，图2的存储器系统可描述图1所示的存储器系统10。
参照图2，存储器系统10可包括存储器控制器100和半导体存储器装置200。存储器系统10可响应于来自主机装置(例如，图1的主机装置5)的请求而操作，并且特别地，存储待由主机装置访问的数据。
存储器装置200可存储待由主机装置访问的数据。
存储器装置200可利用诸如动态随机存取存储器(DRAM)和/或静态随机存取存储器(SRAM)的易失性存储器装置或诸如只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电随机存取存储器(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)和/或电阻式RAM(RRAM)的非易失性存储器装置来实施。
控制器100可控制数据在存储器装置200中的存储。例如，控制器100可响应于来自主机装置的请求来控制存储器装置200。控制器100可将从存储器装置200读取的数据提供到主机装置并可将从主机装置提供的数据存储到存储器装置200中。
控制器100可包括通过总线160联接的存储装置110、可被实施为诸如中央处理单元(CPU)的处理器的控制部件120、错误校正码(ECC)部件130、主机接口(I/F)140和存储器接口(I/F)150。
存储装置110可用作存储器系统10和控制器100的工作存储器，并且存储用于驱动存储器系统10和控制器100的数据。当控制器100控制存储器装置200的操作时，存储装置110可存储由控制器100和存储器装置200用于诸如读取操作、写入操作、编程操作和擦除操作的操作的数据。
存储装置110可利用诸如静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)的易失性存储器实施。如上所述，存储装置110可将主机装置使用的数据存储在存储器装置200中，以用于读取操作和写入操作。为了存储数据，存储装置110可包括程序存储器、数据存储器、写入缓冲器、读取缓冲器、映射缓冲器等。
控制部件120可控制存储器系统10的一般操作，以及响应于来自主机装置的写入请求或读取请求控制用于存储器装置200的写入操作或读取操作。控制部件120可驱动被称为闪存转换层(FTL)的固件来控制存储器系统10的一般操作。例如，FTL可执行诸如逻辑到物理(L2P)映射、损耗均衡、垃圾收集和/或坏块处理的操作。L2P映射被称为逻辑块寻址(LBA)。
ECC部件130可检测并校正在读取操作期间从存储器装置200读取的数据中的错误。当错误位的数量大于或等于可校正错误位的阈值数量时，ECC部件130可不校正错误位，并且相反地，可输出指示校正错误位失败的错误校正失败信号。
在各个实施例中，ECC部件130可基于诸如以下的编码调制来执行错误校正操作：低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(Bose-Chaudhuri-Hocquenghem，BCH)码、turbo码、turbo乘积码(TPC)、里德-所罗门(Reed-Solomon，RS)码、卷积码、递归系统码(RSC)、网格编码调制(TCM)或分组编码调制(BCM)。然而，错误校正不限于这些技术。这样，ECC部件130可包括适于错误校正操作的任意和所有电路、系统或装置。
主机接口140可通过诸如以下的各种接口协议中的一种或多种与主机装置通信：通用串行总线(USB)、多媒体卡(MMC)、高速外围组件互连(PCI-e或PCIe)、小型计算机系统接口(SCSI)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、增强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)、高速非易失性存储器(NVMe)以及通用闪存(UFS)。
存储器接口150可提供在控制器100和存储器装置200之间的接口，以允许控制器100响应于来自主机装置的请求来控制存储器装置200。存储器接口150可在控制部件120的控制下生成用于存储器装置200的控制信号并处理数据。当存储器装置200是诸如NAND闪速存储器的闪速存储器时，存储器接口150可在控制部件120的控制下生成用于存储器的控制信号并处理数据。
存储器装置200可包括存储器单元阵列210、控制电路220、电压生成电路230、行解码器240、可以是页面缓冲器阵列形式的页面缓冲器250、列解码器260以及输入和输出(输入/输出)电路270。存储器单元阵列210可包括可存储数据的多个存储块211。电压生成电路230、行解码器240、页面缓冲器阵列250、列解码器260和输入/输出电路270可形成存储器单元阵列210的外围电路。外围电路可执行存储器单元阵列210的编程操作、读取操作或擦除操作。控制电路220可控制外围电路。
电压生成电路230可生成各种电平的操作电压。例如，在擦除操作中，电压生成电路230可生成各种电平的操作电压，诸如擦除电压和通过电压。
行解码器240可与电压生成电路230和多个存储块211电通信。行解码器240可响应于由控制电路220生成的行地址而在多个存储块211之中选择至少一个存储块，并将从电压生成电路230提供的操作电压传送到选择的存储块。
页面缓冲器阵列250可通过位线BL与存储器单元阵列210联接(如图3所示)。响应于由控制电路220生成的页面缓冲器控制信号，页面缓冲器阵列250可利用正电压对位线BL进行预充电，在编程操作和读取操作中向选择的存储块传输数据以及从选择的存储块接收数据，或者临时存储传输的数据。
列解码器260可向页面缓冲器阵列250传输数据和从页面缓冲器阵列250接收数据，或者向输入/输出电路270传输数据和从输入/输出电路270接收数据。
输入/输出电路270可通过输入/输出电路270向控制电路220传输从外部装置(例如，图1的存储器控制器100)接收的命令和地址，将数据从外部装置传输到列解码器260，或将数据从列解码器260输出到外部装置。
控制电路220可响应于命令和地址控制外围电路。
图3是示出根据本发明的实施例的半导体存储器装置的存储块的电路图。例如，图3的存储块可以是图2所示的存储器单元阵列210的存储块211中的任意一个。
参照图3，示例性存储块211可包括联接到行解码器240的多个字线WL0至WLn-1、漏极选择线DSL和源极选择线SSL。这些线可并行地布置，其中多个字线处于DSL与SSL之间。
示例性存储块211可进一步包括分别联接到位线BL0至BLm-1的多个单元串221。每列的单元串可包括一个或多个漏极选择晶体管DST和一个或多个源极选择晶体管SST。在所示实施例中，每一个单元串具有一个DST和一个SST。在单元串中，多个存储器单元或存储器单元晶体管MC0至MCn-1可串联联接在选择晶体管DST和SST之间。存储器单元中的每一个可被形成为多层单元。例如，存储器单元中的每一个可被形成为存储1位数据的单层单元(SLC)。存储器单元中的每一个可被形成为存储2位数据的多层单元(MLC)。存储器单元中的每一个可被形成为存储3位数据的三层单元(TLC)。存储器单元中的每一个可被形成为存储4位数据的四层单元(QLC)。
每个单元串中的SST的源极可联接到共源线CSL，并且每个DST的漏极可联接到对应的位线。单元串中的SST的栅极可联接到SSL，并且单元串中的DST的栅极可联接到DSL。跨越单元串的存储器单元的栅极可联接到各自的字线。也就是说，存储器单元MC0的栅极联接到相应的字线WL0，存储器单元MC1的栅极联接到相应的字线WL1等。联接到特定字线的存储器单元组可被称为物理页面。因此，存储块211中的物理页面的数量可对应于字线的数量。
页面缓冲器阵列250可包括联接到位线BL0至BLm-1的多个页面缓冲器251。页面缓冲器251可响应于页面缓冲器控制信号进行操作。例如，在读取或验证操作期间，页面缓冲器251可临时存储通过位线BL0至BLm-1接收的数据，或者感测位线的电压或电流。
在一些实施例中，存储块211可包括NAND型闪速存储器单元。然而，存储块211不限于这种单元类型，而是可包括NOR型闪速存储器单元。存储器单元阵列210可被实施为混合闪速存储器或1-NAND闪速存储器，其中混合闪速存储器中组合了两种或更多种类型的存储器单元，1-NAND闪速存储器中控制器嵌入在存储器芯片内部。
在一些实施例中，存储块211可包括NAND型闪速存储器单元。然而，存储块211不限于这种单元类型，而是可包括NOR型闪速存储器单元。存储器单元阵列210可被实施为混合闪速存储器或1-NAND闪速存储器，其中混合闪速存储器中组合了两种或更多种类型的存储器单元，1-NAND闪速存储器中控制器嵌入在存储器芯片内部。
诸如闪速存储器(例如，NAND闪速存储器)的存储器装置可包括多个存储块(例如，数百至数千个存储块)。每个块通常可包括多个字线(例如，数百个字线)。联接到每个字线的每个单元可包括多个逻辑页面。存储器装置可包括多个存储器单元，并且通过编程操作将单元调制成不同的状态或编程电压(PV)电平来存储每单元多个位。
图4是示出根据本发明的实施例的存储器系统的示图。
参照图4，存储器系统可包括控制器100和存储器装置200。存储器装置200可包括多个平面PLANE0至PLANE(k-1)。多个平面中的每一个可包括多个块BLK0至BLK(p-1)。多个块中的每一个包括多个页面。多个页面中的每一个可具有物理地址。
控制器100可包括控制组件120和存储器接口150。控制组件120可包括固件(FW)120A。在一些实施例中，固件120A可包括主机接口层(HIL)、闪存转换层(FTL)以及闪存接口层(FIL)。
主机接口层可控制图2中的主机接口140的操作。例如，主机接口层可从主机5接收与待执行的操作和存储器装置200中的相关位置相关联的命令(例如，用于编程操作、读取操作和擦除操作的命令)、数据和/或逻辑地址(LBA)。进一步地，主机接口层可将命令、数据和/或地址转发到闪存转换层。
闪存转换层可控制图2中的控制组件120的操作。例如，闪存转换层可从主机接口层接收逻辑地址，并将该逻辑地址转换成物理地址。进一步地，闪存转换层可从主机接口层接收命令，并将该命令转换成操作命令。此外，闪存转换层可从主机接口层接收数据，并将该数据提供到闪存接口层。
闪存接口层可控制图2中的存储器接口150的操作。例如，闪存接口层可从闪存转换层接收数据、物理地址和操作命令，并将数据、物理地址和操作命令传送到存储器接口150。
存储器接口150可包括先进先出(FIFO)缓冲器150A。存储器接口150可从控制器120接收数据、物理地址和操作命令。存储器接口150可根据FIFO方案将操作命令存储在FIFO缓冲器150A中。进一步地，存储器接口150可根据FIFO方案将所存储的操作命令CMD输出到存储器装置200。换言之，存储器接口150可控制存储器装置200以对存储器装置200中的至少一个块执行操作(例如，编程操作、读取操作或擦除操作)。
在一些实施例中，存储器接口150可基于延迟(或异步)命令执行方法来处理操作命令。根据延迟命令执行方法，固件120A可向存储器接口150发出(或提交)用于编程操作的命令，而与命令将何时执行或以什么顺序执行以及它们相应的操作完成无关。固件120A可不处理命令定时、数据传送和状态检查。进一步地，固件120A可不具有特定命令的当前状态的任何指示。因此，发生在相同存储块上的紧接(back-to-back)的编程错误的数量可能增加，存储器接口150中用于处理这种错误的保留硬件资源的量也可能增加。因此，期望提供一种用于处理编程错误的方案，以减少或最小化已失败存储块上的编程错误的数量和用于处理编程错误的保留资源的量。
图5是示出根据本发明的实施例的存储器系统的操作的示图。
参照图5，存储器系统可包括控制器和存储器装置200。如图5所示，控制器可包括控制组件120的固件(FW)120A和存储器接口150的FIFO缓冲器150A。在一些实施例中，当存储器装置200利用闪速存储器(例如，NAND闪速存储器)实施时，存储器接口150可用作闪存控制器。
固件120A可向存储器接口150的FIFO缓冲器150A发出用于操作的命令CMD。作为示例而非限制，命令可包括用于第一编程操作的第一编程命令PGM1和用于第二编程操作的第二编程命令PGM2。可对存储器装置200中的多个块之中的选择的块的第一位置(LOCATIONA)(例如，页面)执行第一编程操作。可进行设置以对选择的块中与第一位置相邻的后续位置执行第二编程操作。进一步地，命令可包括对应于第一编程命令PGM1的第一读取命令RD1。
存储器接口150可从固件120A接收发出的命令，并将所接收的命令存储在FIFO缓冲器150A中。作为示例而非限制，存储器接口150可接收第一编程命令PGM1、第二编程命令PGM2和第一读取命令RD1并将其存储在FIFO缓冲器150A中。在一些实施例中，FIFO缓冲器150A可包括与命令的优先级相对应的FIFO。例如，FIFO缓冲器150A可包括用于存储低优先级命令(例如，编程命令或擦除命令)的FIFO和用于存储高优先级命令(例如，读取命令)的FIFO。换言之，FIFO缓冲器150A可包括用于存储编程命令PGM1、PGM2的第一FIFO(FIFO1)和用于存储读取命令RD1的第二FIFO(FIFO2)。FIFO缓冲器150A可将其中存储的命令输出到存储器装置200，使得对应于所存储的命令的操作被顺序地执行。
FIFO缓冲器150A可基于延迟(或异步)命令执行方法来输出命令。换言之，FIFO缓冲器150A可在时间t2向存储器装置200发出存储在其中的命令，而固件120A可在时间t1向FIFO缓冲器150A发出命令，该时间t1不同于时间t2。
在一些实施例中，固件120A可响应于来自存储器装置200的状态信号，检测对选择的块的第一位置的第一编程操作是否失败。当检测到第一编程操作失败时，固件120A可控制FIFO缓冲器150A以将第一编程操作重新路由到第二位置(LOCATION B)，该第二位置(LOCATION B)不同于第一位置(LOCATION A)。例如，第二位置可位于除第一位置的块之外的块中。因此，可从存储器装置200中的多个块之中的剩余块中选择第二位置的块。因此，可对第一编程操作PGM1的数据重新编程。
在一些实施例中，固件120A可取消所有发出的对已失败存储块的编程操作的编程命令。当对选择的存储块的第一编程操作失败并且将对相同存储块执行第二编程操作时，固件120A可取消第二编程操作。因此，通过取消相同块中可能导致另一编程错误(即，紧接的编程错误)的编程操作，固件120A可减少恢复时间和为处理编程错误而保留的硬件资源。
进一步地，固件120A可将对已失败存储块的读取操作重新路由到另一存储块，使得可保持与读取操作相关联的数据完整性，并且可能不会丢失相应的读取数据。例如，固件120A可将对已失败存储块的第一位置(LOCATION A)的读取操作重新路由到第二位置(LOCATION B)。第二位置(LOCATION B)可以是第一编程操作被重新路由到的相同位置。
图6是示出根据本发明的实施例的存储器装置的超级块布局的示图。
参照图6，存储器装置可包括多个存储块BLK0至BLK3。存储块BLK0至BLK3中的每一个可包括多个页面PAGE0至PAGE(q-1)。存储块BLK0至BLK3可由图4和图5的存储器接口150来编程。
在一些实施例中，存储器接口150可将存储块BLK0至BLK3配置为超级块，并且对该超级块执行编程操作。当固件120A异步地发出用于对超级块的编程操作的命令时，存储器接口150的FIFO缓冲器150A可接收并存储用于对超级块的页面PAGE0的单触发编程操作的第一编程命令和用于对超级块的页面PAGE1的单触发编程操作的第二编程命令。FIFO缓冲器150A可顺序地向存储器装置200发出第一编程命令和第二编程命令。首先，可对存储块BLK0至BLK3的页面PAGE0执行单触发编程。当存储器装置200对存储块BLK2的页面PAGE0执行编程操作时，可能发生编程错误。此时，可能发出了对存储块BLK0至BLK3的页面PAGE1的单触发编程操作，但尚未执行。因此，存储块BLK2可包括具有编程错误的页面、编程待处理页面(即，发出了编程操作但尚未执行)和剩余页面。在一些实施例中，可能需要从计算有效页面计数中排除剩余页面，这将在下面说明。
图7是示出根据本发明的实施例的存储器系统的操作700的流程图。操作700可由图4和图5的固件120A来执行。
参照图7，在步骤710，固件120A可向存储器接口150的FIFO缓冲器150A发出用于编程操作的命令。命令可包括用于第一编程操作的第一命令和用于第二编程操作的第二命令。存储器接口150可存储命令并控制存储器装置200以响应于所存储的命令来顺序地执行第一和第二编程操作。在一些实施例中，可对存储器装置200的多个块之中的选择的块的第一位置执行第一编程操作，并且可进行设置以对选择的块的后续位置(相对于第一位置)执行第二编程操作。
在步骤720，固件120A可检测对选择的块的第一位置的第一编程操作是否失败。换言之，固件120A可检测针对第一位置的第一编程操作是否发生错误。
在步骤730，当检测到第一编程操作失败(在720中为是)时，固件120A可控制存储器接口150以将第一编程操作重新路由到多个块之中与具有第一位置的块不同的块中的第二位置。进一步地，固件120A可控制存储器接口150以取消作为对选择的块的后续编程操作的第二编程操作。
在步骤740，固件120A可控制存储器接口150以对第二位置执行第一编程操作。
在步骤750，当第一编程操作成功时，即，未检测到失败(720中为否)时，固件120A可对选择的块的后续位置执行第二编程操作。
图8是示出根据本发明的实施例的用于处理存储器系统中的编程错误的操作800的流程图。当对存储器装置200中的已失败存储块的第一位置(例如，页面)的第一编程操作失败时，可执行操作800。操作800可由图4和图5的固件120A来执行。
参照图8，在步骤810，固件120A可暂停对FIFO缓冲器150A的处理，即暂停命令流进入和离开FIFO缓冲器150A，并且搜索FIFO缓冲器150A以找到待处理命令，即等待执行的命令。进一步地，固件120A可删除FIFO缓冲器150A中的待处理命令，并且将待处理命令备份到单独的数据缓冲器中。因此，FIFO缓冲器150A不再存储任何命令。
在步骤820，固件120A可在没有命令的情况下恢复对FIFO缓冲器150A的处理。进一步地，固件120A可向存储器装置200的页面缓冲器发出读取命令，以便提取用户数据。此外，固件120A可在诸如闪存转换层(FTL)表的映射表中将已失败存储块标记为有缺陷。
在步骤830，固件120A可将失败的编程操作重新路由到与已失败存储块不同的存储块中的另一位置。不同的存储块可以是存储器装置200中的剩余存储块中的任意一个。进一步地，固件120A可将除用于对已失败存储块进行操作的编程命令之外的所有先前待处理命令恢复到FIFO缓冲器150A。
在步骤840，固件120A可取消对已失败存储块中的后续位置(例如，页面或字线)的编程操作。取消操作可以是不将用于对已失败存储块的操作的编程命令恢复到FIFO缓冲器150A的结果。可删除FIFO缓冲器150A中剩余的任何这样的命令，在这种情况下，这将用作取消操作。
在步骤850，固件120A可取消对已失败存储块中的失败位置和后续位置的读取和/或读取错误恢复操作。换言之，固件120A可不恢复(或删除)FIFO缓冲器150A中的相应命令。进一步地，固件120A可将读取操作重新路由到已失败编程操作被重新定向到的相同位置。
在步骤860，固件120A可调整已失败存储块的有效计数。例如，当以单触发编程方案对超级块执行编程操作时，固件120A需要在将编程失败位置添加到缺陷映射表之后减少超级块大小。超级块的有效计数可通过以下等式(等式1)来调整：
MaxValidCountOfSuperBlock＝
(PhysicalBlockValidCount–
(FailedWordLineNumber-OverlappingMetaDataAtTheEndOfSuperBlock)
*ValidCountPerPhysicalPage)…………………(等式1)
在等式1中，MaxValidCountOfSuperBlock表示超级块的最大有效计数，PhysicalBlockValidCount表示物理块的有效计数，FailedWordLineNumber表示超级块中的失败字线的数量，ValidCountPerPhysicalPage表示每物理页面的有效计数，OverlappingMetaDataAtTheEndOfSuperBlock表示超级块末端的重叠元数据。
进一步地，固件120A可调整已失败存储块中与奇偶校验相关联的有效页面的数量。例如，固件120A可通过奇偶校验组中取消的编程操作的数量来调整正进行的奇偶校验操作的有效页面的数量。需要取消的编程操作已在映射表中计数(例如，芯片猎杀/奇偶校验映射)，因此需要调整计数器。
此外，固件120A可调整奇偶校验位置发生的编程失败中的排队/延迟的奇偶校验组结构。固件120A可能不会在等待奇偶校验计数器匹配XOR缓冲器的数量的同时，停止向超级块中的另一管芯发出(或提交)编程操作。固件120A可具有需要清除的未完成(或排队的)奇偶校验页面的单独队列。固件120A可将奇偶校验页面与用户页面一起保留，因此当在这些平面中的一个中发生编程错误时，需要调整其结构。
如上所述，实施例提供了一种用于处理存储器系统中的编程错误的方案。实施例可将对已失败存储块的编程操作重新路由到另一位置，并且取消对已失败存储块的所有待处理编程操作。因此，可减少已失败存储块上的编程错误的数量和用于处理编程错误的保留资源的量。
虽然为了清楚和理解的目的已经详细说明和描述了前述实施例，但是本发明不限于所提供的细节。正如本领域技术人员根据前述公开内容将理解的，存在许多实施本发明的可选方式。因此，公开的实施例是说明性的，而非限制性的。本发明旨在涵盖落入权利要求范围内的所有修改和替换。

Claims (18)

1.一种存储器系统，包括：
存储器装置，包括多个块；以及
控制器，包括固件和存储器接口，所述存储器接口联接到所述多个块，
其中所述固件：
向所述存储器接口发出用于编程操作的命令，所述命令包括用于第一编程操作的第一命令和用于第二编程操作的第二命令，使得所述存储器接口存储所述命令，并且控制所述存储器装置以响应于所存储的命令来顺序地执行所述第一编程操作和所述第二编程操作；
检测对所述多个块之中的选择的块的第一位置执行的所述第一编程操作是否失败；以及
当检测到所述第一编程操作失败时，控制所述存储器接口以将所述第一编程操作重新路由到所述多个块之中除所述选择的块之外的块中的第二位置，并且取消所述第二编程操作。
2.根据权利要求1所述的存储器系统，其中所述存储器接口包括先进先出缓冲器，即FIFO缓冲器，以FIFO方案来存储和输出所述第一命令和所述第二命令。
3.根据权利要求2所述的存储器系统，其中进行设置以对所述选择的块中与所述第一位置相邻的后续位置执行所述第二编程操作。
4.根据权利要求3所述的存储器系统，其中所述固件删除所述FIFO缓冲器中的所述第二命令，以取消所述第二编程操作。
5.根据权利要求4所述的存储器系统，其中所述固件将所述第二命令备份到数据缓冲器中。
6.根据权利要求5所述的存储器系统，其中在对所述第二位置执行所述第一编程操作之后，所述固件将所述第二命令从所述数据缓冲器恢复到所述FIFO缓冲器。
7.根据权利要求4所述的存储器系统，其中所述固件向所述存储器接口发出读取命令，以检测所述第一编程操作是否失败。
8.根据权利要求7所述的存储器系统，其中所述固件取消对所述第一位置的读取操作和读取错误恢复操作，并且控制所述存储器接口以对所述第二位置执行读取操作。
9.根据权利要求4所述的存储器系统，其中所述固件调整所述选择的块的有效计数和与奇偶校验相关联的有效页面的数量。
10.一种操作控制器的方法，所述控制器包括固件和存储器接口，所述存储器接口联接到存储器装置中的多个块，所述方法包括：
由所述固件向所述存储器接口发出用于编程操作的命令，所述命令包括用于第一编程操作的第一命令和用于第二编程操作的第二命令，使得所述存储器接口存储所述命令，并且控制所述存储器装置以响应于所存储的命令来顺序地执行所述第一编程操作和所述第二编程操作；
由所述固件检测对所述多个块之中的选择的块的第一位置执行的所述第一编程操作是否失败；并且
当检测到所述第一编程操作失败时，由所述固件控制所述存储器接口以将所述第一编程操作重新路由到所述多个块之中除所述选择的块之外的块中的第二位置，并且取消所述第二编程操作。
11.根据权利要求10所述的方法，其中所述存储器接口包括先进先出缓冲器，即FIFO缓冲器，以FIFO方案来存储和输出所述第一命令和所述第二命令。
12.根据权利要求11所述的方法，其中进行设置以对所述选择的块中与所述第一位置相邻的后续位置执行所述第二编程操作。
13.根据权利要求12所述的方法，进一步包括：
删除所述FIFO缓冲器中的所述第二命令以取消所述第二编程操作。
14.根据权利要求13所述的方法，进一步包括：
将所述第二命令备份到数据缓冲器。
15.根据权利要求14所述的方法，进一步包括：
在对所述第二位置执行所述第一编程操作之后，将所述第二命令从所述数据缓冲器恢复到所述FIFO缓冲器。
16.根据权利要求13所述的方法，进一步包括：
向所述存储器接口发出读取命令，以检测所述第一编程操作是否失败。
17.根据权利要求16所述的方法，进一步包括：
取消对所述第一位置的读取操作和读取错误恢复操作；并且
控制所述存储器接口以对所述第二位置执行读取操作。
18.根据权利要求13所述的方法，进一步包括：
调整所述选择的块的有效计数和与奇偶校验相关联的有效页面的数量。
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