CN110444242B - 有基于深度学习的干扰校正能力的存储器系统及操作方法 - Google Patents

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Abstract

本发明涉及利用多级干扰校正方案运行解码的存储器系统、控制器、解码器和方法。解码器执行第一软解码以生成位和与该位的存储器单元相邻的存储器单元的位的对数似然比(LLR)值。在第一软解码失败时，量化器基于选择位和与选择位的存储器单元相邻的存储器单元的位的LLR值来获得选择位的估计LLR值。解码器在第一软解码失败时，使用估计LLR值执行第二软解码，并且在第二软解码失败时，使用从应用深度学习模型所获得的信息执行第三软解码，以提供选择位的更精确估计LLR值。

Description

有基于深度学习的干扰校正能力的存储器系统及操作方法
相关申请的交叉引用
本申请要求于2018年5月3日提交的申请号为62/666,373的美国临时申请的优先权，该申请的全部内容通过引用并入本文。
技术领域
本公开的实施例涉及一种能够在解码中预测校正的存储器系统及其部件，以及操作这种存储器系统的方法。
背景技术
计算机环境范例已经转变为可随时随地使用的普适计算系统。因此，诸如移动电话、数码相机和笔记本计算机的便携式电子装置的使用已经快速增长。这些便携式电子装置通常使用具有存储器装置的存储器系统，即数据存储装置。数据存储装置用作便携式电子装置的主存储器装置或辅助存储器装置。
使用存储器装置的数据存储装置因不具有移动部件而提供优良的稳定性、耐用性、高信息存取速度以及低功耗。具有这种优点的数据存储装置的示例包括通用串行总线(USB)存储器装置、具有各种接口的存储卡以及固态驱动器(SSD)。
SSD可包括闪速存储器部件和控制器，该控制器包括将闪速存储器部件桥接到SSD输入/输出(I/O)接口的电子器件。SSD控制器可包括运行诸如固件的功能部件的嵌入式处理器。SSD功能部件通常是特定于装置的，并且在大多数情况下可被更新。
两种主要类型的闪速存储器以NAND和NOR逻辑门命名。单独的闪速存储器单元展现出与其相应门的内部特性类似的内部特性。NAND型闪速存储器可以按块(或页面)写入和读取，这些块(或页面)通常比整个存储器空间小很多。NOR型闪存允许将单个机器字(字节)写入到擦除位置或进行独立地读取。NAND型闪速存储器主要在存储卡、USB闪存驱动器、固态驱动器(SSD)和类似产品中操作以用于数据的一般存储和传输。
例如NAND型的闪速存储器可应用各种错误校正码中的任意一种来校正数据中的错误。一种这样的错误校正码是低密度奇偶校验码(LDPC)，其是用于恢复数据中相对大量的错误的高级错误码。LDPC码是一类线性分组码(linear block code)，由与0的数量相比仅包括少量1的奇偶校验矩阵表示。硬判决解码算法和软判决解码算法(硬解码器和软解码器)两者都可应用于LDPC码。软LDPC解码器使用表示位判决可靠性的信息，例如对数似然比(LLR)。
在这种背景下，提出了本发明的实施例。
发明内容
本发明的方面包括存储器控制器和解码器。在一个方面，一种存储器控制器包括：解码器，用于执行第一软解码以生成位和与位的存储器单元相邻的存储器单元的位的对数似然比(LLR)值；以及量化器，用于在第一软解码失败时基于位和相邻存储器单元的位的LLR值来获得位的估计LLR值。解码器进一步被配置成在第一软解码失败时，使用估计LLR值执行第二软解码，并且在第二软解码失败时，使用从应用深度学习模型中获得的信息执行第三软解码，以提供位的更精确估计LLR值。
本发明的另一方面包括一种存储器系统，该存储器系统包括：存储器装置，包括在位线和字线的相交处形成的存储器单元的存储器单元阵列；以及存储器控制器。控制器其包括：解码器，被配置成对位的码字执行不同级的软解码；以及量化器，用于在第一、未增强的软解码失败时，获得估计对数似然比(LLR)值，包括获得位和与位的存储器单元相邻的存储器单元的位的估计LLR值。解码器进一步被配置成在第一软解码失败时，使用估计LLR值执行第二软解码。在第二软解码失败时，解码器使用从应用深度学习模型中获得的信息执行第三软解码，以提供位的更精确估计LLR值。
本发明的其它方面包括可由存储器控制器及其诸如解码器的部件执行的解码方法。在这方面，本发明的另一方面需要一种解码方法。该方法通常包括：对码字执行第一软解码以生成位和与位的存储器单元相邻的存储器单元的位的对数似然比(LLR)值；在第一软解码失败时，使用在第一软解码期间获得的与位的存储器单元相邻的存储器单元的位有关的信息，应用干扰校正以获得位的估计LLR值；使用通过应用干扰校正获得的估计LLR值来对码字执行第二软解码；在第二解码失败时，应用深度学习模型以提供位的更精确估计LLR值；并且使用通过应用深度学习模型获得的位的更精确估计LLR值来对码字执行第三软解码。
从以下描述中，本发明另外的方面将变得显而易见。
附图说明
图1是示出根据本发明的实施例的存储器系统的框图。
图2是示出根据本发明的实施例的存储器系统的框图。
图3是示出根据本发明的实施例的存储器系统的存储器装置的存储块的电路图。
图4是示出根据本发明的实施例的存储器系统的示意图。
图5是示出根据本发明的实施例的干扰消除处理的流程图。
图6是示出根据本发明的实施例的用于低密度奇偶校验(LDPC)解码的进程中的步骤的流程图。
具体实施方式
以下参照附图更详细地描述各个实施例。然而，本发明可以不同形式实现，因此不应被解释为限于本文阐述的实施例。相反地，提供这些实施例以使本公开彻底且完整，并且将本发明的范围充分地传达给本领域技术人员。此外，本文中对“实施例”、“另一实施例”等的参考不一定仅针对一个实施例，并且对任何这种短语的不同参考不一定针对相同的实施例。在整个公开中，相同的附图标记在本发明的附图和实施例中表示相同的部件。
本发明可以多种方式实施，包括作为进程；设备；系统；实现在计算机可读存储介质上的计算机程序产品；和/或处理器，诸如适于运行存储在联接到该处理器的存储器上的指令和/或由联接到该处理器的存储器提供的指令的处理器。在本说明书中，这些实施方式或本发明可以采取的任何其它形式可被称为技术。通常，所公开进程的步骤的顺序可在本发明的范围内改变。除非另有陈述，否则被描述为适于执行任务的诸如处理器或者存储器的部件可被实施为临时配置成在给定时间执行该任务的通用部件或被制造为执行该任务的特定部件。如本文所使用的，术语“处理器”等指适于处理诸如计算机程序指令的数据的一个或多个装置、电路和/或处理内核。
下面提供了本发明的实施例的详细描述以及示出本发明的方面的附图。结合这些实施例描述本发明，但是本发明不限于任何实施例。本发明的范围仅由权利要求限定。本发明涵盖处于权利要求范围内的许多替换方案、修改方案和等同方案。为了提供对本发明的透彻理解，在下面的描述中阐述了许多具体细节。为了示例的目的提供这些细节；可在没有一些或所有这些具体细节的情况下，根据权利要求实践本发明。为了清楚起见，未曾详细描述与本发明相关的技术领域中已知的技术资料，以免不必要地模糊本发明。
图1是示意性地示出根据本发明的实施例的存储器系统的框图。
参照图1，存储器系统10可包括存储器控制器100和半导体存储器装置200，该半导体存储器装置200可代表多于一个的这种装置。半导体存储器装置200可以是闪速存储器装置，特别是NAND型的闪速存储器装置。为简明起见，有时将半导体存储器装置200简称为存储器装置200。
存储器控制器100可控制半导体存储器装置200的全部操作。
半导体存储器装置200可在存储器控制器100的控制下执行一个或多个擦除操作、编程操作和读取操作。半导体存储器装置200可通过输入/输出(I/O)线接收命令CMD、地址ADDR和数据DATA。半导体存储器装置200可通过电源线接收电力PWR，并且通过控制线接收控制信号CTRL。控制信号CTRL可包括命令锁存使能(CLE)信号、地址锁存使能(ALE)信号、芯片使能(CE)信号、写入使能(WE)信号、读取使能(RE)信号等。
存储器控制器100和半导体存储器装置200可被集成在诸如固态驱动器(SSD)的单个半导体装置中。SSD可包括用于在其中存储数据的存储装置。当半导体存储器系统10被用在SSD中时，联接到存储器系统10的主机(未示出)的操作速度可显着提升。
存储器控制器100和半导体存储器装置200可被集成在诸如存储卡的单个半导体装置中。例如，存储器控制器100和半导体存储器装置200可如此集成以配置：个人计算机存储卡国际协会(PCMCIA)的PC卡、紧凑型闪存(CF)卡、智能媒体(SM)卡、记忆棒、多媒体卡(MMC)、尺寸缩小的多媒体卡(RS-MMC)、微尺寸版本的MMC(微型MMC)、安全数字(SD)卡、迷你安全数字(迷你SD)卡、微型安全数字(微型SD)卡、高容量安全数字(SDHC)卡和/或通用闪存(UFS)。
在另一实施例中，存储器系统10可被设置为诸如以下的电子装置中的各种部件中的一种：计算机、超移动PC(UMPC)、工作站、上网本计算机、个人数字助理(PDA)、便携式计算机、网络平板PC、无线电话、移动电话、智能电话、电子书阅读器、便携式多媒体播放器(PMP)、便携式游戏装置、导航装置、黑盒、数码相机、数字多媒体广播(DMB)播放器、三维电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、数据中心的存储装置、能够在无线环境中接收和发送信息的装置、射频识别(RFID)装置以及家庭网络的各种电子装置中的一种、远程信息处理网络的电子装置中的一种或计算系统的各种部件中的一种。
图2是示出根据本发明的实施例的存储器系统的详细框图。例如，图2的存储器系统可描述图1所示的存储器系统10。
参照图2，存储器系统10可包括存储器控制器100和半导体存储器装置200。存储器系统10可响应于来自主机装置的请求而操作，并且特别地，存储待由主机装置访问的数据。
主机装置可利用各种电子装置中的任意一种来实施。在一些实施例中，主机装置可包括诸如以下的电子装置：台式计算机、工作站、三维(3D)电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、和/或数字视频记录器以及数字视频播放器。在一些实施例中，主机装置可包括诸如以下的便携式电子装置：移动电话、智能电话、电子书、MP3播放器、便携式多媒体播放器(PMP)和/或便携式游戏机。
半导体存储器装置200可存储待由主机装置访问的数据。
半导体存储器装置200可利用诸如动态随机存取存储器(DRAM)和/或静态随机存取存储器(SRAM)的易失性存储器装置或诸如只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电随机存取存储器(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)和/或电阻式RAM(RRAM)的非易失性存储器装置来实施。
控制器100可控制数据在存储器装置200中的存储。例如，控制器100可响应于来自主机装置的请求来控制存储器装置200。控制器100可将从存储器装置200读取的数据提供给主机装置并可将从主机装置提供的数据存储到存储器装置200中。
控制器100可包括通过总线160联接的存储装置110、可被实施为例如中央处理单元(CPU)的处理器的控制部件120、错误校正码(ECC)部件130、主机接口(I/F)140和存储器接口(I/F)150。
存储装置110可用作存储器系统10和控制器100的工作存储器，并且存储用于驱动存储器系统10和控制器100的数据。当控制器100控制存储器装置200的操作时，存储装置110可存储由控制器100和存储器装置200使用的数据，以用于诸如读取操作、写入操作、编程操作和擦除操作的这类操作。
存储装置110可利用诸如静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)的易失性存储器实施。如上所述，存储装置110可将由主机装置使用的数据存储在存储器装置200中，以用于读取操作和写入操作。为了存储数据，存储装置110可包括程序存储器、数据存储器、写入缓冲器、读取缓冲器、映射缓冲器等。
控制部件120可控制存储器系统10的一般操作，以及响应于来自主机装置的写入请求或读取请求控制对存储器装置200的写入操作或读取操作。控制部件120可驱动被称为闪存转换层(FTL)的固件来控制存储器系统10的一般操作。例如，FTL可执行诸如逻辑到物理(L2P)映射、损耗均衡、垃圾收集和/或坏块处置的操作。L2P映射被称为逻辑块寻址(LBA)。
ECC部件130可检测并校正在读取操作期间从存储器装置200读取的数据中的错误。当错误位的数量大于或等于可校正错误位的阈值数量时，ECC部件130可不校正错误位，而是可输出指示校正错误位失败的错误校正失败信号。
ECC部件130可基于诸如以下的编码调制来执行错误校正操作：低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(Bose-Chaudhuri-Hocquenghem，BCH)码、turbo码、turbo乘积码(TPC)、里德-所罗门(Reed-Solomon，RS)码、卷积码、递归系统码(RSC)、网格编码(trellis-coded)调制(TCM)以及分组编码调制(BCM)。LDPC码与本发明的实施例特别相关。因此，根据本发明的实施例，ECC部件130可包括适于错误校正操作的任何和所有电路、系统或装置，该错误校正操作包括检测和校正LDPC码中的错误。
特别地，在本发明的实施例中，ECC部件130包括LDPC解码器135和量化器145。下面更详细地说明这些部件的操作。
主机接口140可通过诸如以下的各种接口协议中的一种或多种与主机装置通信：通用串行总线(USB)、多媒体卡(MMC)、高速外围组件互连(PCI-e或PCIe)、小型计算机系统接口(SCSI)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、增强型小型磁盘接口(ESDI)以及电子集成驱动器(IDE)。
存储器接口150可提供控制器100和存储器装置200之间的接口，以允许控制器100响应于来自主机装置的请求控制存储器装置200。存储器接口150可在控制部件或CPU 120的控制下生成用于存储器装置200的控制信号并处理数据。当存储器装置200是诸如NAND闪速存储器的闪速存储器时，存储器接口150可在CPU 120的控制下生成用于存储器的控制信号并处理数据。
半导体存储器装置200可包括存储器单元阵列210、控制电路220、电压生成电路230、行解码器240、可以是页面缓冲器阵列形式的页面缓冲器(阵列)250、列解码器260和输入/输出电路270。存储器单元阵列210可包括可存储数据的多个存储块211。电压生成电路230、行解码器240、页面缓冲器(阵列)250、列解码器260和输入/输出电路270可形成存储器单元阵列210的外围电路。外围电路可执行存储器单元阵列210的编程操作、读取操作或擦除操作。控制电路220可控制外围电路。
电压生成电路230可生成各种电平的操作电压。例如，在擦除操作中，电压生成电路230可生成各种电平的操作电压，诸如擦除电压和通过电压。
行解码器240可与电压生成电路230和多个存储块211电通信。行解码器240可响应于由控制电路220生成的行地址RADD在多个存储块211之中选择至少一个存储块，并将从电压生成电路230供应的操作电压传输到所选择的存储块。
页面缓冲器(阵列)250可通过位线BL与存储器单元阵列210电通信(如图3所示)。响应于由控制电路220生成的页面缓冲器控制信号，页面缓冲器(阵列)250可利用正电压对位线BL进行预充电，在编程操作和读取操作中向所选择的存储块传输数据和从所选择的存储块接收数据，或者临时存储传输的数据。
列解码器260可向页面缓冲器(阵列)250传输数据并从页面缓冲器(阵列)250接收数据，并且还可与输入/输出电路270交换数据。
输入/输出电路270可通过输入/输出电路270向控制电路220传输从外部装置(例如，存储器控制器100)接收的命令和地址，将来自外部装置的数据传输到列解码器260，或将来自列解码器260的数据输出到外部装置。
控制电路220可响应于命令和地址来控制外围电路。
图3是示出根据本发明的实施例的半导体存储器装置的存储块的电路图。例如，图3的存储块可以是图2所示的存储器单元阵列210的存储块211中的任意一个。
参照图3，示例性存储块211可包括联接到行解码器240的多个字线WL0至WLn-1、漏极选择线DSL和源极选择线SSL。这些线可平行布置，其中多个字线处于DSL与SSL之间。
示例性存储块211可进一步包括分别联接到位线BL0至BLm-1的多个单元串221。每列的单元串可包括一个或多个漏极选择晶体管DST和一个或多个源极选择晶体管SST。在所示实施例中，每一个单元串具有一个DST和一个SST。在单元串中，多个存储器单元或存储器单元晶体管MC0至MCn-1可串联联接在选择晶体管DST和SST之间。存储器单元中的每一个可被形成为存储多位数据信息的多层单元(MLC)。
存储器单元可布置在位线BL与字线WL之间的各个相交位置。在对从特定存储器单元读取的数据解码时，相邻字线和位线上的相邻存储器单元中的数据可能会干扰该解码。如下面进一步说明的，本发明的实施例旨在消除或最小化这种干扰。
每一个单元串中的SST的源极可联接到共源线CSL，并且每一个DST的漏极可联接到相应的位线。单元串中的SST的栅极可联接到SSL，并且单元串中的DST的栅极可联接到DSL。横跨单元串的存储器单元的栅极可联接到各自的字线。也就是说，存储器单元MC0的栅极联接到相应的字线WL0，存储器单元MC1的栅极联接到相应的字线WL1，等等。联接到特定字线的存储器单元组可被称为物理页面。因此，存储块211中的物理页面的数量可对应于字线的数量。
如前所述，页面缓冲器(阵列)250可以是包括联接到位线BL0至BLm-1的多个页面缓冲器251的页面缓冲器阵列的形式。页面缓冲器251可响应于页面缓冲器控制信号而操作。例如，在读取或验证操作期间，页面缓冲器251可临时存储通过位线BL0至BLm-1接收的数据，或者感测位线的电压或电流。
在一些实施例中，存储块211可包括NAND型闪速存储器单元。然而，存储块211不限于这种单元类型，而是可包括NOR型闪速存储器单元。存储器单元阵列210可被实施为混合闪速存储器或1-NAND闪速存储器，其中混合闪速存储器中组合了两种或更多种类型的存储器单元，1-NAND闪速存储器中控制器被嵌入在存储器芯片的内部。
参照图4，示意性地示出了存储器系统40的一般示例。存储器系统40可包括易失性存储器400(例如，DRAM)、非易失性存储器(NVM)402(例如，NAND)、诸如本文所述的控制部件或控制逻辑404、诸如本文所述的错误校正码(ECC)模块406以及总线408，其中存储器系统40的这些部件通过总线408通信。易失性存储器400可包括用于映射位的物理到逻辑地址的逻辑位地址(LBA)表410。NVM 402可包括多个存储块，以及用于主机写入的开放块430和用于垃圾收集(GC)的开放块440。出于某些功能的目的，多个存储块可组合在一起作为超级块。
ECC模块406可包括可分别对应于图2中的LDPC解码器135和量化器145的LDPC解码器407和量化器409。包括LDPC解码器407和量化器409的ECC模块406可用于执行本发明的多个方面。然而，为了便于呈现，下面的描述有时简单地称为LDPC解码器135和量化器145。根据本公开，本领域技术人员将理解，存储器系统可利用附加的/可选的部件来实现本发明。
在解码LDPC码的背景中，本发明的多个方面旨在消除相邻字线和位线的干扰的影响，在干扰是非线性时尤为如此。为此，本发明的实施例提供了一种基于深度学习的信道模型，其能够基于位线和字线数据来预测校正。在一个方面，为了消除相邻干扰并预测每一个都表示相应位的值的可靠性的对数似然比(LLR)值，最大化交互信息以获得优化量化器。
根据本发明的实施例，量化器145被优化地配置成，在常规的、即未增强的LDPC软解码失败之后，使用来自期望位的单元周围或相邻单元的信息以及从信道观察到的位信息来提供期望位的量化LLR值。然后，在使用从这种校正中获得的信息的干扰校正之后再次执行LDPC软解码。如果该增强的LDPC软解码失败，则使用利用相邻信息以及LDPC信息对失败位进行训练的深度学习框架来更精确地预测LLR。然后使用从深度学习获得的信息再次执行进一步增强的LDPC软解码。下面描述这种具有多级干扰校正能力的解码方案的附加细节。
以下符号用于描述本发明的多个方面。
在NAND数据中观察到的干扰的信道模型表示如下：
此处，是(第k位线的)第k位和第N字线的估计LLR，并且括号中的LLR是从存储器装置200中各自的相邻单元读取的LLR，其中上标表示字线，下标表示位(或位线)。例如，/>是第(k-1)位和第(N-1)字线的LLR。/>是可启发式确定的非线性函数。也就是说，基于第k位的当前LLR以及所有八个相邻字线、位线相交处的位的当前LLR，估计第k位的更精确的LLR。
表示输入特征空间。/>其中并且/>包括第k位的LDPC码信息，例如连接到第k位的未满足校验的数量、第k位的度、在LDPC解码迭代期间从连接到第k位的所有校验点接收的LLR以及LDPC解码迭代次数。注意的是，/>的信息不限于这些特征；基于感兴趣的特定问题可包括附加的和/或可选的相关信息。
表示从所开发的以/>作为输入的模型(Θ)所获得的估计LLR值。
Bk表示第k位的正确输入值，其可以是0或1。
因此，手头需解决的一个代表性问题可以表述如下：
此处，I表示Bk与之间的交互信息。如(2)中所定义的，以/>作为输入的模型可求解如下。
首先，解决以下问题：从中找到优化量化器/>量化器/>由(3)表示。
的范围基于用于LDPC解码器135的期望量化值。例如，如果LDPC解码器135使用4位LLR值，则/>可采用16个值中的任何一个。可解决问题(3)，并且在这样做时，配置由(3)中的/>所表示的量化器145，以将/>值量化为/>值。
将的值馈送到LDPC解码器135中以进行常规解码。如果LDPC解码器135卡住，则可使用恢复程序。对于恢复程序，使用深度学习(DL)模型/>其可以利用输入/>提供输出/>其中/>表示在第i次LDPC迭代中的输入。DL模型/>可表达如下。
此处，H表示交叉熵，并且GLLRk表示第k位的LLR。应当注意，DL模型的输入采用相邻字线和位线信息以及LDPC解码器信息以更精确地预测LLR。在LDPC解码之后，可对失败的码字进行DL模型的训练。
图5示出了根据本发明的实施例的使用优化量化器和DL模型进行干扰消除的LDPC解码的流程50。流程50的操作可分别由ECC部件130或ECC模块406内的LDPC解码器135/407和量化器145/409执行，并且可与存储器控制器100的其它部件结合进行操作。LDPC解码器135/407和量化器145/409可利用适当的硬件、软件、固件或其组合来实施。
响应于对来自例如NAND闪速存储器的存储器装置200的编码数据的主机读取，在步骤501中，对码字执行硬解码并失败，因此，也执行常规的、即未增强的LDPC软解码。这里假设是硬解码失败。如果硬解码成功，则不需要进一步解码。
在步骤502中，确定在步骤501中执行的LDPC软解码是成功还是失败。如方框503所示，如果确定这种软解码成功，则流程结束。另一方面，如果确定这种软解码失败，则如上所述并且如步骤504所指示的应用干扰校正。
也就是说，在步骤504中，应用基于位的当前LLR值以及相邻位线和字线相交处的位的LLR值的相邻辅助干扰校正。使用被优化以生成值的量化器145来获得这种校正。将值输入到LDPC解码器135中，该LDPC解码器135利用在干扰校正中获得的信息再次执行LDPC软解码。
在步骤505中，对于该第一级增强LDPC软解码是否成功进行确定。如果确定这种解码成功，则流程结束(方框503)。如果确定这种解码不成功，则流程继续进行到步骤506，在步骤506中，应用使用深度学习(DL)模型的相邻辅助干扰校正。然后，使用从DL模型的应用中获得的附加信息来执行第二级增强LDPC软解码。执行这种软解码直到成功达到最大的迭代次数。
在步骤507中，确定在步骤506中执行的该第二级增强LDPC软解码是否成功。可在步骤506中执行LDPC解码的每次迭代之后进行步骤507的确定，在这种情况下，该确定不仅包括确定该迭代处的解码是成功还是失败，而且还包括确定该迭代是否等于最大迭代次数。因此，如果确定对于给定迭代的解码不成功但尚未达到最大迭代次数，则流程返回到步骤506以进行第二级增强LDPC软解码的另一迭代。在步骤506和507的循环中的某一点处，将在步骤507中确定该解码是成功的或者已执行了最大的迭代次数，在这种情况下，进程结束，由框503表示。
图6是描述根据本发明的实施例的具有多级干扰校正能力的LDPC解码进程中的步骤的流程图。流程图60所示的步骤是示例性的。本领域的技术人员将理解的是，可执行附加的和/或可选的步骤，或者可改变步骤的顺序，以在不脱离本文公开的发明理念的情况下实现本发明的多个方面。
从例如NAND闪速存储器的存储器装置200中接收用于解码的码字，以进行解码。在步骤601中，执行硬解码。当其失败时，在步骤602中执行第一软解码。该第一软解码可以是未增强的软解码。
如果该第一软解码失败，则该方法继续进行到应用干扰校正的步骤603。例如结合图5的步骤504，如上所述应用干扰校正。
在步骤604中，执行第二软解码。该第二软解码(作为第一级增强软解码)使用从步骤603中应用干扰校正所获得的信息。
如果第二软解码失败，则方法继续进行到应用深度学习模型的步骤605。如前所述应用深度学习模型。
在步骤606中，执行第三软解码。该第三软解码(作为第二级增强软解码)使用从应用深度学习模型所获得的信息。如前所述，在步骤606中根据需要执行第三(第二级增强)软解码的多次迭代直到达到最大的迭代次数。
虽然未在图6中示出，但是如果在硬解码(步骤601)、第一软解码(步骤602)或第二软解码(步骤604)之后解码成功，则解码结束。
如上所述，本发明的实施例提供了改进的LDPC解码技术，其采用多级干扰校正能力，以使用局部字线/位线相交处的其它位的LLR值来提供对特定位的LLR值的改进估计。因此，本发明的实施例提供了改进的LDPC解码器和解码进程。
虽然为了清楚和理解的目的已经相当详细地描述了前述实施例，但是本发明不限于所提供的细节。如本领域技术人员根据前述公开内容将理解的，存在许多实施本发明的可选方式。因此，所公开的实施例是说明性的，而非限制性的。

Claims (19)

1.一种存储器控制器，包括：
解码器，执行第一软解码以生成位和与所述位的存储器单元相邻的存储器单元的位的对数似然比值，即LLR值；以及
量化器，在所述第一软解码失败时，基于所述位和与所述位的存储器单元相邻的存储器单元的所述位的所述LLR值来获得所述位的估计LLR值，其中
所述解码器进一步
在所述第一软解码失败时，使用所述估计LLR值执行第二软解码，并且
在所述第二软解码失败时，使用从应用深度学习模型所获得的信息执行第三软解码，以提供所述位的更精确估计LLR值。
2.根据权利要求1所述的存储器控制器，其中所述解码器基于在所述第二软解码中由所述解码器生成的、与所述位的存储器单元相邻的存储器单元的所述位有关的信息，执行所述第三软解码，以提供所述位的更精确估计LLR值。
3.根据权利要求1所述的存储器控制器，其中基于所述位的代码信息来优化所述量化器。
4.根据权利要求3所述的存储器控制器，其中所述代码信息包括连接到所述位的未满足校验的数量和所述位的度。
5.根据权利要求3所述的存储器控制器，其中通过最大化表示所述位的正确输入值的变量和表示所述解码器的期望量化值的范围的变量之间的信息来优化所述量化器。
6.根据权利要求2所述的存储器控制器，其中所述深度学习模型是在失败位上训练的。
7.根据权利要求6所述的存储器控制器，所述深度学习模型基于最小化所述位的LLR与函数的输出之间的交叉熵的所述函数。
8.根据权利要求1所述的存储器控制器，其中所述解码器进一步在执行所述第一软解码之前执行硬解码。
9.根据权利要求1所述的存储器控制器，其中所述解码器包括低密度奇偶校验解码器，即LDPC解码器。
10.一种存储器系统，包括：
存储器装置，包括在位线和字线相交处形成的存储器单元的存储器单元阵列；以及
存储器控制器，包括
解码器，执行第一软解码以生成位和与所述位的存储器单元相邻的存储器单元的位的对数似然比值，即LLR值，以及
量化器，在所述第一软解码失败时，基于所述位和与所述位的存储器单元相邻的存储器单元的所述位的所述LLR值来获得所述位的估计LLR值，其中
所述解码器进一步
在所述第一软解码失败时，使用所述估计LLR值执行第二软解码，并且
在所述第二软解码失败时，使用从应用深度学习模型所获得的信息执行第三软解码，以提供所述位的更精确估计LLR值。
11.一种解码的方法，所述方法包括：
对码字执行第一软解码以生成位和与所述位的存储器单元相邻的存储器单元的位的对数似然比值，即LLR值；
在所述第一软解码失败时，使用在所述第一软解码期间获得的与所述位的存储器单元相邻的存储器单元的所述位有关的信息，应用干扰校正以获得所述位的估计LLR值；
使用通过应用干扰校正获得的所述估计LLR值来对所述码字执行第二软解码；
在所述第二软解码失败时，应用深度学习模型以提供所述位的更精确估计LLR值；并且
使用通过应用所述深度学习模型获得的所述位的更准确估计LLR值来对所述码字执行第三软解码。
12.根据权利要求11所述的方法，其中基于在执行所述第二软解码中生成的、与所述位的存储器单元相邻的存储器单元的所述位有关的信息来执行所述第三软解码以获得所述位的更精确估计LLR值。
13.根据权利要求11所述的方法，其中使用优化量化器来应用所述干扰校正。
14.根据权利要求13的方法，进一步包括：
基于所述位的代码信息优化所述量化器。
15.根据权利要求14所述的方法，其中所述代码信息包括连接到所述位的未满足校验的数量和所述位的度。
16.根据权利要求11的方法，进一步包括：
在失败位上训练所述深度学习模型。
17.根据权利要求16所述的方法，其中所述深度学习模型基于最小化所述位的LLR与函数的输出之间的交叉熵的所述函数。
18.根据权利要求11的方法，进一步包括：
在执行所述第一软解码之前对所述码字执行硬解码。
19.根据权利要求11所述的方法，其中所述第一软解码、所述第二软解码和所述第三软解码中的每一个都包括低密度奇偶校验软解码，即LDPC软解码。
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