TWI684106B - 訓練人工智慧更正儲存裝置的對數概度比的方法 - Google Patents

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Abstract

本發明提供一種訓練人工智慧更正儲存裝置的對數概度比的方法，包含以下步驟：(a)定義多種儲存狀態；(b)分類記憶單元；(c)計算強正確區的多個記憶單元數量，占強正確區與弱正確區總和的記憶單元數量的強正確比例；(d)計算強錯誤區的多個記憶單元數量，占強錯誤區與弱錯誤區總和的記憶單元數量的強錯誤比例；(e)計算分類在弱正確區與弱錯誤區的記憶單元的數量以取得直方圖參數；(f)輸入比例以及參數至人工智慧類神經網路系統；以及(g)使用機器學習分析出實作對數概度比。

Description

訓練人工智慧更正儲存裝置的對數概度比的方法
本發明是有關於一種儲存裝置，且特別是有關於一種訓練人工智慧更正儲存裝置的對數概度比的方法。
現在記憶體應用越來越普及化，在使用過程中會隨著抹除與寫入次數一些因素造成記憶體內部損傷，進而造成錯誤率上升，使得非揮發性記憶體(non-volatile memory)可靠度急遽下降，因此可以透過可靠性設計技術，特別是更正錯誤技術來提高非揮發性記憶體的可靠性，可以讓產品更為長壽與穩定。
為了確保延長非揮發性記憶體的使用壽命，控制電路中會設計錯誤更正模塊，對從非揮發性記憶體讀出來的數據進行錯誤糾正，消除非揮發性記憶體因為外在因素造成的錯誤。傳統上，主流的錯誤更正編碼都是採用BCH(Bose-Chaudhuri-Hochquenghem)Code，這種編碼的計算速度相當快，糾正能力隨著冗餘位元越多，更正能力會越強。但是隨著非揮發性記憶體製造技術越來越高，BCH編碼技術已經無法提供足夠的更正能力，所以開始轉向使用在通訊領域廣泛應用的低密度奇偶檢查碼(Low Density Parity Code,LDPC)糾錯技術，藉由強大的更正能力開始成為儲存領域 中的新趨勢。
為解決習知技術的缺失，本發明的目的在於提供一種訓練人工智慧更正儲存裝置的對數概度比的方法，適用於儲存裝置，儲存裝置包含多個記憶單元，記憶單元儲存一或多個位元值，位元值為邏輯0或邏輯1，訓練人工智慧更正儲存裝置的對數概度比的方法包含以下步驟：定義多個儲存狀態，多個儲存狀態包含強正確區、弱正確區、強錯誤區以及弱錯誤區；依據各記憶單元的儲存狀態，分類記憶單元屬於強正確區、弱正確區、強錯誤區或弱錯誤區；計算分類在強正確區的多個記憶單元數量，占分類在強正確區與弱正確區總和的多個記憶單元數量的強正確比例；計算分類在強錯誤區的多個記憶單元數量，占分類在強錯誤區與弱錯誤區總和的多個記憶單元數量的強錯誤比例；計算分類在弱正確區的多個記憶單元的數量，與分類在弱錯誤區的多個記憶單元的數量，加總的直方圖參數；輸入強正確比例、強錯誤比例以及直方圖參數至人工智慧類神經網路系統；以及使用機器學習基於強正確比例、強錯誤比例以及直方圖參數，以分析出實作對數概度比。
如上所述，本發明提供訓練人工智慧更正儲存裝置的對數概度比的方法，其可在無法以初始對數概度比或先前的實作概度比解碼記憶單元儲存的位元值時，透過人工智慧類神經網路系統，使用機器學習基於強正確比例、強錯誤比例以及直方圖參數，以分析出目前適用的實作對數概度比，藉以達成即時更正對數概度比的效果。進一步，解碼器能夠以目前適用的實作對數概度比成 功解碼記憶單元儲存的位元值，且成功率可高於成功機率門檻值，進而提高取得正確位元值的機率。
S101~S113、S201~S221、S301~S313、S401~S425、S501~S521、S601~S615、S701~S719‧‧‧步驟
Bit‧‧‧位元值
SC0、SC1‧‧‧強正確區
WC0、WC1‧‧‧弱正確區
SE0、SE1‧‧‧強錯誤區
WE0、WE1‧‧‧弱錯誤區
Vt1、Vt2、Vt3‧‧‧感測電壓
HM1‧‧‧第一子直方圖參數
HM2‧‧‧第一子直方圖參數
圖1是本發明第一實施例的訓練人工智慧更正儲存裝置的對數概度比的方法的步驟流程圖。
圖2是本發明第二實施例的訓練人工智慧更正儲存裝置的對數概度比的方法的步驟流程圖。
圖3是本發明第三實施例的訓練人工智慧更正儲存裝置的對數概度比的方法的步驟流程圖。
圖4是本發明第四實施例的訓練人工智慧更正儲存裝置的對數概度比的方法的步驟流程圖。
圖5是本發明第五實施例的訓練人工智慧更正儲存裝置的對數概度比的方法的步驟流程圖。
圖6是本發明第六實施例的訓練人工智慧更正儲存裝置的對數概度比的方法的步驟流程圖。
圖7是本發明第七實施例的訓練人工智慧更正儲存裝置的對數概度比的方法的步驟流程圖。
圖8是本發明實施例的訓練人工智慧更正儲存裝置的對數概度比的方法應用於單層式記憶單元的記憶單元數量對臨界電壓的曲線圖。
圖9是本發明實施例的訓練人工智慧更正儲存裝置的對數概度比的方法應用於三層式記憶單元的記憶單元數量對臨界電壓的曲線圖。
以下是通過特定的具體實施例來說明本發明所揭露有關本發明的實施方式，本領域技術人員可由本說明書所揭露的內容瞭解 本發明的優點與效果。本發明可通過其他不同的具體實施例加以施行或應用，本說明書中的各項細節也可基於不同觀點與應用，在不悖離本發明的構思下進行各種修改與變更。另外，本發明的附圖僅為簡單示意說明，並非依實際尺寸的描繪，事先聲明。以下的實施方式將進一步詳細說明本發明的相關技術內容，但所揭露的內容並非用以限制本發明的保護範圍。
應理解，雖然本文中可能使用術語第一、第二、第三等來描述各種元件或者訊號，但這些元件或者訊號不應受這些術語的限制。這些術語主要是用以區分一元件與另一元件，或者一訊號與另一訊號。另外，本文中所使用的術語“或”，應視實際情況可能包括相關聯的列出項目中的任一個或者多個的組合。
為了解釋清楚，在一些情況下，本技術可被呈現為包括包含功能塊的獨立功能塊，其包含裝置、裝置元件、軟體中實施的方法中的步驟或路由，或硬體及軟體的組合。
實施根據這些揭露方法的裝置可以包括硬體、韌體及/或軟體，且可以採取任何各種形體。這種形體的典型例子包括筆記型電腦、智慧型電話、小型個人電腦、個人數位助理等等。本文描述之功能也可以實施於週邊設備或內置卡。透過進一步舉例，這種功能也可以實施在不同晶片或在單個裝置上執行的不同程序的電路板。
該指令、用於傳送這樣的指令的介質、用於執行其的計算資源或用於支持這樣的計算資源的其他結構，係為用於提供在這些揭露中所述的功能的手段。
[第一實施例]
請一併參閱圖1和圖8，圖1是本發明第一實施例的訓練人工智慧更正儲存裝置的對數概度比的方法的步驟流程圖，圖8是本發明實施例的訓練人工智慧更正儲存裝置的對數概度比的方法的 應用於單層式記憶單元的記憶單元的數量對臨界電壓的曲線圖。如圖1所示，本實施例訓練人工智慧更正儲存裝置的對數概度比的方法包含以下步驟S101~S113，適用於儲存裝置，儲存裝置包含多個記憶單元，記憶單元儲存一或多個位元值，每個位元值為邏輯0或邏輯1。
步驟S101：定義多個儲存狀態，包含強正確(Strong Correct,SC)、弱正確(Weak Correct,WC)、強錯誤(Strong Error,SE)以及弱錯誤(Weak Error,WE)。
步驟S103：依據記憶單元的儲存狀態，即依據記憶單元存取位元值的正確率和錯誤率，分類記憶單元屬於強正確區、弱正確區、強錯誤區或弱錯誤區。在完成多個記憶單元的分類後，接著執行下一步驟S105。
實施上，可定義分別對應強正確區、弱正確區、強錯誤區以及弱錯誤區的多個機率門檻值或多個機率範圍，與多個記憶單元存取位元值的正確率和錯誤率比對後，進行多個記憶單元的分類。
舉例來說，記憶單元存取位元值的正確率高，例如等於或大於一正確率門檻值，此記憶單元分類在強正確區。相對地，記憶單元存取的位元值的正確率較低，例如低於此正確率門檻值，此記憶單元分類在弱正確區。而若記憶單元存取的位元值的錯誤率高，例如等於或大於一錯誤率門檻值，此記憶單元分類在強錯誤區。相對地，記憶單元存取的位元值的錯誤率較低，例如低於此錯誤率門檻值，此記憶單元分類在弱正確區。
如圖8所示的兩曲線透過感測電壓Vt1、Vt2、Vt3分成代表不同儲存狀態的多個區域，其中代表位元值Bit為邏輯1的曲線適用於欲儲存邏輯1的位元值Bit的記憶單元的分類，例如記憶單元分類在強正確區SC1、弱正確區WC1、強錯誤區SE1或弱錯誤區WE1。
若記憶單元欲存取多個邏輯1的位元值Bit，可先抹除記憶單 元中先前儲存的位元值Bit後，再存取邏輯1的新位元值Bit，或所有位元值Bit同時儲存在記憶單元中。舉例來說，記憶單元存取4次/個邏輯1的位元值Bit，其中3次存取正確，另1次將邏輯1誤判、誤存為邏輯0。如此，此記憶單元存取的位元值Bit的正確率為75%，其大於70%的正確率門檻值，故此記憶單元分類在強正確區。應理解，用於定義多個儲存狀態的正確機率門檻值的數值大小可依據實際需求調整。
另一方面，如圖8所示的代表位元值Bit為邏輯0的曲線適用於欲儲存邏輯0的位元值Bit的記憶單元的分類，例如記憶單元分類在強正確區SC0、弱正確區WC0、強錯誤區SE0或弱錯誤區WE0。
舉例來說，記憶單元存取3次/個邏輯0的位元值Bit，其中2次存取正確即存取邏輯0的位元值Bit，此記憶單元存取的位元值Bit的正確率為67%，小於70%的正確率門檻值，故此記憶單元分類在弱正確區WC0。
又例如，記憶單元存取4次邏輯0的位元值Bit，每次皆存取錯誤，錯誤率為100%，大於錯誤率門檻值90%，故此記憶單元分類在強錯誤區SE0。
步驟S105：計算分類在強正確區的多個記憶單元數量，占分類在強正確區與弱正確區總和的多個記憶單元數量的強正確比例。強正確比例(Strong correct ratio,SCR)以下列計算式表示為：
Figure 107134386-A0101-12-0006-1
其中，SCR代表強正確比例，SC表示強正確區的記憶單元數量，WC表示弱正確區的記憶單元數量。
若部分或全部記憶單元欲儲存邏輯1的位元值Bit，計算如圖8所示的強正確區SC1的區域面積，以及計算弱正確區WC1的區域面積，接著加總兩區域面積，最後計算強正確區SC1的區域面 積占強正確區SC1與弱正確區WC1的總區域面積的強正確比例。
另外，若部分或全部記憶單元欲儲存邏輯0的位元值Bit，計算如圖8所示的強正確區SC0的區域面積，以及計算弱正確區WC0的區域面積，接著加總兩區域面積，最後計算強正確區SC0的區域面積占強正確區SC0與弱正確區WC0的總區域面積的強正確比例。
應理解，實際上，多個記憶單元存取的位元值Bit包含邏輯0以及邏輯1兩者，因此需如上述計算邏輯1以及邏輯0對應的兩強正確比例，兩強正確比例皆作為後續步驟產生實作對數概度比的輸入參數。
步驟S107：計算分類在強錯誤區的多個記憶單元數量，占分類在強錯誤區與弱錯誤區總和的多個記憶單元數量的強錯誤比例。強錯誤比例(Strong Error Ratio,SER)以下列計算式表示為：
Figure 107134386-A0101-12-0007-2
其中，SER代表強錯誤比例，SE表示強錯誤區的記憶單元數量，WE表示弱錯誤區的記憶單元數量。
若部分或全部記憶單元欲儲存邏輯1的位元值Bit，計算如圖8所示的強錯誤區SE1的區域面積，以及計算弱錯誤區WE1的區域面積，接著加總兩區域面積，最後計算強錯誤區SE1的區域面積占強錯誤區SE1與弱錯誤區WE1的總區域面積的強錯誤比例。
若部分或全部記憶單元欲儲存邏輯0的位元值Bit，計算如圖8所示的強錯誤區SE0的區域面積，以及計算弱錯誤區WE0的區域面積，接著加總兩區域面積，最後計算強錯誤區SE0的區域面積占強錯誤區SE0與弱錯誤區WE0的總區域面積的強錯誤比例。
應理解，實際上，多個記憶單元中儲存的位元值Bit包含邏輯0以及邏輯1兩者，因此需如上述計算邏輯1以及邏輯0對應的兩強錯誤比例，兩強錯誤比例皆作為後續步驟產生實作對數概度比 的輸入參數。
步驟S109：計算分類在弱正確區的多個記憶單元的數量，與分類在弱錯誤區的多個記憶單元的數量，加總的直方圖參數(Histogram)。此直方圖參數可包含第一子直方圖參數以及第二子直方圖參數。
舉例來說，計算如圖8所示的代表邏輯1曲線對應的弱正確區WC1的區域面積，以及計算代表邏輯0曲線對應的弱錯誤區WE0的區域面積，並將兩區域面積加總取得第一子直方圖參數HM1，即第一子直方圖參數等於分類在弱正確區WC1的記憶單元數量與弱錯誤區WE0的記憶單元數量的總量。另外，計算如圖8所示的代表邏輯0曲線對應的弱正確區WC0的區域面積，以及計算代表邏輯1曲線對應的弱錯誤區WE1的區域面積，並將兩區域面積加總取得第二子直方圖參數HM2。
替換地，另一計算方式為，加總如圖8所示的代表邏輯1曲線對應的弱正確區WC1的區域面積與弱錯誤區WE1的區域面積，以取得第一子直方圖參數HM1。另外，加總如圖8所示的代表邏輯0曲線對應的弱正確區WC0的區域面積與弱錯誤區WE0的區域面積，以取得第二子直方圖參數HM2。
步驟S111：將上述計算的強正確比例、強錯誤比例和第一子直方圖參數以及第二子直方圖參數作為輸入參數，輸入至人工智慧類神經網路系統(Artificial Intelligence-Neural Network,AI-NN)。
步驟S113：使用機器學習基於強正確比例、強錯誤比例以及直方圖參數，以分析出實作對數概度比(Log-Likelihood ratio,LLR)。
[第二實施例]
請參閱圖2，其是本發明第二實施例的訓練人工智慧更正儲存 裝置的對數概度比的方法的步驟流程圖。如圖2所示，本實施例訓練人工智慧更正儲存裝置的對數概度比的方法包含以下步驟S201~S221，適用於儲存裝置，儲存裝置包含多個記憶單元，記憶單元儲存一或多個位元值，每個位元值為邏輯0或邏輯1。
步驟S201：利用查表儲存多個初始對數概度比。
步驟S203：定義多個儲存狀態，多個儲存狀態包含強正確區、弱正確區、強錯誤區以及弱錯誤區。
步驟S205：分類記憶單元屬於強正確區、弱正確區、強錯誤區或弱錯誤區。
步驟S207：計算分類在強正確區的多個記憶單元數量，占分類在強正確區與弱正確區總和的多個記憶單元數量的強正確比例。
步驟S209：計算分類在強錯誤區的多個記憶單元數量，占分類在強錯誤區與弱錯誤區總和的多個記憶單元數量的強錯誤比例。
步驟S211：計算分類在弱正確區的多個記憶單元的數量，與分類在弱錯誤區的多個記憶單元的數量，也就是直方圖參數。
步驟S213：從查表儲存的多個初始對數概度比中，選擇其中一初始對數概度比，作為目標對數概度比。
步驟S215：輸入初始對數概度比、強正確比例、強錯誤比例以及直方圖參數至人工智慧類神經網路系統。
步驟S217：使用機器學習基於初始對數概度比、強正確比例、強錯誤比例以及直方圖參數，以分析出實作對數概度比。
步驟S219：比對預測對數概度比與初始對數概度比的差值是否小於差值門檻值，若否，從查表所儲存的多個初始對數概度中選擇另一初始對數概度比作為目標對數概度比，接著基於另一初始對數概度比執行步驟S215~S219，若是，將預測對數概度比作為實作對數概度比。
[第三實施例]
請參閱圖3，其是本發明第三實施例的訓練人工智慧更正儲存裝置的對數概度比的方法的步驟流程圖。如圖3所示，本實施例訓練人工智慧更正儲存裝置的對數概度比的方法包含以下步驟S301~S313，適用於儲存裝置，儲存裝置包含多個記憶單元，記憶單元儲存一或多個位元值，每個位元值為邏輯0或邏輯1。
步驟S301：從查表儲存的多個初始對數概度比中，選擇其中一初始對數概度比作為目標對數概度比。
步驟S303：輸入目標對數概度比、強正確比例、強錯誤比例以及直方圖參數至人工智慧類神經網路系統。
步驟S305：使用機器學習基於目標對數概度比、強正確比例、強錯誤比例以及直方圖參數分析出實作對數概度比。
步驟S307：輸入實作對數概度比至解碼器。
步驟S309：利用解碼器以基於實作對數概度比的解碼程序解碼記憶單元儲存的位元值。
步驟S311：判斷解碼器是否成功解碼記憶單元儲存的位元值，若否，跳回步驟S301，從查表儲存的多個初始對數概度比選擇另一初始對數概度比作為目標對數概度比，若是，執行步驟S313。
步驟S313：紀錄使解碼器可成功解碼記憶單元儲存的位元值的實作對數概度比。
舉例來說，歸類於強正確區代表記憶單元多次讀取位元值皆為正確，即正確機率高，解碼器採用較大的實作對數概度比進行解碼。相反地，針對強錯誤區的記憶單元所儲存的位元值，解碼器採用較小實作對數概度比進行解碼，使解碼器具有一定機率翻轉碼字中的位元值，將誤判為邏輯0的位元值翻轉為實際的邏輯1，或將誤判為邏輯1的位元值翻轉為實際的邏輯0，提升解碼器 的錯誤更正能力，以對記憶單元在存取位元值時的誤判做後續更正處理。如此，無法解碼的碼字有可能在翻轉後解碼器可以成功解碼，藉此可增加解碼器解碼的成功率。
[第四實施例]
請參閱圖4，其是本發明第四實施例的訓練人工智慧更正儲存裝置的對數概度比的方法的步驟流程圖。如圖4所示，本實施例訓練人工智慧更正儲存裝置的對數概度比的方法包含以下步驟S401~S425，適用於儲存裝置，儲存裝置包含多個記憶單元，記憶單元儲存一或多個位元值，每個位元值為邏輯0或邏輯1。
步驟S401：定義多個儲存狀態，多個儲存狀態包含強正確區、弱正確區、強錯誤區以及弱錯誤區。
步驟S403：分類多個記憶單元的儲存狀態，例如分類多個記憶單元分別屬於強正確區、弱正確區、強錯誤區以及弱錯誤區。
步驟S405：計算分類在強正確區的多個記憶單元數量，占分類在強正確區與弱正確區總和的多個記憶單元數量的強正確比例。
步驟S407：計算分類在強錯誤區的多個記憶單元數量，占分類在強錯誤區與弱錯誤區總和的多個記憶單元數量的強錯誤比例。
步驟S409：計算分類在弱正確區的多個記憶單元的數量，與分類在弱錯誤區的多個記憶單元的數量，也就是直方圖參數。
步驟S411：取得儲存裝置執行存取一或多個位元值的作業相關的製程環境變數。
步驟S413：輸入製程環境變數、強正確比例、強錯誤比例以及直方圖參數至人工智慧類神經網路系統。
步驟S415：使用機器學習基於製程環境變數、強正確比例、強錯誤比例以及直方圖參數分析出實作對數概度比。
步驟S417：輸入實作對數概度比至解碼器。
步驟S419：利用解碼器以基於實作對數概度比的解碼程序，解碼各記憶單元儲存的位元值。
步驟S421：計算利用解碼器以基於實作對數概度比的解碼程序，解碼各記憶單元儲存位元值的成功率。
步驟S423：比對成功率是否落入一成功機率門檻範圍內。若否，跳回執行步驟S401，依據解碼成功率重新定義多個儲存狀態例如定義更多區域，或跳回執行步驟S403，重新分類各記憶單元屬於不同儲存狀態/區域，若是，執行步驟S425。
上述成功機率門檻範圍可包含一強正確機率範圍、一弱正確機率範圍、一強錯誤機率範圍以及一弱錯誤機率範圍，分別對應強正確區、弱正確區、強錯誤區以及弱錯誤區。舉例來說，在步驟S423中，判斷分類在強正確區的記憶單元存取位元值的成功率是否介於一強正確機率範圍例如85%~100%內，或分類在弱正確區的記憶單元存取位元值的成功率是否介於一弱正確機率範圍例如70%~85%。
步驟S425：紀錄實作對數概度比。
[第五實施例]
請參閱圖5，其是本發明第五實施例的訓練人工智慧更正儲存裝置的對數概度比的方法的步驟流程圖。如圖5所示，本實施例訓練人工智慧更正儲存裝置的對數概度比的方法包含以下步驟S501~S521，適用於儲存裝置，儲存裝置包含多個記憶單元，記憶單元儲存一或多個位元值，每個位元值為邏輯0或邏輯1。
步驟S501：輸入實作對數概度比至解碼器。
步驟S503：利用解碼器以基於實作對數概度比的解碼程序解碼多個記憶單元儲存的多個位元值。
步驟S505：判斷解碼器是否成功解碼的記憶單元所儲存的位 元值，特別是判斷解碼器是否(以一定成功機率)解碼分類在強正確區、弱正確區及/或弱錯誤區的記憶單元所儲存的位元值，若否，接著執行步驟S507~S519，若是，直接執行步驟S521。
步驟S507：依據多個記憶單元是否能成功解碼，重新分類記憶單元屬於強正確區、弱正確區、強錯誤區或弱錯誤區。在執行重新分類作業後，每一區域的記憶單元數量可能改變，進而改變後續步驟中所計算的強正確比例、強錯誤比例以及直方圖參數，從而影響最後產生的實作對數概度。
步驟S509：計算分類在強正確區的多個記憶單元數量，占分類在強正確區與弱正確區總和的多個記憶單元數量的強正確比例，以及計算分類在強錯誤區的多個記憶單元數量，占分類在強錯誤區與弱錯誤區總和的多個記憶單元數量的強錯誤比例。
步驟S511：計算分類在弱正確區的多個記憶單元的數量，與分類在弱錯誤區的多個記憶單元的數量，加總的直方圖參數。
步驟S513：取得儲存裝置執行存取一或多個位元值的作業相關的製程環境變數，例如儲存單元儲存的一或多個位元值的寫入次數、抹除次數、製程環境溫度或其組合。
步驟S515：從儲存有多個初始對數概度比的查表，查找其中一個/一組初始對數概度比作為目標對數概度比。
步驟S517：輸入強正確比例、強錯誤比例、直方圖參數、製程環境變數以及目標對數概度比至人工智慧類神經網路系統。
步驟S519：使用機器學習基於強正確比例、強錯誤比例、直方圖參數、製程環境變數以及目標對數概度比，以分析出另一實作對數概度比。接著，以基於另一實作對數概度的解碼程序再次執行步驟S501~S505，即判斷解碼器以基於另一實作對數概度比的解碼程序是否可成功解碼記憶單元所儲存的位元值。
步驟S521：紀錄可使解碼器成功解碼記憶單元所儲存的位元值的實作對數概度比，並在下次相同記憶單元存取位元值時，解 碼器基於所紀錄的對數概度比對應的解碼程序，以解碼多個記憶單元儲存的位元值，直到轉為無法正確解碼時，重新產生可使解碼器成功解碼位元值的又另一實作對數概度比。
[第六實施例]
請參閱圖6，其是本發明第六實施例的訓練人工智慧更正儲存裝置的對數概度比的方法的步驟流程圖。如圖6所示，本實施例訓練人工智慧更正儲存裝置的對數概度比的方法包含以下步驟S601~S615，適用於儲存裝置，儲存裝置包含多個記憶單元，記憶單元儲存一或多個位元值，每個位元值為邏輯0或邏輯1。
步驟S601：利用查表儲存多個初始對數概度比，多個初始對數概度比基於初始強正確比例以及初始強錯誤比例產生。
本文所述的初始強正確比例為強正確區的多個記憶單元數量，占分類在強正確區與弱正確區總和的多個記憶單元數量的比例。而初始強錯誤比例為強錯誤區的多個記憶單元數量，占分類在強錯誤區與弱錯誤區總和的多個記憶單元數量的比例。
步驟S603：從查表選擇其中初始對數概度比。
步驟S605：輸入選擇的初始對數概度比至解碼器。
步驟S607：計算利用解碼器以基於初始對數概度比的解碼程序解碼個記憶單元儲存的位元值的初始成功率。
步驟S609：判斷初始成功率是否落入一成功機率門檻範圍內，若是，執行步驟S611：初始對數概度比作為實作對數概度比，若否，接著依序執行步驟S613~S615。
步驟S613：輸入初始對數概度比、強正確比例、強錯誤比例以及直方圖參數至人工智慧類神經網路系統。
步驟S615：使用機器學習基於初始對數概度比、強正確比例、強錯誤比例以及直方圖參數，以分析出實作對數概度比。
在上述步驟S611~S615中提及的強正確比例以及強錯誤比 例，可與步驟S601的初始強正確比例以及初始強錯誤比例相同或不同。如上述，重新分類多個記憶單元所屬的區域(儲存狀態)，可改變初始強正確比例以及初始強錯誤比例。
[第七實施例]
請參閱圖7，其是本發明第七實施例的訓練人工智慧更正儲存裝置的對數概度比的方法的步驟流程圖。如圖7所示，本實施例訓練人工智慧更正儲存裝置的對數概度比的方法包含以下步驟S701~S719，適用於儲存裝置，儲存裝置包含多個記憶單元，記憶單元儲存一或多個位元值，每個位元值為邏輯0或邏輯1。
步驟S701：基於強正確比例以及強錯誤比例，產生初始對數概度比。
步驟S703：利用查表儲存多個初始對數概度比。
步驟S705：從查表儲存的多個初始對數概度比選擇其中一初始對數概度比，作為目標對數概度比。
步驟S707：輸入選擇的初始對數概度比即目標對數概度比至解碼器。
步驟S709：計算利用解碼器以基於選擇的初始對數概度比即目標對數概度的解碼程序解碼各記憶單元儲存的位元值的初始成功率。
步驟S711：輸入實作對數概度比至解碼器。
步驟S713：計算利用解碼器以基於實作對數概度比的解碼程序解碼各記憶單元儲存的位元值的實作成功率。
步驟S715：比對實作成功率是否大於初始成功率，若否，跳回步驟S705，從查表儲存的多個初始對數概度比選擇另一初始對數概度比作為目標對數概度比，若是，接著執行步驟S717。
步驟S717：比對實作成功率相對於初始成功率的一比例變化幅度是否大於一比例變化幅度門檻值，例如判斷成功率是否提升 預定比例(例如提升30%以上或更多)，若否，跳回步驟S705，從查表儲存的多個初始對數概度比選擇另一初始對數概度比作為目標對數概度比，若是，接著執行步驟S719。
步驟S719：紀錄實作對數概度比。
[曲線圖]
請參閱圖8，其是本發明實施例的訓練人工智慧更正儲存裝置的對數概度比的方法應用於單層式記憶單元的記憶單元數量對臨界電壓的曲線圖。本文第一至第七實施例的訓練人工智慧更正儲存裝置的對數概度比的方法可適用於固態儲存裝置，其例如包含多個單層式記憶單元(Single-Level Cell,SLC)，每一記憶單元可以儲存1個位元，即邏輯為0或1的位元(Bit)值。
如圖8所示的曲線圖，適用於單層式記憶單元，縱軸代表單層式記憶單元的數量，橫軸代表單層式記憶單元的臨界電壓值，依據記憶單元的數量相對於臨界電壓值的變化關係形成位元值Bit為邏輯1和邏輯0的兩曲線。
透過多個感測電壓Vt1、Vt2、Vt3，將代表邏輯1的曲線劃分出多個儲存狀態，包含強正確區SC1、弱正確區WC1、強錯誤區SE1以及弱錯誤區WE1，以及將代表邏輯0的曲線劃分出強正確區SC0、弱正確區WC0、強錯誤區SE0以及弱錯誤區WE0。直方圖參數HM1為弱正確區WC1與弱錯誤區WE0的總和區域。直方圖參數HM2為弱正確區WC0與弱錯誤區WE1的總和區域。
請參閱圖9，其是本發明實施例的訓練人工智慧更正儲存裝置的對數概度比的方法應用於三層式記憶單元的記憶單元數量對臨界電壓的曲線圖。本文第一至第七實施例的訓練人工智慧更正儲存裝置的對數概度比的方法可適用於固態儲存裝置，其例如包含三層式記憶單元(Triple-Level Cell,TLC)，每一記憶單元可以儲存3個數據位元，每一位元值Bit為邏輯為0或1。如圖9所示，具有四組如同圖8所示的邏輯1和邏輯0的兩曲線。
[實施例的有益效果]
如上所述，本發明提供訓練人工智慧更正儲存裝置的對數概度比的方法，其可在無法以初始對數概度比或先前的實作概度比解碼記憶單元儲存的位元值時，透過人工智慧類神經網路系統，使用機器學習基於強正確比例、強錯誤比例以及直方圖參數，以分析出目前適用的實作對數概度比，藉以達成即時更正對數概度比的效果。進一步，解碼器能夠以目前適用的實作對數概度比成功解碼記憶單元儲存的位元值，且成功率可高於成功機率門檻值，進而提高取得正確位元值的機率。
最後須說明地是，於前述說明中，儘管已將本發明技術的概念以多個示例性實施例具體地示出與闡述，然而在此項技術的領域中具有通常知識者將理解，在不背離由以下申請專利範圍所界定的本發明技術的概念之範圍的條件下，可對其作出形式及細節上的各種變化。
S101~S113‧‧‧步驟

Claims (10)

  1. 一種訓練人工智慧更正儲存裝置的對數概度比的方法，適用於一儲存裝置，該儲存裝置包含多個記憶單元，各該記憶單元儲存一或多個位元值，該訓練人工智慧更正儲存裝置的對數概度比的方法包含以下步驟：(a)定義多個儲存狀態，該多個儲存狀態包含一強正確區、一弱正確區、一強錯誤區以及一弱錯誤區；(b)依據各該記憶單元的儲存狀態，分類各該記憶單元屬於該強正確區、該弱正確區、該強錯誤區或該弱錯誤區；(c)計算分類在該強正確區的該多個記憶單元數量，占分類在該強正確區與該弱正確區總和的該多個記憶單元數量的一強正確比例；(d)計算分類在該強錯誤區的該多個記憶單元數量，占分類在該強錯誤區與該弱錯誤區總和的該多個記憶單元數量的一強錯誤比例；(e)計算分類在該弱正確區的該多個記憶單元的數量，與分類在該弱錯誤區的該多個記憶單元的數量，以取得加總的一直方圖參數；(f)輸入該強正確比例、該強錯誤比例以及該直方圖參數至人工智慧類神經網路系統；以及(g)使用機器學習基於該強正確比例、該強錯誤比例以及該直方圖參數，以分析出一實作對數概度比。
  2. 如請求項1所述的訓練人工智慧更正儲存裝置的對數概度比的方法，更包含以下步驟：(i)利用一查表儲存多個初始對數概度比；(j)從該查表選擇其中一該初始對數概度比，作為一目標對數概度比；(k)輸入該目標對數概度比、該強正確比例、該強錯誤比例以 及該直方圖參數至人工智慧類神經網路系統；(l)使用機器學習基於該目標對數概度比、該強正確比例、該強錯誤比例以及該直方圖參數，分析出一預測對數概度比；以及(m)比對該預測對數概度比與該目標對數概度比的一差值是否小於一差值門檻值，若是，將該預測對數概度比作為該實作對數概度比，若否，執行步驟(j)從該查表選擇另一該初始對數概度比作為該目標對數概度比，接著基於該另一初始對數概度比依序執行步驟(k)~(m)。
  3. 如請求項1所述的訓練人工智慧更正儲存裝置的對數概度比的方法，更包含以下步驟：(n)輸入該實作對數概度比至一解碼器；(o)利用該解碼器以基於該實作對數概度比的一解碼程序解碼各該記憶單元儲存的該位元值；(p)判斷該解碼器是否成功解碼該位元值，若是，紀錄該實作對數概度比，若否，從一查表儲存的多個初始對數概度比選擇其中一該初始對數概度比作為一目標對數概度比，接著執行步驟(p)；(q)輸入該目標對數概度比、該強正確比例、該強錯誤比例以及該直方圖參數至人工智慧類神經網路系統；以及(r)使用機器學習基於該目標對數概度比、該強正確比例、該強錯誤比例以及該直方圖參數，分析出另一實作對數概度比，接著基於該另一實作對數概度比取代該實作對數概度依序執行步驟(n)~(p)。
  4. 如請求項1所述的訓練人工智慧更正儲存裝置的對數概度比的方法，更包含以下步驟：(s)輸入該實作對數概度比至一解碼器；(t)利用該解碼器以基於該實作對數概度比的一解碼程序解碼 各該記憶單元儲存的該位元值；(u)計算利用該解碼器以基於該實作對數概度比的一解碼程序解碼各該記憶單元儲存的該位元值的一成功率；以及(v)比對該成功率是否落入一成功機率門檻範圍內，若是，紀錄該實作對數概度比，若否，跳回執行步驟(a)。
  5. 如請求項1所述的訓練人工智慧更正儲存裝置的對數概度比的方法，更包含以下步驟：(w)利用一查表儲存多個初始對數概度比，該多個初始對數概度比是基於一初始強正確比例以及一初始強錯誤比例產生；(x)從該查表選擇其中一該初始對數概度比；(y)輸入選擇的該初始對數概度比至一解碼器；(z)計算利用該解碼器以基於該初始對數概度比的一解碼程序解碼各該記憶單元儲存的該位元值的一初始成功率；(aa)輸入該實作對數概度比至該解碼器；(bb)計算利用該解碼器以基於該實作對數概度比的一解碼程序解碼各該記憶單元儲存的該位元值的一實作成功率；以及(cc)比對該實作成功率是否大於該初始成功率，若否，跳回執行步驟(x)從該查表選擇另一該初始對數概度比，接著基於該另一初始對數概度取代該初始對數概度比依序執行步驟(y)~(cc)，若是，紀錄該實作對數概度比。
  6. 如請求項5所述的訓練人工智慧更正儲存裝置的對數概度比的方法，在比對該實作成功率大於該初始成功率後，更包含以下步驟：(dd)比對該實作成功率相對於該初始成功率的比例變化幅度是否大於一比例變化幅度門檻值，若否，跳回執行步驟(x)從該查表選擇該另一初始對數概度比，接著基於該另一初始對數概度取代該初始對數概度比依序執行步驟(y)~(cc)，若是，紀錄該實作對數概度比。
  7. 如請求項1所述的訓練人工智慧更正儲存裝置的對數概度比的方法，更包含以下步驟：(ee)利用一查表儲存多個初始對數概度比，該多個初始對數概度比是基於一初始強正確比例以及一初始強錯誤比例產生；(ff)從該查表選擇其中一該初始對數概度比；(gg)輸入選擇的該初始對數概度比至一解碼器；(hh)計算利用該解碼器以基於該初始對數概度比的一解碼程序解碼各該記憶單元儲存的該位元值的一初始成功率；(ii)判斷該初始成功率是否落入一成功機率門檻範圍內，若是，該初始對數概度比作為該實作對數概度比，若否，接著執行步驟(jj)；(jj)輸入該初始對數概度比、該強正確比例、該強錯誤比例以及該直方圖參數至人工智慧類神經網路系統；以及(kk)使用機器學習基於該初始對數概度比、該強正確比例、該強錯誤比例以及該直方圖參數，分析出該實作對數概度比。
  8. 如請求項1所述的訓練人工智慧更正儲存裝置的對數概度比的方法，更包含以下步驟：(ll)輸入該實作對數概度比至一解碼器；(mm)利用該解碼器以基於該實作對數概度比的一解碼程序，解碼各該記憶單元儲存的該位元值；以及(nn)判斷該解碼器是否成功解碼分類在該強正確區及/或該弱錯誤區的各該記憶單元所儲存的該位元值，若是，紀錄該實作對數概度比，若否，執行步驟(b)重新分類各該記憶單元，接著跳回執行步驟(c)。
  9. 如請求項1所述的訓練人工智慧更正儲存裝置的對數概度比的方法，更包含以下步驟：(oo)取得該儲存裝置執行存取該一或多個位元值的作業相關的一製程環境變數； (pp)輸入該製程環境變數、該強正確比例、該強錯誤比例以及該直方圖參數至人工智慧類神經網路系統；以及(qq)使用機器學習基於該製程環境變數、該強正確比例、該強錯誤比例以及該直方圖參數分析出該實作對數概度比。
  10. 如請求項9所述的訓練人工智慧更正儲存裝置的對數概度比的方法，其中該製程環境變數包含各該儲存單元的該一或多個位元值的寫入次數、抹除次數或其組合。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110798225A (zh) * 2019-11-06 2020-02-14 深圳大普微电子科技有限公司 一种数据纠错方法、装置、设备及可读存储介质

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130007559A1 (en) * 2011-07-01 2013-01-03 Motwani Ravi H Non-volatile memory error mitigation
TWI391940B (zh) * 2007-03-31 2013-04-01 Sandisk Technologies Inc 具有錯誤修正控制之軟位元資料傳輸之非揮發性記憶體系統及其讀取方法
US20130219108A1 (en) * 2012-02-22 2013-08-22 Silicon Motion, Inc. Method, Memory Controller and System for Reading Data Stored in Flash Memory
US20140089767A1 (en) * 2012-09-25 2014-03-27 Lsi Corporation Method and system for generation of a tie-breaking metric in a low-density parity check data encoding system
US20150200688A1 (en) * 2014-01-10 2015-07-16 Fusion-Io, Inc. Dynamic log-likelihood ratio mapping for error correcting code decoding
TWI622988B (zh) * 2013-03-15 2018-05-01 三星電子股份有限公司 使用於非揮發性記憶體元件之對數槪似比率（ｌｌｒ）最佳化和修正非揮發性記憶體元件之錯誤的方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101615421B (zh) * 2008-06-26 2014-01-29 威刚科技股份有限公司 多信道混合密度内存储存装置及其控制方法
US9058289B2 (en) * 2011-11-07 2015-06-16 Sandisk Enterprise Ip Llc Soft information generation for memory systems
TWI514404B (zh) * 2012-02-24 2015-12-21 Silicon Motion Inc 讀取快閃記憶體中所儲存之資料的方法、記憶體控制器與系統
TWI576847B (zh) * 2012-03-02 2017-04-01 慧榮科技股份有限公司 讀取快閃記憶體中所儲存之資料的方法、記憶體控制器與系統
WO2017087238A1 (en) * 2015-11-16 2017-05-26 Arizona Board Of Regents Acting For And On Behalf Of Northern Arizona University Multi-state unclonable functions and related systems
CN107452421B (zh) * 2016-05-31 2020-06-16 建兴储存科技(广州)有限公司 固态储存装置及其状态预测方法
CN108154902B (zh) * 2017-12-22 2020-11-13 联芸科技（杭州）有限公司 存储器的高可靠性错误检测方法、读取控制方法及装置
US11429862B2 (en) * 2018-03-20 2022-08-30 Sri International Dynamic adaptation of deep neural networks
CN110444242B (zh) * 2018-05-03 2023-09-08 爱思开海力士有限公司 有基于深度学习的干扰校正能力的存储器系统及操作方法
US10861562B1 (en) * 2019-06-24 2020-12-08 SK Hynix Inc. Deep learning based regression framework for read thresholds in a NAND flash memory
US11546000B2 (en) * 2020-05-04 2023-01-03 Samsung Electronics Co., Ltd. Mobile data storage
US11205498B1 (en) * 2020-07-08 2021-12-21 Samsung Electronics Co., Ltd. Error detection and correction using machine learning

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI391940B (zh) * 2007-03-31 2013-04-01 Sandisk Technologies Inc 具有錯誤修正控制之軟位元資料傳輸之非揮發性記憶體系統及其讀取方法
US20130007559A1 (en) * 2011-07-01 2013-01-03 Motwani Ravi H Non-volatile memory error mitigation
US20130219108A1 (en) * 2012-02-22 2013-08-22 Silicon Motion, Inc. Method, Memory Controller and System for Reading Data Stored in Flash Memory
US20140089767A1 (en) * 2012-09-25 2014-03-27 Lsi Corporation Method and system for generation of a tie-breaking metric in a low-density parity check data encoding system
TWI622988B (zh) * 2013-03-15 2018-05-01 三星電子股份有限公司 使用於非揮發性記憶體元件之對數槪似比率（ｌｌｒ）最佳化和修正非揮發性記憶體元件之錯誤的方法
US20150200688A1 (en) * 2014-01-10 2015-07-16 Fusion-Io, Inc. Dynamic log-likelihood ratio mapping for error correcting code decoding

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