KR20220008058A - 컨트롤러 및 컨트롤러의 동작방법 - Google Patents

컨트롤러 및 컨트롤러의 동작방법 Download PDF

Info

Publication number
KR20220008058A
KR20220008058A KR1020200086156A KR20200086156A KR20220008058A KR 20220008058 A KR20220008058 A KR 20220008058A KR 1020200086156 A KR1020200086156 A KR 1020200086156A KR 20200086156 A KR20200086156 A KR 20200086156A KR 20220008058 A KR20220008058 A KR 20220008058A
Authority
KR
South Korea
Prior art keywords
read
values
voltages
read voltages
memory
Prior art date
Application number
KR1020200086156A
Other languages
English (en)
Inventor
김장섭
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020200086156A priority Critical patent/KR20220008058A/ko
Priority to US17/150,641 priority patent/US11481155B2/en
Priority to CN202110414427.6A priority patent/CN113936729A/zh
Publication of KR20220008058A publication Critical patent/KR20220008058A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N20/00—Machine learning
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/08—Learning methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3422—Circuits or methods to evaluate read or write disturbance in nonvolatile memory, without steps to mitigate the problem
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0411—Online error correction

Abstract

복수의 멀티 레벨 셀 메모리 블록들을 포함하는 메모리 장치를 제어하는 컨트롤러는, 상기 멀티 레벨 셀 메모리 블록들을 리드하기 위한 복수의 리드 전압들의 값을 포함하는 복수의 리드 전압 세트들을 저장하는 메모리; 상기 리드 전압 세트들 중 선택된 리드 전압 세트에 포함된 복수의 리드 전압들 중 일부 리드 전압들의 값을 사용하여, 타겟 논리 페이지의 리드 동작을 수행하도록 상기 메모리 장치를 제어하는 프로세서; 및 상기 리드 동작에 의해 상기 메모리 장치로부터 출력된 데이터의 에러 검출 및 정정을 수행함으로써 상기 리드 동작의 성공 여부를 결정하는 ECC(Error Correction Code) 장치를 포함하고, 상기 프로세서는 상기 리드 동작이 성공했을 때의 상기 일부 리드 전압들의 값 및 상기 일부 리드 전압들의 값에 기초하여 결정된 상기 리드 전압 세트의 미사용 리드 전압들의 값들로 상기 선택된 리드 전압 세트를 업데이트한다.

Description

컨트롤러 및 컨트롤러의 동작방법 {CONTROLLER AND OPERATION METHOD THEREOF}
본 발명은 메모리 장치를 제어하는 컨트롤러에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명은 리드 전압 세트의 일부 리드 전압들의 값을 사용하여 리드 동작을 수행한 경우라도 리드 전압 세트의 미사용 리드 전압들의 값을 추정하여 상기 리드 전압 세트에 업데이트할 수 있는 컨트롤러 및 그의 동작 방법을 제공하고자 한다.
본 발명의 실시 예에 따르면, 복수의 멀티 레벨 셀 메모리 블록들을 포함하는 메모리 장치를 제어하는 컨트롤러는, 상기 멀티 레벨 셀 메모리 블록들을 리드하기 위한 복수의 리드 전압들의 값을 포함하는 복수의 리드 전압 세트들을 저장하는 메모리; 상기 리드 전압 세트들 중 선택된 리드 전압 세트에 포함된 복수의 리드 전압들 중 일부 리드 전압들의 값을 사용하여, 타겟 논리 페이지의 리드 동작을 수행하도록 상기 메모리 장치를 제어하는 프로세서; 및 상기 리드 동작에 의해 상기 메모리 장치로부터 출력된 데이터의 에러 검출 및 정정을 수행함으로써 상기 리드 동작의 성공 여부를 결정하는 ECC(Error Correction Code) 부를 포함하고, 상기 프로세서는 상기 리드 동작이 성공했을 때의 상기 일부 리드 전압들의 값 및 상기 일부 리드 전압들의 값에 기초하여 결정된 상기 리드 전압 세트의 미사용 리드 전압들의 값들로 상기 선택된 리드 전압 세트를 업데이트한다.
본 발명의 실시 예에 따르면, 복수의 멀티 레벨 셀 메모리 블록들을 포함하는 메모리 장치를 제어하는 컨트롤러의 동작 방법은, 상기 멀티 레벨 셀 메모리 블록들을 리드하기 위한 복수의 리드 전압들의 값을 포함하는, 상기 컨트롤러의 메모리에 저장된 리드 전압 세트들 중 선택된 리드 전압 세트에 포함된 복수의 리드 전압들 중 일부 리드 전압들의 값을 사용하여, 타겟 논리 페이지의 리드 동작을 수행하도록 상기 메모리 장치를 제어하는 단계; 상기 리드 동작에 의해 상기 메모리 장치로부터 출력된 데이터의 에러 검출 및 정정을 수행함으로써 상기 리드 동작의 성공 여부를 결정하는 단계; 및 상기 리드 동작이 성공했을 때의 상기 일부 리드 전압들의 값 및 상기 일부 리드 전압들의 값에 기초하여 결정된 상기 리드 전압 세트의 미사용 리드 전압들의 값들로 상기 선택된 리드 전압 세트를 업데이트하는 단계를 포함한다.
본 발명은 리드 전압 세트의 일부 리드 전압들의 값을 사용하여 리드 동작을 수행한 경우라도 리드 전압 세트의 미사용 리드 전압들의 값을 추정하여 상기 리드 전압 세트에 업데이트할 수 있는 컨트롤러 및 그의 동작 방법을 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 2는 메모리 장치의 메모리 셀 어레이의 예시적인 구성을 나타내는 회로도이다.
도 3은 문턱 전압 분포의 예로서, TLC의 문턱 전압 분포를 나타내는 도면이다.
도 4는 리드 전압 테이블의 예를 도시한다.
도 5에서는 메모리 장치가 리드 전압 세트의 일부 전압들로만 리드 동작을 수행하는 경우의 예로서, 미디어 스캔 동작이 설명된다.
도 6은 본 발명의 실시 예들에 따른 리드 전압 추정을 설명하기 위한 도면이다.
도 7은 본 발명의 제1 실시 예에 따른 미사용 리드 전압 값 추정을 설명하는 도면이다.
도 8은 본 발명의 제2 실시 예에 따른 미사용 리드 전압 추정을 설명하는 도면이다.
도 9는 본 발명의 제3 실시 예에 따른 미사용 리드 전압 추정을 설명하는 도면이다.
도 10은 본 발명의 제3 실시 예에 따른 세부 동작을 나타내는 도면이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(102) 및 메모리 시스템(110)을 포함한다.
호스트(102)는 전자 장치, 예를 들어 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함할 수 있다.
호스트(102)는 적어도 하나의 운영 시스템(OS: operating system)을 포함할 수 있다. 운영 시스템은 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다. 운영 시스템은 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 운영 시스템에서의 일반 운영 시스템 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있다.
메모리 시스템(110)은 호스트(102)의 요청에 응하여 호스트(102)의 데이터를 저장하기 위해 동작할 수 있다. 예를 들어, 메모리 시스템(110)은 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
메모리 시스템(110)은 다양한 종류의 저장 장치에 의해 구현될 수 있다. 예를 들어, 상기 저장 장치는 DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치를 포함할 수 있다. 상기 플래시 메모리는 3차원 스택 구조를 가질 수 있다.
메모리 시스템(110)은 메모리 장치(150), 및 컨트롤러(130)를 포함할 수 있다. 메모리 장치(150)는 호스트(102)를 위한 데이터를 저장할 수 있으며, 컨트롤러(130)는 메모리 장치(150)로의 데이터 저장을 제어할 수 있다.
컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 사용되면, 메모리 시스템(110)에 연결된 호스트(102)의 동작 속도는 향상될 수 있다. 게다가, 컨트롤러(130) 및 메모리 장치(150)는, 하나의 반도체 장치로 집적되어 메모리 카드를 구성할 수도 있다. 예를 들어, 컨트롤러(130) 및 메모리 장치(150)는 PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
다른 일 예로, 메모리 시스템(110)은, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
메모리 장치(150)는 비휘발성 메모리 장치일 수 있으며, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있다. 메모리 장치(150)는 프로그램 동작을 통해 호스트(102)로부터 제공된 데이터를 저장할 수 있고, 리드 동작을 통해 호스트(102)로 메모리 장치(150)에 저장된 데이터를 제공할 수 있다.
메모리 장치(150)는 플래시 메모리 장치일 수 있다. 플래시 메모리는 메모리 셀 트랜지스터들로 구성된 메모리 셀 어레이에 데이터를 저장할 수 있다. 플래시 메모리는 메모리 다이, 플레인, 메모리 블록 및 페이지 계층 구조를 가질 수 있다. 하나의 메모리 다이는 한 번에 하나의 커맨드를 수신할 수 있다. 플래시 메모리는 복수의 메모리 다이를 포함할 수 있다. 하나의 메모리 다이는 복수의 플레인을 포함할 수 있으며, 상기 복수의 플레인은 상기 메모리 다이가 수신한 커맨드를 병렬로 처리할 수 있다. 각 플레인은 복수의 메모리 블록을 포함할 수 있다. 메모리 블록은 이레이즈 동작의 최소 단위일 수 있다. 하나의 메모리 블록은 복수의 페이지를 포함할 수 있다. 페이지는 라이트 동작의 최소 단위일 수 있다.
메모리 장치(150)의 구조는 도 2에서 보다 구체적으로 설명된다.
도 2는 메모리 장치(150)의 메모리 셀 어레이의 예시적인 구성을 나타내는 회로도이다.
도 2를 참조하면, 메모리 시스템(110)의 메모리 장치(150)에 포함된 복수의 메모리 블록들 중 어느 것과도 대응할 수 있는 메모리 블록(330)은 복수의 비트라인들(BL0 내지 BLm-1)과 연결된 복수의 셀 스트링(340)들을 포함할 수 있다. 각 열(column)의 셀 스트링(340)은 적어도 하나의 드레인 선택 트랜지스터(DST)와 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST) 사이에 복수 개의 메모리 셀들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀들(MC0 to MCn-1)은 셀 당 복수의 비트들의 데이터 정보를 저장하는 MLC로 구현될 수 있다. 각각의 셀 스트링(340)들은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다. 예를 들어, 도 2에 도시된 바와 같이 제1 셀 스트링은 제1 비트라인(BL0)과 연결되고, 마지막 셀 스트링은 마지막 비트라인(BLm-1)과 연결될 수 있다. 참고로, 도 2에서 'DSL'은 드레인 선택 라인, 'SSL'은 소스 선택 라인, 'CSL'은 공통 소스 라인을 나타낸다.
도 2는 NAND 플래시 메모리 셀들을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 상기 메모리 셀들은 NOR 플래시 메모리 셀 또는 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리 셀들일 수 있다. 또한, 메모리 장치(150)는 전하 저장층으로서 전도성 플로팅 게이트를 포함하는 플래시 메모리 장치 또는 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(CTF, Charge Trap Flash) 메모리 장치일 수도 있다.
메모리 장치(150)는 동작 모드에 따라 워드라인들로 공급하기 위한 프로그램 전압, 리드 전압, 패스 전압을 포함하는 워드라인 전압들을 제공하는 전압 공급부(310)를 더 포함할 수 있다. 전압 공급부(310)의 전압 생성 동작은 제어회로(미도시)에 의해 제어될 수 있다. 상기 제어회로의 제어 하에, 전압 공급부(310)는 메모리 셀 어레이의 메모리 블록들(또는 섹터들) 중 하나를 선택할 수 있고, 상기 선택된 메모리 블록의 워드라인들 중 하나를 선택할 수 있으며, 상기 워드라인 전압을 선택 워드라인으로 제공하고, 필요에 따라 비선택 워드라인으로 제공할 수 있다.
메모리 장치(150)는 제어회로에 의해 제어되는 리드/라이트 회로(320)를 포함할 수 있다. 검증/정상 리드 동작 중에, 리드/라이트 회로(320)는 메모리 셀 어레이로부터 데이터를 리드하기 위해 감지 증폭기로서 동작할 수 있다. 프로그램 동작 중에, 리드/라이트 회로(320)는 상기 메모리 셀 어레이에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로서 동작할 수 있다. 프로그램 동작 중에, 리드/라이트 회로(320)는 버퍼(미도시)로부터 상기 메모리 셀 어레이에 저장될 데이터를 수신하고, 상기 수신된 데이터에 따라 비트라인들을 구동할 수 있다. 리드/라이트 회로(320)는 각각이 열(column)들(또는 비트라인들) 또는 열쌍(column pair)들(또는 비트라인 쌍들)과 대응하는 복수의 페이지 버퍼들(322 내지 326)을 포함할 수 있으며, 각각의 페이지 버퍼들(322 내지 326)은 복수의 래치들(미도시)을 포함할 수 있다.
메모리 장치(150)는 2차원 또는 3차원의 메모리 장치로 구현될 수 있다. 특히, 메모리 장치(150)는 3차원 입체 스택 구조의 비휘발성 메모리 장치로 구현될 수 있다. 메모리 장치(150)가 3차원 구조로 구현되면, 메모리 장치(150)는 복수의 메모리 블록들을 포함할 수 있다.
메모리 장치(150)에 포함된 각 메모리 블록(330)은 제2방향을 따라 신장된 복수의 낸드 스트링(NS, 미도시)들과, 제1방향 및 제3방향들을 따라 신장된 복수의 낸드 스트링(NS)들을 포함할 수 있다. 각 낸드 스트링(NS)들은, 비트라인(BL), 적어도 하나의 드레인 선택라인(DSL), 적어도 하나의 소스 선택라인(SSL), 복수의 워드라인(WL)들, 적어도 하나의 더미 워드라인(DWL, 미도시), 그리고 공통 소스라인(CSL)에 연결될 수 있으며, 각 낸드 스트링(NS)들은 복수의 트랜지스터 구조들을 포함할 수 있다.
즉, 메모리 장치(150)의 각 메모리 블록(330)은, 복수의 비트라인(BL)들, 복수의 드레인 선택라인(DSL)들, 복수의 소스 선택라인(SSL)들, 복수의 워드라인(WL)들, 복수의 더미 워드라인(DWL)들, 그리고 복수의 공통 소스라인(CSL)들에 연결될 수 있으며, 각 메모리 블록(330)은 복수의 낸드 스트링(NS)들을 포함할 수 있다. 또한, 각 메모리 블록(330)에서 하나의 비트라인(BL)이 복수의 낸드 스트링(NS)들과 연결되어 하나의 낸드 스트링(NS) 내에 복수의 트랜지스터를 구현할 수 있다. 또한, 각 낸드 스트링(NS)의 드레인 선택 트랜지스터(DST)는 대응하는 비트라인(BL)과 연결될 수 있으며, 각 낸드 스트링(NS)의 소스 선택 트랜지스터(SST)는 공통 소스라인(CSL)과 연결될 수 있다. 메모리 셀(MC)들은 각 낸드 스트링(NS)의 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 제공될 수 있다. 즉, 복수의 메모리 셀들은 메모리 장치(150)의 각 메모리 블록(330)에는 복수의 메모리 셀들이 구현될 수 있다.
메모리 장치(150)는 하나의 메모리 셀에 복수 비트의 데이터를 저장할 수 있는 멀티 레벨 셀들을 포함할 수 있다. 예를 들어, 상기 멀티 레벨 셀은 하나의 메모리 셀에 3비트의 데이터를 저장할 수 있는 트리플 레벨 셀(TLC: Triple Level Cell)을 포함할 수 있다.
다수의 메모리 셀들 간의 미세한 전기적 특성의 차이로 인해 동일한 데이터가 프로그램된 메모리 셀들 각각의 문턱 전압은 문턱 전압 분포를 형성할 수 있다.
도 3은 문턱 전압 분포의 예로서, TLC의 문턱 전압 분포를 나타내는 도면이다.
TLC를 프로그램하면 상기 TLC는 7개의 프로그램 상태들(P1 내지 P7)과 하나의 이레이즈 상태(E) 중 어느 하나의 상태를 가질 수 있다. 도 3에 도시된 각 상태의 문턱 전압 분포들은 서로 하나도 겹치지 않고 각각 일정 범위의 리드 전압 마진을 가질 수 있다.
TLC의 상태들은 각각 3비트 데이터에 매핑될 수 있다. 예를 들어, 이레이즈 상태(E)는 데이터 '111'에 매핑될 수 있다. 마찬가지로, 7개의 프로그램 상태들(P1 내지 P7)은 데이터 '110', '100', '000', '010', '011', '001', '101'에 매핑될 수 있다. 도 3을 참조하면, 3비트 데이터의 최상위 비트는 MSB, 중위 비트는 CSB, 최하위 비트는 LSB로 지칭될 수 있다.
메모리 장치(150)는 하나의 워드 라인 단위로 데이터를 프로그램할 수 있다. 하나의 워드라인에 연결된 메모리 셀들의 그룹을 물리 페이지로 지칭할 수 있다. 하나의 물리 페이지에 포함된 메모리 셀들 각각은 3비트 데이터를 저장할 수 있으므로, 하나의 물리 페이지는 논리 페이지인 MSB 페이지, CSB 페이지, LSB 페이지를 포함할 수 있다.
메모리 장치(150)는 메모리 셀들이 나타내는 데이터를 리드하기 위해 상기 메모리 셀들이 연결된 워드 라인에 복수의 리드 전압들을 인가할 수 있다. 예를 들어, 메모리 장치(150)는 TLC가 나타내는 데이터를 리드하기 위해 워드 라인에 7개의 리드 전압들(R1 to R7)을 인가할 수 있다. 메모리 장치(150)가 데이터를 리드하기 위해 인가하는 복수의 리드 전압들의 세트를 리드 전압 세트로 지칭한다.
메모리 셀들이 프로그램된 후 시간이 지나면 메모리 셀들의 문턱 전압 분포가 변경될 수 있다. 예를 들어, 프로그램된 메모리 셀 주변의 워드 라인들에 전압이 인가되면 상기 프로그램된 메모리 셀의 문턱 전압이 상승하여 문턱 전압 분포가 변경될 수 있다. 다른 예로, 프로그램된 메모리 셀이 방치되는 경우 해당 메모리 셀에 트랩된 전하(charge)가 유실되어 문턱 전압 분포가 변경될 수 있다.
메모리 장치(150)가 데이터를 정확하게 리드하기 위해서는, 메모리 셀의 문턱 전압 분포에 따라 워드 라인에 인가될 복수의 리드 전압들이 적절하게 선택되어야 한다. 상기 복수의 리드 전압들을 선택할 수 있는 컨트롤러(130)에 대하여 후술된다.
다시 도 1을 참조하면, 컨트롤러(130)는 호스트(102)로부터의 요청에 응하여 메모리 장치(150)를 제어할 수 있다. 예를 들어, 컨트롤러(130)는 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장할 수 있다. 이러한 동작을 위해, 컨트롤러(130)는 메모리 장치(150)의 리드(read), 프로그램(program), 이레이즈(erase) 등의 동작을 제어할 수 있다.
컨트롤러(130)는 서로 내부 버스를 통해 동작 가능하도록 연결된 호스트 인터페이스(132), 프로세서(134), ECC부(Error Correcting Code, 138), 메모리 인터페이스(142) 및 메모리(144)를 포함할 수 있다.
호스트 인터페이스(132)는 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다.
호스트 인터페이스(132)는 호스트(102)와 데이터를 주고받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
메모리 인터페이스(142)는 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하도록, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 위한 메모리/스토리지(storage) 인터페이스로서의 역할을 할 수 있다. 메모리 장치(150)가 플래시 메모리, 특히 NAND 플래시 메모리인 경우, 메모리 인터페이스(142)는 메모리 장치(150)를 위한 제어 신호를 생성하고, 프로세서(134)의 제어 하에 메모리 장치(150)로 제공되는 데이터를 처리할 수 있다. 메모리 인터페이스(142)는 컨트롤러(130)와 메모리 장치(150) 사이의 커맨드 및 데이터를 처리하기 위한 인터페이스, 예를 들어 NAND 플래시 인터페이스로서 동작할 수 있다.
메모리 인터페이스(142)는 플래시 인터페이스 계층(FIL: Flash Interface Layer, 이하 'FIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
ECC부(138)는 메모리 장치(150)로부터 독출되는 데이터에 포함된 에러를 검출 및 정정할 수 있다. 즉, ECC부(138)는 ECC 인코딩 프로세스에서 사용된 ECC 코드를 통해 메모리 장치(150)로부터 독출된 데이터에 에러 정정 디코딩 프로세스를 수행할 수 있다. 에러 정정 디코딩 프로세스의 결과에 따라, ECC부(138)는 예를 들어 에러 정정 성공/실패 신호와 같은 신호를 출력할 수 있다. 에러 비트의 수가 정정 가능한 에러 비트의 임계치를 초과하면, ECC부(138)는 에러 비트를 정정하지 못하고, 에러 정정 실패 신호를 출력할 수 있다.
ECC부(138)는 ECC 인코더와 ECC 디코더를 포함할 수 있다. 상기 ECC 인코더는 메모리 장치(150)에 프로그램될 데이터를 에러 정정 인코딩하여 패리티 비트가 부가된 데이터를 생성할 수 있다. 상기 패리티 비트가 부가된 데이터는 메모리 장치(150)에 저장될 수 있다. 그리고, ECC 디코더는 메모리 장치(150)로부터 독출되는 데이터에 포함된 에러를 검출 및 정정할 수 있다.
ECC부(138)는 LDPC(low density parity check) 코드(code), BCH(Bose, Chaudhri, Hocquenghem) 코드, 터보 코드(turbo code), 리드-솔로몬 코드(Reed-Solomon code), 컨벌루션 코드(convolution code), RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있다. 그러나, ECC부(138)는 특정한 구조로 한정되는 것은 아니다. ECC부(138)는 오류 정정을 위한 회로, 모듈, 시스템 등을 모두 포함할 수 있다.
프로세서(134)는 메모리 시스템(110)의 전체적인 동작을 제어할 수 있다. 프로세서(134)는 메모리 시스템(110)의 전반적인 동작을 제어하기 위해 펌웨어를 구동할 수 있다. 상기 펌웨어는 플래시 변환 계층(FTL: Flash Translation Layer)로 불릴 수 있다. 그리고, 프로세서(134)는 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
프로세서(134)는 플래시 변환 계층을 구동하여 호스트로부터 수신된 요청에 대응하는 포그라운드 동작(foreground operation)을 수행할 수 있다. 예를 들어, 프로세서(134)는 호스트로부터의 라이트 요청에 응하여 메모리 장치(150)의 라이트 동작을 제어하고, 리드 요청에 응하여 메모리 장치(150)의 리드 동작을 제어할 수 있다.
또한, 컨트롤러(130)는 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해 메모리 장치(150)에 대한 백그라운드(background) 동작을 수행할 수도 있다. 예를 들어, 메모리 장치(150)에 대한 백그라운드 동작은 가비지 컬렉션(GC: Garbage Collection) 동작, 웨어 레벨링(WL: Wear Leveling) 동작, 맵 플러시(map flush) 동작, 배드 블록 관리(bad block management), 미디어 스캔(media scan) 동작 등을 포함할 수 있다.
포그라운드 동작 및 백그라운드 동작은 메모리 장치(150)의 리드 동작을 포함할 수 있다. 도 3을 참조하여 설명된 바와 같이 메모리 장치(150)로부터 데이터를 정확하게 리드하기 위해서는 프로세서(134)가 메모리 장치(150)에 인가되는 리드 전압을 메모리 셀들의 문턱 전압에 따라 결정해야 한다. 예를 들어, 프로세서(134)는 이전 리드 동작에서 리드된 데이터가 ECC부(138)에 의해 성공적으로 정정되었을 때의 리드 전압을 컨트롤러(130) 내부에 저장해 두고 현재 리드 동작을 수행할 때 상기 저장된 리드 전압을 사용하여 리드 동작을 수행할 수 있다. 상기 저장된 리드 전압은 히스토리 리드 전압으로 지칭될 수 있다.
메모리(144)는 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서의 역할을 수행할 수 있으며, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장할 수 있다. 컨트롤러(130)는 호스트(102)로부터의 요청에 응하여 메모리 장치(150)가 리드, 프로그램, 이레이즈 동작을 수행하도록 메모리 장치(150)를 제어할 수 있다. 컨트롤러(130)는 메모리 장치(150)로부터 독출되는 데이터를 호스트(102)로 제공할 수 있으며, 호스트(102)로부터 제공되는 데이터를 메모리 장치(150)에 저장할 수 있다. 메모리(144)는 컨트롤러(130)와 메모리 장치(150)가 이러한 동작을 수행하는 데 필요한 데이터를 저장할 수 있다.
메모리(144)는 휘발성 메모리로 구현될 수 있다. 예를 들어, 메모리(144)는 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 메모리(144)는 컨트롤러(130) 내부 또는 외부에 배치될 수 있다. 도 1은 컨트롤러(130) 내부에 배치된 메모리(144)를 예시한다. 일 실시예에서, 메모리(144)는 메모리(144)와 컨트롤러(130) 사이의 데이터를 입출력하는 메모리 인터페이스를 갖는 외부 휘발성 메모리 장치로 구현될 수 있다.
메모리(144)는 컨트롤러(130)와 메모리 장치(150)가 동작을 수행하는 데 필요한 데이터로서 리드 전압 테이블(146)을 저장할 수 있다. 예를 들어, 리드 전압 테이블(146)은 히스토리 리드 전압들을 저장할 수 있다.
도 4는 리드 전압 테이블(146)의 예를 도시한다.
도 4의 예에서, 리드 전압 테이블(146)은 메모리 블록별 히스토리 리드 전압 세트를 저장할 수 있다. 메모리 블록들은 TLC 메모리 블록일 수 있으며, 메모리 장치(150)는 7개의 리드 전압(R1 내지 R7)을 사용하여 리드 동작을 수행할 수 있다.
제1 메모리 블록(BLOCK1)의 7개의 리드 전압(R1 내지 R7)에 대응하는 히스토리 리드 전압 값은 R11 내지 R17로 도시된다. 즉, R11 내지 R17은 메모리 장치(150)가 제1 메모리 블록(BLOCK1)의 최근 성공적으로 완료된 리드 동작에서 사용된 리드 전압 값들일 수 있다. 마찬가지로, 제2 메모리 블록(BLOCK2)의 7개의 리드 전압(R1 내지 R7)에 대응하는 히스토리 리드 전압 값은 R21 내지 R27로 도시된다. R11 내지 R17, R21 내지 R27은 상수이다.
한편, 어떤 메모리 블록을 리드할 때 리드 전압 세트에 포함된 리드 전압들을 모두 사용하지는 않는 경우도 있다. 도 3의 예에서, 메모리 장치(150)가 워드 라인에 제1 및 제5 리드 전압(R1 및 R5)만 인가하더라도 LSB가 '0'인 문턱 전압 상태들과 '1'인 문턱 전압 상태들이 구분될 수 있다. 따라서 메모리 장치(150)가 워드 라인에 제1 및 제5 리드 전압(R1 및 R5)만 인가하더라도 해당 워드라인에 연관된 LSB 페이지를 리드할 수 있다.
프로세서(134)가 메모리 장치(150)로부터 에러 정정 확률이 높은 데이터를 획득하기 위해서는 리드 전압 테이블(146)이 메모리 블록별로 최신의 문턱 전압 분포에 따른 히스토리 리드 전압 세트를 갖는 것이 바람직하다. 만약 프로세서(134)가 리드 전압 테이블(146)의 히스토리 리드 전압 세트에서 최근 리드 동작에 사용된 일부 리드 전압의 리드 전압 값만을 업데이트한다면, 리드 전압 테이블(146)은 최신의 문턱 전압 분포에 따른 히스토리 리드 전압 세트를 가질 수 없다.
예를 들어, 메모리 장치(150)가 제1 및 제5 리드 전압(R1 및 R5)을 인가하여 어떤 메모리 블록의 LSB 페이지를 리드한 후 프로세서(134)가 해당 메모리 블록의 히스토리 리드 전압 세트에서 제1 및 제5 리드 전압(R1 및 R5)의 값만을 업데이트한다면, 제2, 제3, 제4, 제6, 제7 리드 전압(R2, R3, R4, R6, R7)은 여전히 과거의 문턱 전압 분포를 반영한 값을 가질 수 있다. 리드 전압 테이블(146)이 최신의 문턱 전압 분포에 따른 히스토리 리드 전압 세트를 가질 수 없다면 프로세서(134)가 메모리 장치(150)로부터 정확한 데이터를 획득하지 못할 수 있다.
본 발명의 실시 예들에 따르면, 프로세서(134)는 메모리 장치(150)가 리드 전압 세트에 포함된 일부 리드 전압들로만 리드 동작을 성공적으로 완료한 경우, 상기 일부 리드 전압의 값들에 기초하여 나머지 리드 전압 값들을 추정하고, 상기 일부 리드 전압 값들과 상기 추정된 나머지 리드 전압 값들을 리드 전압 테이블(146)에 업데이트할 수 있다.
이러한 본 발명의 실시 예들에 따르면, 메모리 장치(150)가 일부 리드 전압들로만 리드 동작을 수행한 경우라도 프로세서(134)는 최근의 메모리 셀 문턱 전압 분포를 반영하여 해당 메모리 블록의 리드 전압 세트의 모든 리드 전압 값들을 업데이트할 수 있다. 프로세서(134)는 해당 메모리 블록의 차후 리드 동작에서 최근의 메모리 셀 문턱 전압 분포가 반영된 리드 전압 세트를 사용함으로써, 리드 동작이 한 번에 성공할 가능성을 높일 수 있다. 따라서, 메모리 시스템(110)의 성능 및 신뢰성이 향상될 수 있다.
도 5에서는 메모리 장치(150)가 리드 전압 세트의 일부 전압들로만 리드 동작을 수행하는 경우의 예로서, 미디어 스캔 동작이 설명된다.
도 5는 본 발명의 실시 예들에 따른 미디어 스캔 동작을 나타내는 흐름도이다.
데이터가 프로그램된 메모리 셀들의 문턱 전압 분포 변화로 인해 메모리 셀에 저장된 데이터가 손상될 수 있다. 프로세서(134)는 상기 데이터에 ECC부(138)로 정정할 수 없는 수준의 에러가 발생하는 것을 방지하기 위해 리드 리클레임 동작을 수행할 수 있다. 리드 리클레임 동작은 메모리 장치(150)로부터 획득된 데이터에 정해진 수준 이상의 에러가 발생한 경우 해당 데이터의 에러를 정정하고 상기 정정된 데이터를 메모리 장치(150)에 저장하는 동작을 지칭한다.
프로세서(134)는 오랫동안 액세스되지 않는 메모리 블록에서 리드 리클레임 동작이 적시에 수행되지 못하고 데이터가 손상되는 것을 방지하기 위해 미디어 스캔 동작을 수행할 수 있다. 미디어 스캔 동작은 프로세서(134)가 주기적으로 메모리 블록들의 데이터를 리드하고, 리드된 데이터에 정해진 수준 이상의 에러가 발생한 경우 리드 리클레임 동작을 수행하는 동작을 지칭한다. 단계 S502 내지 단계 S518에서 본 발명의 실시 예에 따른 미디어 스캔 동작이 구체적으로 설명된다.
단계 S502에서, 프로세서(134)는 주기적으로 미디어 스캔 동작을 트리거할 수 있다.
예를 들어, 프로세서(134)는 정해진 시구간에 메모리 장치(150)의 모든 메모리 블록들이 리드될 수 있도록 미디어 스캔 트리거 주기를 결정할 수 있다. 프로세서(134)가 상기 트리거 주기마다 정해진 수의 메모리 블록들에 미디어 스캔 동작을 수행하면 상기 정해진 시구간에 메모리 장치(150)의 모든 메모리 블록들이 한 번씩 리드될 수 있다. 이하에서 현재 트리거된 미디어 스캔 동작에서 리드될 메모리 블록을 타겟 메모리 블록으로 지칭한다.
단계 S504에서, 프로세서(134)는 상기 타겟 메모리 블록에 포함된 일부 논리 페이지를 리드하도록 메모리 장치(150)를 제어할 수 있다.
예를 들어, 프로세서(134)는 상기 미디어 스캔 동작으로 인한 성능 저하를 방지하기 위해, 상기 타겟 메모리 블록의 메모리 셀들 중 일부 취약한 메모리 셀들을 리드하도록 메모리 장치(150)를 제어할 수 있다. 메모리 블록들의 취약한 메모리 셀들은 사전에 통계적으로 결정될 수 있으며, 해당 메모리 셀들이 연결된 취약한 워드라인에 대한 정보가 메모리 장치(150)에 사전에 저장될 수 있다.
그리고, 프로세서(134)는 메모리 장치(150)가 상기 취약 워드라인과 연관된 모든 논리 페이지들을 리드하도록 제어하는 대신 일부 논리 페이지, 예를 들어 LSB 페이지만을 리드하도록 제어할 수 있다. 메모리 장치(150)가 LSB 페이지만을 리드하는 경우 상기 취약 워드라인에 제1 및 제5 리드 전압(R1 및 R5)만을 인가할 수 있다. 미디어 스캔 동작에 포함되는 리드 동작은 데이터를 획득하기 위한 동작이 아니라 메모리 블록에 저장된 데이터의 신뢰도를 판단하기 위한 동작이다. 프로세서(134)는 취약 워드라인의 일부 논리 페이지만을 리드한 결과에 기초하여 메모리 블록에 저장된 데이터의 신뢰도를 판단할 수 있으며, 모든 논리 페이지들을 리드하는 경우에 비해 짧은 시간에 미디어 스캔 동작을 완료할 수 있다.
프로세서(134)는 리드 전압 테이블(146)을 사용하여 상기 타겟 메모리 블록의 제1 및 제5 리드 전압(R1 및 R5)에 해당하는 히스토리 리드 전압 값을 찾고, 해당 히스토리 리드 전압 값으로 상기 LSB 페이지를 리드하도록 메모리 장치(150)를 제어할 수 있다.
한편, 단계 S504에서 메모리 장치(150)가 LSB 페이지를 리드하는 것은 하나의 예시에 불과하며, 구현에 따라 메모리 장치(150)는 CSB 페이지를 리드하거나 MSB 페이지를 리드할 수도 있다. 도 3의 예에서, 메모리 장치(150)가 미디어 스캔 동작 시 CSB 페이지만을 리드하는 경우 상기 취약 워드라인에 제2, 제4 및 제6 리드 전압(R2, R4, R6)만을 인가할 수 있다. 그리고, 메모리 장치(150)가 MSB 페이지만을 리드하는 경우 상기 취약 워드라인에 제3 및 제7 리드 전압(R3, R7)만을 인가할 수 있다.
단계 S506에서, ECC부(138)는 단계 S504의 리드 동작으로 획득된 데이터의 에러 정정 디코딩을 수행하고, 상기 에러 정정 디코딩의 성공 여부를 판단할 수 있다.
상기 에러 정정 디코딩은 하드 디시젼 디코딩 및 소프트 디시젼 디코딩을 포함할 수 있다. ECC부(138)는 상기 제1 및 제5 리드 전압(R1 및 R5)만을 인가하여 리드된 데이터를 사용하여 하드 디시젼 디코딩을 수행할 수 있다.
만약 하드 디시젼 디코딩에 실패한 경우, 프로세서(134)는 상기 제1 및 제5 리드 전압(R1 및 R5)의 주변 전압인 소프트 리드 전압들을 인가하여 상기 LSB 페이지를 리드함으로써 상기 리드된 데이터의 신뢰성 정보를 획득할 수 있다. ECC부(138)는 상기 신뢰성 정보를 사용하여 소프트 디시젼 디코딩을 수행할 수 있다.
상기 에러 정정에 실패한 경우(단계 S506에서, "NO"), 단계 S508에서 프로세서(134)는 메모리 장치(150)가 최대 횟수의 리드 리트라이를 수행하였는지 판단할 수 있다.
최대 횟수의 리드 리트라이를 수행하지 않은 경우(단계 S508에서, "NO"), 프로세서(134)는 단계 S510에서 상기 LSB 페이지에 대해 리드 리트라이 동작을 수행하도록 메모리 장치(150)를 제어할 수 있다.
프로세서(134)는 LSB 페이지에 대한 이전 리드 동작 및 이전 리드 리트라이 동작에서 사용되지 않은 리드 전압을 사용하여 리드 리트라이 동작을 수행할 수 있다.
제1 예로, 리드 전압 테이블(146)은 사전에 정해진 리드 리트라이 테이블을 포함할 수 있으며, 프로세서(134)는 상기 리드 리트라이 테이블에 포함된 리드 전압 세트의 제1 및 제5 리드 전압(R1 및 R5)을 사용하여 상기 LSB 페이지에 리드 리트라이 동작을 수행하도록 메모리 장치(150)를 제어할 수 있다.
제2 예로, 프로세서(134)는 가우시안 모델링 알고리즘 등을 사용하여 최적의 리드 전압 세트를 결정하고, 상기 결정된 리드 전압 세트의 제1 및 제5 리드 전압(R1 및 R5)을 사용하여 상기 LSB 페이지에 리드 리트라이 동작을 수행하도록 메모리 장치(150)를 제어할 수 있다.
최대 횟수의 리드 리트라이를 수행한 경우(단계 S508에서, "YES"), 단계 S512에서 프로세서(134)는 상기 LSB 페이지에 대한 리드 동작이 실패한 것으로 판단할 수 있다.
상기 에러 정정에 성공한 경우(단계 S506에서, "YES"), 단계 S514에서 프로세서(134)는 상기 타겟 메모리 블록의 리드 리클레임 동작을 수행할지 여부를 결정할 수 있다.
예를 들어, 프로세서(134)는 단계 S506에서 하드 디시젼 디코딩으로 데이터의 에러 정정에 성공하지 못하고, 소프트 디시젼 디코딩을 수행하여 에러 정정에 성공한 경우에 상기 타겟 메모리 블록의 리드 리클레임 동작을 수행하기로 결정할 수 있다.
프로세서(134)가 상기 리드 리클레임 동작을 수행하기로 결정한 경우(단계 S514에서, "YES"), 프로세서(134)는 단계 S516에서 상기 타겟 메모리 블록의 데이터를 획득하여 ECC부(138)를 사용하여 에러를 정정하고, 에러 정정된 데이터를 목적지 블록에 저장하도록 메모리 장치(150)를 제어할 수 있다. 그리고 프로세서(134)는 단계 S518을 수행할 수 있다.
프로세서(134)가 상기 리드 리클레임 동작을 수행하지 않기로 결정한 경우(단계 S514에서, "NO"), 프로세서(134)는 단계 S518에서 선택적으로 제1 내지 제5 리드 전압(R1 및 R5)에 기초하여 제2, 제3, 제4, 제6, 제7 리드 전압(R2, R3, R4, R6, R7)을 추정하고, 리드 전압들을 업데이트할 수 있다.
도 6은 본 발명의 실시 예들에 따른 리드 전압 추정을 설명하기 위한 도면이다.
도 6에 도시된 그래프의 가로축은 메모리 셀의 문턱 전압을 나타내고, 세로축은 해당 문턱 전압을 갖는 메모리 셀들의 수를 나타낸다. 도 6의 그래프에 도시된 일점쇄선은 메모리 셀들의 문턱 전압 분포를 예시한다. 도 6의 그래프에 도시된 문턱 전압 분포는 도 3의 그래프에 도시된 이상적인 문턱 전압 분포가 리드 디스터브 및 메모리 셀의 전하 누설 등으로 변형된 문턱 전압 분포일 수 있다.
프로세서(134)는 메모리 장치(150)가 어떤 메모리 블록의 메모리 셀들에 프로그램된 데이터를 정확하게 리드하기 위해서 상기 메모리 셀들의 최신 문턱 전압 분포를 반영하여 리드 전압을 결정하는 것이 바람직하다. 그러나, 프로세서(134)는 메모리 셀들의 문턱 전압 분포를 정확히 알 수 없다. 따라서, 프로세서(134)는 도 4를 참조하여 설명된 바와 같이 상기 메모리 블록의 최근 리드 동작 결과에 기초하여 결정된 상기 히스토리 리드 전압 세트를 이용하여 메모리 장치(150)의 리드 동작을 제어할 수 있다.
상기 메모리 블록의 최근 리드 동작은 리드 전압 세트의 일부 리드 전압만을 사용하여 수행될 수 있다. 상기 일부 리드 전압으로 수행된 리드 동작이 성공한 경우, 상기 일부 리드 전압의 값은 최신의 문턱 전압 분포가 반영된 값일 수 있다. 도 6은 메모리 장치(150)가 제1 및 제5 리드 전압(R1 및 R5)만을 사용하여 메모리 블록의 LSB 페이지를 성공적으로 리드한 경우, 제1 및 제5 리드 전압(R1 및 R5)의 값을 예시한다.
프로세서(134)는 상기 일부 리드 전압에 기초하여 상기 리드 동작에서 사용되지 않은 나머지 리드 전압의 값을 추정할 수 있다. 도 6은 제2, 제3, 제4, 제6, 제7 리드 전압(R2, R3, R4, R6, R7)의 추정된 값이 제1 및 제5 리드 전압(R1 및 R5)의 값에 대한 함수로 표현될 수 있다는 점을 나타낸다. 이하에서, 메모리 블록의 최근 리드 동작에서 사용된 일부 리드 전압을 사용 리드 전압으로 지칭하고, 상기 최근 리드 동작에서 사용되지 않은 나머지 리드 전압을 미사용 리드 전압으로 지칭한다. 즉, 도 6의 예에서 사용 리드 전압은 제1 및 제5 리드 전압(R1 및 R5)이고, 미사용 리드 전압은 제2, 제3, 제4, 제6, 제7 리드 전압(R2, R3, R4, R6, R7)이다.
도 7 내지 도 10을 참조하여 설명되는 다양한 실시 예들에 따르면, 프로세서(134)는 사용 리드 전압의 값들에 기초하여 미사용 리드 전압의 값들을 추정할 수 있다. 프로세서(134)는 상기 미사용 리드 전압의 값들을 추정한 경우, 상기 사용 리드 전압의 값들 및 상기 추정된 미사용 리드 전압의 값들을 리드 전압 테이블(146)에 업데이트할 수 있다.
본 발명의 실시 예들에 따르면, 프로세서(134)는 최근 메모리 셀 전압 분포가 반영된 사용 리드 전압의 값들에 기초하여 미사용 리드 전압의 값들을 추정할 수 있으므로 미사용 리드 전압에 대해서도 최근 메모리 셀 전압 분포가 반영될 수 있다. 특히, 최근 메모리 셀 전압 분포가 변경되어 메모리 장치(150)가 리드 리트라이를 수행하여 사용 리드 전압의 값이 변경된 경우, 프로세서(134)는 사용 리드 전압의 값뿐만 아니라 미사용 리드 전압의 값도 최근 변경된 메모리 셀 전압 분포를 반영하여 변경할 수 있다.
프로세서(134)는 최근 메모리 셀 전압 분포가 반영된 히스토리 리드 전압 세트를 사용하여 메모리 장치(150)의 차후 리드 동작을 제어할 수 있다. ECC부(138)는 메모리 장치(150)로부터 정확한 데이터를 획득할 수 있으므로 높은 확률로 에러 정정 디코딩에 성공할 수 있고, 프로세서(134)는 리드 리트라이를 적게 수행할 수 있다. 따라서, 메모리 시스템(110)의 신뢰성 및 성능이 향상될 수 있다.
도 7은 본 발명의 제1 실시 예에 따른 미사용 리드 전압 값 추정을 설명하는 도면이다.
도 7에 도시된 그래프의 가로축은 메모리 셀의 문턱 전압을 나타내고, 세로축은 해당 문턱 전압을 갖는 메모리 셀들의 수를 나타낸다. 도 7에 도시된 일점 쇄선은 메모리 셀들의 문턱 전압 분포를 나타내고, 실선은 사용 리드 전압의 값을 나타낸다. 그리고, 점선은 본 발명의 제1 실시 예에 따라 추정되는 미사용 리드 전압의 값을 나타낸다.
도 7의 예에서, 프로세서(134)는 사용 리드 전압들인 제1 및 제5 리드 전압(R1 및 R5)의 값에 기초하여 미사용 리드 전압들인 제2, 제3, 제4, 제6, 제7 리드 전압(R2, R3, R4, R6, R7)의 값을 추정할 수 있다. 구체적으로, 프로세서(134)는 제1 내지 제7 리드 전압(R1 내지 R7)의 값들끼리 동일한 간격을 갖도록 미사용 리드 전압의 값들을 추정할 수 있다.
프로세서(134)는 상기 사용 리드 전압의 값들 및 상기 추정된 미사용 리드 전압의 값들을 리드 전압 테이블(146)에 업데이트할 수 있다.
도 8은 본 발명의 제2 실시 예에 따른 미사용 리드 전압 추정을 설명하는 도면이다.
도 8에 도시된 그래프의 가로축은 메모리 셀의 문턱 전압을 나타내고, 세로축은 해당 문턱 전압을 갖는 메모리 셀들의 수를 나타낸다. 도 8에 도시된 일점 쇄선은 메모리 셀들의 문턱 전압 분포를 나타낸다. 점선은 기존에 리드 전압 테이블(146)에 저장된, 이전 리드 전압 값들을 나타낸다. 그리고, 실선은 최근 리드 동작에 의해 업데이트된 최근 리드 전압 값들을 나타낸다. 상기 최근 리드 전압 값들은 최근 리드 동작에서의 사용 리드 전압의 값들 및 본 발명의 제2 실시 예에 따라 추정되는 미사용 리드 전압의 값들을 포함할 수 있다.
도 8의 예에서, 프로세서(134)는 사용 리드 전압들인 제1 및 제5 리드 전압(R1 및 R5)의 값의 변화량에 기초하여 미사용 리드 전압들인 제2, 제3, 제4, 제6, 제7 리드 전압(R2, R3, R4, R6, R7)의 값을 추정할 수 있다.
사용 리드 전압들의 변화량은 사용 리드 전압의 이전 리드 전압 값과 최근 리드 동작에서의 사용 리드 전압 값의 차로 결정될 수 있다. 도 8의 예에서, 사용 리드 전압인 제1 리드 전압(R1) 값의 제1 변화량이 δ1로 도시되며, 제5 리드 전압(R5) 값의 제2 변화량이 δ2로 도시된다.
프로세서(134)는 미사용 리드 전압들의 리드 전압 값을 이전 리드 전압 값으로부터 추정 변화량 δ만큼씩 변경시킨 값으로 추정할 수 있다. 프로세서(134)는 추정 변화량 δ를 상기 제1 변화량 δ1 및 상기 제2 변화량 δ2에 대한 함수로서 결정될 수 있다. 제1 예로 추정 변화량 δ는 상기 제1 변화량 δ1 및 상기 제2 변화량 δ2의 평균값으로 결정될 수 있고, 제2 예로 추정 변화량 δ는 상기 제1 변화량 δ1 및 상기 제2 변화량 δ2 중 최댓값으로 결정될 수 있고, 제3 예로 추정 변화량 δ는 상기 제1 변화량 δ1 및 상기 제2 변화량 δ2 중 최솟값으로 결정될 수 있다. 추정 변화량 δ의 함수는 상기 제1 내지 제3 예로 제한되지는 않는다.
프로세서(134)는 상기 사용 리드 전압 값 및 상기 추정된 미사용 리드 전압의 값들을 리드 전압 테이블(146)에 업데이트할 수 있다.
도 9는 본 발명의 제3 실시 예에 따른 미사용 리드 전압 추정을 설명하는 도면이다.
프로세서(134)는 미사용 리드 전압 값들을 추정하기 위해 기계학습 모델(902)을 사용할 수 있다. 기계학습 모델(902)은 지도학습(supervised learning) 모델을 사용하여 사전 생성될 수 있다. 일 예로, 기계학습 모델(902)을 사전 생성하기 위해 딥 신경망 네트워크(deep neural network)가 사용될 수 있다. 생성된 기계학습 모델(902)은 메모리(144)에 로드되어 프로세서(134)에서 구동될 수 있다.
상기 지도 학습의 입력 및 출력 데이터로서 리드 전압 세트의 리드 전압 값들 및 상기 리드 전압 값들을 사용하여 리드된 데이터에 대한 에러 정정 디코딩으로부터 획득된 에러 정정 정보를 사용할 수 있다.
예를 들어, 상기 지도학습의 입력 데이터는 상기 리드 전압 세트 중 LSB 페이지 리드 시에 사용되는 사용 리드 전압 값(Rused) 및 에러 정정 정보(H)를 포함할 수 있다. 상기 지도학습의 출력 데이터는 LSB 페이지 리드 시에 미사용되는 미사용 리드 전압 값(Runused)일 수 있다.
상기 에러 정정 정보는 메모리 장치(150)의 데이터가 얼마나 에러를 많이 포함하는지를 나타내는 정보이다.
상기 에러 정정 정보의 제1 예는 메모리 장치(150)로부터 출력된 ECC 입력 데이터와 ECC부(138)에 의해 에러 정정된 ECC 출력 데이터의 해밍 거리(Hamming distance)일 수 있다. 상기 해밍 거리 값이 클수록 ECC 입력 데이터와 ECC 출력 데이터가 크게 차이날 수 있다.
상기 에러 정정 정보의 제2 예는 메모리 장치(150)로부터 출력된 ECC 입력 데이터의 초기 패리티 체크에 의해 생성된 초기 신드롬 벡터의 해밍 가중치(Hamming weight)일 수 있다. ECC부(138)는 메모리 장치(150)로부터 출력된 ECC 입력 데이터에 초기 패리티 체크를 수행하고, 상기 초기 패리티 체크에 의해 생성된 초기 신드롬 벡터에 기초하여 상기 ECC 입력 데이터에 에러가 있는지 여부를 판단할 수 있다. ECC부(138)는 상기 ECC 입력 데이터에 에러가 있는지 여부에 따라 에러 정정을 수행하고, 에러 정정 결과에 대한 후속 패리티 체크를 수행하는 동작을 에러 정정에 성공할 때까지, 혹은 최대 반복 횟수에 도달할 때까지 반복할 수 있다. 상기 초기 신드롬 벡터의 해밍 가중치 값이 클수록 메모리 장치(150)로부터 출력된 데이터의 신뢰도가 낮을 수 있다.
실시 예에 따라, 상기 지도학습의 입력 데이터는 상기 사용 리드 전압 값의 변화량들인 δ1 및 δ2를 더 포함할 수 있다. 상기 사용 리드 전압 값의 변화량들은 이전 사용 리드 전압 값과 최근 리드 전압 값들의 차로 결정될 수 있다.
도 5를 참조하여 설명된 단계 S518에서, 본 발명의 제3 실시 예에 따른 미사용 리드 전압 추정은 선택적으로 수행될 수 있다.
도 10은 본 발명의 제3 실시 예에 따른 단계 S518의 세부 동작을 나타내는 도면이다.
단계 S1002에서, 프로세서(134)는 사용 리드 전압 값들의 변화량들인 δ1 및 δ2에 대한 함수 값이 임계값 ε을 넘는지 판단할 수 있다. 상기 함수 값의 예는 상기 변화량들의 평균값, 상기 변화량들 중 최댓값, 상기 변화량들 중 최솟값, 상기 변화량들 중 정해진 어느 하나의 값 등이 있다.
상기 함수 값이 임계값 ε를 넘는 경우(단계 S1002에서 "YES"), 프로세서(134)는 단계 S1004에서 기계학습 모델(902)을 구동하여 미사용 리드 전압의 값들(Runused)을 추정할 수 있다.
기계학습 모델(902)의 입력 데이터는 기계학습 모델(902)의 구현에 따라 적어도 상기 사용 리드 전압의 값들 및 에러 정정 정보를 포함할 수 있고, 상기 사용 리드 전압 값의 변화량들을 더 포함할 수 있다. 상기 에러 정정 정보는 단계 S506의 에러 정정 디코딩으로부터 획득될 수 있다. 기계학습 모델(902)의 출력 데이터는 상기 미사용 리드 전압의 추정된 값들일 수 있다.
단계 S1006에서, 프로세서(134)는 상기 사용 리드 전압 값들과 및 상기 미사용 리드 전압의 추정된 값들(Rall)을 리드 전압 테이블(146)에 업데이트할 수 있다.
상기 함수 값이 임계값 ε를 넘지 않는 경우(단계 S1002에서, "NO")는 사용 리드 전압의 변화량들이 충분히 작은 경우이므로, 미사용 리드 전압의 변화량도 충분히 작은 것으로 판단될 수 있다. 따라서, 프로세서(134)는 단계 S1008에서 리드 전압 테이블(146)에 사용 리드 전압의 값들(Rused)만을 업데이트할 수 있다.
본 발명의 실시 예들에 따르면, 프로세서(134)는 메모리 장치(150)가 리드 전압 세트에 포함된 일부 리드 전압들만을 사용하여 메모리 블록의 리드 동작을 수행하도록 제어하고, 상기 리드 동작이 성공적으로 완료된 경우 상기 일부 리드 전압의 값들에 기초하여 미사용 리드 전압 값들을 추정할 수 있다. 프로세서(134)는 상기 일부 리드 전압들과 상기 추정된 나머지 리드 전압 값들을 리드 전압 테이블(146)에 해당 메모리 블록의 히스토리 리드 전압 값들로서 업데이트할 수 있다.
미디어 스캔 동작의 예에서, 프로세서(134)는 메모리 장치(150)가 일부 리드 전압들만을 사용하여 리드 동작을 수행하도록 제어함으로써 메모리 장치(150)가 이미 메모리 블록에 프로그램된 데이터의 신뢰성을 짧은 시간 내에 보완할 수 있다. 그리고, 프로세서(134)는 상기 일부 리드 전압들에 기초하여 해당 메모리 블록의 모든 히스토리 리드 전압 값들을 최근 메모리 셀들의 문턱 전압 분포를 반영하여 업데이트할 수 있으므로 해당 메모리 블록의 차후 리드 동작의 신뢰성이 향상될 수 있다. 따라서, 메모리 시스템(110)의 성능 및 신뢰성이 향상될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
110: 메모리 시스템
130: 컨트롤러
150: 메모리 장치

Claims (20)

  1. 복수의 멀티 레벨 셀 메모리 블록들을 포함하는 메모리 장치를 제어하는 컨트롤러에 있어서,
    상기 멀티 레벨 셀 메모리 블록들을 리드하기 위한 복수의 리드 전압들의 값을 포함하는 복수의 리드 전압 세트들을 저장하는 메모리;
    상기 리드 전압 세트들 중 선택된 리드 전압 세트에 포함된 복수의 리드 전압들 중 일부 리드 전압들의 값을 사용하여, 타겟 논리 페이지의 리드 동작을 수행하도록 상기 메모리 장치를 제어하는 프로세서; 및
    상기 리드 동작에 의해 상기 메모리 장치로부터 출력된 데이터의 에러 검출 및 정정을 수행함으로써 상기 리드 동작의 성공 여부를 결정하는 ECC(Error Correction Code)부를 포함하고,
    상기 프로세서는 상기 리드 동작이 성공했을 때의 상기 일부 리드 전압들의 값 및 상기 일부 리드 전압들의 값에 기초하여 결정된 상기 리드 전압 세트의 미사용 리드 전압들의 값들로 상기 선택된 리드 전압 세트를 업데이트하는
    컨트롤러.
  2. 제1항에 있어서,
    상기 프로세서는
    상기 리드 동작이 실패했을 때 상기 일부 리드 전압들의 값을 변경하여 상기 리드 동작을 재시도하는
    컨트롤러.
  3. 제1항에 있어서,
    상기 프로세서는
    미디어 스캔 동작의 트리거에 응하여 상기 타겟 논리 페이지를 선택하고, 상기 리드 동작이 성공했을 때 상기 메모리 장치로부터 출력된 데이터의 에러 수준에 따라 상기 타겟 논리 페이지를 포함하는 메모리 블록에 리드 리클레임 동작을 수행하는
    컨트롤러.
  4. 제3항에 있어서,
    상기 프로세서는
    상기 미디어 스캔 동작이 트리거될 때마다 상기 복수의 멀티 레벨 셀 메모리 블록들 중에서 순차적으로 타겟 메모리 블록을 선택하고, 상기 타겟 메모리 블록에 연관된 워드라인들 들 중 통계적으로 결정된 취약 워드라인과 연관되는 복수의 논리 페이지들 중 일부 논리 페이지를 선택함으로써 상기 타겟 논리 페이지를 선택하는
    컨트롤러.
  5. 제1항에 있어서,
    상기 프로세서는
    상기 일부 리드 전압들의 값과 상기 미사용 리드 전압들의 값 각각이 서로 동일한 간격을 갖도록 상기 미사용 리드 전압들의 값을 결정하는
    컨트롤러.
  6. 제1항에 있어서,
    상기 프로세서는
    상기 선택된 리드 전압 세트의 일부 리드 전압들의 값 및 상기 리드 동작에 성공했을 때의 일부 리드 전압들의 값에 기초하여 상기 일부 리드 전압들의 값의 변화량을 결정하고, 상기 결정된 변화량 및 상기 선택된 리드 전압 세트의 미사용 리드 전압들의 값에 기초하여 상기 미사용 리드 전압들의 값을 결정하는
    컨트롤러.
  7. 제1항에 있어서,
    상기 프로세서는
    복수의 리드 전압 세트들의 리드 전압 값들 및 상기 리드 전압 값들을 사용하여 리드된 데이터의 에러 정정 정보에 기초하여 지도 학습(supervised learning)된 기계학습 모델을 더 포함하고,
    상기 기계학습 모델은 상기 리드 동작이 성공했을 때의 일부 리드 전압들의 값 및 상기 리드 동작에 의해 리드된 데이터의 에러 정정 정보를 입력 데이터로 하여 미사용 리드 전압들의 추정된 값을 출력하는
    컨트롤러.
  8. 제7항에 있어서,
    상기 에러 정정 정보는
    상기 메모리 장치로부터 출력되어 상기 ECC부로 입력되는 ECC 입력 데이터와 상기 ECC부에 의해 에러 정정된 ECC 출력 데이터의 해밍 거리(Hamming distance) 또는 상기 ECC 입력 데이터의 초기 패리티 체크에 의해 생성된 초기 신드롬 벡터의 해밍 가중치(Hamming weight) 중 어느 하나인
    컨트롤러.
  9. 제7항에 있어서,
    상기 프로세서는
    상기 선택된 리드 전압 세트의 일부 리드 전압들의 값 및 상기 리드 동작에 성공했을 때의 일부 리드 전압들의 값에 기초하여 상기 일부 리드 전압들의 값의 변화량을 결정하고, 상기 변화량의 크기가 임계값을 넘으면 상기 기계학습 모델을 사용하여 상기 미사용 리드 전압들의 값을 결정하고, 상기 변화량의 크기가 임계값을 넘지 않으면 상기 미사용 리드 전압들의 값을 상기 선택된 리드 전압 세트의 미사용 리드 전압들의 값과 동일하게 결정하는
    컨트롤러.
  10. 제1항에 있어서,
    상기 메모리에 저장된 리드 전압 세트들은
    메모리 블록별 히스토리 리드 전압 세트들을 포함하는
    컨트롤러.
  11. 복수의 멀티 레벨 셀 메모리 블록들을 포함하는 메모리 장치를 제어하는 컨트롤러의 동작 방법에 있어서,
    상기 멀티 레벨 셀 메모리 블록들을 리드하기 위한 복수의 리드 전압들의 값을 포함하는, 상기 컨트롤러의 메모리에 저장된 리드 전압 세트들 중 선택된 리드 전압 세트에 포함된 복수의 리드 전압들 중 일부 리드 전압들의 값을 사용하여, 타겟 논리 페이지의 리드 동작을 수행하도록 상기 메모리 장치를 제어하는 단계;
    상기 리드 동작에 의해 상기 메모리 장치로부터 출력된 데이터의 에러 검출 및 정정을 수행함으로써 상기 리드 동작의 성공 여부를 결정하는 단계; 및
    상기 리드 동작이 성공했을 때의 상기 일부 리드 전압들의 값 및 상기 일부 리드 전압들의 값에 기초하여 결정된 상기 리드 전압 세트의 미사용 리드 전압들의 값들로 상기 선택된 리드 전압 세트를 업데이트하는 단계
    를 포함하는 동작 방법.
  12. 제11항에 있어서,
    상기 리드 동작이 실패했을 때 상기 일부 리드 전압들의 값을 변경하여 상기 리드 동작을 재시도하는 단계
    를 더 포함하는 동작 방법.
  13. 제11항에 있어서,
    미디어 스캔 동작의 트리거에 응하여 상기 타겟 논리 페이지를 선택하는 단계; 및
    상기 리드 동작이 성공했을 때 상기 메모리 장치로부터 출력된 데이터의 에러 수준에 따라 상기 타겟 논리 페이지를 포함하는 메모리 블록에 리드 리클레임 동작을 수행하는 단계
    를 더 포함하는 동작 방법.
  14. 제13항에 있어서,
    미디어 스캔 동작의 트리거에 응하여 상기 타겟 논리 페이지를 선택하는 단계는
    상기 미디어 스캔 동작이 트리거될 때마다 상기 복수의 멀티 레벨 셀 메모리 블록들 중에서 순차적으로 타겟 메모리 블록을 선택하는 단계; 및
    상기 타겟 메모리 블록에 연관된 워드라인들 들 중 통계적으로 결정된 취약 워드라인과 연관되는 복수의 논리 페이지들 중 일부 논리 페이지를 선택하는 단계
    를 포함하는 동작 방법.
  15. 제11항에 있어서,
    상기 일부 리드 전압들의 값과 상기 미사용 리드 전압들의 값 각각이 서로 동일한 간격을 갖도록 상기 미사용 리드 전압들의 값을 결정하는 단계
    를 더 포함하는 동작 방법.
  16. 제11항에 있어서,
    상기 선택된 리드 전압 세트의 일부 리드 전압들의 값 및 상기 리드 동작에 성공했을 때의 일부 리드 전압들의 값에 기초하여 상기 일부 리드 전압들의 값의 변화량을 결정하고, 상기 결정된 변화량 및 상기 선택된 리드 전압 세트의 미사용 리드 전압들의 값에 기초하여 상기 미사용 리드 전압들의 값을 결정하는 단계
    를 더 포함하는 동작 방법.
  17. 제11항에 있어서,
    기계학습 모델에 상기 리드 동작이 성공했을 때의 일부 리드 전압들의 값 및 상기 리드 동작에 의해 리드된 데이터의 에러 정정 정보를 입력하여 획득되는 미사용 리드 전압들의 추정된 값으로 상기 미사용 리드 전압들의 값을 결정하는 단계
    를 더 포함하고,
    상기 기계학습 모델은 복수의 리드 전압 세트들의 리드 전압 값들 및 상기 리드 전압 값들을 사용하여 리드된 데이터의 에러 정정 정보에 기초하여 사전에 지도 학습(supervised learning)되는
    동작 방법.
  18. 제17항에 있어서,
    상기 에러 정정 정보는
    상기 메모리 장치로부터 출력되어 상기 에러 정정 및 검출되기 전의 ECC 입력 데이터와 상기 에러 정정 및 검출이 완료된 ECC 출력 데이터의 해밍 거리(Hamming distance) 또는 상기 ECC 입력 데이터의 초기 패리티 체크에 의해 생성된 초기 신드롬 벡터의 해밍 가중치(Hamming weight) 중 어느 하나인
    동작 방법.
  19. 제11항에 있어서,
    상기 선택된 리드 전압 세트의 일부 리드 전압들의 값 및 상기 리드 동작에 성공했을 때의 일부 리드 전압들의 값에 기초하여 상기 일부 리드 전압들의 값의 변화량을 결정하는 단계; 및
    상기 변화량의 크기가 임계값을 넘으면 기계학습 모델에 상기 리드 동작이 성공했을 때의 일부 리드 전압들의 값 및 상기 리드 동작에 의해 리드된 데이터의 에러 정정 정보를 입력하여 획득되는 미사용 리드 전압들의 추정된 값으로 상기 미사용 리드 전압들의 값을 결정하고, 상기 변화량의 크기가 임계값을 넘지 않으면 상기 미사용 리드 전압들의 값을 상기 선택된 리드 전압 세트의 미사용 리드 전압들의 값과 동일하게 결정하는 단계
    를 더 포함하고,
    상기 기계학습 모델은 복수의 리드 전압 세트들의 리드 전압 값들 및 상기 리드 전압 값들을 사용하여 리드된 데이터의 에러 정정 정보에 기초하여 사전에 지도 학습되는
    동작 방법.
  20. 제11항에 있어서,
    상기 메모리에 저장된 리드 전압 세트들은
    메모리 블록별 히스토리 리드 전압 세트들을 포함하는
    동작 방법.

KR1020200086156A 2020-07-13 2020-07-13 컨트롤러 및 컨트롤러의 동작방법 KR20220008058A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200086156A KR20220008058A (ko) 2020-07-13 2020-07-13 컨트롤러 및 컨트롤러의 동작방법
US17/150,641 US11481155B2 (en) 2020-07-13 2021-01-15 Controller and operating method thereof
CN202110414427.6A CN113936729A (zh) 2020-07-13 2021-04-16 控制器及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200086156A KR20220008058A (ko) 2020-07-13 2020-07-13 컨트롤러 및 컨트롤러의 동작방법

Publications (1)

Publication Number Publication Date
KR20220008058A true KR20220008058A (ko) 2022-01-20

Family

ID=79172631

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200086156A KR20220008058A (ko) 2020-07-13 2020-07-13 컨트롤러 및 컨트롤러의 동작방법

Country Status (3)

Country Link
US (1) US11481155B2 (ko)
KR (1) KR20220008058A (ko)
CN (1) CN113936729A (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210121650A (ko) * 2020-03-31 2021-10-08 에스케이하이닉스 주식회사 반도체 메모리 장치, 컨트롤러 및 이들을 포함하는 메모리 시스템의 동작 방법
KR20220122826A (ko) * 2021-02-26 2022-09-05 삼성전자주식회사 비휘발성 메모리 장치, 메모리 컨트롤러, 및 이를 포함하는 스토리지 장치의 리드 방법
KR102344380B1 (ko) * 2021-06-02 2021-12-28 삼성전자주식회사 비휘발성 메모리 장치, 그것을 제어하는 제어기, 그것을 포함하는 저장 장치 및 그것의 동작 방법
CN115454710B (zh) * 2022-11-10 2023-03-24 珠海妙存科技有限公司 闪存数据读取方法及其装置、电子设备、存储介质

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102435873B1 (ko) 2015-12-18 2022-08-25 삼성전자주식회사 스토리지 장치 및 그것의 리드 리클레임 방법
KR102392056B1 (ko) * 2017-12-27 2022-04-28 삼성전자주식회사 메모리 장치의 데이터 독출 방법, 메모리 컨트롤러의 제어 방법 및 이들을 포함하는 저장 장치
JP2019169217A (ja) 2018-03-22 2019-10-03 東芝メモリ株式会社 メモリシステム、その制御方法及びプログラム

Also Published As

Publication number Publication date
US20220011973A1 (en) 2022-01-13
US11481155B2 (en) 2022-10-25
CN113936729A (zh) 2022-01-14

Similar Documents

Publication Publication Date Title
CN109616148B (zh) 具有解码器的存储器系统、其操作方法和解码器
US9653176B2 (en) Read disturb reclaim policy
KR20200084201A (ko) 컨트롤러 및 컨트롤러의 동작방법
CN110874191B (zh) 存储器系统及该存储器系统的操作方法
US11450400B2 (en) Controller and operating method thereof
CN110827906B (zh) 存储器系统及其操作方法
US11481155B2 (en) Controller and operating method thereof
CN110444242B (zh) 有基于深度学习的干扰校正能力的存储器系统及操作方法
KR20190128794A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR102553170B1 (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20160075174A (ko) 메모리 시스템 및 그 동작방법
US11551766B2 (en) Memory device and operating method thereof
KR20180111157A (ko) 컨트롤러 및 컨트롤러의 동작 방법
KR102340094B1 (ko) 메모리 시스템 및 그의 동작 방법
CN113223589A (zh) 存储器系统及其操作方法
KR20210108712A (ko) 메모리 시스템 및 그것의 동작방법
KR20180017608A (ko) 메모리 시스템 및 그의 동작 방법
KR20220072380A (ko) 컨트롤러 및 컨트롤러의 동작방법
US11049569B2 (en) Controller and operating method thereof
US20200065188A1 (en) Controller and operation method thereof
US11335417B1 (en) Read threshold optimization systems and methods using model-less regression
KR20190136596A (ko) 메모리 장치 및 메모리 장치의 동작방법
KR20190068197A (ko) 메모리 시스템 및 메모리 시스템의 동작방법
US10984851B2 (en) Memory system and method for operating the same
CN112687323B (zh) 具有用于解码的错误减少方案的存储器系统及其操作方法