KR20180017608A - 메모리 시스템 및 그의 동작 방법 - Google Patents

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Abstract

다양한 실시예들은 메모리 시스템 및 그의 동작 방법에 관한 것으로, 메모리 장치를 위한 리드 커맨드를 검출하고, 메모리 장치에서 리드 커맨드에 대응하는 제 1 영역을 결정하고, 제 1 영역에서 리드 동작이 수행된 횟수에 기반하여, 제 1 영역을 복사하기 위한 제 2 영역을 생성하도록 구성된다.

Description

메모리 시스템 및 그의 동작 방법{MEMORY SYSTEM AND OPERATING METHOD THEREOF}
다양한 실시예들은 메모리 장치를 포함하는 메모리 시스템 및 그의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는 메모리 장치, 예컨대 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
그런데, 상기와 같은 메모리 시스템은 메모리 장치에 미리 정해진 횟수로 리드 동작을 수행할 수 있다. 이 때 메모리 장치에 정해진 횟수를 초과하여 리드 동작이 수행되는 경우, 리드 동작이 정상적으로 진행되지 않을 수 있다. 이로 인하여, 메모리 시스템의 성능이 저하되는 문제점이 있다. 따라서, 다양한 실시예들은, 메모리 시스템의 복잡도 및 성능 저하를 최소화하며, 메모리 장치의 사용 효율을 최대화하여, 메모리 장치로 데이터를 신속하게 안정적으로 처리할 수 있는 메모리 시스템 및 그의 동작 방법을 제공한다.
다양한 실시예들에 따른 메모리 시스템은, 메모리 장치 및 상기 메모리 장치를 제어하도록 구성된 컨트롤러를 포함하고, 상기 컨트롤러는, 상기 메모리 장치를 위한 리드 커맨드를 검출하고, 상기 메모리 장치에서 상기 리드 커맨드에 대응하는 제 1 영역을 결정하고, 상기 제 1 영역에서 리드 동작이 수행된 횟수에 기반하여, 상기 제 1 영역을 복사하기 위한 제 2 영역을 생성한다.
다양한 실시예들에 따른 메모리 시스템의 동작 방법은, 리드 커맨드를 검출하는 동작, 상기 리드 커맨드에 대응하는 제 1 영역을 결정하는 동작 및 상기 제 1 영역에서 리드 동작이 수행된 횟수에 기반하여, 상기 제 1 영역을 복사하기 위한 제 2 영역을 생성하는 동작을 포함한다.
다양한 실시예들에 따르면, 메모리 시스템은 메모리 장치에서 특정 영역에 리드 동작이 수행된 횟수에 기반하여, 해당 영역의 데이터를 메모리 장치의 다른 영역에 복사할 수 있다. 이로 인하여, 메모리 시스템은 메모리 장치에서 해당 영역 뿐만 아니라 다른 영역에서 데이터를 리드할 수 있다. 즉 메모리 장치의 해당 영역에서 리드 동작이 정상적으로 진행되지 않으면, 메모리 시스템은 메모리 장치의 다른 영역에서 리드 동작을 수행할 수 있다.
이에 따라, 다양한 실시예들에 따른 메모리 시스템 및 그의 동작 방법은, 메모리 시스템의 복잡도 및 성능 저하를 최소화하며, 메모리 장치의 사용 효율을 최대화하여, 메모리 장치로 데이터를 신속하게 안정적으로 처리할 수 있다.
도 1은 다양한 실시예들에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 도시한 도면이다.
도 2는 다양한 실시예들에 따른 메모리 시스템에서 메모리 장치를 도시한 도면이다.
도 3은 도 2에서 메모리 블록들의 메모리 셀 어레이 회로를 도시한 도면이다.
도 4는 다양한 실시예들에 따른 메모리 시스템에서 메모리 장치의 외부 구조를 도시한 도면이다.
도 5는 다양한 실시예들에 따른 메모리 시스템의 동작 방법을 도시한 도면이다.
도 6은 도 5에서 제 1 영역에서 리드 동작 수행 동작을 도시한 도면이다.
도 7 내지 도 12는 다양한 실시예들에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 구현 예들을 도시한 도면이다.
이하, 본 문서의 다양한 실시예들이 첨부된 도면을 참조하여 기재된다. 실시예 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.
본 문서에서, "A 또는 B" 또는 "A 및/또는 B 중 적어도 하나" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다. "제 1," "제 2," "첫째," 또는 "둘째,"등의 표현들은 해당 구성요소들을, 순서 또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다. 어떤(예: 제 1) 구성요소가 다른(예: 제 2) 구성요소에 "(기능적으로 또는 통신적으로) 연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(예: 제 3 구성요소)를 통하여 연결될 수 있다.
본 문서에서, "~하도록 구성된(또는 설정된)(configured to)"은 상황에 따라, 예를 들면, 하드웨어적 또는 소프트웨어적으로 "~에 적합한," "~하는 능력을 가지는," "~하도록 변경된," "~하도록 만들어진," "~를 할 수 있는," 또는 "~하도록 설계된"과 상호 호환적으로(interchangeably) 사용될 수 있다. 어떤 상황에서는, "~하도록 구성된 장치"라는 표현은, 그 장치가 다른 장치 또는 부품들과 함께 "~할 수 있는" 것을 의미할 수 있다.
도 1은 다양한 실시예들에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다.
호스트(102)는, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함한다.
메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
예를 들면, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
그리고 메모리 시스템(110)은, 호스트(102)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(150) 및 메모리 장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함한다.
예를 들면, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 이용되는 경우, 메모리 시스템(110)에 연결되는 호스트(102)의 동작 속도는 획기적으로 개선될 수 있다.
한편, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(130) 및 메모리 장치(150)는, 하나의 반도체 장치로 집적되어, PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
한편, 메모리 시스템(110)은, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
메모리 시스템(110)의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 그리고 메모리 장치(150)는, 복수의 메모리 블록(memory block)들(152,154,156)을 포함하며, 각각의 메모리 블록들(152,154,156)은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이 때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다. 여기서, 메모리 장치(150)의 구조 및 메모리 장치(150)의 3D 입체 스택 구조에 대해서는, 이하 도 2 내지 도 4를 참조하여 보다 구체적으로 설명될 것이다.
메모리 시스템(110)의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
그리고 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 에러 정정 코드(ECC: Error Correction Code) 유닛(138), 파워 관리 유닛(PMU: Power Management Unit)(140), 낸드 플래시 컨트롤러(NFC: NAND Flash Controller)(142) 및 메모리(Memory)(144)를 포함한다.
호스트 인터페이스 유닛(134)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다.
ECC 유닛(138)은, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 즉 ECC 유닛(138)은, 메모리 장치(150)로부터 리드한 데이터에 대하여 에러 정정 디코딩을 수행한 후, 에러 정정 디코딩의 성공 여부를 판단하고 판단 결과에 따라 지시 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. 이 때 ECC 유닛(138)은, 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패(fail) 신호를 출력할 수 있다.
예를 들면, ECC 유닛(138)은, LDPC(low density parity check) code, BCH(Bose, Chaudhri, Hocquenghem) code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며 이에 한정되는 것은 아니다. 또한, ECC 유닛(138)은 오류 정정을 위한 회로, 시스템 또는 장치를 모두 포함할 수 있다.
PMU(140)는, 컨트롤러(130)의 파워, 즉 컨트롤러(130)에 포함된 구성 요소들의 파워를 제공 및 관리한다.
NFC(142)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리 인터페이스로서, 메모리 장치(150)가 플래시 메모리, 예컨대 낸드 플래시 메모리일 경우, 프로세서(134)의 제어에 따라 메모리 장치(150)의 제어 신호를 생성하고 데이터를 처리한다.
메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다. 메모리(144)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어, 예컨대 컨트롤러(130)가, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)가, 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 이러한 동작을 메모리 시스템(110), 즉 컨트롤러(130)와 메모리 장치(150) 간이 수행하기 위해 필요한 데이터를 저장한다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory) 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 그리고 메모리(144)는, 전술한 바와 같이, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이를 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.
프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하며, 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 라이트 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
그리고 프로세서(134)에는, 메모리 장치(150)의 배드 관리(bad management), 예컨대 배드 블록 관리(bad block management)를 수행하기 위한 관리 유닛(도시하지 않음)이 포함되며, 관리 유닛은, 메모리 장치(150)에 포함된 복수의 메모리 블록들에서 배드 블록(bad block)을 확인한 후, 확인된 배드 블록을 배드 처리하는 배드 블록 관리를 수행한다. 여기서, 배드 관리, 다시 말해 배드 블록 관리는, 메모리 장치(150)가 플래쉬 메모리, 예컨대 낸드 플래시 메모리일 경우, 낸드의 특성으로 인해 데이터 라이트, 예컨대 데이터 프로그램(program) 시에 프로그램 실패(program fail)가 발생할 수 있으며, 프로그램 실패가 발생한 메모리 블록을 배드(bad) 처리한 후, 프로그램 실패된 데이터를 새로운 메모리 블록에 라이트, 즉 프로그램하는 것을 의미한다. 또한 메모리 장치(150)가 3차원 입체 스택 구조를 가질 경우에는, 프로그램 실패에 따라 해당 블록을 배드 블록으로 처리할 경우, 메모리 장치(150)의 사용 효율 및 메모리 시스템(110)의 신뢰성이 급격하게 저하되므로, 보다 신뢰성 있는 배드 블록 관리 수행이 필요하다.
다양한 실시예들에 따르면, 컨트롤러(130)는 호스트(102)로부터 수신되는 리드 커맨드(read command)에 기반하여, 메모리 장치(150)에서 제 1 영역을 결정한다. 그리고 컨트롤러(130)는 제 1 영역에서 리드 동작이 수행된 카운트 횟수에 기반하여, 메모리 장치(150)에 제 1 영역을 복사하기 위한 제 2 영역을 생성한다. 이 때 컨트롤러(130)는 카운트 횟수와 미리 결정된 임계 횟수를 비교하여, 제 2 영역을 생성할 지의 여부를 결정한 다음, 제 1 영역에서 리드 동작을 수행한다. 예를 들면, 카운트 횟수가 임계 횟수 이상이면, 컨트롤러(130)는 제 2 영역을 생성해야 하는 것으로 결정할 수 있다. 여기서, 제 2 영역을 생성해야 하는 것으로 결정되면, 컨트롤러(130)는 제 1 영역을 복사하기 위한 복사 커맨드를 생성한 다음, 제 1 영역에서 리드 동작을 수행할 수 있다. 또한 대기 상태로 전환 시, 컨트롤러(130)는 복사 커맨드에 기반하여 제 2 영역을 생성할 수 있다. 한편, 제 2 영역을 생성하지 않아도 되는 것으로 결정되면, 컨트롤러(130)는 제 1 영역에서 리드 동작을 수행할 수 있다.
한 실시예에 따르면, 제 1 영역은 제 1 영역은 1차 영역 또는 적어도 하나의 2차 영역 중 적어도 어느 하나를 포함할 수 있다. 1차 영역은 메모리 장치(150)에서 일반적인 라이트 동작에 의해 데이터가 일차로 라이트된 영역을 나타낼 수 있다. 2차 영역은 메모리 장치(150)에서 데이터가 복사되어 라이트된 영역을 나타낼 수 있다. 그리고 컨트롤러(130)는 1차 영역 또는 2차 영역 중 적어도 어느 하나에서 리드 동작을 수행할 수 있다. 예를 들면, 호스트(102)로부터 이전의 리드 커맨드에 대응하여 1차 영역에 리드 동작을 수행한 경우, 컨트롤러(130)는 호스트(102)로부터 현재의 리드 커맨드에 대응하여 2차 영역에 리드 동작을 수행할 수 있다. 또는 호스트(102)로부터 이전의 리드 커맨드에 대응하여 2차 영역에 리드 동작을 수행한 경우, 컨트롤러(130)는 호스트(102)로부터 현재의 리드 커맨드에 대응하여 1차 영역에 리드 동작을 수행할 수 있다.
도 2는 다양한 실시예들에 따른 메모리 시스템에서 메모리 장치를 도시한 도면이다.
도 2를 참조하면, 메모리 장치(150)는, 복수의 메모리 블록들, 예컨대 블록0(Block0)(210), 블록1(Block1)(220), 블록2(Block2)(230) 및 블록N-1(BlockN-1)(240)을 포함하며, 각각의 블록들(210,220,230,240)은, 복수의 페이지들(Pages), 예컨대 2M 개의 페이지들(2M Pages)을 포함한다. 여기서, 설명의 편의를 위해, 복수의 메모리 블록들이 각각 2M 개의 페이지들을 포함하는 것을 일 예로 하여 설명하지만, 복수의 메모리들은, 각각 M 개의 페이지들을 포함할 수도 있다. 그리고 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다.
그리고 메모리 장치(150)는, 복수의 메모리 블록들을, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(SLC: Single Level Cell) 메모리 블록 및 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록 등으로 포함할 수 있다. 여기서, SLC 메모리 블록은, 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, 데이터 연산 성능이 빠르며 내구성이 높다. 또한 MLC 메모리 블록은, 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 이상)를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, SLC 메모리 블록보다 큰 데이터 저장 공간을 가질 수, 다시 말해 고집적화할 수 있다. 여기서, 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 MLC 메모리 블록을, 트리플 레벨 셀(TLC: Triple Level Cell) 메모리 블록으로 구분할 수도 있다.
여기서, 각각의 블록들(210,220,230,240)은, 라이트 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드 동작을 통해 저장된 데이터를 호스트(102)에게 제공한다.
도 3은 도 2에서 메모리 블록들의 메모리 셀 어레이 회로를 도시한 도면이다.
도 3을 참조하면, 메모리 시스템(110)에서 메모리 장치(300)의 메모리 블록(330)은, 메모리 셀 어레이로 구현되어 비트라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(340)을 포함할 수 있다. 각 열(column)의 셀 스트링(340)은, 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은, 셀 당 복수의 비트의 데이터 정보를 저장하는 멀티 레벨 셀(MLC: Multi-Level Cell)로 구성될 수 있다. 셀 스트링들(340)은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
여기서, 도 3은 낸드 플래시 메모리 셀로 구성된 메모리 블록(330)을 일 예로 도시하고 있으나, 다양한 실시예들에 따른 메모리 장치(300)의 메모리 블록(330)은, 낸드 플래시 메모리에만 국한되는 것이 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리 및 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다. 반도체 장치의 동작 특성은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.
메모리 장치(300)의 전압 공급부(310)는, 동작 모드에 따라서 각각의 워드라인들로 공급될 워드라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있으며, 이때 전압 공급부(310)의 전압 발생 동작은 제어 회로(도시하지 않음)의 제어에 의해 수행될 수 있다. 또한, 전압 공급부(310)는, 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있으며, 제어 회로의 제어에 응답하여 메모리 셀 어레이의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드라인들 중 하나를 선택할 수 있으며, 워드라인 전압을 선택된 워드라인 및 비선택된 워드라인들로 각각 제공할 수 있다.
메모리 장치(300)의 리드/라이트(read/write) 회로(320)는, 제어 회로에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 리드 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이로부터 데이터를 리드하기 위한 감지 증폭기로서 동작할 수 있다. 또한, 프로그램 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로서 동작할 수 있다. 리드/라이트 회로(320)는, 프로그램 동작 시 셀 어레이에 라이트될 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해, 리드/라이트 회로(320)는, 열(column)들(또는 비트라인들) 또는 열쌍(column pair)들(또는 비트라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(322,324,326)을 포함할 수 있으며, 각각의 페이지 버퍼(page buffer)(322,324,326)에는 복수의 래치들(도시하지 않음)이 포함될 수 있다.
도 4는 다양한 실시예들에 따른 메모리 시스템에서 메모리 장치의 외부 구조를 도시한 도면으로, 메모리 장치가 3차원 비휘발성 메모리 장치로 구현된 예를 도시하고 있다.
도 4를 참조하면, 메모리 장치(300)는, 2차원 또는 3차원의 메모리 장치로 구현될 수 있으며, 특히 3차원 비휘발성 메모리 장치로 구현될 경우, 복수의 메모리 블록들(BLK0 to BLKN-1)을 포함할 수 있다. 여기서, 도 4는, 도 3에 도시한 메모리 장치의 메모리 블록을 보여주는 블록도로서, 각 메모리 블록(BLK)은, 3차원 구조(또는 수직 구조)로 구현될 수 있다. 예를 들면, 각 메모리 블록(BLK)은 제1방향 내지 제3방향들, 예컨대 x-축 방향, y-축 방향 및 z-축 방향을 따라 신장된 구조물들을 포함하여, 3차원 구조로 구현될 수 있다.
메모리 장치(150)에 포함된 각 메모리 블록(BLK)은, 제2방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있으며, 제1방향 및 제3방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 수 있다. 여기서, 각 낸드 스트링(NS)은, 비트라인(BL), 적어도 하나의 스트링 선택라인(SSL), 적어도 하나의 접지 선택라인(GSL), 복수의 워드라인들(WL), 적어도 하나의 더미 워드라인(DWL), 그리고 공통 소스라인(CSL)에 연결될 수 있으며, 복수의 트랜지스터 구조들(TS)을 포함할 수 있다.
즉 메모리 장치(150)의 복수의 메모리 블록들에서 각 메모리 블록(BLK)은, 복수의 비트라인들(BL), 복수의 스트링 선택라인들(SSL), 복수의 접지 선택라인들(GSL), 복수의 워드라인들(WL), 복수의 더미 워드라인들(DWL), 그리고 복수의 공통 소스라인(CSL)에 연결될 수 있으며, 그에 따라 복수의 낸드 스트링들(NS)을 포함할 수 있다. 그리고 각 메모리 블록(BLK)에서, 하나의 비트라인(BL)에 복수의 낸드 스트링들(NS)이 연결되어, 하나의 낸드 스트링(NS)에 복수의 트랜지스터들이 구현될 수 있다. 아울러, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는, 대응하는 비트라인(BL)과 연결될 수 있으며, 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는, 공통 소스라인(CSL)과 연결될 수 있다. 여기서, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공, 즉 메모리 장치(150)의 복수의 메모리 블록들에서 각 메모리 블록(BLK)에는 복수의 메모리 셀들이 구현될 수 있다.
도 5는 다양한 실시예들에 따른 메모리 시스템의 동작 방법을 도시한 도면이다.
도 5를 참조하면, 메모리 시스템(110)의 동작 방법은, 컨트롤러(130)가 511 동작에서 호스트(102)로부터 리드 커맨드(read command)를 수신하는 것으로부터 출발한다. 이 때 호스트 인터페이스 유닛(132)을 통해 호스트(102)의 리드 커맨드가 수신되면, 프로세서(134)가 이를 감지한다. 여기서, 리드 커맨드는 리드할 데이터의 어드레스(address) 정보를 포함한다. 예를 들면, 어드레스 정보는 데이터의 논리적 어드레스(logical address)를 포함할 수 있다.
다음으로, 컨트롤러(130)는 513 동작에서 리드 커맨드에 대응하는 제 1 영역을 결정한다. 이 때 프로세서(134)가 리드 커맨드의 어드레스 정보에 기반하여, 메모리 장치(150)에서 리드할 데이터가 라이트된 제 1 영역을 검출한다. 예를 들면, 프로세서(134)는 미리 저장된 맵 테이블에 기반하여, 데이터의 논리적 어드레스에 대응하는 물리적 어드레스(physical address)를 검출할 수 있다. 여기서, 데이터의 물리적 어드레스는 데이터가 라이트된 적어도 하나의 블록과 적어도 하나의 페이지를 나타낼 수 있다. 그리고 프로세서(134)는 맵 테이블에 기반하여 데이터의 물리적 어드레스를 검출할 수 있다. 이를 통해, 프로세서(134)는 데이터의 물리적 어드레스에 상응하는 블록 및 페이지를 제 1 영역으로 결정할 수 있다.
한 실시예에 따르면, 제 1 영역은 1차 영역 또는 적어도 하나의 2차 영역 중 적어도 어느 하나를 포함할 수 있다. 1차 영역은 메모리 장치(150)에서 일반적인 라이트 동작에 의해 데이터가 일차로 라이트된 영역을 나타낼 수 있다. 2차 영역은 메모리 장치(150)에서 데이터가 복사되어 라이트된 영역을 나타낼 수 있다. 예를 들면, 맵 데이터에서 데이터의 논리 어드레스는 1차 영역의 물리적 어드레스 또는 2차 영역의 물리적 어드레스 중 적어도 어느 하나에 대응될 수 있다. 여기서, 2차 영역은 1차 영역으로부터 생성될 수 있으며, 1차 영역의 물리적 어드레스와 2차 영역의 물리적 어드레스는 상이할 수 있다. 한편, 제 1 영역이 다수개의 2차 영역들을 포함하는 경우, 2차 영역들 중 어느 하나는 2차 영역들 중 다른 하나로부터 생성될 수 있으며, 2차 영역들의 물리적 어드레스들은 서로 상이할 수 있다.
다음으로, 컨트롤러(130)는 515 동작에서 제 1 영역의 리드 횟수를 검출한다. 이 때 리드 횟수는 제 1 영역에 대응하여, 리드 동작이 수행된 카운트 횟수로부터 검출될 수 있다. 예를 들면, 리드 횟수는 블록 또는 페이지 단위로 검출될 수 있다. 여기서, 프로세서(134)는 카운트 횟수를 리드 횟수로 결정할 수 있다. 또는 프로세서(134)는 카운트 횟수에 기반하여, 리드 횟수를 산출할 수도 있다. 예를 들면, 프로세서(134)는 하기 [수학식 1] 및 [수학식 2]와 같이 리드 횟수를 산출할 수 있다.
Figure pat00001
Figure pat00002
여기서, RN은 리드 횟수를 나타내고, C는 메모리 장치(150)의 메모리 용량을 나타내고, WR은 제 1 영역에 대응하는 리드 동작 및 라이트 동작에 따른 워크로드(workload)에서 리드 동작의 비율을 나타내고, Block Size는 메모리 장치(150)에서 블록의 사이즈를 나타내며, BANK는 메모리 장치(150)에서 다이(die)의 개수, 플래인(plane)의 개수 및 블록의 개수의 곱을 나타낼 수 있다.
예를 들면, 제 1 영역에 대응하는 워크로드에서 리드 동작과 라이트 동작의 비율이 6:4인 경우, 리드 횟수가 하기 [수학식 3]과 같이 4915로 산출될 수 있다. 여기서, 메모리 장치(150)의 메모리 용량이 1024 GB이고, 메모리 장치(150)에서 블록의 사이즈가 4 KB이고, 메모리 장치(150)에서 다이, 플래인 및 블록의 개수가 각각 8, 2 및 1024 개일 수 있다. 한편, 제 1 영역에 대응하는 워크로드에서 리드 동작과 라이트 동작의 비율이 9:1인 경우, 리드 횟수가 하기 [수학식 4]와 같이 58983으로 산출될 수 있다. 여기서, 메모리 장치(150)의 메모리 용량이 1024 GB이고, 메모리 장치(150)에서 블록의 사이즈가 4 KB이고, 메모리 장치(150)에서 다이, 플래인 및 블록의 개수가 각각 4, 2 및 1024 개일 수 있다. 한편, 제 1 영역에 대응하는 워크로드에서 리드 동작과 라이트 동작의 비율이 99:1인 경우, 리드 횟수가 하기 [수학식 5]와 같이 129762로 산출될 수 있다. 여기서, 메모리 장치(150)의 메모리 용량이 1024 GB이고, 메모리 장치(150)에서 블록의 사이즈가 4 KB이고, 메모리 장치(150)에서 다이, 플래인 및 블록의 개수가 각각 1, 2 및 1024 개일 수 있다.
Figure pat00003
Figure pat00004
Figure pat00005
한 실시예에 따르면, 제 1 영역은 1차 영역 또는 적어도 하나의 2차 영역 중 적어도 어느 하나를 포함할 수 있다. 제 1 영역이 1차 영역과 2차 영역을 포함하는 경우, 프로세서(134)는 1차 영역과 2차 영역에 대하여 개별적으로 리드 횟수를 검출할 수 있다. 여기서, 1차 영역과 2차 영역 각각에 대응하여, 각각의 카운트 횟수가 존재할 수 있다. 이를 통해, 프로세서(134)는 각각의 카운트 횟수에 기반하여, 1차 영역과 2차 영역에 대하여 개별적으로 리드 횟수를 검출할 수 있다. 한편, 제 1 영역이 다수개의 2차 영역들을 포함하는 경우, 프로세서(134)는 2차 영역들에 대하여 개별적으로 리드 횟수를 검출할 수 있다. 여기서, 2차 영역들 각각에 대응하여, 각각의 카운트 횟수가 존재할 수 있다. 이를 통해, 프로세서(134)는 각각의 카운트 횟수에 기반하여, 2차 영역들에 대하여 개별적으로 리드 횟수를 검출할 수 있다.
다음으로, 컨트롤러(130)는 517 동작에서 리드 횟수에 기반하여, 제 1 영역의 복사 여부를 결정할 수 있다. 이를 위해, 프로세서(134)는 리드 횟수를 미리 결정된 임계 횟수와 비교할 수 있다. 이 때 프로세서(134)는, 리드 횟수가 임계 횟수 이상인 지의 여부를 판단할 수 있다. 임계 횟수는 리드 동작이 방해되는 한계 횟수와 마진에 의해 결정되어, 한계 횟수 이하로 결정될 수 있다. 리드 횟수가 한계 횟수를 초과하면, 제 1 영역에서 리드 동작이 방해되어 리드 동작에 에러가 발생될 수 있다. 한계 횟수는 제 1 영역에 대응하여 쓰기와 지우기(P/E cycle)로 결정되는 사이클 횟수에 따라 다를 수 있다. 즉 임계 횟수는 사이클 횟수에 따라 다르게 결정될 수 있다.
여기서, 임계 횟수는 하기 [표 1]과 같이 제 1 영역의 사이클 횟수에 따른 한계 횟수 및 마진에 의해 결정될 수 있다. 예를 들면, 사이클 횟수가 0.1 k 이하일 때, 임계 횟수는 310 k의 70 %, 즉 217 k로 결정될 수 있다. 한편, 사이클 횟수가 0.1 k를 초과하고 0.5 k 이하일 때, 임계 횟수는 271 k의 70 %, 즉 190 k로 결정될 수 있다. 이러한 방식으로, 사이클 횟수가 6.0 k를 초과하고 7.0 k 이하일 때, 임계 횟수는 30 k의 70 %, 즉 21 k로 결정될 수 있다. 이러한 경우, 리드 횟수가 4915이면, 프로세서(134)는 제 1 영역을 복사하지 않아도 되는 것으로 결정할 수 있다. 이는 리드 횟수는 제 1 영역의 사이클 횟수와 관계없이, 임계 횟수 미만에 해당하기 때문이다. 한편, 리드 횟수가 58983이면, 프로세서(134)는 제 1 영역의 사이클 횟수가 4 k인 경우에 제 1 영역을 복사해야 하는 것으로 결정할 수 있다. 한편, 리드 횟수가 129762이면, 프로세서(134)는 제 1 영역의 사이클 횟수가 2 k인 경우에 제 1 영역을 복사해야 하는 것으로 결정할 수 있다.
Figure pat00006
한 실시예에 따르면, 제 1 영역은 1차 영역 또는 적어도 하나의 2차 영역 중 적어도 어느 하나를 포함할 수 있다. 제 1 영역이 1차 영역과 2차 영역을 포함하는 경우, 프로세서(134)는 1차 영역과 2차 영역에 대하여 개별적으로 복사 여부를 결정할 수 있다. 여기서, 1차 영역과 2차 영역 각각에 대응하여, 프로세서(134)가 각각의 리드 횟수를 임계 횟수와 비교할 수 있다. 한편, 제 1 영역이 다수개의 2차 영역들을 포함하는 경우, 프로세서(134)는 2차 영역들에 대하여 개별적으로 복사 여부를 결정할 수 있다. 여기서, 2차 영역들 각각에 대응하여, 프로세서(134)가 각각의 리드 횟수를 임계 횟수와 비교할 수 있다.
이어서, 517 동작에서 제 1 영역을 복사해야 하는 것으로 판단되면, 컨트롤러(130)는 519 동작에서 제 1 영역을 복사하기 위한 복사 커맨드를 생성할 수 있다. 이 때 컨트롤러(130)는 호스트(102)로부터 수신되는 각종 커맨드들을 누적하고, 이들을 스케줄링하기 위한 워크 큐(work queue)를 포함할 수 있다. 여기서, 워크 큐는 프로세서(134), NFC(142) 또는 메모리(144) 중 어느 하나에 배치될 수 있다. 그리고 프로세서(134)는 워크 큐에 복사 커맨드를 입력할 수 있다.
한 실시예에 따르면, 제 1 영역은 1차 영역 또는 적어도 하나의 2차 영역 중 적어도 어느 하나를 포함할 수 있다. 제 1 영역이 1차 영역과 2차 영역을 포함하는 경우, 프로세서(134)는 1차 영역 또는 2차 영역 중 적어도 어느 하나를 복사하기 위한 복사 커맨드를 생성할 수 있다. 한편, 제 1 영역이 다수개의 2차 영역들을 포함하는 경우, 프로세서(134)는 2차 영역들 중 적어도 어느 하나를 복사하기 위한 복사 커맨드를 생성할 수 있다.
계속해서, 컨트롤러(130)는 521 동작에서 제 1 영역에 대응하여 리드 동작을 수행할 수 있다. 이 때 프로세서(134)는 제 1 영역의 데이터를 호스트(102)로 제공한다. 그리고 프로세서(134)는 제 1 영역에 대응하여 리드 횟수를 1 만큼 증가시킨다.
한 실시예에 따르면, 제 1 영역은 1차 영역 또는 적어도 하나의 2차 영역 중 적어도 어느 하나를 포함할 수 있다. 제 1 영역이 1차 영역과 2차 영역을 포함하는 경우, 프로세서(134)는 1차 영역과 2차 영역에 대하여 교대로 리드 동작을 수행할 수 있다. 예를 들면, 호스트(102)로부터 이전의 리드 커맨드에 대응하여 1차 영역에 리드 동작을 수행한 경우, 프로세서(134)는 호스트(102)로부터 현재의 리드 커맨드에 대응하여 2차 영역에 리드 동작을 수행할 수 있다. 또는 호스트(102)로부터 이전의 리드 커맨드에 대응하여 2차 영역에 리드 동작을 수행한 경우, 프로세서(134)는 호스트(102)로부터 현재의 리드 커맨드에 대응하여 1차 영역에 리드 동작을 수행할 수 있다. 그리고 프로세서(134)는 현재의 리드 커맨드에 대응하여 1차 영역 또는 2차 영역 중 어느 것에 리드 동작을 수행했음을 표지할 수 있다. 한편, 제 1 영역이 다수개의 2차 영역들을 포함하는 경우, 프로세서(134)는 2차 영역들에 대하여 교대로 리드 동작을 수행할 수 있다. 예를 들면, 호스트(102)로부터 이전의 리드 커맨드에 대응하여 2차 영역들 중 어느 하나에 리드 동작을 수행한 경우, 프로세서(134)는 호스트(102)로부터 현재의 리드 커맨드에 대응하여 2차 영역들 중 다른 하나에 리드 동작을 수행할 수 있다. 또한 프로세서(134)는 현재의 리드 커맨드에 대응하여 2차 영역들 중 어느 것에 리드 동작을 수행했음을 표지할 수 있다.
도 6은 도 5에서 제 1 영역에서 리드 동작 수행 동작을 도시한 도면이다.
도 6을 참조하면, 프로세서(134)는 611 동작에서 1차 영역에서 리드 동작을 수행할 지의 여부를 판단한다. 이 때 프로세서(134)는 이전의 리드 커맨드에 대응하여 1차 영역 또는 2차 영역 중 어느 것에 리드 동작을 수행했는 지 확인할 수 있다. 여기서, 이전의 리드 커맨드에 대응하여 2차 영역에서 리드 동작을 수행한 것으로 확인되면, 프로세서(134)는 1차 영역에서 리드 동작을 수행해야 하는 것으로 판단할 수 있다. 또는 이전의 리드 커맨드에 대응하여 1차 영역에서 리드 동작을 수행한 것으로 확인되면, 프로세서(134)는 2차 영역에서 리드 동작을 수행해야 하는 것으로 판단할 수 있다.
다음으로, 611 동작에서 1차 영역에서 리드 동작을 수행해야 하는 것으로 판단되면, 프로세서(134)는 613 동작에서 1차 영역에서 리드 동작을 수행한다. 이 때 프로세서(134)는 1차 영역의 데이터를 호스트(102)로 제공하도록 동작한다. 그리고 프로세서(134)는 1차 영역에 대응하여 리드 횟수를 1 만큼 증가시킨다.
다음으로, 프로세서(134)는 615 동작에서 1차 영역에서 리드 동작이 정상적으로 진행되는 지의 여부를 판단한다. 예를 들면, 프로세서(134)는 1차 영역을 리드하는 과정에서 오류의 발생을 검출할 수 있다. 여기서, 메모리 장치(150)의 스페어 영역에 오류 정정 정보가 저장되어 있을 수 있다. 이를 통해, 프로세서(134)는 오류 정정 정보에 기반하여 오류를 정정할 수 있다. 그리고 프로세서(134)가 오류 정정에 성공할 수 있으며, 실패할 수도 있다. 이 때 오류의 발생이 검출되지 않거나 오류 정정에 성공하면, 프로세서(134)는 리드 동작이 정상적으로 진행된 것으로 판단할 수 있다. 한편, 오류 정정에 실패하면, 프로세서(134)는 리드 동작이 정상적으로 진행되지 않은 것으로 판단할 수 있다.
다음으로, 615 동작에서 1차 영역에서 리드 동작이 정상적으로 진행된 것으로 판단되면, 프로세서(134)는 도 5로 리턴한다.
한편, 611 동작에서 1차 영역에서 리드 동작을 수행하지 않아도 되는 것으로 판단되면, 프로세서(134)는 617 동작에서 2차 영역이 존재하는 지의 여부를 판단한다. 또는 615 동작에서 1차 영역에서 리드 동작이 정상적으로 진행되지 않은 것으로 판단되면, 프로세서(134)는 617 동작에서 2차 영역이 존재하는 지의 여부를 판단한다. 이 때 프로세서(134)는, 제 1 영역이 1차 영역과 함께 2차 영역을 포함하는 지의 여부를 판단할 수 있다. 여기서, 제 1 영역이 다수개의 2차 영역들을 포함하는 경우, 프로세서(134)는 2차 영역들 중 어느 하나를 결정할 수 있다. 예를 들면, 2차 영역들은 생성 순서에 따라 우선 순위를 가질 수 있으며, 프로세서(134)는 우선 순위에 따라 2차 영역들 중 어느 하나를 결정할 수 있다.
다음으로, 617 동작에서 2차 영역이 존재하는 것으로 판단되면, 프로세서(134)는 619 동작에서 2차 영역에서 리드 동작을 수행한다. 이 때 프로세서(134)는 2차 영역의 데이터를 호스트(1020로 제공하도록 동작한다. 그리고 프로세서(134)는 2차 영역에 대응하여 리드 횟수를 1 만큼 증가시킨다.
다음으로, 프로세서(134)는 621 동작에서 2차 영역에서 리드 동작이 정상적으로 진행되는 지의 여부를 판단한다. 예를 들면, 프로세서(134)는 2차 영역을 리드하는 과정에서 오류의 발생을 검출할 수 있다. 여기서, 프로세서(134)는 615 동작과 유사하게 동작할 수 있으므로, 상세한 설명을 생략한다.
다음으로, 621 동작에서 2차 영역에서 리드 동작이 정상적으로 진행된 것으로 판단되면, 프로세서(134)는 도 5로 리턴한다.
한편, 621 동작에서 2차 영역에서 리드 동작이 정상적으로 진행되지 않은 것으로 판단되면, 프로세서(134)는 617 동작으로 복귀한다. 이 때 프로세서(134)는 2차 영역이 더 존재하는 지의 여부를 판단한다. 여기서, 제 1 영역이 다수개의 2차 영역들을 포함하는 경우, 프로세서(134)는 2차 영역들 중 다른 하나를 결정할 수 있다. 예를 들면, 프로세서(134)는 우선 순위에 따라 2차 영역들 중 다른 하나를 결정할 수 있다. 즉 프로세서(134)는 2차 영역들 중 어느 하나 보다 후 순위의 다른 하나를 결정할 수 있다.
한편, 617 동작에서 2차 영역이 2차 영역이 존재하지 않는 것으로 판단되면, 프로세서(134)는 623 동작에서 리드 동작을 재시도한다. 이 때 1차 영역에서 리드 동작이 정상적으로 진행되지 않은 경우, 프로세서(134)는 1차 영역에서 리드 동작을 재시도한다. 또는 2차 영역에서 리드 동작이 정상적으로 진행되지 않은 경우, 프로세서(134)는 2차 영역에서 리드 동작을 재시도한다. 여기서, 리드 동작은 정상적으로 진행될 수 있으며, 정상적으로 진행되지 않을 수도 있다. 따라서, 프로세서(134)는 리드 동작을 미리 정해진 반복 횟수 만큼 재시도할 수 있다. 이 후 프로세서(134)는 도 5로 리턴한다. 여기서, 리드 동작이 정상적으로 진행되는 지의 여부와 관계없이, 프로세서(134)는 도 5로 리턴할 수 있다.
마지막으로, 대기 상태로 전환되면, 컨트롤러(130)가 523 동작에서 이를 감지한다. 여기서, 대기 상태는, 호스트(102)로부터 커맨드가 수신되지 않는 상태로 정의될 수 있다. 이에 대응하여, 컨트롤러(130)는 525 동작에서 메모리 장치(150)에 제 2 영역을 생성한다. 이 때 워크 큐의 스케줄링에 따라, 프로세서(134)가 복사 커맨드에 기반하여, 메모리 장치(150)에 제 2 영역을 생성한다. 이를 위해, 프로세서(134)는 메모리 장치(150)에서 제 1 영역의 데이터를 라이트하기 위한 제 2 영역을 결정한다. 제 2 영역의 사이즈는 제 1 영역의 사이즈와 동일하게 결정될 수 있다. 프로세서(134)는 메모리 장치(150)에서 제 1 영역의 블록과 다른 블록에서 제 2 영역을 결정할 수 있다. 그리고 프로세서(134)는 제 2 영역에서 제 1 영역의 데이터를 라이트할 수 있다. 여기서, 제 2 영역이 제 1 영역의 2차 영역으로 추가될 수 있다.
한편, 517 동작에서 제 1 영역을 복사하지 않아도 되는 것으로 판단되면, 컨트롤러(130)는 527 동작에서 제 1 영역에 대응하여 리드 동작을 수행할 수 있다. 이 때 컨트롤러(130)는 521 동작과 유사하게 동작하므로, 상세한 설명을 생략한다. 아울러, 프로세서(134)는 도 6과 유사하게 동작할 수 있다.
다양한 실시예들에 따르면, 메모리 시스템은 메모리 장치에서 특정 영역에 리드 동작이 수행된 횟수에 기반하여, 해당 영역의 데이터를 메모리 장치의 다른 영역에 복사할 수 있다. 이로 인하여, 메모리 시스템은 메모리 장치에서 해당 영역 뿐만 아니라 다른 영역에서 데이터를 리드할 수 있다. 즉 메모리 장치의 해당 영역에서 리드 동작이 정상적으로 진행되지 않으면, 메모리 시스템은 메모리 장치의 다른 영역에서 리드 동작을 수행할 수 있다.
이에 따라, 다양한 실시예들에 따른 메모리 시스템 및 그의 동작 방법은, 메모리 시스템의 복잡도 및 성능 저하를 최소화하며, 메모리 장치의 사용 효율을 최대화하여, 메모리 장치로 데이터를 신속하게 안정적으로 처리할 수 있다.
도 7은 다양한 실시예들에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 구현 예를 도시한 도면이다. 여기서, 도 7은 다양한 실시예들에 따른 메모리 시스템이 적용된 메모리 카드 시스템을 개략적으로 도시한 도면이다.
도 7을 참조하면, 메모리 카드 시스템(6100)은, 메모리 컨트롤러(6120), 메모리 장치(6130) 및 커넥터(6110)를 포함한다.
메모리 컨트롤러(6120)는, 불휘발성 메모리로 구현된 메모리 장치(6130)와 연결되며, 메모리 장치(6130)를 액세스하도록 구현된다. 예를 들면, 메모리 컨트롤러(6120)는, 메모리 장치(6130)의 리드, 라이트, 이레이즈 및 백그라운드(background) 동작 등을 제어하도록 구현된다. 그리고 메모리 컨트롤러(6120)는, 메모리 장치(6130) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구현되며, 메모리 장치(6130)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구현된다. 즉 메모리 컨트롤러(6120)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6130)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
메모리 컨트롤러(6120)는, 램(RAM: Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(6120)는, 커넥터(6110)를 통해 외부 장치, 예컨대 도 1에서 설명한 호스트(102)와 통신할 수 있다. 예컨대, 메모리 컨트롤러(6120)는, 도 1에서 설명한 바와 같이, USB(Universal Serial Bus), MMC(multimedia card), eMMC(embeded MMC), PCI(peripheral component interconnection), PCIe(PCI express), ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI(small computer small interface), ESDI(enhanced small disk interface), IDE(Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성될 수 있으며, 그에 따라 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 다양한 실시예들에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
메모리 장치(6130)는, 불휘발성 메모리로 구현, 예컨대 EPROM(Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM(Phase-change RAM), ReRAM(Resistive RAM), FRAM(Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
메모리 컨트롤러(6120) 및 메모리 장치(6130)는, 하나의 반도체 장치로 집적될 수 있으며, 일 예로 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 구성할 수 있으며, PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 8은 다양한 실시예들에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 구현 예를 도시한 도면이다.
도 8을 참조하면, 데이터 처리 시스템(6200)은, 적어도 하나의 불휘발성 메모리로 구현된 메모리 장치(6230) 및 메모리 장치(6230)를 제어하는 메모리 컨트롤러(6220)를 포함한다. 여기서, 데이터 처리 시스템(6200)은, 도 1에서 설명한 바와 같이, 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있으며, 메모리 장치(6230)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응되고, 메모리 컨트롤러(6220)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응될 수 있다.
메모리 컨트롤러(6220)는, 호스트(6210)의 요청에 응답하여 메모리 장치(6230)에 대한 리드, 라이트, 이레이즈 동작 등을 제어하며, 메모리 컨트롤러(6220)는 적어도 하나의 CPU(6221), 버퍼 메모리, 예컨대 RAM(6222), ECC 회로(6223), 호스트 인터페이스(6224) 및 메모리 인터페이스, 예컨대 NVM 인터페이스(6225)를 포함한다.
CPU(6221)는, 메모리 장치(6230)에 대한 전반적인 동작, 예컨대 읽기, 쓰기, 파일 시스템 관리, 배드 페이지 관리 등)을 제어할 수 있다. 그리고 RAM(6222)는, CPU(6221)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. 여기서, RAM(6222)이 워크 메모리로 사용되는 경우에, CPU(6221)에서 처리된 데이터가 임시 저장되며, RAM(6222)이 버퍼 메모리로 사용되는 경우에는, 호스트(6210)에서 메모리 장치(6230)로 또는 메모리 장치(6230)에서 호스트(6210)로 전송되는 데이터의 버퍼링을 위해 사용되며, RAM(6222)이 캐시 메모리로 사용되는 경우에는 저속의 메모리 장치(6230)가 고속으로 동작하도록 사용될 수 있다.
ECC 회로(6223)는, 도 1에서 설명한 컨트롤러(130)의 ECC 유닛(138)에 대응하며, 메모리 장치(6230)로부터 수신된 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC: Error Correction Code)를 생성한다. 그리고 ECC 회로(6223)는, 메모리 장치(6230)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성한다. 여기서, 패리티 비트는, 메모리 장치(6230)에 저장될 수 있다. 또한 ECC 회로(6223)는, 메모리 장치(6230)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있으며, 이때 ECC 회로(6223)는 패리티(parity)를 사용하여 에러를 정정할 수 있다. 예를 들면, ECC 회로(6223)는, 도 1에서 설명한 바와 같이, LDPC code, BCH code, turbo code, 리드-솔로몬 코드, convolution code, RSC, TCM, BCM 등의 다양한 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
메모리 컨트롤러(6220)는, 호스트 인터페이스(6224)를 통해 호스트(6210)와 데이터 등을 송수신하며, NVM 인터페이스(6225)를 통해 메모리 장치(6230)와 데이터 등을 송수신한다. 여기서, 호스트 인터페이스(6224)는, PATA 버스, SATA 버스, SCSI, USB, PCIe, 낸드 인터페이스 등을 통해 호스트(6210)와 연결될 수 있다. 그리고 메모리 컨트롤러(6220)는, 무선 통신 기능, 모바일 통신 규격으로 WiFi 또는 LTE(Long Term Evolution) 등이 구현되어, 외부 장치, 예컨대 호스트(6210) 또는 호스트(6210) 이외의 다른 외부 장치와 연결된 후, 데이터 등을 송수신할 수 있으며, 특히 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성됨에 따라, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 다양한 실시예들에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
도 9는 다양한 실시예들에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 구현 예를 도시한 도면이다. 여기서, 도 9는 다양한 실시예들에 따른 메모리 시스템이 적용된 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 개략적으로 도시한 도면이다.
도 9를 참조하면, SSD(6300)는, 복수의 불휘발성 메모리들을 포함하는 메모리 장치(6340) 및 컨트롤러(6320)를 포함한다. 여기서, 컨트롤러(6320)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6340)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
컨트롤러(6320)는, 복수의 채널들(CH1, CH2, CH3, …, CHi)을 통해 메모리 장치(6340)와 연결된다. 그리고, 컨트롤러(6320)는, 적어도 하나의 프로세서(6321), 버퍼 메모리(6325), ECC 회로(6322), 호스트 인터페이스(6324) 및 메모리 인터페이스, 예컨대 불휘발성 메모리 인터페이스(6326)를 포함한다.
버퍼 메모리(6325)는, 호스트(6310)로부터 수신된 데이터 또는 메모리 장치(6340)에 포함된 복수의 플래시 메모리들(NVMs)로부터 수신된 데이터를 임시 저장하거나, 복수의 플래시 메모리들(NVMs)의 메타 데이터, 예컨대 매핑 테이블을 포함함 맵 데이터를 임시 저장한다. 예를 들면, 버퍼 메모리(6325)는, DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들로 구현될 수 있으며, 도 9에서는 설명의 편의를 위해 컨트롤러(6320) 내부에 존재하지만, 컨트롤러(6320) 외부에도 존재할 수 있다.
ECC 회로(6322)는, 프로그램 동작에서 메모리 장치(6340)로 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 리드 동작에서 메모리 장치(6340)로부터 리드된 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정 동작을 수행하며, 페일된 데이터의 복구 동작에서 메모리 장치(6340)로부터 복구된 데이터의 에러 정정 동작을 수행한다.
호스트 인터페이스(6324)는, 외부의 장치, 예컨대 호스트(6310)와 인터페이스 기능을 제공하며, 불휘발성 메모리 인터페이스(6326)는, 복수의 채널들을 통해 연결된 메모리 장치(6340)와 인터페이스 기능을 제공한다.
아울러, 도 1에서 설명한 메모리 시스템(110)이 적용된 SSD(6300)는, 복수개가 적용되어 데이터 처리 시스템, 예컨대 RAID(Redundant Array of Independent Disks) 시스템을 구현할 수 있다. 이 때 RAID 시스템에는, 복수의 SSD(6300)들과, 복수의 SSD(6300)들을 제어하는 RAID 컨트롤러가 포함될 수 있다. 여기서, RAID 컨트롤러는, 호스트(6310)로부터 라이트 커맨드를 수신하여, 프로그램 동작을 수행할 경우, 라이트 커맨드에 해당하는 데이터를, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 라이트 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로 출력할 수 있다. 그리고 RAID 컨트롤러는, 호스트(6310)로부터 리드 커맨드를 수신하여 리드 동작을 수행할 경우, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 리드 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로부터 데이터를 호스트(6310)로 제공할 수 있다.
도 10은 다양한 실시예들에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 구현 예를 도시한 도면이다. 여기서, 도 10은 다양한 실시예들에 따른 메모리 시스템이 적용된 eMMC(embedded multimedia card)를 개략적으로 도시한 도면이다.
도 10을 참조하면, eMMC(6400)는, 적어도 하나의 낸드 플래시 메모리로 구현된 메모리 장치(6440) 및 컨트롤러(6430)를 포함한다. 여기서, 컨트롤러(6430)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6440)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
컨트롤러(6430)는, 복수의 채널들을 통해, 메모리 장치(6440)와 연결된다. 그리고 컨트롤러(6430)는, 적어도 하나의 코어(6432), 호스트 인터페이스(6431) 및 메모리 인터페이스, 예컨대 낸드 인터페이스(6433)를 포함한다.
코어(6432)는, eMMC(6400)의 전반적인 동작을 제어하며, 호스트 인터페이스(6431)는, 컨트롤러(6430)와 호스트(6410) 간의 인터페이스 기능을 제공하며, 낸드 인터페이스(6433)는, 메모리 장치(6440)와 컨트롤러(6430) 간의 인터페이스 기능을 제공한다. 예를 들면, 호스트 인터페이스(6431)는, 도 1에서 설명한 바와 같이, 병렬 인터페이스, 일 예로 MMC 인터페이스가 될 수 있으며, 아울러 직렬 인터페이스, 일 예로 UHS((Ultra High Speed)-Ⅰ/UHS-Ⅱ, UFS 인터페이스가 될 수 있다.
도 11은 다양한 실시예들에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 구현 예를 도시한 도면이다. 여기서, 도 11은 다양한 실시예들에 따른 메모리 시스템이 적용된 UFS(Universal Flash Storage)를 개략적으로 도시한 도면이다.
도 11을 참조하면, UFS 시스템(6500)은, UFS 호스트(6510), 복수의 UFS 장치들(6520,6530), 임베디드 UFS 장치(6540), 착탈형 UFS 카드(6550)를 포함할 수 있으며, UFS 호스트(6510)는, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등의 어플리케이션 프로세서가 될 수 있다.
UFS 호스트(6510), UFS 장치들(6520,6530), 임베디드 UFS 장치(6540) 및 착탈형 UFS 카드(6550)는, 각각 UFS 프로토콜을 통해 외부의 장치들, 즉 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신할 수 있으며, UFS 장치들(6520,6530), 임베디드 UFS 장치(6540) 및 착탈형 UFS 카드(6550)는, 도 1에서 설명한 메모리 시스템(110)으로 구현, 특히 도 7에서 설명한 메모리 카드 시스템(6100)으로 구현될 수 있다. 또한, 임베디드 UFS 장치(6540)와 착탈형 UFS 카드(6550)는, UFS 프로토콜이 아닌 다른 프로토콜을 통해 통신할 수 있으며, 예컨대 다양한 카드 프로토콜, 일 예로 UFDs, MMC, SD(secure digital), mini SD, Micro SD 등을 통해 통신할 수 있다.
도 12는 다양한 실시예들에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 또 다른 구현 예를 도시한 도면이다. 여기서, 도 12는 본 발명에 따른 메모리 시스템이 적용된 사용자 시스템을 개략적으로 도시한 도면이다.
도 12를 참조하면, 사용자 시스템(6600)은, 애플리케이션 프로세서(6630), 메모리 모듈(6620), 네트워크 모듈(6640), 스토리지 모듈(6650) 및 사용자 인터페이스(6610)를 포함한다.
애플리케이션 프로세서(6630)는, 사용자 시스템(6600)에 포함된 구성 요소들, 운영 시스템(OS: Operating System)을 구동시키며, 일 예로 사용자 시스템(6600)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 여기서, 애플리케이션 프로세서(6630)는 시스템-온-칩(SoC: System-on-Chip)으로 제공될 수 있다.
메모리 모듈(6620)은, 사용자 시스템(6600)의 주메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 여기서, 메모리 모듈(6620)은, DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예를 들면, 애플리케이션 프로세서(6630) 및 메모리 모듈(6620)은, POP(Package on Package)를 기반으로 패키지화되어 실장될 수 있다.
네트워크 모듈(6640)은, 외부 장치들과 통신을 수행할 수 있다. 예를 들어, 네트워크 모듈(6640)은, 유선 통신을 지원할 뿐만 아니라, CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Division Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 다양한 무선 통신을 지원함으로써, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신을 수행할 수 있으며, 그에 따라 다양한 실시예들에 따른 메모리 시스템 및 데이터 처리 시스템이 유선/무선 전자 기기들에 적용될 수 있다. 여기서, 네트워크 모듈(6640)은, 애플리케이션 프로세서(6630)에 포함될 수 있다.
스토리지 모듈(6650)은, 데이터를 저장, 예컨대 애플리케이션 프로세서(6630)로부터 수신한 데이터를 저장한 후, 스토리지 모듈(6650)에 저장된 데이터를 애플리케이션 프로세서(6630)로 전송할 수 있다. 여기서, 스토리지 모듈(6650)은, PRAM(Phasechange RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자 등으로 구현될 수 있으며, 또한 사용자 시스템(6600)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다. 즉, 스토리지 모듈(6650)은, 도 1에서 설명한 메모리 시스템(110)에 대응될 수 있으며, 아울러 도 9 내지 도 11에서 설명한 SSD, eMMC, UFS로 구현될 수도 있다.
사용자 인터페이스(6610)는, 애플리케이션 프로세서(6630)에 데이터 또는 커맨드어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예컨대, 사용자 인터페이스(6610)는, 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있으며, 아울러 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diode) 표시 장치, AMOLED(Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
다양한 실시예들에 따라 도 1에서 설명한 메모리 시스템(110)이, 사용자 시스템(6600)의 모바일 전자 기기에 적용될 경우, 어플리케이션 프로세서(6630)는, 모바일 전자 기기의 전반적인 동작을 제어하며, 네트워크 모듈(6640)은, 통신 모듈로서, 전술한 바와 같이 외부 장치와의 유선/무선 통신을 제어한다. 아울러, 사용자 인터페이스(6610)는, 모바일 전자 기기의 디스플레이/터치 모듈로 어플리케이션 프로세서(6630)에서 처리된 데이터를 디스플레이하거나, 터치 패널로부터 데이터를 입력 받도록 지원한다.

Claims (20)

  1. 메모리 장치; 및
    상기 메모리 장치를 제어하도록 구성된 컨트롤러를 포함하고,
    상기 컨트롤러는,
    상기 메모리 장치를 위한 리드 커맨드를 검출하고,
    상기 메모리 장치에서 상기 리드 커맨드에 대응하는 제 1 영역을 결정하고,
    상기 제 1 영역에서 리드 동작이 수행된 횟수에 기반하여, 상기 제 1 영역을 복사하기 위한 제 2 영역을 생성하도록 더 구성된 메모리 시스템.
  2. 제 1 항에 있어서, 상기 컨트롤러는,
    상기 횟수와 미리 결정된 임계 횟수를 비교하여, 상기 제 2 영역의 생성 여부를 결정하고,
    상기 제 1 영역에서 리드 동작을 수행하도록 더 구성된 메모리 시스템.
  3. 제 2 항에 있어서, 상기 컨트롤러는,
    상기 제 2 영역의 생성이 결정되면, 상기 제 1 영역을 복사하기 위한 복사 커맨드를 생성하도록 더 구성된 메모리 시스템.
  4. 제 3 항에 있어서, 상기 컨트롤러는,
    대기 상태로 전환 시, 상기 복사 커맨드에 기반하여 상기 메모리 장치에 상기 제 2 영역을 생성하도록 더 구성된 메모리 시스템.
  5. 제 2 항에 있어서,
    상기 제 1 영역은 데이터가 일차로 라이트된 1차 영역 또는 상기 데이터가 복사되어 라이트된 2차 영역 중 적어도 어느 하나를 포함하는 메모리 시스템.
  6. 제 5 항에 있어서, 상기 컨트롤러는,
    상기 1차 영역 또는 2차 영역 중 적어도 어느 하나에서 상기 리드 동작을 수행하도록 더 구성된 메모리 시스템.
  7. 제 2 항에 있어서, 상기 컨트롤러는,
    상기 횟수가 상기 임계 횟수 이상이면, 상기 제 2 영역을 생성하도록 더 구성된 메모리 시스템.
  8. 제 2 항에 있어서,
    상기 임계 횟수는 상기 제 1 영역에 대응하여 쓰기와 지우기로 결정되는 사이클 횟수에 따라 결정되는 메모리 시스템.
  9. 제 8 항에 있어서,
    상기 임계 횟수는 리드 동작이 방해되는 한계 횟수 미만으로 결정되는 메모리 시스템.
  10. 제 1 항에 있어서,
    상기 횟수는 상기 제 1 영역의 워크로드에 기반하여 결정되는 메모리 시스템.
  11. 메모리 시스템의 동작 방법에 있어서,
    리드 커맨드를 검출하는 동작;
    상기 리드 커맨드에 대응하는 제 1 영역을 결정하는 동작; 및
    상기 제 1 영역에서 리드 동작이 수행된 횟수에 기반하여, 상기 제 1 영역을 복사하기 위한 제 2 영역을 생성하는 동작을 포함하는 방법.
  12. 제 11 항에 있어서,
    상기 횟수와 미리 결정된 임계 횟수를 비교하여, 상기 제 2 영역의 생성 여부를 결정하는 동작; 및
    상기 제 1 영역에서 리드 동작을 수행하는 동작을 포함하는 방법.
  13. 제 12 항에 있어서,
    상기 제 2 영역의 생성이 결정되면, 상기 제 1 영역을 복사하기 위한 복사 커맨드를 생성하는 동작을 더 포함하는 방법.
  14. 제 13 항에 있어서, 상기 생성 동작은,
    대기 상태로 전환 시, 상기 복사 커맨드에 기반하여 상기 제 2 영역을 생성하는 동작을 포함하는 방법.
  15. 제 12 항에 있어서,
    상기 제 1 영역은 데이터가 일차로 쓰여진 1차 영역 또는 상기 데이터가 복사되어 쓰여진 2차 영역 중 적어도 어느 하나를 포함하는 방법.
  16. 제 15 항에 있어서, 상기 수행 동작은,
    상기 1차 영역 또는 2차 영역 중 적어도 어느 하나에서 수행되는 방법.
  17. 제 12 항에 있어서, 상기 결정 동작은,
    상기 횟수가 상기 임계 횟수 이상이면, 상기 제 2 영역을 생성하도록 결정하는 동작을 포함하는 방법.
  18. 제 12 항에 있어서,
    상기 임계 횟수는 상기 제 1 영역에 대응하여 쓰기와 지우기로 결정되는 사이클 횟수에 따라 결정되는 방법.
  19. 제 18 항에 있어서,
    상기 임계 횟수는 리드 동작이 방해되는 한계 횟수 미만으로 결정되는 방법.
  20. 제 11 항에 있어서,
    상기 횟수는 상기 제 1 영역의 워크로드에 기반하여 결정되는 방법.
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