CN107728932A - 存储器系统及其操作方法 - Google Patents

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Abstract

本发明涉及一种存储器系统，其包括：存储器装置；以及控制器，其适于控制存储器装置，其中控制器响应于来自主机的读取命令在存储器装置的第一区域中执行读取操作，并且基于第一区域的读取次数来设置存储器装置的第二区域，其中存储在第一区域中的数据将被复制到该第二区域中。

Description

存储器系统及其操作方法
相关申请的交叉引用
本申请要求于2016年8月10日向韩国知识产权局(KIPO)提交的申请号为10-2016-0101687的韩国专利申请的优先权，其全部公开内容通过引用并入本文。
技术领域
本发明的示例性实施例总体涉及一种包括存储器装置的存储器系统及其操作方法。
背景技术
计算机环境范式已经转变为普适计算系统，其能够在任何时间和任何地点使用。由于此，诸如移动电话、数字照相机和笔记本计算机的便携式电子装置的使用已经迅速增加。这些便携式电子装置通常使用具有一个或多个存储器装置的存储器系统来存储数据。存储器系统可用作便携式电子装置的主存储器装置或辅助存储器装置。
使用存储器装置的存储器系统因其不具有活动部件而可提供优良的稳定性、耐用性、高信息存取速度以及低功耗。具有这种优点的存储器系统的示例包括通用串行总线(USB)存储器装置、具有各种接口的存储卡以及固态驱动器(SSD)。
发明内容
各种实施例涉及一种改进的存储器系统，其表现出降低的复杂性、增强的性能以及其中所包括的存储器装置的提高的使用效率。存储器系统可更加快速且稳定地处理去往和来自存储器装置的数据。本发明还涉及一种改进的存储器系统的操作方法。
在实施例中，存储器系统可包括：存储器装置；以及适于控制存储器装置的控制器。控制器可响应于来自主机的读取命令在存储器装置的第一区域中执行读取操作，并且可基于第一区域的读取次数来设置存储器装置的第二区域，其中存储在第一区域中的数据将被复制到该第二区域中。
控制器可将第一区域的读取次数与预定阈值数进行比较，并确定是否设置第二区域。
当控制器确定设置第二区域时，控制器可生成用于将第一区域的数据复制到第二区域中的复制命令。
当存储器装置切换到待机状态时，控制器可基于复制命令将第一区域的数据复制到第二区域中。
第一区域包括主要区域或一个或多个次要区域，响应于来自主机的请求数据被写入到该主要区域，并且响应于复制命令数据被复制并写入到该一个或多个次要区域。
在将第一区域的数据复制到第二区域中之后，控制器可将第二区域设置为第一区域的次要区域，并且可响应于从主机提供的对第一区域的读取命令，在第一区域的主要区域中或第一区域的一个或多个次要区域中执行读取操作。
当第一区域的读取次数等于或大于阈值数时，控制器可设置第二区域。
可根据第一区域中的编程/擦除循环的次数来设置阈值数。
阈值数可被设置为小于对第一区域的读取操作受到干扰的限制数。
可基于第一区域的工作量来设置第一区域的读取次数。
在实施例中，包括存储器装置的存储器系统的操作方法可包括：响应于来自主机的读取命令，在存储器装置的第一区域中执行读取操作；以及基于第一区域的读取次数，设置存储器装置的第二区域，其中存储在第一区域中的数据将被复制到该第二区域中。
第二区域的设置可包括将第一区域的读取次数与预定阈值数进行比较，并确定是否设置第二区域。
操作方法可进一步包括当在第二区域的设置中确定设置第二区域时，生成用于将第一区域的数据复制到第二区域中的复制命令。
操作方法可进一步包括当存储器装置切换到待机状态时，基于复制命令将第一区域的数据复制到第二区域中。
第一区域包括主要区域或一个或多个次要区域，响应于来自主机的请求数据被写入到该主要区域，并且数据通过数据的复制而被复制并写入到该一个或多个次要区域。
操作方法可进一步包括在复制数据之后，将第二区域设置为第一区域的次要区域，并且响应于从主机提供的对第一区域的读取命令，在第一区域的主要区域中或在第一区域的一个或多个次要区域中执行读取操作。
第二区域的设置可包括当第一区域的读取次数等于或大于阈值数时，设置第二区域。
可根据第一区域中的编程/擦除循环的次数来设置阈值数。
阈值数可被设置为小于对第一区域的读取操作受到干扰的限制数。
可基于第一区域的工作量来设置第一区域的读取次数。
在本发明的示例性实施例中，一种存储器系统的操作方法可包括：提供控制器和联接到控制器的非易失性存储器装置；确定非易失性存储器装置的第一区域的读取次数；以及当读取次数等于或大于阈值数时，将第一区域的数据复制到非易失性存储器装置的第二区域中，可根据第一区域中的编程/擦除循环的次数来设置阈值数。
附图说明
从下面参照附图对本发明的各个实施例的详细描述，本发明的这些和其它特征与优点对于本领域技术人员将变得显而易见，其中：
图1是示出根据本发明的示例性实施例的包括存储器系统的数据处理系统的图。
图2是示出在图1的存储器系统中采用的存储器装置的示例性配置的图。
图3是示出根据本发明的示例性实施例的存储器装置中的存储块的电路图。
图4是示出根据本发明的示例性实施例的存储器装置的示例性配置的图。
图5是示出根据本发明的示例性实施例的存储器系统的操作方法的图。
图6是示出图5的第一区域中的读取操作的图。
图7至图12是示出根据本发明的示例性实施例的存储器系统的示例的图。
具体实施方式
尽管下面参照附图更详细地描述了各种实施例，但是应注意到，本发明可以不同的形式实施，并且不应被解释为限于本文所阐述的实施例。相反，提供所描述的实施例以便本公开将是彻底且完全的，并将本发明完全传达给本发明所属领域的技术人员。贯穿本公开，在本发明的各个附图和实施例中，相同的附图标记表示相同的部件。
将理解的是，尽管可以在本文中使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与另一个元件区分开。因此，在不脱离本发明的精神和范围的情况下，下面描述的第一元件也可被称为第二元件或第三元件。
附图不一定按比例绘制，并且在一些情况下，比例可能已经被夸大以便清楚地示出实施例的特征。
将进一步理解的是，当元件被称为“连接到”或“联接到”另一元件时，其可直接在另一元件上、连接到或联接到另一元件，或者可存在一个或多个中间元件。此外，还将理解的是，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的唯一元件，或者也可存在一个或多个中间元件。
本文使用的术语仅是为了描述特定实施例的目的，并不旨在限制本发明。如本文所使用的，除非上下文另有明确指示，否则单数形式也旨在包括复数形式。将进一步理解的是，当在本说明书中使用术语“包括”、“包括有”、“包含”和“包含有”时，这些术语说明所阐述的元件的存在，并且不排除一个或多个其它元件的存在或添加。如本文所使用的，术语“和/或”包括一个或多个相关所列项目的任何和全部组合。
除非另有定义，否则本文使用的包括技术术语和科学术语的所有术语具有与本发明所属领域的普通技术人员考虑本公开所通常理解的含义相同的含义。将进一步理解的是，诸如在常用字典中定义的那些术语的术语应当被解释为具有与其在本公开和相关技术语境中的含义一致的含义，并且将不以理想化或过于正式的意义来解释，除非本文中明确地这样定义。
在下面的描述中，为了提供对本发明的全面理解，描述了大量具体细节。可在没有一些或全部这些具体细节的情况下实践本发明。在其它情况下，没有详细地描述公知的进程结构和/或进程以避免不必要地模糊本发明。
还应注意的是，在一些情况下，如对于相关领域的技术人员显而易见的是，除非另有特别说明，否则结合一个实施例所描述的特征或元件可单独使用或与另一个实施例的其它特征或元件组合使用。
在下文中，将参照附图详细描述本发明的各种实施例。
图1示出了根据本发明的示例性实施例的包括存储器系统110的数据处理系统100。
参照图1，数据处理系统100还可包括可操作地联接到存储器系统110的主机102。
主机102可以是任何合适的电子装置，例如包括诸如移动电话、MP3播放器和膝上型计算机的便携式电子装置，或诸如台式计算机、游戏机、电视(TV)和投影仪的非便携式电子装置。
存储器系统110可响应于来自主机102的请求而操作。例如，存储器系统110可存储可由主机102访问的数据。存储器系统110可用作主机102的主存储器或辅助存储器。根据将与主机102电联接的主机接口的协议，存储器系统110可利用各种存储装置中的任何一种来实施。存储器系统110可利用诸如以下的各种存储装置中的任何一种来实施：例如，固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、缩小尺寸的MMC(RS-MMC)、微型-MMC、安全数字(SD)卡、迷你-SD、微型-SD、通用串行总线(USB)存储装置、通用闪速存储(UFS)装置、标准闪存(CF)卡、智能媒体(SM)卡、记忆棒等。
形成存储器系统110的存储装置可利用诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)的易失性存储器装置或诸如只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电随机存取存储器(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)、电阻式RAM(RRAM)和闪速存储器的非易失性存储器装置实施。
存储器系统110可包括存储器装置150和控制器130。存储器装置150可存储将由主机102访问的数据，并且控制器130可控制存储器装置150和主机102之间的数据交换。在控制器130的控制下，从主机102接收的数据可存储在存储器装置150中。
控制器130和存储器装置150可集成到一个半导体装置中。例如，控制器130和存储器装置150可集成到一个半导体装置中以形成固态驱动器(SSD)。当存储器系统110用作SSD时，可显著增加与存储器系统110电联接的主机102的操作速度。
控制器130和存储器装置150可集成到一个半导体装置中以形成存储卡，诸如，例如个人计算机存储卡国际协会(PCMCIA)卡、标准闪存(CF)卡、智能媒体卡(SMC)、记忆棒、多媒体卡(MMC)、RS-MMC、微型-MMC、安全数字(SD)卡、迷你-SD、微型-SD、SDHC以及通用闪速存储(UFS)装置。
例如，存储器系统110可被配置为计算机、超移动PC(UMPC)、工作站、上网书、个人数字助理(PDA)、便携式计算机、网络平板、平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑盒、数字照相机、数字多媒体广播(DMB)播放器、三维(3D)电视、智能电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、用于数据中心的存储器、能够在无线环境下传输和接收信息的装置、用于家庭网络的各种电子装置之一、用于计算机网络的各种电子装置之一、用于远程信息处理网络的各种电子装置之一、RFID装置或用于计算系统的各种组成元件之一。
即使在电力被阻断时，存储器装置150也可保留所存储的数据，可在写入操作期间存储从主机102提供的数据，并且可在读取操作期间将所存储的数据提供到主机102。存储器装置150可包括多个存储块152、154和156。存储块152、154和156中的每一个可包括多个页面。每一个页面可包括电联接到字线(WL)的多个存储器单元。存储器单元可以是一位单元或多位单元。存储器单元可以二维或三维堆叠结构布置。存储器装置150可以是非易失性存储器装置，例如闪速存储器。闪速存储器可具有三维(3D)堆叠结构。稍后将参照图2至图4详细描述存储器装置150的结构和存储器装置150的三维(3D)堆叠结构。
存储器系统110的控制器130可响应于从主机102接收的请求来控制存储器装置150。例如，控制器130可将从存储器装置150读取的数据提供给主机102，并将从主机102提供的数据存储到存储器装置150中。为此，控制器130可控制存储器装置150的全部操作，诸如读取操作、写入操作、编程操作和擦除操作。
如在图1的实施例中所示，控制器130可包括主机接口(I/F)单元132、处理器134、错误校正码(ECC)单元138、电源管理单元(PMU)140、NAND闪存控制器(NFC)142以及存储器144。
主机接口单元132可处理从主机102接收的命令、地址和数据，并且可根据需要通过内部总线将它们传输到控制器130的各种组件。主机接口单元132还可将从存储器装置150读取的数据提供给主机102。主机接口单元132可通过包括下列的至少一种的任何合适的接口协议与主机102通信：通用串行总线(USB)、多媒体卡(MMC)、高速外围组件互连(PCI-E)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)以及电子集成驱动器(IDE)。
ECC单元138可在读取操作期间确定并校正从存储器装置150读取的数据中的错误。当错误位的数量大于可校正错误位的阈值数时，ECC单元138可不校正错误位，并且可输出指示校正错误位失败的错误校正失败信号。
ECC单元138可基于包括诸如以下的编码调制的任何合适的方法来执行错误校正操作：低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(Bose-Chaudhuri-Hocquenghem，BCH)码、涡轮码、里德-所罗门(Reed-Solomon，RS)码、卷积码、递归系统码(RSC)、网格编码调制(TCM)、分组编码调制(BCM)等。ECC单元138可包括用于错误校正操作的所有电路、系统或装置。
PMU 140可提供并管理用于控制器130的电力，即用于包括在控制器130中的组成元件的电力。
NFC 142可用作控制器130和存储器装置150之间的存储器接口，以允许控制器130响应于来自主机102的请求来控制存储器装置150。当存储器装置150是闪速存储器时，并且特别是当存储器装置150是NAND闪速存储器时，NFC 142可在处理器134的控制下生成用于存储器装置150的控制信号并且处理数据。当存储器装置不是NAND闪速存储器时，可根据需要采用任何其它合适的存储器接口。
存储器144可用作存储器系统110和控制器130的工作存储器，并且存储用于驱动存储器系统110和控制器130的数据。控制器130可响应于来自主机102的请求来控制存储器装置150。例如，控制器130可将从存储器装置150读取的数据提供至主机102，以及将从主机102提供的数据存储在存储器装置150中。当控制器130控制存储器装置150的操作时，存储器144可存储由控制器130和存储器装置150用于诸如读取操作、写入操作、编程操作和擦除操作的操作的数据。
存储器144可利用诸如静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)的易失性存储器来实施。如上所述，存储器144可存储主机102和存储器装置150用于读取操作和写入操作的数据。对于数据的这种存储，存储器144可包括程序存储器、数据存储器、写入缓冲器、读取缓冲器、映射缓冲器等。
处理器134可控制存储器系统110的一般操作以及响应于来自主机102的写入请求或读取请求控制存储器装置150的写入操作或读取操作。处理器134可驱动被称为闪存转换层(FTL)的固件，以控制存储器系统110的一般操作。例如，处理器134可利用微处理器或中央处理单元(CPU)来实施。
管理单元(未示出)可被包括在处理器134中，并且可执行存储器装置150的坏块管理。管理单元可发现包括在存储器装置150中的对于进一步使用处于令人不满意状况的坏存储块，并且对坏存储块执行坏块管理。当存储器装置150是例如NAND闪速存储器的闪速存储器时，由于NAND逻辑功能的特性，在写入操作期间，例如在编程操作期间，可能发生编程失败。在坏块管理期间，可将编程失败的存储块或坏存储块的数据编程到新存储块中。由于编程失败导致的坏块可严重降低具有3D堆叠结构的存储器装置150的利用效率和存储器系统110的可靠性。因此在这种存储器系统中通常采用可靠的坏块管理。
图2是图1所示的存储器装置150的图。
参照图2，存储器装置150可包括多个存储块，例如第零存储块(BLOCK0)210、第一存储块(BLOCK1)220、第二存储块(BLOCK2)230以及第N-1存储块(BLOCKN-1)240。存储块210至240中的每一个可包括多个页面，例如2M个页面(2M页面)。每一个页面可包括电联接到字线的多个存储器单元。
而且，根据每个存储器单元中可存储或表达的位的数量，存储器装置150可包括如单层单元(SLC)存储块和多层单元(MLC)存储块的多个存储块。SLC存储块可包括利用存储器单元实施的多个页面，其中每个存储器单元能够存储1位数据。MLC存储块可包括利用存储器单元实施的多个页面，其中每个存储器单元能够存储多位数据，例如，两位或更多位数据。包括利用各自能够存储3位数据的存储器单元实施的多个页面的MLC存储块可被定义为三层单元(TLC)存储块。
存储块210至240中的每一个可在写入操作期间存储从主机102提供的数据，并且在读取操作期间将存储的数据提供至主机102。
图3是示出包括存储块的图2的存储器装置150的图。图3示出了单个存储块330及与其相关的电路310和320的配置。
参照图3，存储块330可包括电联接到多个相应的位线BL0到BLm-1的多个单元串340。具体地，每个单元串340电联接到位线。每个单元串340可包括至少一个漏极选择晶体管(即，串选择晶体管)DST和至少一个源极选择晶体管(即，接地选择线)SST。多个存储器单元晶体管MC0至MCn-1可串联地电联接在选择晶体管SST和DST之间。各个存储器单元MC0至MCn-1可通过每个存储单个位的数据信息的单层单元(SLC)来配置，或通过每个存储多个位的数据信息的多层单元(MLC)来配置。单元串340可分别电联接到相应的位线BL0到BLm-1。单元串340可竖直地延伸并且可在水平方向上以规则的间隔间隔开。作为参照，在图3中，“DSL”表示漏极选择线(即，串选择线)，“SSL”表示源极选择线(即，接地选择线)，并且“CSL”表示共源线。应注意的是，上述配置仅是存储器装置150的存储块的可能配置的一个示例。应当理解，本发明不限于该配置，并且可采用许多其它存储块配置。
此外，虽然图3示出了作为示例的由NAND闪速存储器单元配置的存储块330，但是应当注意的是，根据本发明的示例性实施例的存储器装置150的存储块330不限于NAND闪速存储器，并且可由例如NOR闪速存储器、组合至少两种存储器单元的混合闪速存储器或者控制器内置在存储器芯片中的1-NAND闪速存储器来实现。此外，半导体装置的操作特性不仅可应用于其中电荷存储层由导电浮栅配置的闪速存储器装置，而且可应用于其中电荷存储层由介电层配置的电荷撷取闪存(CTF)。
存储器装置150的电压供应块310可提供将根据操作模式供应给各个字线的字线电压，例如编程电压、读取电压和通过电压，并且提供将被供应给形成有存储器单元的例如阱区的体材料(bulk)的电压。电压供应块310可以可操作地联接到电源，例如控制器130的PMU单元140，或者可直接联接到主机102的电源。电压供应块310可在控制电路(未示出)的控制下执行电压生成操作。电压供应块310可生成存储器装置的各种操作可能需要的多个可变电压。例如，电压供应块310可生成多个可变读取电压以用于生成多个读取数据、在控制电路的控制下选择存储器单元阵列的存储块或扇区中的其中一个、选择所选存储块的字线中的其中一个并且将字线电压提供给所选字线和未选字线。
存储器装置150的读取/写入电路320可由控制电路控制，并且可根据操作模式用作读出放大器或写入驱动器。在验证/正常读取操作期间，读取/写入电路320可用作用于从存储器单元阵列读取数据的读出放大器。而且，在编程操作期间，读取/写入电路320可用作根据将存储在存储器单元阵列中的数据来驱动位线的写入驱动器。在编程操作期间，读取/写入电路320可从缓冲器(未示出)接收将被写入存储器单元阵列中的数据，并且可根据输入的数据来驱动位线。为此，读取/写入电路320可包括分别对应于列(或位线)或列对(或位线对)的多个页面缓冲器(PB)322、324和326，以及多个锁存器(未示出)可被包括在页面缓冲器(PB)322、324和326中的每一个中。
存储器装置150可被实现为二维或三维存储器装置。例如，如图4所示，在存储器装置150被实现为三维非易失性存储器装置的情况下，存储器装置150可包括多个存储块BLK0至BLKN-1。
图4是示出图3所示的存储器装置150的存储块和存储块BLK0至BLKN-1可被实现为三维结构(或竖直结构)的图。例如，各个存储块BLK0至BLKN-1可通过包括在第一至第三方向(例如，x轴方向、y轴方向和z轴方向)上延伸的结构而被实现为三维结构。
各个存储块BLK0至BLKN-1可包括在第二方向上延伸的多个NAND串。多个NAND串可沿着第一方向和第三方向以规则的间隔布置。每个NAND串可电联接到位线、至少一个漏极选择线、至少一个源极选择线、多个字线、至少一个虚拟字线以及共源线。即，各个存储块BLK0至BLKN-1可电联接到多个位线、多个漏极选择线、多个源极选择线、多个字线、多个虚拟字线以及多个共源线。
图5是示出根据实施例的存储器系统的操作方法的流程图。
参照图5，存储器系统110的操作方法可从步骤511开始，在步骤511中，控制器130从主机102接收读取命令。例如，当通过主机接口单元132接收到主机102的读取命令时，处理器134可感测到读取命令。读取命令可包括待读取的数据的地址信息。例如，地址信息可包括数据的逻辑地址。
然后，在步骤513中，控制器130可设置对应于读取命令的第一区域。例如，处理器134可基于读取命令的逻辑地址信息来确定其中写入将由存储器装置150读取的数据的第一区域。然后，处理器134可基于将逻辑地址与物理地址相关联的先前存储的映射表来确定对应于数据的逻辑地址的物理地址。数据的物理地址可指示其中写入数据的一个或多个块和一个或多个页面。处理器134可基于映射表来确定数据的物理地址。通过该操作，处理器134可将第一区域设置为对应于数据的物理地址的块和页面。
根据示例性实施例，第一区域可包括一个或多个主要区域和一个或多个次要区域。主要区域可以是数据通过一般写入操作而被主要地写入存储器装置150中的区域。也就是说，主要区域可以是从主机102应用的数据根据来自主机102的写入请求而被写入的区域。次要区域可指示从存储器装置150复制的数据所写入的区域。也就是说，次要区域可指示首先存储在存储器装置150中的数据然后通过控制器130的控制操作而被复制和写入的区域。例如，映射数据中的数据的逻辑地址可对应于主要区域和次要区域的物理地址中的至少一个。次要区域可从主要区域生成，并且主要区域的物理地址可不同于次要区域的物理地址。当第一区域包括多个次要区域时，可从另一个次要区域中生成次要区域中的任何一个，并且次要区域的物理地址可彼此不同。
在步骤515中，控制器130可确定第一区域中的读取次数。可从通过对在第一区域中执行的读取操作的次数进行计数而获得的值来确定读取次数。例如，读取次数可基于块或页面来确定。处理器134可将计数值设置为读取次数。或者，处理器134可基于计数值来计算读取次数。例如，处理器134可如下面的等式1和等式2中所表示地计算读取次数。
[等式1]
RN＝(C×WR/Block Size)/BANK
[等式2]
BANK＝管芯数量×平面数量×块数量
在等式1和等式2中，RN表示读取次数，C表示存储器装置150的存储器容量，WR表示基于对应于第一区域的读取操作和写入操作的工作量下的读取操作的比率，Block Size表示存储器装置150中的块的大小，BANK表示存储器装置150中的管芯数量、平面数量和块数量的乘积。
例如，当在对应于第一区域的工作量下的读取操作与写入操作的比率为6:4时，如下面的等式3所示，读取次数可计算为9830。这里，存储器装置150的存储器容量可设置为1024GB，存储器装置150中的块的大小可设置为4KB，并且存储器装置150中的管芯数量、平面数量和块数量可分别设置为8、2和1024。例如，当在对应于第一区域的工作量下的读取操作与写入操作的比率为9:1时，如下面等式4所示，读取次数可计算为58983。这里，存储器装置150的存储器容量可设置为1024GB，存储器装置150中的块的大小可设置为4KB，并且存储器装置150中的管芯数量、平面数量和块数量可分别设置为2、2和1024。此外，当在对应于第一区域的工作量下的读取操作与写入操作的比率为99:1时，如下面的等式5所示，读取次数可计算为129762。这里，存储器装置150的存储器容量可设置为1024GB，存储器装置150中的块的大小可设置为4KB，并且存储器装置150中的管芯数量、平面数量和块数量可分别设置为1、2和1024。
[等式3]
9830＝(1024GB×60％/4KB)/(8×2×1024)
[等式4]
58983＝(1024GB×90％/4KB)/(2×2×1024)
[等式5]
129762＝(1024GB×99％/4KB)/(1×2×1024)
根据示例性实施例，第一区域可包括一个或多个主要区域和一个或多个次要区域。当第一区域包括主要区域和次要区域时，处理器134可确定主要区域和次要区域的读取次数。例如，存在对应于主要区域和次要区域的计数值。基于计数值，处理器134可确定主要区域和次要区域的各自读取次数。当第一区域包括多个次要区域时，处理器134可确定每个次要区域的读取次数。例如，存在对应于各个次要区域的计数值。基于计数值，处理器134可确定次要区域的各自读取次数。
在步骤517中，基于读取次数，控制器130可确定是否复制第一区域。对于该操作，处理器134可将读取次数与预定阈值数进行比较。例如，处理器134可确定读取次数是否等于或大于阈值数。阈值数可由预期读取操作受到干扰的限制数决定。阈值数可设定为等于或小于限制数，但不管怎样都不大于限制数。阈值数可设置为小于限制数以提供安全余量。因此，如果读取次数超过限制数，则读取操作在第一区域中可能受到干扰。在这种情况下，读取操作中可能会发生错误。限制数可能根据第一区域中的编程和擦除操作(P/E循环)所决定的循环次数而不同。也就是说，限制数可根据循环次数而不同地设置。
如下面的表1所示，阈值数可由限制数和余量决定，这取决于第一区域的循环次数。例如，当循环次数等于或小于0.1k时，阈值数可设置为310k的70％，即217k。此外，当循环次数大于0.1k并且等于或小于0.5k时，阈值数可设置为271k的70％，即190k。以这种方式，当循环次数大于6.0k并且等于或小于7.0k时，阈值数可设置为30k的70％，即21k。在这种情况下，当读取次数为9830时，处理器134可确定不复制第一区域。这是因为读取次数小于阈值数，而不管第一区域的循环次数如何。此外，当读取次数为58983时，在第一区域的循环次数为4.0k的情况下，处理器134可确定读取第一区域。此外，对于读取次数为129762，当第一区域的循环次数为2.0k时，处理器134可确定复制第一区域。
[表1]
循环次数(k) 限制数(k) 余量(％)
0.1 310 30
0.5 271 30
1.0 228 30
2.0 163 30
3.0 116 30
4.0 82 30
5.0 59 30
6.0 42 30
7.0 30 30
根据示例性实施例，第一区域可包括一个或多个主要区域和一个或多个次要区域。当第一区域包括主要区域和次要区域时，处理器134可确定是否复制主要区域和次要区域中的每一个。处理器134可将主要区域和次要区域中的每一个的读取次数与阈值数进行比较。当第一区域包括多个次要区域时，处理器134可确定是否复制每个次要区域。处理器134可将每个次要区域的读取次数与阈值数进行比较。
当在步骤517中确定复制第一区域(步骤517中为“是”)时，则在步骤519中控制器130可生成用于复制第一区域的复制命令。例如，控制器130可包括用于存储从主机102接收的各种命令并调度所存储命令的执行顺序的工作队列。工作队列可设置在处理器134、NFC142和存储器144中的任何一个中。处理器134可将复制命令输入到工作队列。
根据示例性实施例，第一区域可包括一个或多个主要区域和一个或多个次要区域。当第一区域包括主要区域和次要区域时，处理器134可生成用于复制主要区域和次要区域中的一个或多个的复制命令。当第一区域包括多个次要区域时，处理器134可生成用于复制一个或多个次要区域的复制命令。
随后，在步骤521中，控制器130可在第一区域中执行读取操作。例如，处理器134可将第一区域的数据提供给主机102。处理器134可将第一区域的读取次数增加1。
根据示例性实施例，第一区域可包括一个或多个主要区域和一个或多个次要区域。当第一区域包括主要区域和次要区域时，处理器134可对主要区域和次要区域交替地执行读取操作。例如，当响应于来自主机102的先前读取命令对主要区域执行读取操作时，处理器134可响应于来自主机102的当前读取命令对次要区域执行读取操作。或者，当响应于来自主机102的先前读取命令对次要区域执行读取操作时，处理器134可响应于来自主机102的当前读取命令对主要区域执行读取操作。此外，响应于当前读取命令，处理器134可指示对主要区域和次要区域中的哪个执行读取操作。当第一区域包括多个次要区域时，处理器134可对次要区域交替地执行读取操作。例如，当响应于来自主机102的先前读取命令对次要区域中的任何一个执行了读取操作时，处理器134可响应于来自主机102的当前读取命令对次要区域中的另一个执行读取操作。响应于当前读取命令，处理器134可指示对次要区域中的哪个执行了读取操作。
图6是示出图5中的在第一区域中的读取操作的流程图。
参照图6，在步骤611中，处理器134可确定是否对主要区域执行读取操作。例如，处理器134可检查响应于先前读取命令对主要区域和次要区域中的哪个执行了读取操作。当检查到响应于先前读取命令对次要区域执行了读取操作时，处理器134可确定对主要区域执行当前读取操作。当检查到响应于先前读取命令对主要区域执行了读取操作时，处理器134可确定对次要区域执行当前读取操作。
当在步骤611中确定对主要区域执行读取操作(步骤611中为“是”)时，在步骤613中，处理器134可对主要区域执行读取操作。例如，处理器134可将主要区域的数据提供给主机102。处理器134可将主要区域的读取次数增加1。
在步骤615中，处理器134可确定主要区域中的读取操作是否正常执行。例如，处理器134可确定在主要区域中的读取操作期间是否发生了错误。例如，错误校正信息可存储在存储器装置150的备用区域中。基于错误校正信息，处理器134可校正错误。处理器的错误校正操作可能成功或者失败。例如，当确定没有错误或错误校正操作成功时，处理器134可确定读取操作正常执行(步骤615中为“是”)。另一方面，当错误校正操作失败时，处理器134可确定读取操作未正常执行(步骤615中为“否”)。
当在步骤615中确定主要区域中的读取操作正常执行时，处理器134可返回到图5。
当在步骤611中确定不需要对主要区域执行读取操作(步骤611中为“否”)时，在步骤617中，处理器134可确定是否存在次要区域。此外，当在步骤615中确定主要区域中的读取操作未正常执行(步骤615中为“否”)时，在步骤617中，处理器134可确定是否存在次要区域。例如，处理器134可确定第一区域是否包括主要区域和次要区域两者。当第一区域包括多个次要区域时，处理器134可设置次要区域中的任何一个。例如，次要区域可根据其生成次序而具有优先级，并且处理器134可根据优先级设置次要区域中的任何一个。
当在步骤617中确定存在次要区域(步骤617中为“是”)时，在步骤619中，处理器134可对次要区域执行读取操作。例如，处理器134可将次要区域的数据提供给主机102。处理器134可将次要区域的读取次数增加1。
在步骤621中，处理器134可确定次要区域中的读取操作是否正常执行。例如，处理器134可确定在次要区域的读取操作期间是否发生了错误。由于处理器134能够以与步骤615中的操作类似的方式操作，所以在此省略对其的详细描述。
当在步骤621中确定次要区域中的读取操作正常执行(步骤621中为“是”)时，处理器134可返回到图5。
当在步骤621中确定次要区域中的读取操作未正常执行(步骤621中为“否”)时，处理器134可返回到步骤617。例如，处理器134可确定是否存在额外的次要区域。当第一区域包括多个次要区域时，处理器134可设置次要区域中的另一个次要区域。例如，处理器134可根据优先级设置次要区域中的另一个次要区域。也就是说，处理器134可设置具有比先前设置的次要区域更低优先级的另一个次要区域。
当在步骤617中确定次要区域不存在(步骤617中为“否”)时，在步骤623中，处理器134可重新尝试读取操作。例如，当在主要区域中读取操作未正常执行时，处理器134可重新尝试对主要区域的读取操作。或者，当在次要区域中读取操作未正常执行时，处理器134可重新尝试对次要区域的读取操作。读取操作可能正常执行，也可能不正常执行。因此，处理器134可重新尝试预设次数的读取操作。然后，处理器134可返回到图5。例如，无论读取操作是否正常执行，处理器134可返回到图5。
最后，当存储器装置切换到待机状态时，在步骤523中，控制器130可确定待机状态。待机状态可被定义为从主机102没有接收到命令的状态。在步骤525中，响应于待机状态，控制器130可在存储器装置150中生成第二区域。例如，根据工作队列的调度，处理器134可基于复制命令在存储器装置150中生成第二区域。对于该操作，处理器134可确定存储器装置150中将写入第一区域的数据的第二区域。可将第二区域的大小设置为与第一区域的大小相同。处理器134可确定存储器装置150中与第一区域的块不同的块中的第二区域。处理器134可将第一区域的数据写入第二区域。第二区域可添加为第一区域的次要区域。
当在步骤517中确定不需要复制第一区域(步骤517中为“否”)时，在步骤527中，控制器130可对第一区域执行读取操作。由于控制器130以与步骤521中的操作类似的方式操作，所以在此省略对其的详细描述。此外，处理器134可以与图6类似的方式操作。
以下，将参照图7至图12对应用根据实施例的上面参照图1至图6描述的包括存储器装置150和控制器130的存储器系统110的数据处理系统和电子设备进行描述。
图7是示出包括根据实施例的存储器系统的数据处理系统的图。图7是示出应用根据实施例的存储器系统的存储卡系统6100的图。
参照图7，存储卡系统6100可包括存储器控制器6120、存储器装置6130和连接器6110。
存储器控制器6120可与存储器装置6130连接，并且可访问存储器装置6130。在一些实施例中，存储器装置6130可利用非易失性存储器(NVM)来实施。例如，存储器控制器6120可控制存储器装置6130的读取操作、写入操作、擦除操作和后台操作。存储器控制器6120可提供存储器装置6130与主机(未示出)之间的接口，并且可驱动用于控制存储器装置6130的固件。例如，存储器控制器6120可对应于上面参照图1描述的存储器系统110中的控制器130，并且存储器装置6130可对应于上面参照图1描述的存储器系统110中的存储器装置150。
因此，存储器控制器6120可包括诸如如图1所示的随机存取存储器(RAM)、处理单元、主机接口、存储器接口和错误校正单元的组件。
存储器控制器6120可通过连接器6110与外部装置(例如，上面参照图1描述的主机102)通信。例如，如上面参照图1所述，存储器控制器6120可被配置为通过诸如以下的各种通信协议中的一种与外部装置通信：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、PCI Express(PCIe)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)、火线、通用闪速存储(UFS)、无线保真(WI-FI)以及蓝牙。因此，根据实施例的存储器系统和数据处理系统可应用于有线/无线电子设备，例如，移动电子设备。
存储器装置6130可利用非易失性存储器(NVM)来实施。例如，存储器装置6130可利用诸如以下的各种非易失性存储器装置来实施：电可擦除可编程ROM(EEPROM)、NAND闪速存储器、NOR闪速存储器、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电RAM(FRAM)以及自旋力矩转移磁性RAM(STT-MRAM)。
存储器控制器6120和存储器装置6130可集成到单个半导体装置中。例如，存储器控制器6120和存储器装置6130可通过被集成到单个半导体装置中来构造固态驱动器(SSD)。存储器控制器6120和存储器装置6130可构造存储卡，诸如PC卡(个人计算机存储卡国际协会，PCMCIA)、标准闪存卡(CF)、智能媒体卡(SM和SMC)、记忆棒、多媒体卡(MMC、RS-MMC、微型MMC和eMMC)、SD卡(例如，SD、迷你SD、微型SD和SDHC)以及通用闪速存储(UFS)。
图8是示出包括根据本发明的示例性实施例的存储器系统的数据处理系统6200的示例的图。
参照图8，数据处理系统6200可以包括可利用至少一个非易失性存储器(NVM)来实施的存储器装置6230以及用于控制存储器装置6230的存储器控制器6220。如上面参照图1所描述的，数据处理系统6200可以是诸如存储卡(例如，CF、SD和微型SD)的存储介质。存储器装置6230可对应于上面参照图1描述的存储器系统110中的存储器装置150，并且存储器控制器6220可对应于上面参照图1描述的存储器系统110中的控制器130。
存储器控制器6220可响应于从主机6210接收的请求来控制存储器装置6230的操作，包括读取操作、写入操作和擦除操作。存储器控制器6220可包括均经由内部总线联接的中央处理单元(CPU)6221、作为缓冲存储器的随机存取存储器(RAM)6222、错误校正码(ECC)电路6223、主机接口6224以及作为存储器接口的NVM接口6225。
CPU 6221可控制存储器装置6230的操作，诸如读取、写入、文件系统管理、坏页面管理等。RAM 6222可根据CPU 6221的控制来操作，并且可用作工作存储器、缓冲存储器、高速缓冲存储器等。在RAM 6222用作工作存储器的情况下，可将由CPU 6221处理的数据临时存储在RAM 6222中。在RAM 6222用作缓冲存储器的情况下，RAM 6222可用于缓冲将从主机6210传输到存储器装置6230或从存储器装置6230传输到主机6210的数据。在RAM 6222用作高速缓冲存储器的情况下，RAM 6222可用于使具有低速的存储器装置6230能够以高速操作。
ECC电路6223可对应于上面参照图1描述的控制器130的ECC单元138。如上参照图1所述的，ECC电路6223可生成用于校正从存储器装置6230接收的数据中的失效位或错误位的错误校正码(ECC)。ECC电路6223可对待提供给存储器装置6230的数据执行错误校正编码，并且可生成添加有奇偶校验位的数据。奇偶校验位可存储在存储器装置6230中。ECC电路6223可对从存储器装置6230输出的数据执行错误校正解码。例如，ECC电路6223可通过使用奇偶校验位来校正错误。例如，如上参照图1所述，ECC电路6223可通过使用诸如以下的各种编码调制来校正错误：低密度奇偶校验(LDPC)码、博斯-查德胡里-霍昆格姆(BCH)码、涡轮码、里德-所罗门(RS)码、卷积码、递归系统码(RSC)、网格编码调制(TCM)以及分组编码调制(BCM)。
存储器控制器6220可通过主机接口6224向主机6210传输数据和从主机6210接收数据，并且通过NVM接口6225向存储器装置6230传输数据和从存储器装置6230接收数据。主机接口6224可通过诸如以下的各种接口协议中的至少一种与主机6210连接：并行高级技术附件(PATA)总线、串行高级技术附件(SATA)总线、小型计算机系统接口(SCSI)、通用串行总线(USB)、高速外围组件互连(PCIe)或NAND接口。此外，由于实现了诸如无线保真(WI-FI)或长期演进(LTE)的无线通信功能或移动通信协议，因此存储器控制器6220可通过与诸如主机6210的外部装置或除主机6210之外的另一外部装置连接来传输和接收数据。特别地，由于存储器控制器6220被配置为通过各种通信协议中的至少一种与外部装置通信，根据实施例的存储器系统和数据处理系统可应用于有线/无线电子设备，例如，移动电子设备。
图9是示出包括根据本发明的示例性实施例的存储器系统的数据处理系统的示例的图。图9的数据处理系统可以是固态驱动器(SSD)6300。
参照图9，SSD 6300可包括存储器装置6340和控制器6320，存储器装置6340可包括多个非易失性存储器NVM。控制器6320可对应于上面参照图1描述的存储器系统110中的控制器130，并且存储器装置6340可对应于上面参照图1描述的存储器系统110中的存储器装置150。
控制器6320可通过多个通道CH1、CH2、CH3……CHi与存储器装置6340连接。控制器6320可包括经由内部总线联接的处理器6321、缓冲存储器6325、错误校正码(ECC)电路6322、主机接口6324和作为存储器接口的非易失性存储器(NVM)接口6326。
缓冲存储器6325可临时存储从主机6310接收的数据或从包括在存储器装置6340中的多个非易失性存储器NVM接收的数据，或者临时存储多个非易失性存储器NVM的元数据。例如，元数据可包括映射数据，该映射数据包括映射表。缓冲存储器6325可利用诸如但不限于以下的易失性存储器来实施：动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、双倍数据速率(DDR)SDRAM、低功率双倍数据速率(LPDDR)SDRAM以及图形随机存取存储器(GRAM)，或利用诸如但不限于以下的非易失性存储器来实施：铁电随机存取存储器(FRAM)、电阻式随机存取存储器(ReRAM)、自旋力矩转移磁性随机存取存储器(STT-MRAM)以及相变随机存取存储器(PRAM)。虽然为便于解释在图9中示出了缓冲存储器6325设置在控制器6320内部，但是应当注意的是，缓冲存储器6325可设置在控制器6320外部。
ECC电路6322可在编程操作中计算将在存储器装置6340中编程的数据的错误校正码值，在读取操作中基于错误校正码值对从存储器装置6340读取数据执行错误校正操作，并且在失效数据的恢复操作中对从存储器装置6340恢复的数据执行错误校正操作。
主机接口6324可提供关于诸如主机6310的外部装置的接口功能。非易失性存储器接口6326可提供关于通过多个通道CH1、CH2、CH3......Chi被连接的存储器装置6340的接口功能。
由于使用每个都应用上面参照图1描述的存储器系统110的多个SSD 6300，因此可实施诸如独立磁盘冗余阵列(RAID)系统的数据处理系统。在RAID系统中，可包括多个SSD6300和用于控制多个SSD 6300的RAID控制器。在通过从主机6310接收写入命令来执行编程操作的情况下，RAID控制器可响应于从主机6310接收的写入命令的RAID级别信息在多个RAID级别(例如，多个SSD 6300)中选择至少一个存储器系统(例如，至少一个SSD 6300)，并且可向所选SSD 6300输出对应于写入命令的数据。在通过从主机6310接收读取命令来执行读取操作的情况下，RAID控制器可响应于从主机6310接收的读取命令的RAID级别信息在多个RAID级别(例如，多个SSD 6300)中选择至少一个存储器系统(例如，至少一个SSD 6300)，并且可将从所选SSD 6300输出的数据提供至主机6310。
图10是示出包括根据本发明的示例性实施例的存储器系统的数据处理系统的另一示例的图。图10是示出应用根据实施例的存储器系统的嵌入式多媒体卡(eMMC)6400的图。
参照图10，eMMC 6400可包括利用至少一个NAND闪速存储器来实施的存储器装置6440和控制器6430。控制器6430可对应于上面参照图1描述的存储器系统110中的控制器130，并且存储器装置6440可对应于上面参照图1描述的存储器系统110中的存储器装置150。
控制器6430可通过多个通道与存储器装置6440连接。控制器6430可包括内核(core)6432、主机接口6431和诸如NAND接口6433的存储器接口。
内核6432可控制eMMC 6400的操作。主机接口6431可提供控制器6430和主机6410之间的接口功能。NAND接口6433可提供存储器装置6440和控制器6430之间的接口功能。例如，主机接口6431可以是诸如上面参照图1所述的MMC接口的并行接口，或者是诸如超高速等级1(UHS-I)/UHS等级2(UHS-II)和通用闪速存储(UFS)接口的串行接口。
图11是示出包括根据本发明的示例性实施例的存储器系统的数据处理系统的另一示例的图。图11是示出应用根据实施例的存储器系统的通用闪速存储(UFS)系统6500的图。
参照图11，UFS系统6500可包括UFS主机6510、多个UFS装置6520和6530、嵌入式UFS装置6540和可移除UFS卡6550。UFS主机6510可以是例如移动电子设备的有线/无线电子设备的应用处理器。
UFS主机6510、UFS装置6520和6530、嵌入式UFS装置6540和可移除UFS卡6550可分别通过UFS协议与诸如有线/无线电子设备(例如，移动电子设备)的外部装置通信。UFS装置6520和6530、嵌入式UFS装置6540和可移除UFS卡6550可利用上面参照图1描述的存储器系统110来实施，例如被实施为上面参照图7描述的存储卡系统6100。嵌入式UFS装置6540和可移除UFS卡6550可通过除UFS协议之外的另一协议通信。例如，嵌入式UFS装置6540和可移除UFS卡6550可通过诸如但不限于以下的各种卡协议进行通信：USB闪存驱动器(UFD)、多媒体卡(MMC)、安全数字(SD)、迷你SD和微型SD。
图12是示出包括根据本发明的示例性实施例的存储器系统的数据处理系统的示例的图。图12是示出应用根据实施例的存储器系统的用户系统6600的图。
参照图12，用户系统6600可包括应用处理器6630、存储器模块6620、网络模块6640、存储模块6650和用户接口6610。
应用处理器6630可驱动包括在用户系统6600中的组件和操作系统(OS)。例如，应用处理器6630可包括用于控制包括在用户系统6600中的组件、接口、图形引擎等的控制器。应用处理器6630可通过片上系统(SoC)提供。
存储器模块6620可作为用户系统6600的主存储器、工作存储器、缓冲存储器或高速缓冲存储器操作。存储器模块6620可包括诸如动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、双倍数据速率(DDR)SDRAM、DDR2SDRAM、DDR3SDRAM、低功率双倍数据速率(LPDDR)SDRAM、LPDDR2SDRAM和LPDDR3SDRAM的易失性随机存取存储器，或诸如相变随机存取存储器(PRAM)、电阻式随机存取存储器(ReRAM)、磁性随机存取存储器(MRAM)和铁电随机存取存储器(FRAM)的非易失性随机存取存储器。例如，应用处理器6630和存储器模块6620可通过基于堆叠封装(POP)被封装来安装。
网络模块6640可与外部装置通信。例如，网络模块6640不仅可支持有线通信，而且可支持各种无线通信，诸如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、全球微波接入互操作性(WiMAX)、无线局域网(WLAN)、超宽带(UWB)、蓝牙、无线显示器(WI-DI)等，并且因此可与例如移动电子设备的有线/无线电子设备进行通信。根据这一事实，根据实施例的存储器系统和数据处理系统可应用于有线/无线电子设备。网络模块6640可包括在应用处理器6630中。
存储模块6650可存储诸如从应用处理器6630接收的数据的数据，并将存储在其中的数据传输到应用处理器6630。存储模块6650可由诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(ReRAM)、NAND闪速存储器、NOR闪速存储器以及三维NAND闪速存储器的非易失性半导体存储器装置来实现。存储模块6650可被设置为诸如用户系统6600的存储卡和外部驱动器的可移除存储介质。例如，存储模块6650可对应于上面参照图1描述的存储器系统110，并且可利用上面参照图9至图11描述的SSD、eMMC和UFS来实施。
用户接口6610可包括用于将数据或命令输入至应用处理器6630或者用于将数据输出到外部装置的接口。例如，用户接口6610可包括诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、摄像机、麦克风、陀螺仪传感器、振动传感器和压电元件的用户输入接口，以及诸如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、发光二极管(LED)、扬声器和电动机的用户输出接口。
在将上面参照图1描述的存储器系统110应用于根据实施例的用户系统6600的移动电子设备的情况下，如上所述，应用处理器6630可控制移动电子设备的操作，并且作为通信模块的网络模块6640可控制与外部装置的有线/无线通信。作为移动电子设备的显示/触摸模块的用户接口6610显示由应用处理器6630处理的数据或者支持来自触摸面板的数据的输入。
根据各种实施例，基于在存储器装置的特定区域中执行的读取操作的次数，存储器系统可将相应区域的数据复制到存储器装置的另一区域。因此，除相应区域以外，存储器系统还可从另一区域读取数据。也就是说，当在存储器装置的相应区域中的读取操作未正常执行时，存储器系统可在存储器装置的另一区域中执行读取操作。
因此，各种实施例能够最小化存储器系统的复杂度和性能的降低，并且最大化存储器装置的使用效率，从而将数据快速且稳定地处理到存储器装置中。
虽然为了说明的目的已经描述了各种实施例，但是对于本领域技术人员将显而易见的是，在不脱离如所附权利要求中所限定的本发明的精神和范围的情况下，可进行各种改变和修改。

Claims (20)

1.一种存储器系统，其包括：
存储器装置；以及
控制器，其适于控制所述存储器装置，
其中，所述控制器响应于来自主机的读取命令在所述存储器装置的第一区域中执行读取操作，并且基于所述第一区域的读取次数来设置所述存储器装置的第二区域，其中存储在所述第一区域中的数据将被复制到所述第二区域中。
2.根据权利要求1所述的存储器系统，其中所述控制器将所述第一区域的读取次数与预定阈值数进行比较，并确定是否设置所述第二区域。
3.根据权利要求2所述的存储器系统，其中当所述控制器确定设置所述第二区域时，所述控制器生成用于将所述第一区域的数据复制到所述第二区域中的复制命令。
4.根据权利要求3所述的存储器系统，其中当所述存储器装置切换到待机状态时，所述控制器基于所述复制命令将所述第一区域的数据复制到所述第二区域中。
5.根据权利要求4所述的存储器系统，其中所述第一区域包括主要区域或一个或多个次要区域，响应于来自所述主机的请求数据被写入到所述主要区域，并且响应于所述复制命令数据被复制并写入到所述一个或多个次要区域。
6.根据权利要求5所述的存储器系统，其中在将所述第一区域的数据复制到所述第二区域中之后，所述控制器将所述第二区域设置为所述第一区域的次要区域，并且响应于从所述主机提供的对所述第一区域的读取命令，在所述第一区域的所述主要区域中或所述第一区域的所述一个或多个次要区域中执行所述读取操作。
7.根据权利要求2所述的存储器系统，其中当在所述第一区域中执行的读取操作的次数等于或大于所述阈值数时，所述控制器设置所述第二区域。
8.根据权利要求2所述的存储器系统，其中根据所述第一区域中的编程/擦除循环的次数来设置所述阈值数。
9.根据权利要求8所述的存储器系统，其中所述阈值数被设置为小于对所述第一区域的所述读取操作受到干扰的限制数。
10.根据权利要求1所述的存储器系统，其中基于所述第一区域的工作量来设置在所述第一区域中执行的读取操作的次数。
11.一种包括存储器装置的存储器系统的操作方法，其包括：
响应于来自主机的读取命令，在所述存储器装置的第一区域中执行读取操作；以及
基于所述第一区域的读取次数，设置所述存储器装置的第二区域，其中存储在所述第一区域中的数据将被复制到所述第二区域中。
12.根据权利要求11所述的操作方法，其中所述第二区域的设置包括将所述第一区域的读取次数与预定阈值数进行比较，并确定是否设置所述第二区域。
13.根据权利要求12所述的操作方法，其进一步包括当在所述第二区域的设置中确定设置所述第二区域时，生成用于将所述第一区域的数据复制到所述第二区域中的复制命令。
14.根据权利要求13所述的操作方法，其进一步包括当所述存储器装置切换到待机状态时，基于所述复制命令将所述第一区域的数据复制到所述第二区域中。
15.根据权利要求14所述的操作方法，其中所述第一区域包括主要区域或一个或多个次要区域，响应于来自所述主机的请求数据被写入到所述主要区域，并且数据通过所述数据的复制而被复制并写入到所述一个或多个次要区域。
16.根据权利要求15所述的操作方法，其中其进一步包括在复制所述数据之后，将所述第二区域设置为所述第一区域的次要区域，并且响应于从所述主机提供的对所述第一区域的读取命令，在所述第一区域的所述主要区域中或所述第一区域的所述一个或多个次要区域中执行所述读取操作。
17.根据权利要求12所述的操作方法，其中当所述第一区域的读取次数等于或大于所述阈值数时，所述第二区域的设置包括设置所述第二区域。
18.根据权利要求12所述的操作方法，其中根据所述第一区域中的编程/擦除循环的次数来设置所述阈值数。
19.根据权利要求18所述的操作方法，其中所述阈值数被设置为小于对所述第一区域的所述读取操作受到干扰的限制数。
20.根据权利要求11所述的操作方法，其中基于所述第一区域的工作量来设置所述第一区域的读取次数。
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