KR20190042970A - 메모리 시스템 및 그의 동작방법 - Google Patents

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Abstract

본 기술은 메모리 시스템 및 이의 동작 방법에 관한 것으로, 메모리 시스템은 복수의 커맨드들을 큐잉하고, 큐잉된 상기 복수의 커맨드들에 응답하여 제어 신호들을 출력하는 컨트롤러; 및 상기 제어 신호들에 응답하여 프로그램 동작 또는 리드 동작을 수행하는 메모리 장치를 포함하며, 상기 프로그램 동작 중 페일이 발생할 경우 상기 컨트롤러는 큐잉된 상기 복수의 커맨드들을 홀딩시킨다.

Description

메모리 시스템 및 그의 동작방법{MEMORY SYSTEM AND OPERATION METHOD FOR THE SAME}
본 발명은 본 발명은 전자기기에 관한 것으로, 보다 구체적으로는 비휘발성 메모리 장치를 포함하는 메모리 시스템 및 이의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시 예는 메모리 시스템의 프로그램 동작 시 페일이 발생할 경우 대기중인 리드 커맨드를 홀딩시킨 후 리커버리 동작을 수행하여 데이터의 신뢰성을 개선할 수 있는 메모리 시스템 및 그의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 시스템은 복수의 커맨드들을 큐잉하고, 큐잉된 상기 복수의 커맨드들에 응답하여 제어 신호들을 출력하는 컨트롤러; 및 상기 제어 신호들에 응답하여 프로그램 동작 또는 리드 동작을 수행하는 메모리 장치를 포함하며, 상기 프로그램 동작 중 페일이 발생할 경우 상기 컨트롤러는 큐잉된 상기 복수의 커맨드들을 홀딩시킨다.
본 발명의 실시 예에 따른 메모리 시스템은 복수의 커맨드들을 큐잉하고, 큐잉된 상기 복수의 커맨드들에 응답하여 제어 신호들을 출력하는 컨트롤러; 및 상기 제어 신호들에 응답하여 프로그램 동작 또는 리드 동작을 수행하는 메모리 장치를 포함하며, 상기 메모리 장치는 상기 프로그램 동작 중 페일이 발생할 경우 리커버리 동작을 수행하여 새로운 블록에 데이터를 저장하고, 상기 컨트롤러는 큐잉된 상기 복수의 커맨드들을 홀딩시킨 후 상기 복수의 커맨드들 중 리드 커맨드의 대상 위치를 상기 새로운 블록으로 수정한다.
본 발명의 실시 예에 따른 메모리 시스템의 동작 방법은 호스트로부터 입력받은 복수의 커맨드들을 컨트롤러에 큐잉하는 단계와, 상기 컨트롤러에 큐잉된 상기 복수의 커맨드의 순서에 따라 제어 신호들을 생성하고, 상기 제어 신호들에 따라 메모리 장치의 제반 동작들을 수행하는 단계, 및 상기 제반 동작 중 프로그램 동작 시 프로그램 페일이 발생할 경우 상기 제어 신호들을 생성하는 단계를 홀딩시키고 상기 프로그램 동작의 리커버리 동작을 수행하는 단계를 포함한다.
본 기술에 따르면, 메모리 시스템의 프로그램 동작 중 페일이 발생할 경우, 큐잉된 커맨드들을 홀딩시킨 후 리커버리 동작을 수행하고, 홀딩된 커맨드들 중 리드 커맨드의 어드레스를 리커버리된 위치로 변경시킨 후 홀딩을 해제시켜 데이터의 신뢰성을 개선할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 도시한 도면이다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 도시한 도면이다.
도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 도시한 도면이다.
도 4는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 도시한 도면이다.
도 5는 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 6 내지 도 9는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예들을 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다.
호스트(102)는 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함한다.
또한, 메모리 시스템(110)은 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은 DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
그리고, 메모리 시스템(110)은 호스트(102)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(150), 및 메모리 장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 이용되는 경우, 메모리 시스템(110)에 연결되는 호스트(102)의 동작 속도는 개선될 수 있다.
컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어, PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
또 다른 일 예로, 메모리 시스템(110)은 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
한편, 메모리 시스템(110)의 메모리 장치(150)는 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다.
메모리 장치(150)는 복수의 메모리 블록(memory block)들(152,154,156)을 포함하며, 각각의 메모리 블록들(152,154,156)은 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은 복수의 워드라인(Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는 복수의 메모리 블록들(152,154,156)이 각각 포함된 복수의 플래인들(planes)을 포함하며, 특히 복수의 플래인들이 각각 포함된 복수의 메모리 다이(memory die)들을 포함할 수 있다. 메모리 장치(150)는 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다.
메모리 장치(150)의 구조 및 메모리 장치(150)의 3차원 입체 스택 구조에 대해서는 이하 도 2 내지 도 4에서 보다 구체적으로 설명하도록 한다.
메모리 시스템(110)의 컨트롤러(130)는 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 컨트롤러(130)는 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
컨트롤러(130)는 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 에러 정정 코드(ECC: Error Correction Code) 유닛(138), 파워 관리 유닛(PMU: Power Management Unit)(140), 낸드 플래시 컨트롤러(NFC: NAND Flash Controller)(142), 큐 홀딩 제어 유닛(144), 및 메모리(Memory)(146)를 포함한다. 본 발명의 실시 예에서는 낸드 플래시 컨트롤러(NFC: 142)와 큐 홀딩 제어 유닛(144)을 각각 도시하였으나, 큐 홀딩 제어 유닛(144)이 낸드 플래시 컨트롤러(NFC: 142)에 포함되도록 구성할 수 있다.
호스트 인터페이스 유닛(132)은 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다.
ECC 유닛(138)은 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 다시 말해, ECC 유닛(138)은 메모리 장치(150)로부터 리드한 데이터에 대하여 에러 정정 디코딩을 수행한 후, 에러 정정 디코딩의 성공 여부를 판단하고 판단 결과에 따라 지시 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. 이때, ECC 유닛(138)은 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패(fail) 신호를 출력할 수 있다.
프로세서(134)는 메모리 시스템(110)의 제반 동작을 제어하며, 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 라이트 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다. 프로세서(134)는 호스트(102)로 부터 수신되는 커맨드들을 우선 순위에 따라 정렬시켜 NFC(142)에 커맨드를 큐잉시킬 수 있다. 또한 프로세서(134)는 메모리 장치(150)의 프로그램 동작 시 프로그램 동작 페일로 판단될 경우 메모리 장치(150)가 리커버리 동작을 수행하도록 제어한다. 또한 프로세서(134)는 NFC(142)에 홀딩된 커맨드들을 읽어와 프로그램 동작이 페일된 어드레스와 동일한 어드레스를 갖는 리드 커맨드를 서치하고, 리드 커맨드가 존재할 경우 리드 커맨드의 어드레스를 리커버리된 어드레스로 수정하여 NFC(142)에 수정된 리드 커맨드를 포함하는 커맨드들을 큐잉시킬 수 있다.
ECC 유닛(138)은 LDPC(low density parity check) code, BCH(Bose, Chaudhri, Hocquenghem) code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며 이에 한정되는 것은 아니다. 또한, ECC 유닛(138)는 오류 정정을 위한 회로, 시스템 또는 장치를 모두 포함할 수 있다.
PMU(140)는 컨트롤러(130)의 파워, 즉 컨트롤러(130)에 포함된 구성 요소들의 파워를 제공 및 관리한다.
NFC(142)는 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리 인터페이스로서, 메모리 장치(150)가 플래시 메모리, 특히 일 예로 메모리 장치(150)가 낸드 플래시 메모리일 경우에, 프로세서(134)의 제어에 따라 메모리 장치(150)의 제어 신호를 생성하고 데이터를 처리한다.
또한 NFC(142)는 프로세서(134)에 의해 큐잉된 복수의 커맨드들을 저장할 수 있으며, 큐잉된 커맨드들에 순차적으로 응답하여 커맨드들에 대응하는 제어 신호들을 생성하여 메모리 장치(150)로 출력할 수 있다. 또한 NFC(142)는 큐 홀딩 제어 유닛(144)에 의해 큐잉된 복수의 커맨드들을 홀딩하여 메모리 장치(150)로 커맨드에 대응하는 제어 신호들을 생성하고 송부하는 것을 정지시키거나, 홀딩해제하여 정지된 제어 신호들의 생성 및 송부 동작을 재수행할 수 있다
큐 홀딩 제어 유닛(144)은 메모리 장치(150)의 프로그램 동작 시 스테이터스 체크 동작 결과(P/S)에 응답하여 NFC(142)의 커맨드 출력 동작을 홀딩시키거나 홀딩 해제시킨다. 예를 들어 큐 홀딩 제어 유닛(144)은 메모리 장치(150)의 프로그램 동작 시 프로그램 동작 페일로 판단될 경우 NFC(142)의 커맨드 출력 동작을 홀딩시키고, NFC(142)가 프로세서(134)에 의해 새롭게 큐잉된 커맨드들을 저장한 후 홀딩된 출력 동작을 해제시킨다.
메모리(146)는 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다. 예를 들어 컨트롤러(130)가, 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 이러한 동작을 수행하기 위해 필요한 데이터를 메모리(146)에 저장한다.
메모리(146)는 휘발성 메모리로 구현될 수 있으며, 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 또한, 메모리(146)는 전술한 바와 같이, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.
컨트롤러(130)는 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 호스트(102)로부터 요청된 동작을 메모리 장치(150)에서 수행, 다시 말해 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작을, 메모리 장치(150)와 수행한다. 여기서, 컨트롤러(130)는 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작으로 포그라운드(foreground) 동작을 수행할 수 있다.
또한 컨트롤러(130)는 마이크로프로세서 또는 중앙 처장치(CPU) 등으로 구현된 프로세서(134)를 통해, 메모리 장치(150)에 대한 백그라운드(background) 동작을 수행할 수도 있다. 여기서, 메모리 장치(150)에 대한 백그라운드 동작은 메모리 장치(150)의 메모리 블록들(152,154,156)에서 임의의 메모리 블록에 저장된 데이터를 다른 임의의 메모리 블록으로 카피(copy)하여 처리하는 동작, 일 예로 가비지 컬렉션(Garbage Collection) 동작, 메모리 장치(150)의 메모리 블록들(152,154,156) 간 또는 메모리 블록들(152,154,156)에 저장된 데이터 간을 스왑(swap)하여 처리하는 동작, 일 예로 웨어 레벨링(Wear Leveling) 동작, 컨트롤러(130)에 저장된 맵 데이터를 메모리 장치(150)의 메모리 블록들(152,154,156)로 저장하는 동작, 일 예로 맵 플러시(map flush) 동작, 또는 메모리 장치(150)에 대한 배드 관리(bad management)하는 동작, 일 예로 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 배드 블록을 확인하여 처리하는 배드 블록 관리(bad block management) 동작 등을 포함한다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 도시한 도면이다. 도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 도시한 도면이다. 도 4는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 도시한 도면이다.
도 2 내지 도 4를 참조하여 본 발명의 실시 예에 따른 메모리 시스템에서의 메모리 장치에 대해서 보다 구체적으로 설명하면 다음과 같다.
도 2를 참조하면, 메모리 장치(150)는 복수의 메모리 블록들, 예를 들어 블록0(BLK0)(210), 블록1(BLK1)(220), 블록2(BLK2)(230), 및 블록N-1(BLKN-1)(240)을 포함하며, 각각의 블록들(210,220,230,240)은 복수의 페이지들(Pages), 예컨대 2M개의 페이지들(2MPages)을 포함한다. 여기서, 설명의 편의를 위해 복수의 메모리 블록들이 각각 2M개의 페이지들을 포함하는 것을 일 예로 하여 설명하지만, 복수의 메모리 블록들은 각각 M개의 페이지들을 포함할 수도 있다. 각각의 페이지들은 복수의 워드라인(Word Line)들이 연결된 복수의 메모리 셀들을 포함한다.
또한, 메모리 장치(150)는 복수의 메모리 블록들을, 하나의 메모리 셀에 저장할 수 있는 데이터의 비트의 수에 따라, 단일 레벨 셀(SLC: Single Level Cell) 메모리 블록 및 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록 등으로 포함할 수 있다. 여기서, SLC 메모리 블록은 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, 데이터 연산 성능이 빠르며 내구성이 높다. MLC 메모리 블록은 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 이상)를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, SLC 메모리 블록보다 큰 데이터 저장 공간을 가질 수 있다. 하나의 메모리 셀에 3 또는 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 MLC 메모리 블록을 트리플 레벨 셀(TLC: Triple Level Cell) 또는 쿼드 레벨 셀(QLC: Quad Level Cell) 메모리 블록으로 구분할 수도 있다.
각각의 블록들(210,220,230,240)은 라이트 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드 동작을 통해 저장된 데이터를 호스트(102)에게 제공한다.
도 3을 참조하면, 메모리 시스템(110)의 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 각 메모리 블록(330)은 메모리 셀 어레이로 구현되어 비트라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(340)을 포함할 수 있다. 각 열(column)의 셀 스트링(340)은 적어도 하나의 드레인 선택 트랜지스터(DST)와, 복수 개의 메모리 셀들(MC0 to MCn-1)과, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 복수 개의 메모리 셀들(MC0 to MCn-1)은 선택 트랜지스터들(DST, SST) 사이에 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은 셀 당 복수의 비트들의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 셀 스트링들(340)은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
도 3은 낸드 플래시 메모리 셀로 구성된 각 메모리 블록(330)을 일 예로 도시하고 있으나, 본 발명의 실시 예에 따른 메모리 장치(150)에 포함된 복수의 메모리 블록(152,154,156)은 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다. 아울러, 본 발명의 실시 예에 따른 메모리 장치(150)는 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF) 메모리 장치 등으로도 구현될 수 있다.
메모리 장치(150)의 전압 공급부(310)는 동작 모드에 따라서 각각의 워드라인들로 공급될 워드라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있으며, 이때 전압 공급부(310)의 전압 발생 동작은 제어 회로(도시하지 않음)의 제어에 의해 수행될 수 있다. 또한, 전압 공급부(310)는 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있으며, 제어 회로의 제어에 응답하여 메모리 셀 어레이의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드라인들 중 하나를 선택할 수 있으며, 워드라인 전압을 선택된 워드라인 및 비선택된 워드라인들로 각각 제공할 수 있다.
메모리 장치(150)의 리드/라이트(read/write) 회로(320)는 제어 회로에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 리드 동작의 경우 리드/라이트 회로(320)는 메모리 셀 어레이로부터 데이터를 리드하기 위한 감지 증폭기로서 동작할 수 있다. 또한, 프로그램 동작의 경우 리드/라이트 회로(320)는 메모리 셀 어레이에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로서 동작할 수 있다. 리드/라이트 회로(320)는 프로그램 동작 시 셀 어레이에 라이트될 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해, 리드/라이트 회로(320)는 열(column)들(또는 비트라인들) 또는 열쌍(column pair)(또는 비트라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(322,324,326)을 포함할 수 있으며, 각각의 페이지 버퍼(page buffer)(322,324,326)에는 복수의 래치들(도시하지 않음)이 포함될 수 있다.
또한, 메모리 장치(150)는 2차원 또는 3차원의 메모리 장치로 구현될 수 있으며, 특히 도 4에 도시한 바와 같이 3차원 입체 스택 구조의 비휘발성 메모리 장치로 구현될 수 있으며, 3차원 구조로 구현될 경우 복수의 메모리 블록들(BLK0 to BLKN-1)을 포함할 수 있다. 여기서, 도 4는 도 1에 도시한 메모리 장치(150)의 메모리 블록들(152,154,156)을 보여주는 블록도로서, 각각의 메모리 블록들(152,154,156)은 3차원 구조(또는 수직 구조)로 구현될 수 있다. 예를 들면, 각각의 메모리 블록들(152,154,156)은 제1방향 내지 제3방향들, 예컨대 x-축 방향, y-축 방향, 및 z-축 방향을 따라 신장된 구조물들을 포함하여, 3차원 구조로 구현될 수 있다.
도 5는 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 1 내지 도 5를 참조하여 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 설명하면 다음과 같다.
호스트(102)로부터 복수의 커맨드들이 입력되면, 프로세서(134)는 커맨드들을 우선 순위에 따라 정렬시켜 NFC(142)에 커맨드를 큐잉시킨다(S510). 또한 복수의 커맨드들 중 프로그램 커맨드에 대응하는 데이터들은 메모리(146)에 저장된다.
NFC(142)는 큐잉된 복수의 커맨드들에 순차적으로 응답하여 메모리 장치(150)를 동작시키기 위한 제어 신호들을 생성하고 데이터를 처리한다. 일예로 NFC(142)는 프로그램 커맨드에 응답하여 복수의 제어 신호들을 생성하여 메모리 장치(150)로 송부하고, 메모리(146)에 저장된 데이터가 메모리 장치(150)로 송부되도록 한다.
메모리 장치(150)는 프로그램 동작시 NFC(142)로 부터 전송받은 제어 신호들에 응답하여 복수의 메모리 블록들(152,154,156) 중 선택된 적어도 하나 이상의 메모리 블록에 데이터를 프로그램한다(S520).
프로그램 동작은 페이지 단위로 수행될 수 있으며, 선택된 페이지의 프로그램 동작이 완료되면 프로그램 동작이 성공적으로 수행되었는지 판단하는 프로그램 스테이터스 체크 동작을 수행한다(S530).
스테이터스 체크 동작이 패스로 판단되면 다음 페이지의 프로그램 동작을 수행하고, 마지막 페이지의 프로그램 동작까지 완료된 후 스테이터스 체크 동작이 패스로 판단되면 프로그램 동작을 종료한다.
이 후, NFC(142)는 프로그램 커맨드 다음으로 큐잉된 커맨드에 응답하여 메모리 장치(150)를 동작시키기 위한 제어 신호들을 생성하고 데이터를 처리한다. 일예로 프로그램 커맨드 다음으로 큐잉된 커맨드가 직전 프로그램된 데이터들에 대한 리드 커맨드일 경우, NFC(142)는 리드 커맨드에 응답하여 메모리 장치(150)를 동작시키기 위한 제어 신호들을 생성하고 메모리 장치(150)는 선택된 메모리 블록에 저장된 데이터들을 리드하여 페이지 버퍼들(PB)(322,324,326)에 저장하고, 저장된 데이터들을 메모리(146)에 저장된다(S540). 메모리(146)에 저장된 데이터들은 호스트(102)로 출력된다.
상술한 프로그램 동작 중 수행되는 스테이터스 체크 동작시 페일로 판단되면, 메모리 장치(150)는 스테이터스 체크 동작 결과인 프로그램 스테이터스 신호(P/S)를 출력하고, 큐 홀딩 제어 유닛(144)은 프로그램 스테이터스 신호(P/S)에 응답하여 NFC(142)의 제어 신호 생성 동작을 홀딩시킨다. 즉, 큐 홀딩 제어 유닛(144)은 스테이터스 체크 동작 결과 페일로 판단될 경우 NFC(142)의 제어 신호 생성 동작을 홀딩시킨다(S550).
프로세서(134)는 메모리 장치(150)의 스테이터스 체크 결과 프로그램 동작 페일로 판단될 경우 메모리 장치(150)가 리커버리 동작을 수행하도록 제어한다. 즉, 저장된 펌웨어에 따라 리커버리 동작을 수행하도록 NFC(142)를 제어하고, NFC(142)는 리커버리 동작에 대응하는 제어 신호들을 메모리 장치(150)로 출력한다.
메모리 장치(150)의 스테이터스 체크 결과 프로그램 동작 페일로 판단될 경우 프로그램 페일이 발생한 선택된 메모리 블록 중 이미 프로그램된 페이지들에 저장된 데이터들을 새로운 메모리 블록으로 전송하여 프로그램한다. 즉, 프로그램 페일이 발생한 선택된 메모리 블록 중 프로그램 패스로 판단된 페이지들에 저장된 데이터들을 새로운 메모리 블록으로 전송하여 프로그램한다. 이 후, 프로그램 페일로 판단된 페이지의 데이터는 프로그램 동작시 페이지 버퍼들(PB)(322,324,326)에 저장된 데이터를 이용하여 새로운 메모리 블록으로 전송하여 프로그램하여 리커버리 동작을 수행한다(S560).
프로세서(134)는 메모리 장치의 리커버리 동작 후 NFC(142)에 저장된 큐잉된 커맨드들을 읽어오고, 읽어온 커맨드들 중 프로그램 페일된 메모리 블록에 대한 리드 커맨드가 있는지 확인한다. 이때 리드 커맨드가 존재할 경우 리드 커맨드의 대상 메모리 블록을 리커버리된 새로운 블록으로 수정하고, 수정된 리드 커맨드가 포함된 복수의 커맨드들을 NFC(142)에 새롭게 큐잉하여 재구성한다(S570).
NFC(142)가 수정된 리드 커맨드를 포함하여 새롭게 큐잉된 후, 큐 홀딩 제어 유닛(144)는 홀딩된 NFC(142)가 다시 동작하도록 제어한다(S580). 이로 인하여 NFC(142)는 새롭게 큐잉된 커맨드들에 따라 제어 신호들을 생성하여 메모리 장치(150)로 출력한다. 예를 들어 리커버리 동작 후 프로그램 동작이 완료되고, 다음으로 큐잉된 커맨드가 직전 프로그램된 데이터들에 대한 리드 커맨드일 경우, NFC(142)는 리드 커맨드에 응답하여 메모리 장치(150)를 동작시키기 위한 제어 신호들을 생성하고 메모리 장치(150)는 선택된 메모리 블록에 저장된 데이터들을 리드하여 페이지 버퍼들(PB)(322,324,326)에 저장하고, 저장된 데이터들을 메모리(146)에 저장된다(S540).
상술한 바와 같이 본원 발명의 실시 예에 따르면 프로그램 동작 중 스테이터스 체크 결과 페일이 발생할 경우, 큐잉된 커맨드들을 우선적으로 홀딩 처리하고 메모리 장치(150)의 리커버리 동작 후 큐잉된 커맨드들 중 리드 커맨드가 존재할 경우 리드 커맨드의 어드레스를 리커버리된 새로운 블록의 위치가 포함되도록 수정하여 새롭게 큐잉함으로써, 리드 동작시 리커버리된 데이터가 리드되도록 하여 데이터의 신뢰성을 개선할 수 있다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 6은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 메모리 카드 시스템을 개략적으로 도시한 도면이다.
도 6을 참조하면, 메모리 카드 시스템(6100)은 메모리 컨트롤러(6120), 메모리 장치(6130), 및 커넥터(6110)를 포함한다.
보다 구체적으로 설명하면, 메모리 컨트롤러(6120)는 불휘발성 메모리로 구현된 메모리 장치(6130)와 연결되며, 메모리 장치(6130)를 액세스하도록 구현된다. 예컨대, 메모리 컨트롤러(6120)는 메모리 장치(6130)의 리드, 라이트, 이레이즈, 및 백그라운드(background) 동작 등을 제어하도록 구현된다. 그리고, 메모리 컨트롤러(6120)는 메모리 장치(6130) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구현되며, 메모리 장치(6130)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구현된다. 즉, 메모리 컨트롤러(6120)는 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6130)는 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
그에 따라, 메모리 컨트롤러(6120)는 램(RAM: Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부, 큐 홀딩 제어 유닛과 같은 구성 요소들을 포함할 수 있다.
아울러, 메모리 컨트롤러(6120)는 커넥터(6110)를 통해 외부 장치, 예컨대 도 1에서 설명한 호스트(102)와 통신할 수 있다. 예컨대, 메모리 컨트롤러(6120)는 도 1에서 설명한 바와 같이, USB(Universal Serial Bus), MMC(multimedia card), eMMC(embeded MMC), PCI(peripheral component interconnection), PCIe(PCI express), ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI(small computer small interface), ESDI(enhanced small disk interface), IDE(Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성될 수 있으며, 그에 따라 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
그리고, 메모리 장치(6130)는 불휘발성 메모리로 구현, 예컨대 EPROM(Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM(Phase-change RAM), ReRAM(Resistive RAM), FRAM(Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
아울러, 메모리 컨트롤러(6120) 및 메모리 장치(6130)는 하나의 반도체 장치로 집적될 수 있으며, 일 예로 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 구성할 수 있으며, PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다.
도 7을 참조하면, 데이터 처리 시스템(6200)은 적어도 하나의 불휘발성 메모리로 구현된 메모리 장치(6230), 및 메모리 장치(6230)를 제어하는 메모리 컨트롤러(6220)를 포함한다. 여기서, 도 7에 도시한 데이터 처리 시스템(6200)은 도 1에서 설명한 바와 같이, 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있으며, 메모리 장치(6230)는 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응되고, 메모리 컨트롤러(6220)는 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응될 수 있다.
그리고, 메모리 컨트롤러(6220)는 호스트(6210)의 요청에 응답하여 메모리 장치(6230)에 대한 리드, 라이트, 이레이즈 동작 등을 제어하며, 메모리 컨트롤러(6220)는 적어도 하나의 CPU(6221), 버퍼 메모리, 예컨대 RAM(6222), ECC 회로(6223), 호스트 인터페이스(6224), 및 메모리 인터페이스, 예컨대 NVM 인터페이스(6225)를 포함한다. 또한 도 1의 큐 홀딩 제어 유닛(144)은 NVM 인터페이스(6225)에 포함되도록 구성될 수 있으며, 프로그램 동작의 페일시 NVM 인터페이스(6225)의 동작을 홀딩시킬 수 있다.
여기서, CPU(6221)는 메모리 장치(6230)에 대한 전반적인 동작, 예컨대 읽기, 쓰기, 파일 시스템 관리, 배드 페이지 관리 등을 제어할 수 있다. 그리고, RAM(6222)는 CPU(6221)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. 여기서, RAM(6222)이 워크 메모리로 사용되는 경우에, CPU(6221)에서 처리된 데이터가 임시 저장되며, RAM(6222)이 버퍼 메모리로 사용되는 경우에는 호스트(6210)에서 메모리 장치(6230)로 또는 메모리 장치(6230)에서 호스트(6210)로 전송되는 데이터의 버퍼링을 위해 사용되며, RAM(6222)이 캐시 메모리로 사용되는 경우에는 저속의 메모리 장치(6230)가 고속으로 동작하도록 사용될 수 있다.
아울러, ECC 회로(6223)는 도 1에서 설명한 컨트롤러(130)의 ECC 유닛(138)에 대응하며, 도 1에서 설명한 바와 같이, 메모리 장치(6230)로부터 수신된 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC: Error Correction Code)를 생성한다. 또한, ECC 회로(6223)는 메모리 장치(6230)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성한다. 여기서, 패리티 비트는 메모리 장치(6230)에 저장될 수 있다. 또한, ECC 회로(6223)는 메모리 장치(6230)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있으며, 이때 ECC 회로(6223)는 패리티(parity)를 사용하여 에러를 정정할 수 있다. 예컨대, ECC 회로(6223)는 도 1에서 설명한 바와 같이, LDPC code, BCH code, turbo code, 리드-솔로몬 코드, convolution code, RSC, TCM, BCM 등의 다양한 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
그리고, 메모리 컨트롤러(6220)는 호스트 인터페이스(6224)를 통해 호스트(6210)와 데이터 등을 송수신하며, NVM 인터페이스(6225)를 통해 메모리 장치(6230)와 데이터 등을 송수신한다. 여기서, 호스트 인터페이스(6224)는 PATA 버스, SATA 버스, SCSI, USB, PCIe, 낸드 인터페이스 등을 통해 호스트(6210)와 연결될 수 있다. 또한, 메모리 컨트롤러(6220)는 무선 통신 기능, 모바일 통신 규격으로 WiFi 또는 LTE(Long Term Evolution) 등이 구현되어, 외부 장치, 예컨대 호스트(6210) 또는 호스트(6210) 이외의 다른 외부 장치와 연결된 후, 데이터 등을 송수신할 수 있으며, 특히 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성됨에 따라, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 8은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 개략적으로 도시한 도면이다.
도 8을 참조하면, SSD(6300)는 복수의 불휘발성 메모리들을 포함하는 메모리 장치(6340) 및 컨트롤러(6320)를 포함한다. 여기서, 컨트롤러(6320)는 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6340)는 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6320)는 복수의 채널들(CH1, CH2, CH3, …, CHi)을 통해 메모리 장치(6340)와 연결된다. 그리고, 컨트롤러(6320)는 적어도 하나의 프로세서(6321), 버퍼 메모리(6325), ECC 회로(6322), 호스트 인터페이스(6324), 및 메모리 인터페이스, 예컨대 불휘발성 메모리 인터페이스(6326)를 포함한다. 불휘발성 메모리 인터페이스(6326)는 도 1의 큐 홀딩 제어 유닛(144)을 포함하도록 구성될 수 있다.
여기서, 버퍼 메모리(6325)는 호스트(6310)로부터 수신된 데이터 또는 메모리 장치(6340)에 포함된 복수의 플래시 메모리들(NVMs)로부터 수신된 데이터를 임시 저장하거나, 복수의 플래시 메모리들(NVMs)의 메타 데이터, 예컨대 매핑 테이블을 포함함 맵 데이터를 임시 저장한다. 또한, 버퍼 메모리(6325)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들로 구현될 수 있으며, 도 11에서는 설명의 편의를 위해 컨트롤러(6320) 내부에 존재하지만, 컨트롤러(6320) 외부에도 존재할 수 있다.
그리고, ECC 회로(6322)는 프로그램 동작에서 메모리 장치(6340)로 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 리드 동작에서 메모리 장치(6340)로부터 리드된 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정 동작을 수행하며, 페일된 데이터의 복구 동작에서 메모리 장치(6340)로부터 복구된 데이터의 에러 정정 동작을 수행한다.
또한, 호스트 인터페이스(6324)는 외부의 장치, 예컨대 호스트(6310)와 인터페이스 기능을 제공하며, 불휘발성 메모리 인터페이스(6326)는 복수의 채널들을 통해 연결된 메모리 장치(6340)와 인터페이스 기능을 제공한다.
아울러, 도 1에서 설명한 메모리 시스템(110)이 적용된 SSD(6300)는 복수개가 적용되어 데이터 처리 시스템, 예컨대 RAID(Redundant Array of Independent Disks) 시스템을 구현할 수 있으며, 이때 RAID 시스템에는 복수의 SSD(6300)들과, 복수의 SSD(6300)들을 제어하는 RAID 컨트롤러가 포함될 수 있다. 여기서, RAID 컨트롤러는 호스트(6310)로부터 라이트 커맨드를 수신하여, 프로그램 동작을 수행할 경우, 라이트 커맨드에 해당하는 데이터를, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 라이트 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로 출력할 수 있다. 또한, RAID 컨트롤러는 호스트(6310)로부터 리드 커맨드를 수신하여 리드 동작을 수행할 경우, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 리드 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로부터 데이터를 호스트(6310)로 제공할 수 있다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 9는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 eMMC(embedded multimedia card)를 개략적으로 도시한 도면이다.
도 9를 참조하면, eMMC(6400)는 적어도 하나의 낸드 플래시 메모리로 구현된 메모리 장치(6440), 및 컨트롤러(6430)를 포함한다. 여기서, 컨트롤러(6430)는 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6440)는 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6430)는 복수의 채널들을 통해, 메모리 장치(2100)와 연결된다. 그리고, 컨트롤러(6430)는 적어도 하나의 코어(6432), 호스트 인터페이스(6431), 및 메모리 인터페이스, 예컨대 낸드 인터페이스(6433)를 포함한다. 낸드 인터페이스(6433)는 도 1의 큐 홀딩 제어 유닛(144)을 포함하여 구성될 수 있다.
여기서, 코어(6432)는 eMMC(6400)의 전반적인 동작을 제어하며, 호스트 인터페이스(6431)는 컨트롤러(6430)와 호스트(6410) 간의 인터페이스 기능을 제공하며, 낸드 인터페이스(6433)는 메모리 장치(6440)와 컨트롤러(6430) 간의 인터페이스 기능을 제공한다. 예컨대, 호스트 인터페이스(6431)는 도 1에서 설명한 바와 같이, 병렬 인터페이스, 일 예로 MMC 인터페이스가 될 수 있으며, 아울러 직렬 인터페이스, 일 예로 UHS((Ultra High Speed)-Ⅰ/UHS-Ⅱ, UFS 인터페이스가 될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100 : 데이터 처리 시스템
102 : 호스트
110 : 메모리 시스템
130 : 컨트롤러
132 : 호스트 인터페이스 유닛
134 : 프로세서
138 : 에러 정정 코드 유닛
140 : 파워 관리 유닛
142 : 낸드 플래시 컨트롤러
144 : 큐 홀딩 제어 유닛
146 : 메모리
150 : 메모리 장치

Claims (20)

  1. 복수의 커맨드들을 큐잉하고, 큐잉된 상기 복수의 커맨드들에 응답하여 제어 신호들을 출력하는 컨트롤러; 및
    상기 제어 신호들에 응답하여 프로그램 동작 또는 리드 동작을 수행하는 메모리 장치를 포함하며,
    상기 프로그램 동작 중 페일이 발생할 경우 상기 컨트롤러는 큐잉된 상기 복수의 커맨드들을 홀딩시키는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 컨트롤러는 호스트로부터 입력되는 상기 복수의 커맨드들을 정렬시켜 큐잉하기 위한 프로세서;
    큐잉된 상기 복수의 커맨드들을 저장하고, 큐잉된 순서에 따라 상기 제어 신호들을 생성하여 출력하는 낸드 플래시 컨트롤러; 및
    상기 메모리 장치로부터 프로그램 스테이터스 신호를 받고, 이에 따라 상기 낸드 플래시 컨트롤러의 동작을 홀딩시키기 위한 큐 홀딩 제어 유닛을 포함하는 메모리 시스템.
  3. 제 2 항에 있어서,
    상기 프로세서는 상기 프로그램 동작 중 페일이 발생할 경우 상기 메모리 장치의 리커버리 동작을 수행하도록 상기 낸드 플래시 컨트롤러를 제어하는 메모리 시스템.
  4. 제 3 항에 있어서,
    상기 프로세서는 상기 리커버리 동작 후, 상기 낸드 플래시 컨트롤러에 저장된 복수의 커맨드들 중 상기 프로그램 동작 페일이 발생한 위치에 대응하는 리드 커맨드가 존재할 경우, 상기 리드 커맨드에 대응하는 위치를 리커버리 위치로 수정하는 메모리 시스템.
  5. 제 3 항에 있어서,
    상기 프로세서는 상기 낸드 플래시 컨트롤러에 저장된 상기 복수의 커맨드들을 리드하고, 리드된 복수의 커맨드들 중 상기 프로그램 동작 페일이 발생한 위치에 대응하는 리드 커맨드가 존재할 경우, 상기 리드 커맨드에 대응하는 위치를 리커버리 위치로 수정하고, 수정된 리드 커맨드를 포함하는 상기 복수의 커맨드들을 상기 낸드 플래시 컨트롤러에 다시 큐잉하는 메모리 시스템.
  6. 제 5 항에 있어서,
    상기 큐 홀딩 제어 유닛은 상기 낸드 플래시 컨트롤러에 상기 수정된 리드 커맨드가 포함되는 상기 복수의 커맨드들이 큐잉될 경우 홀딩된 상기 낸드 플래시 컨트롤러의 동작을 홀딩해제시키는 메모리 시스템.
  7. 제 3 항에 있어서,
    상기 메모리 장치는 상기 리커버리 동작 시 정상적으로 프로그램 완료된 데이터들을 리드하여 새로운 메모리 블록에 프로그램하고,
    프로그램 도중 페일이 발생한 데이터들은 상기 메모리 장치의 페이지 버퍼에 저장된 데이터들을 이용하여 상기 새로운 메모리 블록에 프로그램하는 메모리 시스템.
  8. 제 2 항에 있어서,
    상기 메모리 장치는 페이지 단위로 상기 프로그램 동작을 수행하며, 각 페이지 마다 스테이터스 체크 동작을 수행하여 그 결과를 상기 프로그램 스테이터스 신호로 출력하는 메모리 시스템.
  9. 복수의 커맨드들을 큐잉하고, 큐잉된 상기 복수의 커맨드들에 응답하여 제어 신호들을 출력하는 컨트롤러; 및
    상기 제어 신호들에 응답하여 프로그램 동작 또는 리드 동작을 수행하는 메모리 장치를 포함하며,
    상기 메모리 장치는 상기 프로그램 동작 중 페일이 발생할 경우 리커버리 동작을 수행하여 새로운 블록에 데이터를 저장하고,
    상기 컨트롤러는 큐잉된 상기 복수의 커맨드들을 홀딩시킨 후 상기 복수의 커맨드들 중 리드 커맨드의 대상 위치를 상기 새로운 블록으로 수정하는 메모리 시스템.
  10. 제 9 항에 있어서,
    상기 컨트롤러는 호스트로부터 입력되는 상기 복수의 커맨드들을 정렬시켜 큐잉하기 위한 프로세서;
    큐잉된 상기 복수의 커맨드들을 저장하고, 큐잉된 순서에 따라 상기 제어 신호들을 생성하여 출력하는 낸드 플래시 컨트롤러; 및
    상기 메모리 장치로부터 프로그램 스테이터스 신호를 받고, 이에 따라 상기 낸드 플래시 컨트롤러의 동작을 홀딩시키기 위한 큐 홀딩 제어 유닛을 포함하는 메모리 시스템.
  11. 제 10 항에 있어서,
    상기 프로세서는 상기 낸드 플래시 컨트롤러에 저장된 상기 복수의 커맨드들을 리드하고, 리드된 복수의 커맨드들 중 상기 프로그램 동작 페일이 발생한 위치에 대응하는 상기 리드 커맨드가 존재할 경우, 상기 리드 커맨드에 대응하는 위치를 상기 새로운 블록으로 수정하고, 수정된 리드 커맨드를 포함하는 상기 복수의 커맨드들을 상기 낸드 플래시 컨트롤러에 다시 큐잉하는 메모리 시스템.
  12. 제 11 항에 있어서,
    상기 큐 홀딩 제어 유닛은 상기 낸드 플래시 컨트롤러에 상기 수정된 리드 커맨드가 포함되는 상기 복수의 커맨드들이 큐잉될 경우 홀딩된 상기 낸드 플래시 컨트롤러의 동작을 홀딩해제시키는 메모리 시스템.
  13. 제 9 항에 있어서,
    상기 메모리 장치는 상기 리커버리 동작 시 정상적으로 프로그램 완료된 데이터들을 리드하여 상기 새로운 메모리 블록에 프로그램하고,
    프로그램 도중 페일이 발생한 데이터들은 상기 메모리 장치의 페이지 버퍼에 저장된 데이터들을 이용하여 상기 새로운 메모리 블록에 프로그램하는 메모리 시스템.
  14. 제 10 항에 있어서,
    상기 메모리 장치는 페이지 단위로 상기 프로그램 동작을 수행하며, 각 페이지 마다 스테이터스 체크 동작을 수행하여 그 결과를 상기 프로그램 스테이터스 신호로 출력하는 메모리 시스템.
  15. 호스트로부터 입력받은 복수의 커맨드들을 컨트롤러에 큐잉하는 단계;
    상기 컨트롤러에 큐잉된 상기 복수의 커맨드의 순서에 따라 제어 신호들을 생성하고, 상기 제어 신호들에 따라 메모리 장치의 제반 동작들을 수행하는 단계; 및
    상기 제반 동작 중 프로그램 동작 시 프로그램 페일이 발생할 경우 상기 제어 신호들을 생성하는 단계를 홀딩시키고 상기 프로그램 동작의 리커버리 동작을 수행하는 단계를 포함하는 메모리 시스템의 동작 방법.
  16. 제 15 항에 있어서,
    상기 리커버리 동작을 수행한 후, 상기 큐잉된 상기 복수의 커맨드들 중 리드 커맨드 여부를 확인하고, 상기 리드 커맨드가 존재할 경우 상기 리드 커맨드의 대상 위치를 리커버리 위치로 수정하여 수정된 상기 리드 커맨드를 포함하는 상기 복수의 커맨드들을 다시 큐잉하는 단계를 더 포함하는 메모리 시스템의 동작 방법.
  17. 제 16 항에 있어서,
    수정된 상기 리드 커맨드를 포함하는 상기 복수의 커맨드들을 다시 큐잉한 후 상기 홀딩된 상기 제어 신호들을 생성하는 단계를 재수행하는 단계를 포함하는 메모리 시스템의 동작 방법.
  18. 제 15 항에 있어서,
    상기 프로그램 동작 중 상기 프로그램 페일이 발생할 경우 프로그램 스테이터스 신호가 생성되고, 상기 프로그램 스테이터스 신호에 응답하여 상기 제어 신호들을 생성하는 단계를 홀딩시키는 메모리 시스템의 동작 방법.
  19. 제 15 항에 있어서,
    상기 리커버리 동작은 상기 메모리 장치에 정상적으로 프로그램 완료된 데이터들을 리드하여 상기 메모리 장치의 새로운 메모리 블록에 프로그램하고,
    프로그램 도중 페일이 발생한 데이터들은 상기 메모리 장치의 페이지 버퍼에 저장된 데이터들을 이용하여 상기 새로운 메모리 블록에 프로그램하는 메모리 시스템의 동작 방법.
  20. 제 19 항에 있어서,
    상기 리커버리 위치는 상기 새로운 메모리 블록인 메모리 시스템의 동작 방법.
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