KR20240064052A - 정적 랜덤 액세스 메모리를 사용하는 3차원 메모리 디바이스의 캐시 프로그램 작동 - Google Patents

정적 랜덤 액세스 메모리를 사용하는 3차원 메모리 디바이스의 캐시 프로그램 작동 Download PDF

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KR20240064052A
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batch
sram
nand memory
memory array
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KR1020247014679A
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웨핑 리
춘 위안 허우
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

복수의 페이지를 갖는 3D NAND 메모리 어레이, 동일한 칩의 메모리 어레이에 결합되고 호스트와 메모리 어레이 간에 프로그램 데이터의 복수 배치를 캐싱하도록 구성되고 고 SRAM 셀을 가지는 온-다이 캐시, 및 동일한 칩 상의 온-다이 캐시에 연결된 제어기를 포함하는 3차원(3D) 메모리 장치의 실시예. 제어기는 프로그램 데이터의 (N-2) 번째 배치의 상태를 확인하며, N은 2 이상의 정수이고, 프로그램 데이터의 (N-1) 번째 배치를 3D NAND 메모리 어레이의 각 페이지에 프로그래밍하며, 프로그램 데이터의 N 번째 배치의 백업 복사본으로 온-다이 캐시의 각각의 공간에 N 번째 배치의 프로그램 데이터를 캐시하도록 구성된다.

Description

정적 랜덤 액세스 메모리를 사용하는 3차원 메모리 디바이스의 캐시 프로그램 작동{CACHE PROGRAM OPERATION OF THREE-DIMENSIONAL MEMORY DEVICE WITH STATIC RANDOM-ACCESS MEMORY}
본 개시의 실시예는 3차원(3D) 메모리 디바이스 및 그 제조 방법에 관한 것이다.
평면 메모리 셀은 공정 기술, 회로 설계, 프로그래밍 알고리즘 및 제조 공정을 개선함으로써 더 작은 크기로 스케일링된다. 그러나 메모리 셀의 피처 크기(feature size)가 하한에 가까워짐에 따라 평면 프로세스 및 제조 기술이 어렵고 비용이 많이 든다. 그 결과, 플래너 메모리 셀의 메모리 밀도가 상한에 가까워진다.
3D 메모리 아키텍처는 평면 메모리 셀의 밀도 제한을 해결할 수 있다. 3D 메모리 아키텍처는 메모리 어레이와 메모리 어레이로 들어오고 나가는 신호를 제어하기 위한 주변 장치를 포함한다.
정적 랜덤 액세스 메모리(SRAM)를 갖는 3D 메모리 디바이스 및 그 작동 방법의 실시예가 여기에 개시된다.
일례에서, 3D 메모리 디바이스는 복수의 페이지를 갖는 3D NAND 메모리 어레이, 동일한 칩 상에서 메모리 어레이에 결합되고 호스트와 메모리 어레이 사이에 프로그램 데이터의 복수의 배치(batch)를 캐싱하도록 구성되며 SRAM 셀을 갖는 온-다이 캐시, 및 동일한 칩 상에서 온-다이 캐시에 결합된 제어기를 포함한다. 제어기는 프로그램 데이터의 (N-2) 번째 배치의 상태를 확인하도록 구성되며, N은 2보다 크거나 같은 정수이고, 프로그램 데이터의 (N-1) 번째 배치를 3D의 각각의 페이지에 프로그래밍하도록 구성된다. NAND 메모리 어레이 및 프로그램 데이터의 N 번째 배치의 백업 사본으로 온-다이 캐시의 각각의 공간에 프로그램 데이터의 N 번째 배치를 캐싱한다.
다른 예에서, 3D 메모리 디바이스에서 캐시 프로그램 작동을 수행하기 위한 시스템은 호스트, NAND 메모리 셀의 복수 페이지를 갖고 호스트에 결합되는 저장 유닛, 저장 유닛과 동일한 칩 상에서 결합되고 호스트와 저장 유닛 사이에 프로그램 데이터의 복수의 배치를 캐싱하도록 구성된 캐싱 유닛, 및 캐싱 유닛과 호스트에 결합된 제어 유닛을 포함한다. 제어 유닛은 호스트로부터 저장 유닛에 프로그래밍된 프로그램 데이터의 (N-2) 번째 배치의 상태를 확인하도록 구성된다. N은 2보다 크거나 같은 정수이다. 제어 유닛은 또한 저장 유닛의 각각의 페이지에 프로그램 데이터의 (N-1) 번째 배치를 프로그래밍하고 프로그램 데이터의 N 번째 배치의 백업 사본으로 프로그램 데이터의 N 번째 배치를 캐싱 유닛의 각각의 공간에 캐싱하도록 구성된다.
또 다른 예에서, 3D 메모리 디바이스에 대한 캐시 프로그램 작동을 수행하는 방법은 호스트로부터 저장 유닛에 프로그래밍된 프로그램 데이터의 (N-2) 번째 배치의 상태를 확인하는 단계를 포함한다. N은 2보다 크거나 같은 정수이다. 방법은 또한 3D NAND 메모리 어레이의 각각의 페이지에 프로그램 데이터의 (N-1) 번째 배치를 프로그래밍하는 단계 및 프로그램 데이터의 N 번째 배치의 백업 사본으로 프로그램 데이터의 N 번째 배치를 온-다이 정적 랜덤 액세스 메모리(SRAM) 셀의 각각의 공간에 캐싱하는 단계를 포함할 수 있다.
본 명세서에 통합되고 명세서의 일부를 형성하는 첨부 도면은 본 개시내용의 실시예를 예시하고, 설명과 함께 본 개시내용의 원리를 설명하고 당업자가 본 개시내용을 만들고 사용할 수 있도록 하는 역할을 한다.
도 1a는 일부 실시예에 따른 SRAM을 갖는 예시적인 3D 메모리 디바이스의 단면의 개략도를 예시한다.
도 1b는 일부 실시예에 따른 SRAM을 갖는 다른 예시적인 3D 메모리 디바이스의 단면의 개략도를 예시한다.
도 2는 일부 실시예에 따른 주변 회로 및 SRAM을 갖는 예시적인 반도체 구조체의 개략적인 평면도를 도시한다.
도 3은 일부 실시예에 따른 SRAM을 갖는 예시적인 3D 메모리 디바이스의 단면을 도시한다.
도 4는 일부 실시예에 따른 SRAM을 갖는 다른 예시적인 3D 메모리 디바이스의 단면을 도시한다.
도 5a 내지 도 5c는 일부 실시예에 따른 주변 회로 및 SRAM을 갖는 예시적인 반도체 구조체를 형성하기 위한 제조 프로세스를 도시한다.
도 6a 및 도 6b는 일부 실시예에 따른 3D NAND 메모리 스트링을 갖는 예시적인 반도체 구조체를 형성하기 위한 제조 프로세스를 도시한다.
도 7a 및 도 7b는 일부 실시예에 따른 SRAM을 갖는 예시적인 3D 메모리 디바이스를 형성하기 위한 제조 프로세스를 도시한다.
도 8은 일부 실시예에 따른 SRAM을 갖는 3D 메모리 디바이스를 갖는 예시적인 시스템의 개략적인 블록도를 도시한다.
도 9a는 일부 실시예에 따른, 온-다이 캐시로서 SRAM을 사용하는 3D 메모리 디바이스를 갖는 예시적인 시스템의 개략적인 블록도를 도시한다.
도 9b는 일부 실시예에 따른, 온-다이 데이터 버퍼로서 SRAM을 사용하는 3D 메모리 디바이스를 갖는 예시적인 시스템의 개략적인 블록도를 예시한다.
도 10은 일부 실시예에 따른 SRAM으로 3D 메모리 디바이스를 작동하기 위한 예시적인 방법의 흐름도이다.
도 11은 일부 실시예에 따른 SRAM으로 3D 메모리 디바이스를 작동하기 위한 다른 예시적인 방법의 흐름도이다.
도 12는 일부 실시예에 따른 SRAM을 갖는 3D 메모리 디바이스를 형성하기 위한 예시적인 방법의 흐름도이다.
첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
특정 구성 및 배열이 논의되지만, 이것은 단지 예시적인 목적으로 행해지는 것임을 이해해야 한다. 관련 기술분야의 통상의 기술자는 본 개시내용의 사상 및 범위를 벗어나지 않고 다른 구성 및 배열이 사용될 수 있음을 인식할 것이다. 본 개시내용은 또한 다양한 다른 응용에서 사용될 수 있다는 것이 관련 기술분야의 숙련자에게 명백할 것이다.
명세서에서 "일 실시예", "실시예", "예시적인 실시예", "일부 실시예" 등에 대한 참조는 설명된 실시예가 특정 특징, 구조 또는 그러나 모든 실시예가 특정 특징, 구조 또는 특성을 반드시 포함하는 것은 아니다. 또한, 이러한 문구는 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정 특징, 구조 또는 특성이 실시예와 관련하여 설명될 때, 명시적으로 기술되었는지에 관계없이 다른 실시예와 관련하여 그러한 특징, 구조 또는 특성을 실행하는 것은 관련 기술 분야의 숙련자의 지식 범위 내에 있을 것이다.
일반적으로, 용어는 문맥에서의 용법으로부터 적어도 부분적으로 이해될 수 있다. 예를 들어, 본 명세서에서 사용된 용어 "하나 이상"은 문맥에 따라 적어도 부분적으로는 단수 의미로 임의의 특징, 구조 또는 특성을 설명하는 데 사용될 수 있거나 복수 의미의 특징, 구조 또는 특성의 조합을 설명하는 데 사용될 수 있다. 유사하게, "a", "an" 또는 "the"와 같은 용어는 문맥에 따라 적어도 부분적으로는 단수 용법을 전달하거나 복수 용법을 전달하는 것으로 이해될 수 있다. 또한, "~에 기초한"이라는 용어는 배타적 요인 세트를 전달하도록 반드시 의도된 것은 아닌 것으로 이해될 수 있으며, 대신에 적어도 부분적으로 문맥에 따라 반드시 명시적으로 설명되지 않은 추가 요인의 존재를 허용할 수 있다.
일반적으로, 용어는 문맥에서의 사용으로부터 적어도 부분적으로 이해될 수 있다. 예를 들어, 본 명세서에서 사용된 용어 "하나 이상"은 문맥에 따라 적어도 부분적으로는 단수 의미로 임의의 특징, 구조 또는 특성을 설명하는 데 사용될 수 있거나 특징, 구조 또는 특징의 조합을 여러 의미로 설명하는 데 사용될 수 있다. 유사하게, "a", "an" 또는 "the"와 같은 용어는 문맥에 따라 적어도 부분적으로 단수 용법을 전달하거나 복수 용법을 전달하는 것으로 이해될 수 있다. 또한, "에 기초한"이라는 용어는 배타적 요인 세트를 전달하도록 반드시 의도된 것은 아닌 것으로 이해될 수 있으며, 대신에 적어도 부분적으로 문맥에 따라 반드시 명시적으로 설명되지 않은 추가 요인의 존재를 허용할 수 있다.
본 개시내용에서 "위", "보다 위에" 및 "위에"의 의미는 "위"가 무언가 위에 "직접적으로"를 의미할 뿐만 아니라 그 사이에 중간 피처 또는 층이 있는 무언가 "위"의 의미를 포함하며, "보다 위에" 및 "위에"는 무엇보다 "보다 위에" 및 "위에"의 의미뿐만 아니라 그 사이에 중간 피처 또는 층이 없는 (즉, 무언가 위에 직접적으로) "보다 위에" 및 "위에"의 의미를 포함한다는 것을 손쉽게 이해해야 한다.
또한, "아래", "보다 아래", "더 아래", "위", "상" 등과 같은 공간적으로 상대적인 용어는 도면에 표시된 것처럼 다른 요소(들) 또는 기능(들)에 대해 하나의 요소 또는 피처의 관계를 설명하기 위한 설명의 용이함을 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향에 추가하여 사용 또는 작동 중인 장치의 다른 방향을 포함하도록 의도된다. 장치는 그렇지 않으면 (90도 회전되거나 다른 배향으로) 배향될 수 있고 여기에 사용된 공간적으로 상대적인 설명자도 그에 따라 해석될 수 있다.
본 명세서에 사용된 바와 같이, 용어 "기판"은 후속 재료 층이 그 위에 추가되는 재료를 지칭한다. 기판 자체는 패턴화될 수 있다. 기판 위에 추가된 재료는 패턴화되거나 패턴화되지 않은 상태로 남을 수 있다. 또한, 기판은 실리콘, 게르마늄, 갈륨 비소, 인듐 인화물 등과 같은 광범위한 반도체 재료를 포함할 수 있다. 대안으로, 기판은 유리, 플라스틱, 또는 사파이어 웨이퍼와 같은 전기적 비전도성 재료로 제조될 수 있다.
본 명세서에 사용된 바와 같이, 용어 "층(layer)"은 두께를 갖는 영역을 포함하는 물질 부분을 지칭한다. 층은 아래에 있는 또는 위에 있는 구조 전체에 걸쳐 확장될 수 있거나 아래에 있는 또는 위에 있는 구조의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속 구조의 두께보다 얇은 두께를 갖는 균질 또는 비균질 연속 구조의 영역일 수 있다. 예를 들어, 층은 연속 구조의 상단 표면과 하단 표면 사이 또는 그 사이에 있는 임의의 한 쌍의 수평면 사이에 위치할 수 있다. 층은 수평, 수직 및/또는 테이퍼 표면을 따라 확장될 수 있다. 기판은 층일 수 있고, 그 안에 하나 이상의 층을 포함할 수 있고 및/또는 그 위, 위에 있고/또는 아래에 하나 이상의 층을 가질 수 있다. 층은 여러 층을 포함할 수 있다. 예를 들어, 인터커넥트 층은 (인터커넥트 라인 및/또는 비아 접촉이 형성되는) 하나 이상의 전도체 및 접촉 층 및 하나 이상의 유전체 층을 포함할 수 있다.
본 명세서에 사용된 바와 같이, 용어 "명목/명목상으로"는 원하는 값 이상 및/또는 이하의 값 범위와 함께 제품 또는 프로세스의 설계 단계 동안 설정되는 구성 요소 또는 프로세스 작업에 대한 특성 또는 파라미터의 원하는 또는 목표 값을 의미한다. 값의 범위는 제조 공정이나 공차의 약간의 변동으로 인해 발생할 수 있다. 본 명세서에 사용된 바와 같이, 용어 "약"은 대상 반도체 디바이스와 관련된 특정 기술 노드에 기초하여 변할 수 있는 주어진 양의 값을 나타낸다. 특정 기술 노드에 따라 "약"이라는 용어는 예를 들어 값의 10-30% (예를 들어, 값의 ±10%, ±20%, 또는 ±30%) 내에서 변하는 주어진 양의 값을 나타낼 수 있다.
본 명세서에서 사용되는 바와 같이, "3D 메모리 디바이스"라는 용어는 메모리 셀 트랜지스터의 스트링(본 명세서에서 NAND 메모리 스트링과 같은 "메모리 스트링"으로 지칭됨)이 기판에 대해 수직 방향으로 연장되도록 측면 배향된 기판 상에 수직 배향된 메모리 셀 트랜지스터의 스트링을 갖는 반도체 장치를 지칭한다. 본 명세서에 사용된 바와 같이, 용어 "수직/수직으로"는 기판의 측면 표면에 명목상 수직인 것을 의미한다.
종래의 3차원 메모리 소자에서 동일 평면 상의 메모리 어레이 소자의 외부에 형성되는 주변 회로는 소자 칩의 큰 면적을 차지할 수 있어 어레이 효율이 저하되고 다이 크기가 커지고 비용이 많이 든다. 또한 메모리 어레이 장치 처리와 관련된 열 예산은 주변 회로 성능 요구 사항을 제한하여 3D 메모리 디바이스의 높은 입/출력(I/O) 속도를 달성하기 어렵게 만든다. 더욱이, 메모리 기술에서 캐싱 및/또는 버퍼링 프로그램 데이터를 기반으로 하는 작업에는 종종 추가 메모리 공간이 필요하다. 기존의 3D 메모리 아키텍처는 추가 메모리 공간을 구현해야 하는 특정 작업을 어렵게 만든다.
예를 들어, 캐시 프로그램 작동은 시퀀셜 프로그래밍의 성능(예를 들어, 속도)을 향상시키기 위해 메모리 디바이스의 솔리드 스테이트 드라이브에서 일반적으로 사용된다. 캐시 프로그램 작동에서 프로그램 데이터는 메모리 셀에 순차적으로 쓰여지고 더 빠른 프로그래밍을 위해 캐시에 캐싱/버퍼링된다. 임베디드 멀티-미디어 카드(embedded multi-media card, eMMC) 또는 유니버설 플래시 스토리지(Universal Flash Storage, UFS)와 같은 메모리 패키지에는 용량, 비용 등의 고려 사항으로 인해 캐시 공간이 형성되지 않는 경우가 많다. 이러한 메모리 패키지에서는 캐시 프로그램 작업이 인에이블되지 않는 경우가 많다. 결과적으로 이러한 메모리 패키지의 고속 순차 프로그래밍은 제한될 수 있다. 다른 예에서, 메모리 디바이스는 프로그램 데이터를 버퍼링하고 전송하기 위해 상당한 양의 리소스(예를 들어, 데이터 버퍼 및 데이터 버스)를 사용할 수 있다. 이는 다른 작업(예를 들어, 다른 작업을 위한 버퍼링 및/또는 데이터 전송)을 느리게 할 수 있다. 메모리 디바이스의 전체 성능은 제한될 수 있다.
본 개시에 따른 다양한 실시예는 개선된 I/O 속도, 처리량 및 메모리 밀도를 갖는 온-칩 정적 랜덤 액세스 메모리(Static Random-Access Memory, SRAM)을 갖는 3D 메모리 디바이스를 제공한다. 온-다이 SRAM 셀은 3D 메모리 디바이스의 주변 회로와 동일한 칩에 형성된다. SRAM 셀은 주변 회로가 차지하지 않는 영역(예를 들어, 주변 회로에 인접한 여유 공간)에 위치할 수 있으므로 추가 공간을 형성할 필요가 없다. 온-다이 SRAM은 3D 메모리 디바이스의 메모리 셀에 대한 고속 읽기 및 쓰기 작업을 가능하게 한다. 일 실시예에서, 온-다이 SRAM은 캐시 프로그램 작동을 위한 캐시로 사용된다. 다른 실시예에서, 온-다이 SRAM은 메모리 셀의 대략적이고 정밀한 프로그래밍을 위한 데이터 버퍼로서 사용되어 시스템의 메인 버퍼에서 버퍼링 공간을 해제한다. 따라서 온-다이 SRAM은 3D 메모리 디바이스에서 고속 순차적 프로그래밍을 가능하게 하고 다른 작업을 위해 메인 버퍼에서 더 많은 공간을 해제할 수 있다.
도 1a는 일부 실시예에 따른 SRAM을 갖는 예시적인 3D 메모리 디바이스(100)의 단면의 개략도를 예시한다. 3D 메모리 디바이스(100)는 비모놀리식 3D 메모리 디바이스의 예를 나타낸다. "비모놀리식(non-monolithic)"이라는 용어는 3D 메모리 디바이스(100)의 구성요소(예를 들어, 주변 회로/SRAM 및 3D NAND 메모리)가 서로 다른 기판에 별도로 형성된 다음 결합되어 3D 메모리 디바이스를 형성할 수 있음을 의미한다. 3D 메모리 디바이스(100)는 주변 회로 및 SRAM 셀 어레이를 포함하는 제1 반도체 구조체(102)를 포함할 수 있다. 주변 회로와 SRAM 셀 어레이 모두 고급 논리 프로세스(예를 들어, 90nm, 80nm, 65nm, 55nm, 45nm, 40nm, 32nm, 28nm, 22nm, 20nm, 16 nm, 14 nm, 10 nm, 7 nm, 5 nm, 3 nm 등의 기술 노드)로 구현되어 고속을 달성한다. 일부 실시예에서, 제1 반도체 구조체(102)의 주변 회로 및 SRAM 셀 어레이는 상보형 금속-산화물-반도체(complementary metal-oxide-semiconductor, CMOS) 기술을 사용한다.
일부 실시예에서, 주변 회로는 3D 메모리 디바이스(100)의 작동을 용이하게 하기 위해 사용되는 임의의 적절한 디지털, 아날로그, 및/또는 혼합 신호 주변 회로를 포함한다. 예를 들어, 주변 회로는 하나 이상의 페이지를 포함할 수 있다. 버퍼, 디코더(예를 들어, 행 디코더 및 열 디코더), 감지 증폭기, 드라이버, 차지 펌프, 전류 또는 기준 전압 중 하나 이상을 포함할 수 있거나, 또는 회로의 능동 또는 수동 소자(예를 들어, 트랜지스터, 다이오드, 저항기, 또는 커패시터)를 포함할 수 있다. SRAM은 논리 회로(예를 들어, 주변 회로)의 동일한 다이에 통합되어 더 넓은 버스와 더 높은 작동 속도를 허용한다. SRAM의 메모리 제어기는 주변 회로의 일부로 내장될 수 있다. 일부 실시예에서, 각각의 SRAM 셀은 음전하의 양전하(positive of negative electrical charge)로서 데이터 비트를 스트링하기 위한 복수의 트랜지스터뿐만 아니라 그에 대한 액세스를 제어하는 하나 이상의 트랜지스터를 포함한다. 일례에서, 각 SRAM 셀은 6개의 트랜지스터(예를 들어, 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field-effect transistors, MOSFET)), 예를 들어 데이터 비트를 저장하기 위한 4개의 트랜지스터 및 데이터에 대한 액세스를 제어하기 위한 2개의 트랜지스터를 갖는다.
3D 메모리 디바이스(100)는 또한 3D NAND 메모리 스트링의 어레이를 포함하는 제2 반도체 구조체(104)를 포함할 수 있다. 즉, 제2 반도체 구조체(104)는 메모리 셀이 NAND 메모리 스트링의 어레이 형태로 제공되는 NAND 플래시 메모리 디바이스일 수 있다. 일부 실시예에서, NAND 기술(예를 들어, 메모리 스택의 레벨/티어(lever/tier)의 수)에 따라, 3D NAND 메모리 스트링은 일반적으로 32 내지 256개의 NAND 메모리 셀로 구성된다. 3D NAND 메모리 스트링은 페이지로 구성될 수 있으며, 그런 다음 각 3D NAND 메모리 스트링이 비트 라인(BL)이라고 하는 별도의 라인에 연결된 블록으로 구성된다. 3D NAND 메모리 스트링에서 동일한 위치에 있는 모든 셀은 워드 라인(WL)에 의해 제어 게이트를 통해 연결될 수 있다. 일부 실시예에서, 평면은 동일한 비트 라인을 통해 연결된 특정 수의 블록을 포함한다. 제2 반도체 구조체(104)는 하나 이상의 평면을 포함할 수 있고, 모든 읽기/쓰기/소거 작동을 수행하는 데 필요한 주변 회로는 제1 반도체 구조체(102)에 포함될 수 있다.
도 1a에 도시된 바와 같이, 3D 메모리 디바이스(100)는 제1 반도체 구조체(102)와 제2 반도체 구조체(104) 사이에 수직으로 본딩 인터페이스(106)를 더 포함한다. 상세히 후술되는 바와 같이, 제1 및 제2 반도체 구조체(102, 104) 중 하나를 제조하는 열 예산(thermal budget)이 제1 및 제2 반도체 구조체(102, 104) 중 다른 하나를 제조하는 프로세스를 제한하지 않도록 제1 및 제2 반도체 구조체(102, 104)는 개별적으로 (그리고 일부 실시예에서는 병렬로) 제조될 수 있다. 또한, 회로 기판 상의 장거리 칩-대-칩 데이터 버스와 대조적으로 제1 반도체 구조체(102)와 제2 반도체 구조체(104) 사이에 직접적인 짧은 전기적 연결을 만들기 위해 본딩 인터페이스(106)를 통해 대량의 인터커넥트(예를 들어, 하이브리드 본딩을 통한 본딩 콘택트)를 형성될 수 있어 칩 인터페이스 지연을 제거하고 감소된 전력 소비로 고속 I/O 처리량을 달성한다. 제2 반도체 구조체(104)의 3D NAND 메모리 스트링 어레이와 제1 반도체 구조체(102)의 SRAM 셀 어레이 사이의 데이터 전송은 본딩 인터페이스(106)를 가로질러 인터커넥트(예를 들어, 하이브리드 본딩을 통한 본딩 콘택트)를 통해 수행될 수 있다. 제1 및 제2 반도체 구조체(102, 104)를 통합함으로써, 칩 크기가 감소될 수 있고, 메모리 셀 밀도가 증가될 수 있다.
적층된 제1 및 제2 반도체 구조체(102, 104)의 상대적인 위치는 제한되지 않는 것으로 이해된다. 도 1b는 일부 실시예에 따른 SRAM을 갖는 다른 예시적인 3D 메모리 디바이스(101)의 단면의 개략도를 도시한다. 도 1a의 3D 메모리 디바이스(100)에서는 3D NAND 메모리 스트링의 어레이를 포함하는 제2 반도체 구조체(104)가 주변 회로 및 SRAM 셀의 어레이를 포함하는 제1 반도체 구조체(102) 위에 있으나, 이와는 달리 도 1b 3D 메모리 디바이스(100)에서는 주변 회로 및 SRAM 셀의 어레이를 포함하는 제1 반도체 구조체(102)가 3D NAND 메모리 스트링의 어레이를 포함하는 제2 반도체 구조체(104) 위에 있다. 그럼에도 불구하고, 본딩 인터페이스(106)는 3D 메모리 디바이스(101)에서 제1 및 제2 반도체 구조체(102, 104) 사이에 수직으로 형성될 뿐만 아니라 제1 및 제2 반도체 구조체(102, 104)는 일부 실시예에 따라 본딩(예를 들어, 하이브리드 본딩)을 통해 수직으로 결합된다. 제2 반도체 구조체(104)의 3D NAND 메모리 스트링 어레이와 제1 반도체 구조체(102)의 SRAM 셀 어레이 사이의 데이터 전송은 본딩 인터페이스(106)에 걸친 인터커넥트(예를 들어, 하이브리드 본딩을 통한 본딩 콘택트)을 통해 수행될 수 있다.
도 2는 일부 실시예에 따른 주변 회로 및 SRAM을 갖는 예시적인 반도체 구조체(200)의 개략적인 평면도를 도시한다. 반도체 구조체(200)는 제1 반도체 구조체(102)의 일례일 수 있다. 반도체 구조체(200)는 워드 라인 드라이버(202), 페이지 버퍼(204), 및 임의의 다른 적절한 회로를 포함하는 3D NAND 메모리를 제어 및 감지하기 위한 주변 회로를 포함할 수 있다. 반도체 구조체(200)는 주변 회로와 동일한 다이 상에 그리고 주변 회로와 동일한 논리 프로세스를 사용하여 제조된 SRAM(206)을 더 포함할 수 있다. 도 2는 주변 회로(예를 들어, 워드 라인 드라이버(202), 페이지 버퍼(204))및 SRAM(206)의 예시적인 레이아웃을 도시하고 이 도면에서 주변 회로(예를 들어, 워드 라인 드라이버(202), 페이지 버퍼(204)) 및 SRAM(206)은 기판 상의 상이한 영역에 형성된다. 예를 들어, SRAM(206)은 주변 회로(예를 들어, 워드 라인 드라이버(202), 페이지 버퍼(204))의 외부에 형성될 수 있다. 반도체 구조체(200)의 레이아웃은 도 2의 예시적인 레이아웃으로 제한되지 않는다는 것이 이해된다. 일부 실시예에서, 주변 회로(예를 들어, 워드 라인 드라이버(202) 및 페이지 버퍼(204)) 및 SRAM(206)은 동일한 평면의 비중첩 영역에 형성된다. 일부 실시예에서, 평면 상에서 SRAM(206)은 주변 회로의 형성을 위해 사용되지 않는 공간에 형성된다. 일부 실시예에서, 주변 회로(예를 들어, 워드 라인 드라이버(202) 및 페이지 버퍼(204)) 및 SRAM(206)(예를 들어, SRAM 셀의 어레이)은 서로 적응되고, 즉 상이한 평면 상에 적층된다. 예를 들어, SRAM(206)(예를 들어, SRAM 셀의 어레이)은 칩 크기를 더 줄이기 위해 주변 회로(예를 들어, 워드 라인 드라이버(202), 페이지 버퍼(204)) 위 또는 아래에 형성될 수 있다.
도 3은 일부 실시예에 따른 SRAM을 갖는 예시적인 3D 메모리 디바이스(300)의 단면을 도시한다. 도 1a과 관련하여 위에서 설명된 3D 메모리 디바이스(100)의 일례로서, 3D 메모리 디바이스(300)는 제1 반도체 구조체(302) 및 제1 반도체 구조체(302) 위에 적층된 제2 반도체 구조체(304)를 포함하는 비모놀리식 3D 메모리 디바이스이다. 제1 및 제2 반도체 구조체(302, 304)는 그 사이의 본딩 인터페이스(306)에서 결합된다. 도 3에 도시된 바와 같이, 제1 반도체 구조체(302)는 실리콘(예를 들어, 단결정 실리콘), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), 절연체 상의 실리콘(SOI), 또는 임의의 다른 적절한 재료를 포함할 수 있는 기판(308)을 포함할 수 있다.
3D 메모리 디바이스(300)의 제1 반도체 구조체(302)는 기판(308) 위의 장치 층(310)을 포함할 수 있다. 3D 메모리 디바이스(300)의 구성요소의 공간적 관계를 추가로 설명하기 위해 x 축 및 y 축이 도 3에 추가로 도시되어 있음에 주목한다. 기판(308)은 x-방향(측 방향 또는 폭 방향)으로 측방향으로 연장되는 2개의 측방향 표면(예를 들어, 상부 표면 및 하부 표면)을 포함한다. 본 명세서에 사용된 바와 같이, 하나의 구성요소(예를 들어, 층 또는 장치)가 반도체 장치(예를 들어, 3D 메모리 디바이스(300))의 다른 구성요소(예를 들어, 층 또는 장치)의 "위", "위에" 또는 "아래"에 있는지는 기판이 y-방향에서 반도체 디바이스의 가장 낮은 평면에 위치할 때 y-방향(수직 방향 또는 두께 방향)에서 반도체 디바이스의 기판(예를 들어, 기판(308))에 대해 결정된다. 공간적 관계를 설명하는 개념은 본 개시 전체에 걸쳐 동일하게 적용된다.
일부 실시예에서, 디바이스 층(310)은 기판(308) 상의 주변 회로(312) 및 기판(308) 상의 그리고 주변 회로(312) 외부의 SRAM 셀(314)의 어레이를 포함한다. 일부 실시예에서, 주변 회로(312)는 페이지 버퍼, 디코더(예를 들어, 행 디코더 및 열 디코더), 감지 증폭기, 드라이버, 차지 펌프, 전류 또는 전압 기준을 포함하지만 이에 제한되지 않는 3D 메모리 디바이스(300)의 작동을 용이하게 하기 위해 사용되는 임의의 적절한 디지털, 아날로그 및/또는 혼합 신호 주변 회로를 형성하는 복수의 주변 트랜지스터(316)를 포함한다. 주변 트랜지스터(316)는 기판(308) "위"에 형성될 수 있으며, 여기서 주변 트랜지스터(316)의 전체 또는 일부는 기판(308) 내에(예를 들어, 기판(308)의 상부 표면 아래) 및/또는 기판(308) 바로 위에 형성된다. 격리 영역(예를 들어, 얕은 트렌치 격리(shallow trench isolation, STI)) 및 도핑 영역(예를 들어, 주변 트랜지스터(316)의 소스 영역 및 드레인 영역)이 기판(308)에도 형성될 수 있다.
일부 실시예에서, 각각의 SRAM 셀(314)은 복수의 SRAM 트랜지스터(318)(예를 들어, MOSFET)를 포함한다. 일부 실시예에서, SRAM 셀(314)은 1비트의 데이터를 저장하기 위한 4개의 MOSFET 및 데이터에 대한 액세스를 제어하기 위한 2개의 MOSFET로 구성된 6T 셀이다. SRAM 셀(314)은 6개보다 많거나 적은 트랜지스터(예를 들어, 비트당 더 많거나 더 적은 트랜지스터)와 같은 임의의 적절한 구성일 수 있다는 것이 이해된다. 일부 실시예에서, SRAM 트랜지스터(318)는 기판(308) "위"에 형성되고, 여기서 SRAM 트랜지스터(318)의 전체 또는 일부는 기판(308) 내에(예를 들어, 기판(308)의 상부 표면 아래) 및/또는 기판(308) 바로 위에 형성된다. 격리 영역(예를 들어, 얕은 트렌치 격리(STI)) 및 도핑된 영역(예를 들어, SRAM 트랜지스터(318)의 소스 영역 및 드레인 영역)이 기판(308)에 또한 형성될 수 있다. 도 3에 도시된 바와 같이, SRAM 트랜지스터(318) 및 주변 트랜지스터(316)는 동일한 평면, 예를 들어 기판(308) 상의 상이한 영역에 형성될 수 있다. 즉, SRAM 트랜지스터(318)는 주변 회로(312)가 기판(308) 상에 형성되는 영역 외부에 형성될 수 있다. 일부 실시예에서, 2개의 액세스 MOSFET(예를 들어, 데이터의 액세스를 제어하는 MOSFET)은 워드 라인에 의해 제어되고, 4개의 저장 MOSFET(예를 들어, 데이터 비트를 저장하는 MOSFET)은 비트 라인에 연결되고 두 개의 액세스 MOSFET에 제어된다. 설명의 편의를 위해, 도 3은 제한된 수의 SRAM 트랜지스터(318) 및 비트 라인(319)에 대한 SRAM 트랜지스터(318)의 연결만을 도시한다. 전극 콘택트(320)는 MOSFET의 전극 및 공통 플레이트(321), 예를 들어 공통 접지에 연결될 수 있다. 도 3의 구성은 예를 들어 SRAM 트랜지스터의 레이아웃 및 SRAM 트랜지스터(318)와 비트 라인(319) 사이의 연결은 SRAM 트랜지스터와 다른 구성요소(예를 들어, 워드 라인, 비트 라인 및 접지) 사이의 실제 레이아웃 및 전기적 연결을 반영하지 않는다.
일부 실시예에서, 3D 메모리 디바이스(300)의 제1 반도체 구조체(302)는 주변 회로(312) 및 SRAM 셀(314)의 어레이로 전기 신호를 전달하기 위해 소자 층(310) 위에 인터커넥트 층(322)을 더 포함한다. 인터커넥트 층(322)은 측면 인터커넥트 라인 및 수직 인터커넥트 액세스(비아) 콘택트를 포함하는 복수의 인터커넥트(본 명세서에서 "콘택트"라고도 함). 본 명세서에서 사용되는 바와 같이, 용어 "인터커넥트"는 MEOL(middle-end-of-line) 인터커넥트 및 BEOL(back-end-of-line) 인터커넥트와 같은 임의의 적합한 유형의 인터커넥트를 광범위하게 포함할 수 있다. 인터커넥트 층(322)은 인터커넥트 라인 및 비아 콘택트가 형성될 수 있는 하나 이상의 층간 유전체(ILD) 층(또한 "금속간 유전체(IMD) 층"으로도 알려짐)을 더 포함할 수 있다. 즉, 인터커넥트 층(322)은 복수의 ILD 층에서 인터커넥트 라인 및 비아 콘택트를 포함할 수 있다. 인터커넥트 층(322)의 인터커넥트 라인 및 비아 콘택트는 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료를 포함할 수 있다. 인터커넥트 층(322)의 ILD 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저 유전 상수(low-k) 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전 물질을 포함할 수 있다.
도 3에 도시된 바와 같이, 3D 메모리 디바이스(300)의 제1 반도체 구조체(302)는 본딩 인터페이스(306) 및 인터커넥트 층(322) 및 디바이스 층(310)(주변 회로(312) 및 SRAM 셀(314)의 어레이 포함) 위의 본딩 층(324)을 더 포함할 수 있다. 본딩 층(324)은 복수의 본딩 콘택트(326) 및 유전체 절연 본딩 콘택트(326)를 포함할 수 있다. 본딩 콘택트(326)는 W, Co, Cu, Al, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료를 포함할 수 있다. 본딩 층(324)의 나머지 영역은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-k 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체로 형성될 수 있다. 본딩 콘택트(326) 및 본딩 층(324)의 주변 유전체는 하이브리드 본딩에 사용될 수 있다.
유사하게, 도 3에 도시된 바와 같이, 3D 메모리 디바이스(300)의 제2 반도체 구조체(304)는 또한 본딩 인터페이스(306) 및 제1 반도체 구조체(302)의 본딩 층(324) 위의 본딩 층(328)을 포함할 수 있다. 본딩 콘택트(330)는 W, Co, Cu, Al, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료를 포함할 수 있다. 본딩 층(328)의 나머지 영역은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-k 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체로 형성될 수 있다. 본딩 콘택트(330) 및 본딩 층(328)의 주변 유전체는 하이브리드 본딩에 사용될 수 있다.
전술한 바와 같이, 제2 반도체 구조체(304)는 본딩 인터페이스(306)에서 대면 방식으로 제1 반도체 구조체(302)의 상부에 본딩될 수 있다. 일부 실시예에서, 본딩 인터페이스(306)는 직접 결합 기술(예를 들어, 솔더 또는 접착제와 같은 중간 층을 사용하지 않고 표면 사이에 결합을 형성)인 하이브리드 결합("금속/유전체 하이브리드 결합"이라고도 함)의 결과로 금속-금속 결합 및 유전체-유전체 결합을 동시에 수행한다. 일부 실시예에서, 본딩 인터페이스(306)는 본딩 층(324, 328)이 만나 본딩되는 장소이다. 실제로, 본딩 인터페이스(306)는 제1 반도체 구조체(302)의 본딩 층(324)의 상부 표면 및 제2 반도체 구조체(304)의 본딩 층(328)의 하부 표면을 포함하는 특정 두께를 갖는 층일 수 있다.
일부 실시예에서, 3D 메모리 디바이스(300)의 제2 반도체 구조체(304)는 전기 신호를 전달하기 위해 본딩 층(328) 위에 인터커넥트 층(332)을 더 포함한다. 인터커넥트 층(332)은 MEOL 인터커넥트 및 BEOL 인터커넥트와 같은 복수의 인터커넥트를 포함할 수 있다. 인터커넥트 층(332)은 인터커넥트 라인 및 비아 콘택트가 형성될 수 있는 하나 이상의 ILD 층을 더 포함할 수 있다. 인터커넥트 층(332)의 인터커넥트 라인 및 비아 콘택트는 W, Co, Cu, Al, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 도전성 재료를 포함할 수 있다. 인터커넥트 층(332)의 ILD 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-k 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전 물질을 포함할 수 있다.
일부 실시예에서, 3D 메모리 디바이스(300)의 제2 반도체 구조체(304)는 메모리 셀이 인터커넥트 층(332) 및 본딩 층(328) 위에 3D NAND 메모리 스트링(338)의 어레이 형태로 제공되는 NAND 플래시 메모리 디바이스를 포함한다. 일부 실시예에 따르면, 3D NAND 메모리 스트링(338)은 각각 전도체 층(334) 및 유전체 층(336)을 포함하는 복수의 쌍을 통해 수직으로 연장된다. 적층 및 인터리브드 전도체 층(334) 및 유전체 층(336)은 또한 본 명세서에서 메모리 스택(333)으로 지칭된다. 일부 실시예에 따르면, 메모리 스택(333) 내의 인터리브드 전도체 층(334) 및 유전체 층(336)은 수직 방향으로 교번한다. 다시 말해서, 메모리 스택(333)의 상부 또는 하부에 있는 것을 제외하고, 각각의 전도체 층(334)은 양측에 2개의 유전층(336)에 의해 인접할 수 있고, 각각의 유전층(336)은 양측에 2개의 전도체 층(334)에 의해 인접할 수 있다. 전도체 층(334)은 각각 동일한 두께 또는 상이한 두께를 가질 수 있다. 유사하게, 유전층(336)은 각각 동일한 두께 또는 상이한 두께를 가질 수 있다. 전도체 층(334)은 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도체 재료를 포함할 수 있다. 유전층(336)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전 물질을 포함할 수 있다.
일부 실시예에서, 각각의 3D NAND 메모리 스트링(338)은 반도체 채널(342) 및 메모리 필름(340)을 포함하는 "전하 트랩" 유형의 NAND 메모리 스트링이다. 일부 실시예에서, 반도체 채널(342)은 비정질 실리콘, 폴리실리콘 또는 단결정 실리콘과 같은 실리콘을 포함한다. 일부 실시예에서, 메모리 필름(340)은 터널링 층, 저장층("전하 트랩/저장층"으로도 알려짐), 및 차단 층을 포함하는 복합 유전층이다. 각각의 3D NAND 메모리 스트링(338)은 실린더 형상(예를 들어, 기둥 형상)을 가질 수 있다. 일부 실시예에 따르면, 반도체 채널(342), 터널링 층, 저장층 및 메모리 필름(340)의 차단 층은 기둥의 중심에서 외면을 향하는 방향을 따라 이 순서로 배열된다. 터널링 층은 실리콘 산화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 저장 층은 실리콘 질화물, 실리콘 산질화물, 실리콘, 또는 이들의 임의의 조합을 포함할 수 있다. 차단 층은 실리콘 산화물, 실리콘 산질화물, 고 유전 상수(high-k) 유전체, 또는 이들의 임의의 조합을 포함할 수 있다. 일 예에서, 차단 층은 실리콘 산화물/실리콘 산질화물/실리콘 산화물(ONO)의 복합 층을 포함할 수 있다. 다른 예에서, 차단 층은 알루미늄 산화물(Al2O3) 층, 하프늄 산화물(HfO2) 층, 탄탈륨 산화물(Ta2O5) 층 등과 같은 고 유전율 유전체 층을 포함할 수 있다.
일부 실시예에서, 3D NAND 메모리 스트링(338)은 복수의 제어 게이트(각각 워드 라인의 일부임)를 더 포함한다. 메모리 스택(333)의 각 전도체 층(334)은 3D NAND 메모리 스트링(338)의 각각의 메모리 셀에 대한 제어 게이트로서 작용할 수 있다. 일부 실시예에서, 각각의 3D NAND 메모리 스트링(338)은 수직 방향의 각각의 단부에 2개의 플러그(344, 346)를 포함한다. 플러그(344)는 반도체 층(348)으로부터 에피택셜 성장된 단결정 실리콘과 같은 반도체 재료를 포함할 수 있다. 플러그(344)는 3D NAND 메모리 스트링(338)의 소스 선택 게이트에 의해 제어되는 채널로서 기능할 수 있다. 플러그(344)는 3D NAND 메모리 스트링(338)의 상단에 위치하여 반도체 채널(342)과 접촉할 수 있다. 본 명세서에서 사용되는 바와 같이, 구성요소(예를 들어, 3D NAND 메모리 스트링(338))의 "상단(upper end)"은 y-방향에서 기판(308)으로부터 더 멀리 떨어져 있는 단부이고, 구성요소(예를 들어, 3D NAND 메모리 스트링(338))의 "하단"은 기판(308)이 3D 메모리 디바이스(300)의 가장 낮은 평면에 위치될 때 y-방향으로 기판(308)에 더 가까운 단부이다. 다른 플러그(346) 반도체 재료(예를 들어, 폴리실리콘) 또는 전도체 재료(예를 들어, 금속)를 포함할 수 있다. 일부 실시예에서, 플러그(346)는 티타늄/티타늄 질화물(배리어 층으로서 Ti/TiN) 및 (전도체로서) 텅스텐으로 채워진 개구를 포함한다. 3D 메모리 디바이스(300)의 제조 동안 3D NAND 메모리 스트링(338)의 상단을 덮음으로써, 플러그(346)는 실리콘 산화물 및 실리콘 질화물과 같은 3D NAND 메모리 스트링(338)에 채워진 유전체의 에칭을 방지하기 위해 에칭 정지층으로서 기능할 수 있다. 일부 실시예에서, 플러그(346)는 3D NAND 메모리 스트링(338)의 드레인으로서 기능한다.
일부 실시예에서, 제1 반도체 구조체(302)는 메모리 스택(333) 및 3D NAND 메모리 스트링(338) 위에 배치된 반도체 층(348)을 더 포함한다. 반도체 층(348)은 메모리 스택(333) 및 3D NAND 메모리 스트링(338)이 형성되는 박형 기판일 수 있다. 일부 실시예에서, 반도체 층(348)은 플러그(344)가 에피택셜 성장될 수 있는 단결정 실리콘을 포함한다. 일부 실시예에서, 반도체 층(348)은 폴리실리콘, 비정질 실리콘, SiGe, GaAs, Ge, 또는 임의의 다른 적절한 재료를 포함할 수 있다. 반도체 층(348)은 또한 격리 영역 및 도핑된 영역(예를 들어, 3D NAND 메모리 스트링(338)에 대한 어레이 공통 소스로서 기능하며, 도시되지 않음)을 포함할 수 있다. 절연 영역(도시되지 않음)은 도핑된 영역을 전기적으로 절연하기 위해 반도체 층(348)의 두께의 전체 또는 일부를 가로질러 연장될 수 있다. 일부 실시예에서, 실리콘 산화물을 포함하는 패드 산화물 층이 메모리 스택(333)과 반도체 층(348) 사이에 설치된다.
3D NAND 메모리 스트링(338)은 "전하 트랩(charge trap)" 유형의 3D NAND 메모리 스트링으로 제한되지 않고 다른 실시예에서 "플로팅 게이트(floating gate)" 유형의 3D NAND 메모리 스트링일 수 있다는 것이 이해된다. 반도체 층(348)은 "플로팅 게이트" 유형의 3D NAND 메모리 스트링의 소스 플레이트로서 폴리실리콘을 포함할 수 있다.
도 3에 도시된 바와 같이, 3D 메모리 디바이스(300)의 제2 반도체 구조체(304)는 반도체 층(348) 위에 패드-아웃 인터커넥트 층(350)을 더 포함할 수 있다. 패드-아웃 인터커넥트 층(350) 및 인터커넥트 층(332)은 반도체 층(348)의 대향 측면에 형성될 수 있다. 일부 실시예에서, 패드-아웃 인터커넥트 층(350)의 인터커넥트는 예를 들어, 패드 아웃 목적을 위해 3D 메모리 디바이스(300)와 외부 회로 사이에 전기 신호를 전송할 수 있다.
일부 실시예에서, 제2 반도체 구조체(304)는 패드-아웃 인터커넥트 층(350)과 인터커넥트 층(332, 322)을 전기적으로 연결하기 위해 반도체 층(348)을 통해 연장되는 하나 이상의 콘택트(354)를 더 포함한다. 그 결과, SRAM 셀(314)의 어레이는 인터커넥트 층(322 및 332)뿐만 아니라 본딩 콘택트(326, 330)를 통해 3D NAND 메모리 스트링(338)의 어레이에 전기적으로 연결될 수 있다. 또한, 주변 회로(312), SRAM 셀(314)의 어레이, 및 3D NAND 메모리 스트링(338)의 어레이는 콘택트(354)뿐만 아니라 패드-아웃 인터커넥트 층(350)을 통해 외부 회로에 전기적으로 연결될 수 있다.
도 4는 일부 실시예에 따른 SRAM을 갖는 다른 예시적인 3D 메모리 디바이스(400)의 단면을 도시한다. 도 3에서 상술한 3D 메모리 디바이스(300)와 유사하게, 3D 메모리 디바이스(400)는 3D NAND 메모리 스트링을 포함하는 제1 반도체 구조체(402)와 주변 회로 및 SRAM 셀을 포함하는 제2 반도체 구조체(404)가 개별적으로 형성되고 본딩 인터페이스(406)에서 대면 방식으로 본딩된 비모놀리식 3D 메모리 디바이스의 예를 나타낸다. 주변 회로 및 SRAM 셀을 포함하는 제1 반도체 구조체(302)가 3D NAND 메모리 스트링을 포함하는 제2 반도체 구조체(304) 아래에 있는 도 3에서 전술한 3D 메모리 디바이스(300)와는 달리, 도 4에서의 3D 메모리 디바이스(400)는 3D NAND 메모리 스트링을 포함하는 제1 반도체 구조체(402) 위에 배치된 SRAM 셀 및 주변 회로를 포함하는 제2 반도체 구조체(404)를 포함한다. 3D 메모리 디바이스(300 및 400) 모두에서 유사한 구조(예를 들어, 재료, 제조 프로세스, 기능 등)의 자세한 내용은 아래에서 반복되지 않을 수 있다는 것을 이해해야 한다.
3D 메모리 디바이스(400)의 제1 반도체 구조체(402)는 기판(408) 및 기판(408) 위의 유전체 층(414) 및 인터리브된 전도체 층(412)을 포함하는 메모리 스택(410)을 포함할 수 있다. 일부 실시예에서, 3D NAND 메모리 스트링(416)의 어레이는 각각 수직으로 연장된다. 각 3D NAND 메모리 스트링(416)은 반도체 채널(420) 및 메모리 필름(418)을 포함할 수 있다. 각각의 3D NAND 메모리 스트링(416)은 그 하단과 상단에 각각 2개의 플러그(422, 424)를 더 포함한다. 3D NAND 메모리 스트링(416)은 "전하 트랩" 유형의 3D NAND 메모리 스트링 또는 "플로팅 게이트" 유형의 3D NAND 메모리 스트링일 수 있다. 일부 실시예에서, 실리콘 산화물을 포함하는 패드 산화물 층이 메모리 스택(410)과 기판(408) 사이에 배치된다.
일부 실시예에서, 3D 메모리 디바이스(400)의 제1 반도체 구조체(402)는 또한 메모리 스택(410) 및 3D NAND 메모리 스트링(416) 위의 인터커넥트 층(426)을 포함하여 3D NAND 메모리 스트링(416)으로 및 3D NAND 메모리 스트링(416)으로부터 전기 신호를 전달한다. 인터커넥트 층(426)은 인터커넥트 라인 및 비아 콘택트를 포함하는 복수의 인터커넥트를 포함할 수 있다. 일부 실시예에서, 인터커넥트 층(426)의 인터커넥트는 또한 비트 라인 콘택트 및 워드 라인 콘택트와 같은 로컬 인터커넥트를 포함한다. 일부 실시예에서, 3D 메모리 디바이스(400)의 제1 반도체 구조체(402)는 본딩 인터페이스(406)에서 그리고 인터커넥트 층(426) 및 메모리 스택(410) 위에 본딩 층(428)을 더 포함한다. 본딩 층(428)은 복수의 본딩 콘택트(430) 및 본딩 콘택트(430)를 에워싸면서 전기적으로 격리하는 유전체를 포함할 수 있다.
도 4에 도시된 바와 같이, 3D 메모리 디바이스(400)의 제2 반도체 구조체(404)는 본딩 인터페이스(406) 및 본딩 층(428) 위에 또 다른 본딩 층(432)을 포함한다. 본딩 층(432)은 복수의 본딩 콘택트(434) 및 본딩 콘택트(434)를 둘러싸고 전기적으로 격리하는 유전체를 포함할 수 있다. 일부 실시예에서, 3D 메모리 디바이스(400)의 제2 반도체 구조체(404)는 또한 전기 신호를 전달하기 위해 본딩 층(432) 위에 인터커넥트 층(436)을 포함한다. 인터커넥트 층(436)은 인터커넥트 라인 및 비아 콘택트를 포함하는 복수의 인터커넥트를 포함할 수 있다.
3D 메모리 디바이스(400)의 제2 반도체 구조체(404)는 인터커넥트 층(436) 및 본딩 층(432) 위에 디바이스 층(438)을 더 포함할 수 있다. 일부 실시예에서, 디바이스 층(438)은 인터커넥트 층(436) 및 본딩 층(432) 위의 주변 회로(442) 및 인터커넥트 층(436) 및 본딩 층(432) 위에 그리고 주변 회로(442) 외부의 SRAM 셀(444) 어레이를 포함한다. 일부 실시예에서, 주변 회로(442)는 페이지 버퍼, 디코더(예를 들어, 행 디코더 및 열 디코더), 감지 증폭기, 드라이버, 차지 펌프, 전류 또는 기준 전압을 포함하지만 이에 국한되지 않는 3D 메모리 디바이스(400)의 작동을 용이하게 하기 위해 사용되는 임의의 적절한 디지털, 아날로그 및/또는 혼합 신호 주변 회로를 형성하는 복수의 주변 트랜지스터(446)를 포함한다. 주변 트랜지스터(446)는 반도체 층(440) "위"에 형성될 수 있으며, 여기서 주변 트랜지스터(446)의 전체 또는 일부는 반도체 층(440) 내 및/또는 반도체 층(440) 바로 위에 형성된다. 격리 영역(예를 들어, 얕은 트렌치 격리(shallow trench isolation, STI)) 및 도핑된 영역(예를 들어, 주변 트랜지스터(446)의 소스 영역 및 드레인 영역)이 반도체 층(440)에도 형성될 수 있다.
일부 실시예에서, 각각의 SRAM 셀(444)은 복수의 SRAM 트랜지스터(448)(예를 들어, MOSFET)를 포함한다. 일부 실시예에서, SRAM 셀(444)은 1비트의 데이터를 저장하기 위한 4개의 MOSFET 및 데이터에 대한 액세스를 제어하기 위한 2개의 MOSFET으로 구성된 6T 셀이다. SRAM 셀(444)은 6개보다 많거나 적은 트랜지스터(예를 들어, 비트당 더 많거나 더 적은 트랜지스터)와 같은 임의의 적절한 구성일 수 있다는 것이 이해된다. 일부 실시예에서, SRAM 트랜지스터(448)는 반도체 층(440) "위"에 형성되며, 여기서 SRAM 트랜지스터(448)의 전체 또는 일부는 반도체 층(440) 내에 및/또는 반도체 층(440) 바로 위에 형성된다. 격리 영역(예를 들어, 얕은 트렌치 격리(shallow trench isolation, STI)) 및 도핑된 영역(예를 들어, SRAM 트랜지스터(448)의 소스 영역 및 드레인 영역)이 반도체 층(440)에도 형성될 수 있다. 도 4에 도시된 바와 같이, SRAM 트랜지스터(448) 및 주변 트랜지스터(446)는 동일한 평면, 예를 들어 반도체 층(440) 상의 상이한 영역에 형성될 수 있다. 즉, SRAM 트랜지스터(448)는 반도체 층 상에 주변 회로(442)가 형성되는 영역 외부에 형성될 수 있다. 일부 실시예에서, 2개의 액세스 MOSFET(예를 들어, 데이터의 액세스를 제어하는 MOSFET)는 워드 라인에 의해 제어되고, 4개의 저장 MOSFET(예를 들어, 데이터 비트를 저장하는 MOSFET)는 비트 라인에 연결되고 제어된다. 두 개의 액세스 MOSFET에 의해 설명의 편의를 위해, 도 4는 제한된 수의 SRAM 트랜지스터(448) 및 비트 라인(449)에 대한 SRAM 트랜지스터(448)의 연결만을 도시한다. 전극 콘택트(450)는 MOSFET의 전극 및 공통 플레이트(451), 예를 들어 공통 접지에 연결될 수 있다. 도 4의 구성은 예를 들어 SRAM 트랜지스터의 레이아웃 및 SRAM 트랜지스터(448)와 비트 라인(449) 사이의 연결은 SRAM 트랜지스터와 다른 구성요소(예를 들어, 워드 라인, 비트 라인 및 접지) 사이의 실제 레이아웃 및 전기적 연결을 반영하지 않는다.
일부 실시예에서, 제2 반도체 구조체(404)는 디바이스 층(438) 위에 배치된 반도체 층(440)을 더 포함한다. 반도체 층(440)은 주변 트랜지스터(446) 및 SRAM 트랜지스터(448)가 형성되는 박형 기판일 수 있다. 일부 실시예에서, 반도체 층(440)은 단결정 실리콘을 포함한다. 일부 실시예에서, 반도체 층(440)은 폴리실리콘, 비정질 실리콘, SiGe, GaAs, Ge, 또는 임의의 다른 적절한 재료를 포함할 수 있다. 반도체 층(440)은 또한 격리 영역 및 도핑 영역을 포함할 수 있다.
도 4에 도시된 바와 같이, 3D 메모리 디바이스(400)의 제2 반도체 구조체(404)는 반도체 층(440) 위에 패드-아웃 인터커넥트 층(452)을 더 포함할 수 있다. 일부 실시예에서, 패드-아웃 인터커넥트 층(452)의 인터커넥트는 예를 들어 패드-아웃 목적을 위해 3D 메모리 디바이스(400)와 외부 회로 사이에서 전기 신호를 전달할 수 있다. 일부 실시예에서, 제2 반도체 구조체(404)는 패드-아웃 인터커넥트 층(452)과 인터커넥트 층(436, 426)을 전기적으로 연결하기 위해 반도체 층(440)을 통해 연장되는 하나 이상의 콘택트(456)를 더 포함한다. 그 결과, SRAM 셀(444)의 어레이는 인터커넥트 층(436, 426)뿐만 아니라 본딩 콘택트(430 및 434)를 통해 3D NAND 메모리 스트링(416)의 어레이에 전기적으로 연결될 수 있다. 또한, 주변 회로(442), SRAM 셀(444)의 어레이, 및 3D NAND 메모리 스트링(416)의 어레이는 접점(456) 및 패드-아웃 인터커넥트 층(452)을 통해 외부 회로에 전기적으로 연결될 수 있다.
도 5a 내지 도 5c는 일부 실시예에 따른 주변 회로 및 SRAM을 갖는 예시적인 반도체 구조체를 형성하기 위한 제조 프로세스를 도시한다. 도 6a 및 도 6b는 일부 실시예에 따른 3D NAND 메모리 스트링을 갖는 예시적인 반도체 구조체를 형성하기 위한 제조 프로세스를 도시한다. 도 7a 및 도 7b는 일부 실시예에 따른 SRAM을 갖는 예시적인 3D 메모리 디바이스를 형성하기 위한 제조 프로세스를 도시한다. 도 12는 일부 실시예에 따른 SRAM을 갖는 3D 메모리 디바이스를 형성하기 위한 예시적인 방법(1200)의 흐름도이다. 도 5 내지 도 7 및 도 12에 도시된 3차원 메모리 디바이스의 예는 도 3에 도시된 3D 메모리 디바이스(300) 및 도 4에 도시된 3D 메모리 디바이스(400)를 참조한다. 도 5 내지 도 7 및 도 12를 함께 설명한다. 방법(1200)에 도시된 작동은 전체가 아니며 다른 작동이 예시된 작동 중 임의의 것 이전, 이후, 또는 그 사이에 수행될 수 있음을 이해해야 한다. 또한, 일부 작동은 동시에 수행될 수도 있고, 도 12에 도시된 것과 다른 순서로 수행될 수도 있다.
도 5a 내지 도 5c를 참조하면, 주변 회로, SRAM 셀 어레이, 및 복수의 제1 본딩 콘택트를 포함하는 제1 본딩 층을 포함하는 제1 반도체 구조체가 형성된다. 도 6a 및 도 6b를 참조하면, 3D NAND 메모리 스트링의 어레이 및 복수의 제2 본딩 콘택트를 포함하는 제2 본딩 층을 포함하는 제2 반도체 구조체가 형성된다. 도 7a 및 도 7b에 도시된 바와 같이, 제1 반도체 구조체 및 제2 반도체 구조체는 대면 방식으로 본딩되어, 제1 본딩 콘택트가 본딩 인터페이스에서 제2 본딩 콘택트와 접촉한다.
도 12를 참조하면, 방법(1200)은 주변 회로 및 SRAM 셀의 어레이가 제1 기판 상에 형성되는 작동(1202)에서 시작한다. 제1 기판은 실리콘 기판일 수 있다. 일부 실시예에서, 주변 회로 및 SRAM 셀의 어레이를 형성하기 위해, 복수의 트랜지스터가 제1 기판 상에 형성된다. 도 5a에 도시된 바와 같이, 복수의 트랜지스터(예를 들어, 주변 트랜지스터(504) 및 SRAM 트랜지스터(506))가 실리콘 기판(502) 상에 형성된다. 트랜지스터(504 및 506)는 포토리소그래피, 건식/습식 에칭, 박막 증착, 열 성장, 주입, 화학 기계적 연마(CMP) 및 기타 적절한 공정을 포함하지만 이에 제한되지 않는 복수의 공정에 의해 형성될 수 있다. 일부 실시예에서, 도핑된 영역은 예를 들어 트랜지스터(504 및 506)의 소스 영역 및/또는 드레인 영역으로서 기능하는 이온 주입 및/또는 열 확산에 의해 실리콘 기판(502)에 형성된다. 일부 실시예에서, 격리 영역(예를 들어, STI)은 또한 습식/건식 에칭 및 박막 증착에 의해 실리콘 기판(502)에 형성된다.
도 5b에 도시된 바와 같이, 비트 라인(507) 및 공통 플레이트(509)는 SRAM 트랜지스터(506)를 연결하기 위해 또한 형성된다. 이에 의해 주변 회로(주변 트랜지스터(504)를 가짐) 및 SRAM 셀의 어레이(복수의 SRAM 트랜지스터(506)를 각각 가짐)를 포함하는 디바이스 층(510)이 형성된다.
방법(1200)은 도 12에 도시된 바와 같이 작동(1204)으로 진행하며, 여기에서 제1 인터커넥트 층이 주변 회로 및 SRAM 셀 어레이 위에 형성된다. 제1 인터커넥트 층은 하나 이상의 ILD 층에 제1 복수의 인터커넥트를 포함할 수 있다. 도 5c에 도시된 바와 같이, 인터커넥트 층(512)은 주변 회로(주변 트랜지스터(504)를 가짐) 및 SRAM 셀 어레이(각각 SRAM 트랜지스터(506)를 가짐)를 포함하는 디바이스 층(510) 위에 형성될 수 있다. 인터커넥트 층(512)은 디바이스 층(510)과의 전기적 접속을 만들기 위해 복수의 ILD 층에 MEOL 및/또는 BEOL의 인터커넥트를 포함할 수 있다. 일부 실시예에서, 인터커넥트 층(512)은 복수의 프로세스에서 형성된 복수의 ILD 층 및 그 내부에 형성된 인터커넥트를 포함한다. 예를 들어, 인터커넥트 층(512)의 인터커넥트는 CVD, PVD, ALD, 전기도금, 무전해 도금, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스에 의해 증착된 전도성 재료를 포함할 수 있다. 인터커넥트를 형성하기 위한 제조 공정은 또한 포토리소그래피, CMP, 습식/건식 에칭, 또는 임의의 다른 적절한 공정을 포함할 수 있다. ILD 층은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 공정에 의해 증착된 유전 물질을 포함할 수 있다. 도 5c에 도시된 ILD 층 및 인터커넥트는 인터커넥트 층(512)으로 통칭될 수 있다.
방법(1200)은 도 12에 도시된 바와 같이 작동(1206)으로 진행하며, 여기에서, 제1 본딩 층이 제1 인터커넥트 층 위에 형성된다. 제1 본딩 층은 복수의 제1 본딩 콘택트를 포함할 수 있다. 도 5c에 도시된 바와 같이, 본딩 층(514)은 인터커넥트 층(512) 위에 형성된다. 본딩 층(514)은 유전체로 둘러싸인 복수의 본딩 콘택트(516)를 포함할 수 있다. 일부 실시예에서, 유전층은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스에 의해 인터커넥트 층(512)의 상부 표면 상에 증착된다. 그런 다음, 패터닝 프로세스(예를 들어, 유전층 내의 유전 물질의 건식/습식 에칭 및 포토리소그래피)를 사용하여 유전층을 통해 접촉 홀을 먼저 패터닝함으로써 유전층을 통해 그리고 인터커넥트 층(512)의 인터커넥트와 접촉하여 본딩 콘택트(516)가 형성될 수 있다. 콘택트 홀은 전도체(예를 들어, 구리)로 채워질 수 있다. 일부 실시예에서, 콘택트 홀을 채우는 것은 전도체를 증착하기 전에 배리어 층, 접착 층, 및/또는 시드 층을 증착하는 것을 포함한다.
방법(1200)은 도 12에 도시된 바와 같이 작동(1208)으로 진행하며, 여기에서, 메모리 스택이 제2 기판 위에 형성된다. 제2 기판은 실리콘 기판일 수 있다. 도 6a에 도시된 바와 같이, 인터리브된 희생 층(도시되지 않음) 및 유전체 층(608)이 실리콘 기판(602) 위에 형성된다. 인터리브된 희생 층 및 유전체 층(608)은 유전체 스택(도시되지 않음)을 형성할 수 있다. 일부 실시예에서, 각각의 희생 층은 실리콘 질화물의 층을 포함하고, 각각의 유전체 층(608)은 실리콘 산화물의 층을 포함한다. 인터리빙된 희생 층 및 유전체 층(608)은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 메모리 스택(604)은 게이트 교체 프로세스(gate replacement process), 예를 들어 유전층(608)에 대해 선택적인 희생층의 습식/건식 에칭을 사용하여 희생층을 전도체층(606)으로 대체하고 생성된 리세스를 도체층(606)으로 채우는 것에 의해 형성될 수 있다. 그 결과, 메모리 스택(604)은 인터리브된 전도체 층(606) 및 유전체 층(608)을 포함할 수 있다. 일부 실시예에서, 각각의 전도체 층(606)은 텅스텐 층과 같은 금속 층을 포함한다. 메모리 스택(604)은 다른 실시예에서 게이트 교체 프로세스 없이 전도체 층(예를 들어, 도핑된 폴리실리콘 층) 및 유전체 층(예를 들어, 실리콘 산화물 층)을 교대로 증착함으로써 형성될 수 있다는 것이 이해된다. 일부 실시예에서, 실리콘 산화물을 포함하는 패드 산화물 층이 메모리 스택(604)과 실리콘 기판(602) 사이에 형성된다.
방법(1200)은 도 12에 도시된 바와 같이 작동(1210)으로 진행하며, 여기에서, 메모리 스택을 통해 수직으로 연장하는 3D NAND 메모리 스트링의 어레이가 형성된다. 도 6a에 도시된 바와 같이, 3D NAND 메모리 스트링(610)은 실리콘 기판(602) 위에 형성되며, 이들 각각은 메모리 스택(604)의 인터리빙된 전도체 층(606) 및 유전체 층(608)을 통해 수직으로 연장된다. 일부 실시예에서, 3D NAND 메모리 스트링(610)을 형성하기 위한 제조 프로세스는 채널을 형성하는 단계를 포함한다. 심층 반응-이온 에칭(Deep Reactive-ion Etching, DRIE)과 같은 건식 에칭/및 습식 에칭을 사용하여 메모리 스택(604)을 통해 실리콘 기판(602) 내로 홀을 형성한 후, 실리콘 기판(602)으로부터 채널 홀의 하부에 플러그(612)를 에피택셜 성장시킨다. 일부 실시예에서, 3D NAND 메모리 스트링(610)을 형성하기 위한 제조 프로세스는 또한 후속적으로 ALD, CVD, PVD, 또는 이들의 임의의 조합과 같은 박막 증착 프로세스를 사용하여 메모리 필름(614)(예를 들어, 터널링 층, 저장 층, 및 차단 층) 및 반도체 층(616)과 같은 복수의 층으로 채널 홀을 채우는 단계를 포함한다. 일부 실시예에서, 3D NAND 메모리 스트링(610)을 형성하기 위한 제조 프로세스는 3D NAND 메모리 스트링(610)의 상단에 리세스를 에칭함으로써 채널 홀의 상부에 또 다른 플러그(618)를 형성하고, 이어서 ALD, CVD, PVD 또는 이들의 임의의 조합과 같은 박막 증착 공정을 사용하여 리세스를 반도체로 채우는 단계를 더 포함한다.
방법(1200)은 도 12에 도시된 바와 같이 작동(1212)으로 진행하며, 여기에서, 제2 인터커넥트 층이 3D NAND 메모리 스트링의 어레이 위에 형성된다. 제2 인터커넥트 층은 하나 이상의 ILD 층에 제2 복수의 인터커넥트를 포함할 수 있다. 도 6b에 도시된 바와 같이, 인터커넥트 층(620)은 메모리 스택(604) 및 3D NAND 메모리 스트링(610)의 어레이 위에 형성될 수 있다. 인터커넥트 층(620)은 3D NAND 메모리 스트링(610)과의 전기적 연결을 만들기 위해 복수의 ILD 층에 MEOL 및/또는 BEOL의 인터커넥트를 포함할 수 있다. 일부 실시예에서, 인터커넥트 층(620)은 복수의 ILD 층 및 복수의 프로세스에서 내부에 형성된 인터커넥트를 포함한다. 예를 들어, 인터커넥트 층(620)의 인터커넥트는 CVD, PVD, ALD, 전기도금, 무전해 도금, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스에 의해 증착된 전도성 재료를 포함할 수 있다. 인터커넥트를 형성하기 위한 제조 공정은 또한 포토리소그래피, CMP, 습식/건식 에칭, 또는 임의의 다른 적절한 공정을 포함할 수 있다. ILD 층은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 공정에 의해 증착된 유전 물질을 포함할 수 있다. 도 6b에 도시된 ILD 층 및 인터커넥트는 인터커넥트 층(620)으로 통칭될 수 있다.
방법(1200)은 도 12에 도시된 바와 같이 작동(1214)으로 진행하며, 여기에서, 제2 본딩 층이 제2 인터커넥트 층 위에 형성된다. 제2 본딩 층은 복수의 제2 본딩 콘택트를 포함할 수 있다. 도 6b에 도시된 바와 같이, 본딩 층(622)은 인터커넥트 층(620) 위에 형성된다. 본딩 층(622)은 유전체에 의해 둘러싸인 복수의 본딩 콘택트(624)를 포함할 수 있다. 일부 실시예에서, 유전층은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스에 의해 인터커넥트 층(620)의 상부 표면 상에 증착된다. 이어서, 패터닝 프로세스(예를 들어, 포토리소그래피 및 유전층 내의 유전 물질의 건식/습식 에칭)를 사용하여 유전층을 통해 접촉 홀을 먼저 패터닝함으로써 유전층을 통해 그리고 인터커넥트 층(620)의 인터커넥트와 접촉하여 본딩 콘택트(624)가 형성될 수 있다. 콘택트 홀은 전도체(예를 들어, 구리)로 채워질 수 있다. 일부 실시예에서, 콘택트 홀을 채우는 것은 전도체를 증착하기 전에 배리어 층(barrier layer), 접착 층(adhesion layer), 및/또는 시드 층(seed layer)을 증착하는 것을 포함한다.
방법(1200)은 도 12에 도시된 바와 같이 작동(1216)으로 진행하며, 여기에서, 제1 기판 및 제2 기판이 대면 방식으로 본딩되어, 제1 본딩 콘택트가 본딩 인터페이스에서 제2 본딩 콘택트와 접촉한다. 본딩은 하이브리드 본딩일 수 있다. 일부 실시예에서, 본딩 후, 주변 회로 및 SRAM 셀이 형성되는 제1 기판(예를 들어, 제1 반도체 구조체)은 3D NAND 메모리 스트링이 형성되는 제2 기판(예를 들어, 제2 반도체 구조체) 위에 배치된다. 일부 실시예에서, 본딩 후, 3D NAND 메모리 스트링이 형성되는 제2 기판(예를 들어, 제2 반도체 구조체)은 주변 회로 및 SRAM 셀이 형성되는 제1 기판(예를 들어, 제1 반도체 구조체) 위에 배치된다.
도 7a에 도시된 바와 같이, 실리콘 기판(602) 및 그 위에 형성된 구성요소(예를 들어, 3D NAND 메모리 스트링(610))는 거꾸로 뒤집혀 있다. 아래로 향하는 본딩 층(622)은 위를 향하는 본딩 층(514)과, (도 7b에 도시된 바와 같이) 즉 대면 방식으로 본딩되어 본딩 인터페이스(702)를 형성한다. 일부 실시예에서, 처리 공정, 예를 들어 플라즈마 처리, 습식 처리, 및/또는 열처리가 본딩 전에 본딩 표면에 적용된다. 도 7a에 도시되지는 않았지만, 실리콘 기판(502) 및 그 위에 형성된 구성요소(예를 들어, 디바이스 층(510))는 거꾸로 뒤집힐 수 있고, 아래로 향하는 본딩 층(514)은 위를 향하는 본딩 층(622)과, 즉 대면 방식으로 본딩될 수 있다. 본딩 후에, 본딩 층(622)의 본딩 콘택트(624) 및 본딩 층(514)의 본딩 콘택트(516)가 정렬되고 서로 접촉하여 디바이스 층(510)(예를 들어, 그 안의 주변 회로 및 SRAM 셀)이 3D NAND 메모리 스트링(610)에 전기적으로 연결될 수 있다. 본딩된 디바이스에서, 3D NAND 메모리 스트링(610)은 디바이스 층(510)(예를 들어, 주변 회로 및 내부의 SRAM 셀) 위 또는 아래에 있을 수 있다는 것이 이해된다. 그럼에도 불구하고, 본딩 인터페이스(702)는 도 7b에 도시된 바와 같이 본딩 후에 3D NAND 메모리 스트링(610)과 디바이스 층(510)(예를 들어, 주변 회로 및 내부의 SRAM 셀) 사이에 형성될 수 있다.
방법(1200)은 도 12에 도시된 바와 같이 작동(1218)으로 진행하며, 여기에서, 제1 기판 또는 제2 기판을 박형화하여 반도체 층을 형성한다. 일부 실시예에서, 본딩 후에 제2 반도체 구조체의 제2 기판 위에 있는 제1 반도체 구조체의 제1 기판은 반도체 층을 형성하기 위해 얇아진다. 일부 실시예에서, 본딩 후에 제1 반도체 구조체의 제1 기판 위에 있는 제2 반도체 구조체의 제2 기판은 반도체 층을 형성하기 위해 얇아진다.
도 7b에 도시된 바와 같이, 본딩된 3D 메모리 디바이스(예를 들어, 도 7a에 도시된 실리콘 기판(402))의 상부에 있는 기판은 박형화되어, 박형화된 상부 기판은 반도체 층(704), 예를 들어, 단결정 실리콘 층의 역할을 할 수 있다. 박형화된 기판의 두께는 약 200 nm 내지 약 5 μm, 예컨대 200 nm 내지 5 μm, 또는 약 150 nm 내지 약 50 μm, 예컨대 150 nm 내지 50 μm일 수 있다. 실리콘 기판(402)은 웨이퍼 그라인딩, 건식 에칭, 습식 에칭, CMP, 임의의 다른 적절한 공정, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 공정에 의해 박형화될 수 있다. 실리콘 기판(502)이 본딩된 3D 메모리 디바이스의 상부에 있는 기판일 때, 다른 반도체 층이 실리콘 기판(502)을 얇게 함으로써 형성될 수 있다는 것을 이해해야 한다.
방법(1200)은 도 12에 도시된 바와 같이 작동(1220)으로 진행하며, 여기에서, 패드-아웃 인터커넥트 층이 반도체 층 위에 형성된다. 도 7b에 도시된 바와 같이, 패드-아웃 인터커넥트 층(706)은 반도체 층(704)(박형화된 상부 기판) 위에 형성된다. 패드-아웃 인터커넥트 층(706)은 하나 이상의 ILD 층에 형성된 패드 콘택트(708)와 같은 인터커넥트를 포함할 수 있다. 패드 콘택트(708)는 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료를 포함할 수 있다. ILD 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-k 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전 물질을 포함할 수 있다. 일부 실시예에서, 본딩 및 박형화 후에, 예를 들어 습식/건식 에칭에 이어 전도성 재료를 증착함으로써 반도체 층(704)을 통해 수직으로 연장하는 콘택트(710)가 형성된다. 콘택트(710)는 패드-아웃 인터커넥트 층(706)의 인터커넥트와 접촉할 수 있다.
도 8은 일부 실시예에 따른 온-다이 SRAM을 갖는 3D 메모리 디바이스를 갖는 예시적인 시스템(850)의 개략적인 블록도를 도시한다. 도 9a는 일부 실시예에 따른 캐시로서 온-다이 SRAM을 갖는 3D 메모리 디바이스를 갖는 시스템(920)의 개략적인 블록도를 예시한다. 도 9b는 일부 실시예에 따른 데이터 버퍼로서 온-다이 SRAM을 갖는 3D 메모리 디바이스를 갖는 시스템(930)의 개략적인 블록도를 예시한다. 도 10은 일부 실시예에 따른 온-다이 SRAM을 캐시로 사용하여 3D 메모리 디바이스를 작동하기 위한 예시적인 방법(1000)의 흐름도이다. 도 11은 일부 실시예에 따른 온-다이 SRAM을 데이터 버퍼로 사용하여 3D 메모리 디바이스를 작동하기 위한 예시적인 방법(1100)의 흐름도이다. 도 9a 및 도 9b에 도시된 시스템의 예는 도 10 및 도 11과 함께 각각 설명된다. 방법(1000 및 1100)에 도시된 작동은 완전하지 않으며 다른 작동이 예시된 작동 중 임의의 것 이전, 이후, 또는 사이에 수행될 수 있음을 이해해야 한다. 또한, 일부 작동은 동시에 수행될 수도 있고, 도 10 및 도 11에 도시된 것과 다른 순서로 수행될 수도 있다.
도 8은 일부 실시예에 따른 캐시 또는 데이터 버퍼로서 사용되는 SRAM을 갖는 시스템(850)을 예시한다. 시스템(850)은 호스트(810), I/O(802), SRAM(804), 페이지 버퍼(806), 및 3D NAND 메모리(808)를 가질 수 있다. 일부 실시예에서, SRAM(804)은 위에서 자세히 설명된 바와 같이 페이지 버퍼(806) 및 3D NAND 메모리(808)와 동일한 칩에 형성된다. 일부 실시예에서, SRAM(804), 페이지 버퍼(806), 및 3D NAND 메모리(808)는 3D 메모리 디바이스(800)를 형성한다. SRAM(804)은 온-다이 SRAM 또는 온-NAND SRAM으로 지칭될 수 있다. 데이터, 예를 들어 프로그램 데이터 및 제어 명령은 호스트(810)와 I/O(802) 사이, I/O(802)와 SRAM(804) 사이, SRAM(804)과 페이지 버퍼(806) 사이, 3D NAND 메모리(808)와 페이지 사이에서 양방향으로 전송될 수 있다. 호스트(810)와 페이지 버퍼(806) 사이의 데이터 전송(812)은 SRAM(804)의 기능에 따라 인에이블되거나 디스에이블될 수 있다. 예를 들어, SRAM(804)이 3D 메모리 디바이스(800)에서 캐시로서 기능할 때, 데이터 전송(812)은 호스트(810)와 페이지 버퍼(806) 사이의 양방향 데이터 전송일 수 있고; SRAM(804)이 3D 메모리 디바이스(800)에서 데이터 버퍼로서 기능할 때, 데이터 전송(812)은 디스에이블될 수 있다. 즉, SRAM(804)이 캐시로서 기능할 때, 데이터 전송(812)은 3D 메모리 디바이스(800)가 호스트(810) 및 호스트(810)로부터의 프로그램 데이터를 사용하여 3D NAND 메모리(808)를 프로그래밍하여 페이지 버퍼(806)로부터 프로그램 데이터를 동시에 추출하도록 허용하고; SRAM(804)이 데이터 버퍼로서 기능할 때, 3D 메모리 디바이스(800)는 SRAM(804)의 호스트(810)로부터의 프로그램 데이터를 순차적으로 버퍼링하고 버퍼링된 프로그램 데이터를 3D NAND 메모리(808)에 프로그래밍한다.
호스트(810)는 하나 이상의 프로세서와 같이 데이터를 생성하는 임의의 적절한 디바이스일 수 있다. 일부 실시예에서, 호스트(810)는 중앙 처리 장치(CPU), 그래픽 프로세서(예를 들어, 그래픽 처리 장치(GPU)), 애플리케이션 프로세서(AP), 일반 프로세서(예를 들어, APU, 가속 처리 장치; GPU의 범용 컴퓨팅(general-purpose computing on GPU, GPGPU)) 또는 기타 적절한 프로세서를 포함한다. 입력/출력 회로(802)는 주변 회로의 일부로서 고속, 고처리량 입력/출력 회로일 수 있다. 일부 실시예에서, 호스트(810)는 시스템 제어기(예를 들어, 시스템(850)의 다양한 작동을 제어하는 제어기) 및/또는 메모리 제어기(예를 들어, 3D 메모리 디바이스(800)의 다양한 작동을 제어하는 제어기)를 포함한다. 호스트(810)에 의해 생성된 임의의 적합한 유형의 데이터는 I/O(802)를 통해 3D 메모리 디바이스(800)의 SRAM(804)으로 전송된다. 호스트(810) 및 3D 메모리 디바이스(800)는 임의의 적합한 장치, 예를 들어 가상 현실(VR)/증강현실(AR) 장치(예를 들어, VR 헤드셋 등), 휴대용 장치(예를 들어, 덤(dumb) 또는 스마트폰, 태블릿 등), 웨어러블 장치(예를 들어, 안경, 손목시계 등), 자동차 제어 스테이션, 게임 콘솔, 텔레비전 세트, 노트북 컴퓨터, 데스크탑 컴퓨터, 넷북 컴퓨터, 미디어 센터, 셋톱 박스, 글로벌 포지셔닝 시스템(Global Positioning System, GPS), 프린터 또는 기타 적절한 장치의 일부일 수 있다.
일부 실시예에서, SRAM(804)은 어레이 또는 임의의 패턴으로 배열된 복수의 SRAM 셀을 포함한다. SRAM 셀의 자세한 내용은 도 3 내지 도 5c의 설명에서 찾을 수 있으며, 이에 따라 본 명세서에서 반복되지 않는다. SRAM(804)은 3D NAND 메모리(808)의 각각의 페이지에 연결된 복수의 버퍼링 섹션을 포함하는 페이지 버퍼(806)에 연결될 수 있다.
SRAM(804)은 순차 프로그래밍을 개선하기 위해 3D 메모리 디바이스(800)의 고속 온-다이 캐시로 사용될 수 있다. 도 9a는 SRAM(804)이 고속 온-다이 캐시로서 기능하는 시스템(920)을 예시한다. 설명의 편의를 위해 I/O(802)는 도 9a에서 생략된다. 일부 실시예에서, 데이터는 페이지에서 3D NAND 메모리(808)에 프로그래밍되고, SRAM(804)은 복수의 캐시 유닛(904)(즉, 904-1, …, 904-K)으로 예시되며, 각각은 3D NAND 메모리(808)의 페이지를 프로그래밍을 위해 프로그램 데이터를 캐싱하도록 구성된다. 3D NAND 메모리(808)는 복수의 평면(908)(즉, 908-1, …, 908-M)으로 묘사될 수 있으며, 각각은 워드 라인과 교차하는 메모리 스트링에 의해 형성된 메모리 셀을 나타낸다. 평면(908)은 메모리 셀의 복수의 페이지를 포함할 수 있다. K 및 M은 각각 양의 정수일 수 있으며, 서로 동일하거나 동일하지 않을 수 있다. 작동 시, 복수의 캐시 유닛(904)은 동일한 배치의 프로그램 데이터를 동시에 페이지 버퍼(806)에 캐시할 수 있다. 캐시 유닛(904)은 캐싱된 프로그램 데이터를 페이지 버퍼(806)에 추가로 입력하고, 이어서 페이지 버퍼(806)는 캐싱된 프로그램 데이터를 평면(908)의 각각의 페이지에 입력한다. 일부 실시예에서, 호스트(810)는 프로그램 데이터의 배치(batch), 예를 들어, (N-3) 번째, (N-2) 번째, (N-1) 번째, N 번째, (N+1) 번째, 및 (N+2) 번째의 배치를 SRAM(804) 및/또는 페이지 버퍼(806)로 순차적으로 전송한다.
도 10을 참조하면, 방법(1000)은 3D 메모리 디바이스(800)가 캐시 프로그램 작동을 위해 3D 메모리 디바이스(800)를 조절하기 위해 호스트(810)로부터 제어 명령을 수신하는 작동(1002)에서 시작한다. 일부 실시예에서, 3D 메모리 디바이스(800)는 SRAM(804)의 SRAM 셀을 초기화하기 위한 제어 명령을 따르며, 예를 들어 SRAM(804)이 프로그램 데이터를 수신할 준비가 되도록 SRAM 셀의 데이터를 소거한다.
작동(1004)에서, 3D 메모리 디바이스(800)는 프로그램 데이터의 (N-1) 번째 배치를 각각의 페이지로 프로그램한다. 동시에, 3D 메모리 디바이스(800)는 SRAM(804)의 각각의 공간(예를 들어, 캐시 유닛)에 프로그램 데이터의 N 번째 배치를 캐싱하고 프로그램 데이터의 (N-2) 번째 배치의 상태를 확인한다. SRAM(804)은 프로그램 데이터의 복수의 배치를 캐시할 수 있다. 일부 실시예에서, SRAM은 예를 들어, 도 9a에 도시된 프로그램 데이터의 (N-2) 번째, (N-1) 번째, 및 N 번째 배치와 같이 프로그램 데이터의 최대 3개의 배치를 캐싱한다. 프로그램 데이터의 각각의 배치(예를 들어, (N-2) 번째 배치, (N-1) 번째 배치 및 N 번째 배치)는 각각의 평면에서 하나 이상의 페이지에 대한 프로그램 데이터를 포함할 수 있다. 예를 들어, 프로그램 데이터의 각각의 배치는 K 페이지에 대한 프로그램 데이터를 포함할 수 있고 각각의 페이지에 대한 프로그램 데이터는 각각의 캐시 유닛(예를 들어, 904-1, …, 904-K)에 캐싱될 수 있다. 프로그램 데이터의 캐싱된 배치는 각각의 프로그램 데이터의 백업 사본일 수 있고 필요한 경우 3D NAND 메모리(808)에 프로그래밍될 수 있다. 예를 들어, 3D NAND 메모리(808)에 대한 각각의 프로그램 데이터의 프로그래밍은 실패한다. 자세한 내용은 아래에 설명되어 있다.
일부 실시예에서, 프로그램 데이터의 (N-2) 번째 배치의 상태를 확인하는 것, 프로그램 데이터의 (N-1) 번째 배치를 프로그래밍하는 것, 및 프로그램 데이터의 N 번째 배치를 캐싱하는 것은 동시에 또는 같은 시간 범위에서 수행된다. 예를 들어, 이러한 작업은 거의 동시에 시작 및 완료되거나 작업 시간이 중복될 수 있다. 일부 실시예에서, 3D 메모리 디바이스(800)가 페이지 버퍼(806)로부터 3D NAND 메모리(808)로 프로그램 데이터의 (N-1) 번째 배치를 프로그래밍할 때, 3D 메모리 디바이스(800)는 호스트(810)로부터 프로그램 데이터의 N 번째 배치를 캐싱하고 프로그램 데이터의 (N-2) 번째 배치를 확인한다. 3D 메모리 디바이스(800)는 페이지 버퍼(806)로부터 프로그램 데이터의 (N-1) 번째 배치의 사본을 전송함으로써 프로그램 데이터의 (N-1) 번째 배치를 프로그래밍할 수 있다. 프로그램 데이터의 (N-1) 번째 배치의 사본은 호스트(810)로부터 프로그램 데이터의 (N-1) 번째 배치를 버퍼링함으로써(예를 들어, 프로그램 데이터의 N 번째 배치의 캐싱 이전에) 또는 SRAM(804)으로부터 프로그램 데이터의 (N-1) 번째 배치의 백업 사본을 버퍼링함으로써 형성된다. 일부 실시예에서, 3D 메모리 디바이스(800)는 프로그램의 N 번째 배치를 캐싱할 때 페이지 버퍼(806)로부터 3D NAND 메모리(808)로 프로그램 데이터의 (N-1) 번째 배치의 사본을 로드함으로써 프로그램 데이터의 (N-1) 번째 배치를 프로그래밍한다. 프로그램 데이터의 (N-1) 번째 배치의 사본은 예를 들어 프로그래밍이 시작되기 전에 호스트(810)로부터의 데이터 전송(812)을 통해 프로그램 데이터의 (N-1) 번째 배치를 버퍼링함으로써 형성될 수 있다. 일부 실시예에서, 3D 메모리 디바이스(800)가 프로그램 데이터의 (N-3) 번째 배치의 상태를 확인할 때 프로그램 데이터의 (N-1) 번째 배치의 백업 사본은 SRAM(804)에 캐싱된다. 일부 실시예에서, 프로그램 데이터의 (N-1) 번째 배치는 호스트(810)로부터 SRAM(804)으로 캐싱되어 프로그램 데이터의 (N-2) 번째 배치가 실행될 때 프로그램 데이터의 (N-1) 번째 배치의 백업 사본을 형성한다. 3D NAND 메모리(808)의 각각의 페이지에 프로그래밍되고 있다.
일부 실시예에서, 프로그램 데이터의 (N-2) 번째 배치의 상태를 확인하는 것은 프로그램 데이터의 (N-2) 번째 배치의 프로그래밍이 성공적인지를 결정하는 것을 포함한다. 일부 실시예에서, 프로그램 데이터의 (N-2) 번째 배치의 프로그래밍이 실패한 경우, 3D 메모리 디바이스(800)는 SRAM(804)으로부터 프로그램 데이터의 (N-2) 번째 배치의 백업 사본을 검색하고, 페이지 버퍼(806)에 프로그램 데이터의 (N-2) 번째 배치의 백업 사본을 버퍼링하고, 3D NAND 메모리(808)의 각각의 페이지에 프로그램 데이터의 (N-2) 번째 배치의 백업 사본을 프로그래밍한다. 일부 실시예에서, SRAM(804)은 프로그램 데이터의 (N-2) 번째 배치의 프로그래밍 상태를 확인할 때 프로그램 데이터의 (N-2) 번째 배치의 백업 사본을 유지하고 프로그램의 (N-2) 번째 배치의 프로그래밍이 성공적일 때 프로그램 데이터의 (N-2) 번째 배치의 백업 사본을 제거한다. SRAM(804)은 그런 다음 프로그램 데이터의 다른 배치(예를 들어, 프로그램 데이터의 (N+1) 번째 배치)를 캐싱하기 위한 공간을 가질 수 있다.
프로그램 데이터의 (N-1) 번째 배치가 3D NAND 메모리(808)에 프로그래밍될 때 프로그램 데이터의 N 번째 배치는 SRAM(804)에 캐싱되어 프로그램 데이터의 N 번째 배치의 백업 사본을 형성할 수 있다. SRAM(804)의 프로그램 데이터의 배치는 3D NAND 메모리(808)로의 프로그램 데이터의 N 번째 배치의 프로그래밍이 성공적이라고 결정될 때까지 유지될 수 있다. 일부 실시예에서, 호스트(810)는 예를 들어 프로그램 데이터의 N 번째 배치가 SRAM(804)에서 삭제되기 전에 추가 처리 및/또는 저장을 위해 SRAM(804)으로부터 프로그램 데이터의 N 번째 배치를 판독한다. 예를 들어, 호스트(810)는 프로그램 데이터의 판독된 N 번째 배치를 다른 위치에 저장할 수 있다. 일부 실시예에서, 호스트(810)는 프로그램 데이터의 N 번째 배치가 SRAM(804)에 캐싱된 후 호스트로부터 프로그램 데이터의 N 번째 배치의 사본을 삭제한다. 일부 실시예에서, 3D 메모리 디바이스(800)는 프로그램 데이터의 N 번째 배치가 3D NAND 메모리(808)의 각각의 페이지에 프로그램될 때 프로그램 데이터의 (N-1) 번째 배치의 상태를 확인한다. 한편, 3D 메모리 디바이스(800)는 SRAM(804)의 각각의 공간에 프로그램 데이터의 (N+1) 번째 배치를 캐시할 수 있다. 일부 실시예에서, 호스트(810)는 추가 처리를 위해 페이지 버퍼(806)로부터 프로그램 데이터를 판독한다.
일부 실시예에서, 3D 메모리 디바이스(800)는 프로그램 데이터의 후속 배치에 대해 작동(1004)을 순차적으로 반복한다. 작동(1006)에서, 3D 메모리 디바이스(800)는 프로그램 데이터의 N 번째 배치를 각각의 페이지에 프로그램한다. 이 작동에서, 3D 메모리 디바이스(800)는 또한 SRAM(804)의 각각의 공간에 (N+1) 번째 배치의 프로그램 데이터를 캐싱하고 프로그램 데이터의 (N-1) 번째 배치의 상태를 확인한다. 작동(1008)에서, 3D 메모리 디바이스(800)는 프로그램 데이터의 (N+1) 번째 배치를 각각의 페이지에 프로그램한다. 이 작동에서, 3D 메모리 디바이스(800)는 또한 SRAM(804)의 각각의 공간에 프로그램 데이터의 (N+2) 번째 배치를 캐싱하고 프로그램 데이터의 N 번째 배치의 상태를 확인한다.
일부 실시예에서, 3D 메모리 디바이스(800)는 프로그램 데이터의 복수의 배치를 순차적으로 캐싱하고 캐싱된 프로그램 데이터를 3D NAND 메모리(808)에 프로그래밍할 수 있다. 예를 들어, 3D 메모리 디바이스(800)는 프로그램 데이터의 (N-2) 번째 배치의 백업 사본, 프로그램 데이터의 (N-1) 번째 배치의 백업 사본, 및 프로그램 데이터의 N 번째 배치의 백업 사본을 SRAM(804)에 저장한다. 그런 다음 3D 메모리 디바이스(800)는 프로그램 데이터의 (N-2) 번째 배치, 프로그램 데이터의 (N-1) 번째 배치, 및 프로그램 데이터의 N 번째 배치를 페이지 버퍼(806)를 통해 3D NAND 메모리(808)의 각각의 페이지로 순차적으로 프로그래밍한다. 일부 실시예에서, 3D 메모리 디바이스(800)는 프로그래밍된 후 프로그램 데이터의 (N-2) 번째 배치의 상태를 확인하며; 프로그래밍이 성공적이면, 3D 메모리 디바이스(800)는 SRAM(804)으로부터 프로그램 데이터의 (N-2) 번째 배치의 백업 사본을 삭제할 수 있고; 프로그래밍이 실패한 경우, 3D 메모리 디바이스(800)는 상태가 성공할 때까지 프로그램 데이터의 (N-2) 번째 배치의 백업 사본을 사용하여 3D NAND 메모리(808)를 (예를 들어, 필요한 경우 반복적으로) 재프로그래밍할 수 있다. SRAM(804)은 그런 다음 프로그램 데이터의 다음 배치(예를 들어, 프로그램 데이터의 (N+1) 번째 배치)를 캐싱하기 위한 공간을 가질 수 있다. 일부 실시예에서, 호스트(810)는 프로그램 데이터의 (N-2) 번째 배치, 프로그램 데이터의 (N-1) 번째 배치, 및 프로그램 데이터의 N 번째 배치의 사본을 SRAM(804)에 캐싱한 후 삭제한다.
3D NAND 메모리(808)는 복수의 페이지의 수가 메모리 셀에 저장된 비트의 수에 대응하는 멀티 레벨 셀(MLC) NAND 메모리 디바이스를 포함할 수 있다. 일부 실시예에서, 3D NAND 메모리(808)는 eMMC 또는 UFS와 같은 RAM이 없는 애플리케이션 환경에 패키징된 트리플 레벨 셀(TLC) NAND 메모리 디바이스를 포함한다. 예에서, 4개의 평면을 갖는 TLC NAND 메모리 디바이스에 대한 프로그램 데이터의 3개 배치를 캐싱하기 위해 SRAM(804)은 적어도 648kB의 저장 공간을 갖는다.
SRAM(804)은 또한 3D 메모리 디바이스(800)의 온-다이 데이터 버퍼로서 사용될 수 있다. 도 9b는 SRAM(804)이 온-다이 데이터 버퍼로서 기능하는 시스템(930)을 예시한다. 설명의 편의를 위해 I/O(802)는 도 9B에서 생략된다. 일부 실시예에서, 프로그램 데이터는 페이지에서 3D NAND 메모리(808)에 프로그래밍되고, SRAM(804)은 복수의 데이터 버퍼 유닛(914)(즉, 914-1, …, 914-L)으로서 예시되며, 각각은 3D NAND 메모리(808)의 페이지를 프로그래밍하기 위한 프로그램 데이터를 버퍼링하도록 구성된다. 3D NAND 메모리(808)는 복수의 평면(908)(즉, 908-1, …, 908-M)으로 도시될 수 있다. M 및 L은 각각 양의 정수일 수 있으며, 서로 동일하거나 동일하지 않을 수 있다. 작동 시, 복수의 데이터 버퍼 유닛(914)은 페이지 버퍼(806)로 전송되기 전에 프로그램 데이터를 버퍼링하기 위한 저장 공간을 제공할 수 있다. 이것은 호스트(810)에 저장된 프로그램 데이터가 3D 메모리 디바이스(800)와 동일한 칩에 저장될 3D NAND 메모리(808)에 프로그래밍될 수 있게 하여 이 프로그램 데이터를 저장하기 위해 호스트(810)에서 메인 캐시/버퍼를 해제한다. SRAM(804)은 또한 프로그래밍 작동 동안 이 프로그램 데이터를 전송하기 위해 데이터 버스(예를 들어, 3D 메모리 디바이스(800)와 호스트(810) 사이)에서 대역폭을 감소시킨다. 대신, 데이터 전송 및 처리는 3D 메모리 디바이스(800)에서 수행될 수 있다. 프로그램 데이터를 저장, 처리 및 전송하는 데 사용되는 호스트(810)의 리소스는 다른 목적/작동에 사용될 수 있다. 도 9b에 도시된 바와 같이, 3D 메모리 디바이스(800)는 호스트(810)로부터 상이한 워드 라인들에 대응하는 프로그램 데이터를 수신한다. 워드 라인들에 대응하는 프로그램 데이터는 WL0, …, WLP로 도시된다. 프로그램 데이터는 페이지 버퍼(806)에 버퍼링되기 전에 호스트(810)에서 SRAM(804)으로 순차적으로, 그룹으로 또는 임의의 패턴으로 전송될 수 있다. 각 데이터 버퍼 유닛(914)에서 9B의 프로그램 데이터 WL0, …, WLP의 묘사는 페이지를 프로그래밍하기 위한 프로그램 데이터를 예시하기 위한 것으로, 프로그램 데이터의 순차적인 작동을 나타내지 않는다.
도 11을 참조하면, 방법(1100)은 3D 메모리 디바이스(800)가 3D NAND 메모리(808)에 있는 페이지의 메모리 셀에 대한 제1 패스 프로그램 및 제2 패스 프로그램을 위해 3D 메모리 디바이스(800)를 조절하기 위해 호스트(810)로부터 제어 명령을 수신하는 작동(1102)에서 시작한다. 일부 실시예에서, 3D 메모리 디바이스(800)는 SRAM(804)의 SRAM 셀을 초기화하기 위한 제어 명령에 따라, 예를 들어 SRAM(804)이 프로그램 데이터를 수신할 준비가 되도록 SRAM 셀의 데이터를 소거한다.
작동(1104)에서, 3D 메모리 디바이스(800)는 SRAM(804)의 제1 패스 프로그램에 대한 제1 프로그램 데이터 및 제2 패스 프로그램에 대한 제2 프로그램 데이터를 버퍼링한다. 일부 실시예에서, 워드 라인은 그 각각의 프로그램 데이터에 대응하며 그 각각의 프로그램 데이터는 워드 라인과 교차하는 메모리 스트링에 의해 형성되는 메모리 셀을 프로그래밍하기 위한 제1 프로그램 데이터 및 제2 프로그램 데이터를 포함한다. 즉, 예를 들어, WL0은 WL0에 의해 형성된 메모리 셀(즉, 워드 라인 0과 교차하는 메모리 셀)을 프로그래밍하기 위한 제1 프로그램 데이터 및 제2 프로그램 데이터를 의미한다. 일부 실시예에서, SRAM(804)에 버퍼링된 프로그램 데이터의 양은 SRAM(804)의 저장 용량에 기초하여 결정된다. 따라서, WL0, …, WLP에 대응하는 프로그램 데이터는 3D NAND 메모리(808)에서 프로그래밍될 프로그램 데이터의 일부 또는 전체를 나타낼 수 있다. 일부 실시예에서, 제1 패스 프로그램은 대략적인 프로그램이고 제2 패스 프로그램은 정밀한 프로그램이다.
하나 이상의 워드 라인에 의해 형성된 메모리 셀을 프로그래밍하기 위한 제1 프로그램 데이터 및 제2 프로그램 데이터는 프로그래밍을 위해 페이지 버퍼(806)에 로드되기 전에 임의의 적절한 순서로 SRAM(804)에 버퍼링될 수 있다. 예를 들어, 제1 워드 라인 및 제2 워드 라인에 의해 형성된 메모리 셀들을 프로그래밍하기 위한 제1 및 제2 프로그램 데이터는 호스트(810)로부터 동시에 (예를 들어, 제1 프로그램 데이터를 사용하여 제1 패스 프로그램을 수행하기 전에) 버퍼링될 수 있거나 또는 별도로 버퍼링될 수 있다(예를 들어, 제1 패스 프로그램이 완료된 후 제2 프로그램 데이터가 버퍼링될 수 있다). 본 개시의 다양한 실시예에서, 제1 및 제2 프로그램 데이터는 페이지 버퍼(806)로 전송되기 전에 SRAM(804)에서 각각 버퍼링된다. 일부 실시예에서, 3D NAND 메모리(808)의 모든 평면에서 메모리 셀을 프로그래밍하기 위한 제1 및 제2 프로그램 데이터는 페이지 버퍼(806)에 로드되기 전에 버퍼링되고 SRAM(804)에 저장된다.
작동(1106)에서, 3D 메모리 디바이스(800)는 제1 워드 라인 및 제2 워드 라인에 의해 형성된 메모리 셀 상에서 제1 프로그램 데이터를 사용하여 제1 패스 프로그램을 순차적으로 수행한다. 3D 메모리 디바이스(800)는 3D NAND 메모리(808)의 각 메모리 셀에 프로그래밍되기 전에 SRAM(804)에서 버퍼링된 제1 프로그램 데이터를 검색하고 이를 페이지 버퍼(806)로 전송할 수 있다. 본 개시내용에서 설명된 바와 같이, 워드 라인에 의해 형성되거나 대응하는 메모리 셀은 워드 라인과 워드 라인이 교차하는 메모리 스트링에 의해 형성되는 메모리 셀을 지칭한다. 일부 실시예에서, 메모리 셀은 페이지에서 프로그래밍되며, 예를 들어, 제1 패스 프로그램은 메모리 스트링 및 제1 워드 라인에 의해 형성되는 모든 메모리 셀에 대해 수행된 후 메모리 스트링 및 제2 워드 라인에 의해 형성되는 모든 메모리 셀에 대해 수행될 수 있다.
프로그램되는 메모리 셀은 MLC일 수 있다. 예를 들어, 프로그래밍되는 각각의 메모리 셀은 24비트 데이터를 저장하기 위한 4개의 임계 전압 상태(예를 들어, 하위 페이지 데이터(LP), 중간 페이지 데이터(MP), 상위 페이지 데이터(UP) 및 추가 페이지 데이터(XP))를 가지는 쿼드-레벨 셀(quad-level cell, QLC)일 수 있다. 각 메모리 셀을 프로그래밍하기 위한 제1 프로그램 데이터 및 제2 프로그램 데이터는 메모리 셀을 원하는 임계 전압 상태로 프로그래밍하도록 구성될 수 있다. TABLE I은 프로그래밍될 페이지의 QLC에 대한 예시적인 페이지 맵을 예시한다. TABLE I은 제1 패스 프로그램과 제2 패스 프로그램에서 각각 메모리 셀이 프로그램되는 순서를 나타낸다. TABLE I에서 string0 - string5는 "WL#"을 사용하여 표시되는 워드 라인과 교차하는 6개의 메모리 스트링을 나타낸다.
TABLE I
일부 실시예에서, TABLE I은 패스 프로그램(예를 들어, 제1 또는 제2 패스 프로그램)이 수행되는 순서를 나타낸다. 예를 들어, 3D 메모리 디바이스(800)는 4개의 임계 전압 상태(즉, LP, MP, UP, XP)를 각 메모리 셀에 순차적으로 프로그래밍하고 메모리 스트링 0에 의해 형성된 메모리 셀을 메모리 스트링 5 및 워드 라인(예를 들어, 워드 라인 0, 1, 2 또는 3)에 순차적으로 프로그래밍할 수 있다. 메모리 스트링 및 하나의 워드 라인에 의해 형성된 각각의 페이지의 메모리 셀이 프로그래밍된 후, 3D 메모리 디바이스(800)는 메모리 스트링 및 다음 워드 라인에 의해 형성되는 메모리 셀의 프로그램을 진행한다. 이 작동에서, TABLE I에 제시된 순서에 따라 제1 및 제2 워드 라인(예를 들어, WL0 및 WL1)으로 string0 내지 string0에 의해 형성된 메모리 셀에 대해 제1 패스 프로그램이 순차적으로 수행된다.
작동(1108)에서, 3D 메모리 디바이스(800)는 SRAM(804)으로부터 제2 프로그램 데이터를 검색하고, 제1 패스 프로그램이 완료될 때 제2 프로그램 데이터를 사용하여 제1 워드 라인에 의해 형성된 메모리 셀에 대해 제2 패스 프로그램을 수행한다. 일부 실시예에서, 3차원 메모리 디바이스(800)는 제1 및 제2 워드 라인에 의해 형성된 메모리 셀과 모든 메모리 스트링(예를 들어, string0 내지 string5)에 대해 수행되는 제1 패스 프로그램이 완료되면, 예를 들어, 호스트(810)로부터 허가를 받지 않고 제2 패스 프로그램을 자동으로 수행하기 시작한다. TABLE II는 페이지의 예시적인 순서 메모리 셀이 제1 패스 프로그램(예를 들어, TABLE II에서 "1st"로 표시된 거친 프로그램) 및 제2 패스 프로그램(예를 들어, TABLE II에서 "2nd"로 표시된 정밀 프로그램)으로 프로그래밍되는 것을 도시한다.
TABLE II
TABLE II에 도시된 바와 같이, 제1 워드 라인으로 string0 내지 string5에 의해 형성된 메모리 셀에 대해 상기 제2 패스 프로그램을 순차적으로 수행하기 전에 3D 메모리 디바이스(800)는 제1 및 제2 워드 라인(예를 들어, 작동(1106)에서 설명된 바와 같이, WL0 및 WL1)으로 string0 내지 string5에 의해 형성된 메모리 셀에 대해 제1 패스 프로그램을 순차적으로 수행할 수 있다. 일부 실시예에서, 제1 및 제2 패스 프로그램을 수행하기 위한 데이터(예를 들어, 프로그램 데이터 및/또는 제어 명령)는 호스트(810) 및 호스트(810)와 3D 메모리 디바이스(800) 사이에서 데이터 버스를 점유하지 않고 3D 메모리 디바이스(800)에서 전송된다. TABLE II에 나타난 순서는 1차 및 2차 패스 프로그램이 수행되기 전에 미리 정해진다. 3D 메모리 디바이스(800)는 메모리 셀의 프로그래밍이 완료될 때까지 다른 워드 라인, 예를 들어, WL2 및 WL3에 대응하는 메모리 셀에 의해 형성된 메모리 셀에 대해 전술한 작동을 반복할 수 있다.
3D NAND 메모리(808)는 복수의 페이지의 수가 메모리 셀에 저장된 비트의 수에 대응하는 멀티 레벨 셀(MLC) NAND 메모리 디바이스를 포함할 수 있다. 예에서, 4개의 평면을 갖는 QLC NAND 메모리 디바이스에서 2개의 워드 라인에 의해 형성된 메모리 셀에 대한 제1 및 제2 프로그램 데이터를 버퍼링하기 위해 SRAM(804)은 적어도 3.4MB의 저장 공간을 갖는다.
일부 실시예에서, 3D 메모리 디바이스는 복수의 페이지를 갖는 3D NAND 메모리 어레이, 동일한 칩 상에서 메모리 어레이에 결합되고 호스트와 메모리 어레이 사이에 프로그램 데이터의 복수의 배치를 캐싱하도록 구성되며 SRAM 셀을 갖는 온-다이 캐시, 및 동일한 칩 상의 온-다이 캐시에 결합된 제어기를 포함한다. 제어기는 프로그램 데이터의 (N-2) 번째 배치의 상태를 확인하도록 구성되며, N은 2보다 크거나 같은 정수이고, 프로그램 데이터의 (N-1) 번째 배치를 3D NAND 메모리 어레이의 각각의 페이지에 프로그래밍하며, 프로그램 데이터의 N 번째 배치의 백업 사본으로 온-다이 캐시의 각각의 공간에 프로그램 데이터의 N 번째 배치를 캐싱하도록 구성된다.
일부 실시예에서, 제어기는 프로그램 데이터의 (N-2) 번째 배치의 상태를 확인하고, 프로그램 데이터의 (N-1) 번째 배치를 프로그래밍하고, 동시에 프로그램 데이터의 N 번째 배치를 캐싱하도록 구성된다.
일부 실시예에서, 프로그램 데이터의 (N-2) 번째 배치의 상태가 실패한 것에 응답하여, 제어기는 프로그램 데이터의 (N-2) 번째 배치의 백업 사본을 검색하도록 추가로 구성된다. 3D NAND 메모리 어레이의 각각의 페이지에 프로그램 데이터의 (N-2) 번째 배치의 백업 사본을 프로그래밍하고 온-다이 캐시에 프로그래밍한다.
일부 실시예에서, 제어기는 온-다이 캐시로부터 프로그램 데이터의 N 번째 배치를 판독하고 프로그램 데이터의 판독된 N 번째 배치를 호스트로 전송하도록 추가로 구성된다.
일부 실시예에서, 제어기는 프로그램 데이터의 (N-2) 번째 배치가 3D NAND 메모리 어레이의 각각의 페이지에 프로그래밍될 때 호스트로부터 프로그램 데이터의 (N-1) 번째 배치를 프로그램 데이터의 (N-1) 번째 배치의 백업 사본으로 온-다이 캐시로 캐싱하도록 추가로 구성된다.
일부 실시예에서, 제어기는 프로그램 데이터의 (N-1) 번째 배치의 상태를 확인하고, 3D NAND 메모리 어레이의 각각의 페이지에 프로그램 데이터의 N 번째 배치를 프로그래밍하고, 온-다이 캐시의 각각의 공간에 있는 프로그램 데이터의 (N+1) 번째 배치를 캐싱하도록 추가로 구성된다.
일부 실시예에서, 프로그램 데이터의 각각의 배치를 3D NAND 메모리 어레이의 각각의 페이지로 프로그래밍하기 위해, 제어기는 각각의 페이지 버퍼로부터 프로그램 데이터의 각각의 배치의 버퍼링된 사본을 검색하고, 3D NAND 메모리 어레이의 각각의 페이지에 프로그램 데이터의 각각의 배치의 버퍼링된 사본을 프로그래밍하도록 구성된다.
일부 실시예에서, 제어기는 프로그램 데이터의 각각의 배치가 각각의 페이지에 프로그래밍되기 전에 각각의 페이지 버퍼에 프로그램 데이터의 각각의 배치를 버퍼링하도록 추가로 구성된다.
일부 실시예에서, 제어기는 프로그램 데이터의 N 번째 배치의 백업 사본을 캐싱하기 전에 프로그램 데이터의 (N-2) 번째 배치의 백업 사본 및 프로그램 데이터의 (N-1) 번째 배치의 백업 사본을 순차적으로 캐싱하고, 프로그램 데이터의 (N-2) 번째 배치의 백업 사본, 프로그램의 (N-1) 번째 배치의 백업 사본 데이터 및 프로그램 데이터의 N 번째 배치를 각각의 페이지에 순차적으로 프로그래밍하도록 추가로 구성된다.
일부 실시예에서, 프로그램 데이터의 (N-2) 번째 배치, 프로그램 데이터의 (N-1) 번째 배치, 및 프로그램 데이터의 N 번째 배치는 각각 메모리 어레이의 복수의 페이지에 대한 프로그램 데이터를 포함한다.
일부 실시예에서, 3D 메모리 디바이스는 멀티 레벨 셀(MLC) NAND 메모리 디바이스를 포함한다. 복수의 페이지의 개수는 메모리 셀에 저장된 비트의 개수에 대응할 수 있다.
일부 실시예에서, 제어기는 프로그램 데이터의 N 번째 배치가 온-다이 캐시에 캐싱된 후 호스트로부터 프로그램 데이터의 N 번째 배치의 사본을 삭제하도록 추가로 구성된다.
일부 실시예에서, 3D 메모리 디바이스는 eMMC 또는 UFS 중 적어도 하나에 패키징된다.
일부 실시예에서, 3D 메모리 디바이스에서 캐시 프로그램 작동을 수행하기 위한 시스템은 호스트, NAND 메모리 셀의 복수 페이지를 갖고 호스트에 결합되는 저장 유닛, 저장 유닛과 동일한 칩 상에서 결합되고 호스트와 저장 유닛 사이에 프로그램 데이터의 복수의 배치를 캐싱하도록 구성된 캐싱 유닛, 및 캐싱 유닛과 호스트에 결합된 제어 유닛을 포함한다. 제어 유닛은 호스트로부터 저장 유닛에 프로그래밍된 프로그램 데이터의 (N-2) 번째 배치의 상태를 확인하도록 구성된다. N은 2보다 크거나 같은 정수이다. 제어 유닛은 또한 저장 유닛의 각각의 페이지에 프로그램 데이터의 (N-1) 번째 배치를 프로그래밍하고 프로그램 데이터의 N 번째 배치의 백업 사본으로 프로그램 데이터의 N 번째 배치를 캐싱 유닛의 각각의 공간에 캐싱하도록 구성된다.
일부 실시예에서, 캐싱 유닛은 온-다이 SRAM 셀을 포함한다.
일부 실시예에서, 제어 유닛은 프로그램 데이터의 (N-2) 번째 배치의 상태를 확인하고, 프로그램 데이터의 (N-1) 번째 배치를 프로그래밍하고, 동시에 프로그램 데이터의 N 번째 배치를 캐싱하도록 구성된다.
일부 실시예에서, 프로그램 데이터의 (N-2) 번째 배치의 상태가 실패한 것에 응답하여, 제어 유닛은 캐싱 유닛으로부터 프로그램 데이터의 (N-2) 번째 배치의 백업 사본을 검색하고 프로그램 데이터의 (N-2) 번째 배치의 백업 사본을 저장 유닛의 각각의 페이지에 프로그래밍하도록 추가로 구성된다.
일부 실시예에서, 제어 유닛은 캐싱 유닛으로부터 프로그램 데이터의 N 번째 배치를 판독하고 프로그램 데이터의 판독된 N 번째 배치를 호스트로 전송하도록 추가로 구성된다.
일부 실시예에서, 제어 유닛은 프로그램 데이터의 (N-2) 번째 배치가 저장 유닛의 각각의 페이지에 프로그래밍될 때 프로그램 데이터의 (N-1) 번째 배치의 백업 사본으로서 호스트로부터 캐싱 유닛으로 프로그램 데이터의 (N-1) 번째 배치를 캐싱하도록 추가로 구성된다.
일부 실시예에서, 제어 유닛은 프로그램 데이터의 (N-1) 번째 배치의 상태를 확인하고, 저장 유닛의 각각의 페이지에 프로그램 데이터의 N 번째 배치를 프로그래밍하고, 캐싱 유닛의 각각의 공간에 프로그램 데이터의 (N+1) 번째 배치를 캐싱하도록 추가로 구성된다.
일부 실시예에서, 프로그램 데이터의 각각의 배치를 저장 유닛의 각각의 페이지로 프로그래밍하기 위해, 제어 유닛은 저장 유닛에 결합된 각각의 버퍼 유닛으로부터 프로그램 데이터의 각각의 배치의 버퍼링된 카피를 검색하고 저장 유닛의 각각의 페이지에 프로그램 데이터의 각각의 배치의 버퍼링된 사본을 프로그래밍하도록 구성된다.
일부 실시예에서, 제어 유닛은 프로그램 데이터의 각각의 배치가 각각의 페이지에 프로그래밍되기 전에 각각의 버퍼 유닛에 프로그램 데이터의 각각의 배치를 버퍼링하도록 추가로 구성된다.
일부 실시예에서, 제어 유닛은 프로그램 데이터의 N 번째 배치의 백업 사본을 캐싱하기 전에 프로그램 데이터의 (N-2) 번째 배치의 백업 사본 및 (N-1) 번째 배치의 백업 사본을 호스트로부터 순차적으로 캐싱하고, 프로그램 데이터의 (N-2) 번째 배치의 백업 사본, 프로그램 데이터의 (N-1) 번째 배치의 백업 사본, 및 프로그램 데이터의 N 번째 배치의 백업 사본을 캐싱 유닛으로부터 순차적으로 프로그래밍하도록 추가로 구성된다.
일부 실시예에서, 프로그램 데이터의 (N-2) 번째 배치, 프로그램 데이터의 (N-1) 번째 배치, 및 프로그램 데이터의 N 번째 배치는 각각 복수의 페이지에 대한 프로그램 데이터를 포함한다.
일부 실시예에서, 저장 유닛은 멀티 레벨 셀(multi-level cell, MLC) NAND 메모리 디바이스를 포함하고, 복수의 페이지의 수는 메모리 셀에 저장된 비트의 수에 대응한다.
일부 실시예에서, 제어 유닛은 프로그램 데이터의 N 번째 배치가 캐싱 유닛에 캐싱된 후 호스트로부터 프로그램 데이터의 N 번째 배치의 사본을 삭제하도록 추가로 구성된다.
일부 실시예에서, 3D 메모리 디바이스에 대한 캐시 프로그램 작동을 수행하기 위한 방법은 호스트로부터 저장 유닛에 프로그래밍된 프로그램 데이터의 (N-2) 번째 배치의 상태를 확인하는 단계를 포함한다. N은 2보다 크거나 같은 정수이다. 방법은 또한 3D NAND 메모리 어레이의 각각의 페이지에 프로그램 데이터의 (N-1) 번째 배치를 프로그래밍하는 단계 및 프로그램 데이터의 N 번째 배치의 백업 사본으로 온-다이 정적 랜덤 액세스 메모리(SRAM) 셀의 각각의 공간에 프로그램 데이터의 N 번째 배치를 캐싱하는 단계를 포함할 수 있다.
일부 실시예에서, 프로그램 데이터의 (N-2) 번째 배치의 상태를 확인하고, 프로그램 데이터의 (N-1) 번째 배치를 프로그래밍하고, 프로그램 데이터의 N 번째 배치를 캐싱하는 것은 동시에 수행된다.
일부 실시예에서, 프로그램 데이터의 (N-2) 번째 배치의 상태가 실패한 것에 응답하여, 방법은 온-다이 SRAM 셀로부터 프로그램 데이터의 (N-2) 번째 배치의 백업 사본을 검색하는 단계 및 프로그램 데이터의 (N-2) 번째 배치의 백업 사본을 3D NAND 메모리 어레이의 각각의 페이지에 프로그래밍하는 단계를 더 포함한다.
일부 실시예에서, 방법은 온-다이 SRAM 셀로부터 프로그램 데이터의 N 번째 배치를 판독하는 단계 및 프로그램 데이터의 판독된 N 번째 배치를 호스트에 전송하는 단계를 더 포함한다.
일부 실시예에서, 방법은 프로그램 데이터의 (N-2) 번째 배치가 3D NAND 메모리 어레이의 각각의 페이지에 프로그래밍될 때 프로그램 데이터의 (N-1) 번째 배치의 백업 사본으로서 호스트로부터 온-다이 SRAM 셀로 프로그램 데이터의 (N-1) 번째 배치를 캐싱하는 단계를 더 포함한다.
일부 실시예에서, 방법은 프로그램 데이터의 (N-1) 번째 배치의 상태를 확인하는 단계, 3D NAND 메모리 어레이의 각각의 페이지에 프로그램 데이터의 N 번째 배치를 프로그래밍하는 단계, 및 온-다이 SRAM 셀의 각각의 공간에 프로그램 데이터의 (N+1) 번째 배치를 캐싱하는 단계를 더 포함한다.
일부 실시예에서, 프로그램 데이터의 각각의 배치를 3D NAND 메모리 어레이의 각각의 페이지로 프로그래밍하는 단계는 프로그램 데이터의 각각의 배치의 버퍼링된 사본을 각각의 페이지 버퍼로부터 검색하는 단계 및 3D NAND 메모리 어레이의 각각의 페이지에 데이터를 프로그래밍하는 단계를 포함한다.
일부 실시예에서, 방법은 프로그램 데이터의 각각의 배치가 각각의 페이지에 프로그래밍되기 전에 각각의 페이지 버퍼에 프로그램 데이터의 각각의 배치를 버퍼링하는 단계를 더 포함한다.
일부 실시예에서, 방법은 프로그램 데이터의 N 번째 배치의 백업 사본을 캐싱하기 전에 프로그램 데이터의 (N-2) 번째 배치의 백업 사본 및 프로그램 데이터의 (N-1) 번째 배치의 백업 사본을 온-다이 SRAM 셀에 호스트로부터 순차적으로 캐싱하는 단계, 및 프로그램 데이터의 (N-2) 번째 배치의 백업 사본, 프로그램 데이터의 (N-1) 번째 배치의 백업 사본 및 프로그램 데이터의 N 번째 배치의 백업 사본을 각각의 페이지에 순차적으로 프로그래밍하는 단계를 더 포함한다.
일부 실시예에서, 프로그램 데이터의 (N-2) 번째 배치, 프로그램 데이터의 (N-1) 번째 배치, 및 프로그램 데이터의 N 번째 배치는 각각 복수의 페이지에 대한 프로그램 데이터를 포함한다.
일부 실시예에서, 3D 메모리 디바이스는 MLC NAND 메모리 디바이스이고, 복수의 페이지의 수는 메모리 셀에 저장된 비트의 수에 대응한다.
일부 실시예에서, 방법은 프로그램 데이터의 N 번째 배치가 온-다이 SRAM 셀에 캐싱된 후 호스트로부터 프로그램 데이터의 N 번째 배치의 사본을 삭제하는 단계를 더 포함한다.
특정 실시예에 대한 전술한 설명은 과도한 실험 없이 다른 사람들이 당해 기술 분야의 기술 내에서 지식을 적용함으로써 본 개시내용의 일반적인 개념을 벗어나지 않으면서 특정 실시예와 같은 다양한 응용에 대해 용이하게 수정 및/또는 적응할 수 있도록 본 개시내용의 일반적인 특성을 드러낼 것이다. 따라서, 이러한 적응 및 수정은 여기에 제시된 교시 및 지침에 기초하여 개시된 실시예의 등가물의 의미 및 범위 내에 있도록 의도된다. 본 명세서의 어구 또는 용어는 설명의 목적을 위한 것이며 본 명세서의 용어 또는 어구가 교시 및 지침에 비추어 당업자에 의해 해석되도록 이해되어야 한다.
본 개시내용의 실시예는 특정 기능 및 이들의 관계의 구현을 예시하는 기능적 빌딩 블록의 도움으로 위에서 설명되었다. 이러한 기능적 빌딩 블록의 경계는 설명의 편의를 위해 여기에서 임의로 정의되었다. 지정된 기능과 그 관계가 적절하게 수행되는 한 대안의 경계를 정의할 수 있다.
요약 및 요약 섹션은 발명자(들)에 의해 고려된 바와 같이 본 개시내용의 모든 예시적인 실시예가 아닌 하나 이상을 설명할 수 있으며, 따라서 본 개시내용 및 첨부된 청구범위를 어떤 식으로든 제한하도록 의도되지 않는다.
본 개시내용의 폭 및 범위는 전술한 예시적인 실시예 중 어느 것에 의해 제한되어서는 안 되며, 이하의 청구범위 및 그 균등물에 따라서만 정의되어야 한다.

Claims (20)

  1. 3차원(3D) 메모리 디바이스로서,
    3D NAND 메모리 어레이;
    온-다이(on-die) 정적 랜덤 액세스 메모리(static random-access memory, SRAM); 및
    상기 3D NAND 메모리 어레이에 결합되고 상기 온-다이 SRAM과 동일한 칩에 형성되는 주변 회로
    를 포함하고,
    상기 주변 회로는,
    상기 온-다이 SRAM에 결합된 페이지 버퍼; 및
    상기 온-다이 SRAM 및 상기 페이지 버퍼에 결합된 제어기
    를 포함하고,
    상기 제어기는,
    프로그램 데이터를 상기 페이지 버퍼에 로드하고, 상기 프로그램 데이터를 상기 온-다이 SRAM에 상기 프로그램 데이터의 백업 사본으로 캐싱하고;
    상기 프로그램 데이터를 상기 페이지 버퍼로부터 상기 3D NAND 메모리 어레이에 프로그래밍하는 상태가 실패인 것에 응답하여, 상기 온-다이 SRAM의 프로그램 데이터의 백업 사본을 상기 페이지 버퍼에 전송하고, 상기 페이지 버퍼의 프로그램 데이터의 백업 사본을 상기 3D NAND 메모리 어레이에 프로그래밍하도록 구성되는, 3D 메모리 디바이스.
  2. 제1항에 있어서,
    상기 제어기는 또한,
    상기 프로그램 데이터를 상기 페이지 버퍼에 로드하는 동안, 동일한 프로그램 데이터를 상기 온-다이 SRAM에 상기 프로그램 데이터의 백업 사본으로 캐싱하도록 구성되는, 3D 메모리 디바이스.
  3. 제1항에 있어서,
    제1 반도체 구조체가 상기 주변 회로와 상기 온-다이 SRAM을 포함하고,
    제2 반도체 구조체가 상기 3D NAND 메모리 어레이를 포함하며;
    상기 제1 반도체 구조체와 상기 제2 반도체 구조체는 본딩 인터페이스를 통해 본딩되는, 3D 메모리 디바이스.
  4. 제1항에 있어서,
    복수의 트랜지스터를 포함하는 디바이스 층
    을 더 포함하고,
    상기 페이지 버퍼는 상기 복수의 트랜지스터의 제1 일부를 포함하고;
    상기 온-다이 SRAM은 상기 복수의 트랜지스터의 제2 일부를 포함하는, 3D 메모리 디바이스.
  5. 제1항에 있어서,
    상기 제어기는,
    제1 패스 프로그램에 대해 구성된 제1 프로그램 데이터와 제2 패스 프로그램에 대해 구성된 제2 프로그램 데이터를 상기 3D NAND 메모리 어레이에 프로그래밍하도록 구성되는, 3D 메모리 디바이스.
  6. 제5항에 있어서,
    상기 제어기는,
    상기 제1 프로그램 데이터와 상기 제2 프로그램 데이터를 상기 3D NAND 메모리 어레이에 순차적으로 프로그래밍하도록 구성되는, 3D 메모리 디바이스.
  7. 제1항에 있어서,
    상기 온-다이 SRAM은 복수의 배치(batch)의 프로그램 데이터를 동시에 캐싱하도록 구성되고,
    상기 복수의 배치의 프로그램 데이터는 (N-2) 번째 배치의 프로그램 데이터와 (N-1) 번째 배치의 프로그램 데이터를 포함하고 - N은 2 이상의 정수임 -,
    상기 (N-2) 번째 배치의 프로그램 데이터는 상기 온-다이 SRAM에 상기 (N-2) 번째 배치의 프로그램 데이터의 백업 사본으로 캐싱되며,
    상기 (N-2) 번째 배치의 프로그램 데이터와 상기 (N-1) 번째 배치의 프로그램 데이터는 상기 3D NAND 메모리 어레이에 순차적으로 프로그래밍되고;
    상기 제어기는,
    상기 (N-2) 번째 배치의 프로그램 데이터를 상기 3D NAND 메모리 어레이에 프로그래밍하는 상태를 확인하고;
    상기 (N-2) 번째 배치의 프로그램 데이터를 프로그래밍하는 상태가 실패인 것에 응답하여, 상기 온-다이 SRAM의 상기 (N-2) 번째 배치의 프로그램 데이터의 백업 사본에 기초하여 상기 (N-2) 번째 배치의 프로그램 데이터를 상기 3D NAND 메모리 어레이에 프로그래밍하도록 구성되는, 3D 메모리 디바이스.
  8. 제7항에 있어서,
    상기 제어기는,
    상기 (N-2) 번째 배치의 프로그램 데이터를 프로그래밍하는 상태가 성공인 것에 응답하여, 상기 온-다이 SRAM의 상기 (N-2) 번째 배치의 프로그램 데이터의 백업 사본을 삭제하도록 구성되는, 3D 메모리 디바이스.
  9. 제1항에 있어서,
    (N-2) 번째 배치의 프로그램 데이터, (N-1) 번째 배치의 프로그램 데이터 및 N 번째 배치의 프로그램 데이터가 상기 3D NAND 메모리 어레이에 순서대로 프로그래밍되고 - N은 2 이상의 정수임 -;
    상기 (N-1) 번째 배치의 프로그램 데이터를 상기 3D NAND 메모리 어레이에 프로그래밍하는 동안, 상기 제어기는 상기 온-다이 SRAM의 상기 (N-2) 번째 배치의 프로그램 데이터의 백업 사본과 상기 (N-1) 번째 배치의 프로그램 데이터의 백업 사본과 함께, 상기 N 번째 배치의 프로그램 데이터의 백업 사본으로, 상기 N 번째 배치의 프로그램 데이터를 상기 온-다이 SRAM에 캐싱하도록 구성되는, 3D 메모리 디바이스.
  10. 제9항에 있어서,
    상기 (N-1) 번째 배치의 프로그램 데이터를 상기 3D NAND 메모리 어레이에 프로그래밍하는 동안, 상기 제어기는 상기 (N-2) 번째 배치의 프로그래밍 데이터를 상기 3D NAND 메모리 어레이에 프로그래밍하는 상태를 확인하도록 구성되고,
    상기 (N-2) 번째 배치의 프로그램 데이터를 프로그래밍하는 상태가 실패인 것에 응답하여, 상기 온-다이 SRAM의 상기 (N-2) 번째 배치의 프로그램 데이터의 백업 사본을 상기 페이지 버퍼에 전송하고, 상기 페이지 버퍼의 상기 (N-2) 번째 배치의 프로그램 데이터의 백업 사본을 상기 3D NAND 메모리 어레이에 프로그래밍하는, 3D 메모리 디바이스.
  11. 제1항에 있어서,
    상기 3D NAND 메모리 어레이는 복수의 페이지를 포함하고;
    상기 온-다이 SRAM은 각각이 상기 복수의 페이지 중 하나에 대응하는 복수의 캐시 유닛을 포함하고,
    상기 복수의 캐시 유닛 각각은 상기 3D NAND 메모리 어레이의 복수의 페이지 중 하나의 페이지를 프로그래밍하기 위해 상기 프로그램 데이터의 일부를 캐싱하도록 구성되는, 3D 메모리 디바이스.
  12. 제11항에 있어서,
    동일한 배치의 프로그램 데이터가 상기 복수의 캐시 유닛에 동시에 캐싱되고;
    상기 제어기는, 상기 페이지 버퍼에 동시에, 상기 복수의 캐시 유닛 각각으로부터, 상기 동일한 배치의 프로그램 데이터에 로드하도록 구성되는, 3D 메모리 디바이스.
  13. 제1항에 있어서,
    호스트가 상기 3D 메모리 디바이스에 결합되고 복수의 배치의 프로그램 데이터를 상기 페이지 버퍼에 순차적으로 전송하도록 구성되고;
    상기 제어기는,
    상기 복수의 배치의 프로그램 데이터를 순차적으로 상기 페이지 버퍼에 상기 배치의 프로그램 데이터의 버퍼링된 사본으로 로드하고,
    상기 배치의 프로그램 데이터의 버퍼링된 사본에 기초하여 상기 복수의 배치의 프로그램 데이터를 상기 3D NAND 메모리 어레이에 순차적으로 프로그래밍하도록 구성되는, 3D 메모리 디바이스.
  14. 제13항에 있어서,
    상기 온-다이 SRAM은 상기 호스트와 상기 페이지 버퍼 사이에 배열되고,
    상기 제어기는,
    상기 복수의 배치의 프로그램 데이터를 순차적으로 상기 온-다이 SRAM에 상기 배치의 프로그램 데이터의 백업 사본으로 캐싱하고;
    상기 배치의 프로그램 데이터의 대응하는 버퍼링된 사본에 기초하여 상기 복수의 배치의 프로그램 데이터 중 하나의 배치를 프로그래밍하는 것이 성공적이지 않다는 결정에 응답하여, 상기 배치의 프로그램 데이터의 대응하는 백업 사본에 기초하여 상기 배치의 프로그램 데이터를 상기 3D NAND 메모리 어레이에 프로그래밍하도록 구성되는, 3D 메모리 디바이스.
  15. 제1항에 있어서,
    (N-2) 번째 배치의 프로그램 데이터, (N-1) 번째 배치의 프로그램 데이터 및 N 번째 배치의 프로그램 데이터가 상기 3D NAND 메모리 어레이에 순서대로 프로그래밍되고 - N은 2 이상의 정수임 -;
    상기 제어기는 병렬 방식으로,
    상기 (N-2) 번째 배치의 프로그램 데이터를 상기 3D NAND 메모리 어레이에 프로그래밍하는 상태를 확인하는 것;
    상기 (N-1) 번째 배치의 프로그램 데이터를 상기 3D NAND 메모리 어레이에 프로그래밍하는 것; 및
    상기 온-다이 SRAM의 상기 (N-2) 번째 배치의 프로그램 데이터의 백업 사본과 상기 (N-1) 번째 배치의 프로그램 데이터의 백업 사본을 함께, 상기 N 번째 배치의 프로그램 데이터를 상기 온-다이 SRAM에 상기 N 번째 배치의 프로그램 데이터의 백업 사본으로 캐싱하는 것
    을 수행하도록 구성되는, 3D 메모리 디바이스.
  16. 제15항에 있어서,
    상기 (N-2) 번째 배치의 프로그램 데이터의 버퍼링된 사본에 기초하여 상기 (N-2) 번째 배치의 프로그램 데이터를 프로그래밍하는 상태가 실패인 것에 응답하여, 상기 제어기는 상기 (N-2) 번째 배치의 프로그램 데이터의 백업 사본에 기초하여 상기 (N-2) 번째 배치의 프로그램 데이터를 프로그래밍하도록 구성되는, 3D 메모리 디바이스.
  17. 제15항에 있어서,
    상기 (N-2) 번째 배치의 프로그램 데이터를 프로그래밍하는 상태가 성공적인 것에 응답하여, 상기 제어기가 상기 온-다이 SRAM의 상기 (N-2) 번째 배치의 프로그램 데이터의 백업 사본을 삭제하도록 구성되는, 3D 메모리 디바이스.
  18. 제1항에 있어서,
    상기 제어기는,
    호스트로부터 상기 프로그램 데이터를 획득하고, 상기 프로그램 데이터를 상기 페이지 버퍼와 상기 온-다이 SRAM에 각각 전송하도록 구성되는, 3D 메모리 디바이스.
  19. 3차원(3D) 메모리 디바이스로서,
    3D NAND 메모리 어레이를 포함하는 제1 반도체 구조체; 및
    주변 회로와 온-다이(on-die) 정적 랜덤 액세스 메모리(static random-access memory, SRAM)를 포함하는 제2 반도체 구조체
    를 포함하고,
    상기 제1 반도체 구조체와 상기 제2 반도체 구조체는 본딩 인터페이스를 통해 본딩되어 상기 3D NAND 메모리 어레이를 상기 주변 회로와 상기 온-다이 SRAM과 결합시키고,
    상기 주변 회로는,
    상기 온-다이 SRAM에 결합된 페이지 버퍼; 및
    상기 온-다이 SRAM 및 상기 페이지 버퍼에 결합된 제어기
    를 포함하고,
    상기 제어기는,
    제1 배치의 프로그램 데이터를 상기 페이지 버퍼에 로드하고, 상기 온-다이 SRAM의 제2 배치의 프로그램 데이터의 백업 사본과 함께, 상기 제1 배치의 프로그램 데이터의 백업 사본으로, 상기 제1 배치의 프로그램 데이터를 상기 온-다이 SRAM에 캐싱하고;
    상기 제1 배치의 프로그램 데이터를 상기 페이지 버퍼로부터 상기 3D NAND 메모리 어레이에 프로그래밍하는 상태가 실패인 것에 응답하여, 상기 온-다이 SRAM의 상기 제1 배치의 프로그램 데이터의 백업 사본을 상기 페이지 버퍼에 전송하고, 상기 페이지 버퍼의 상기 제1 배치의 프로그램 데이터의 백업 사본을 상기 3D NAND 메모리 어레이에 프로그래밍하도록 구성되는, 3D 메모리 디바이스.
  20. 메모리 시스템으로서,
    호스트;
    상기 호스트에 결합된 메모리 디바이스
    를 포함하고,
    상기 메모리 디바이스는,
    3차원(3D) NAND 메모리 어레이;
    온-다이(on-die) 정적 랜덤 액세스 메모리(static random-access memory, SRAM); 및
    상기 3D NAND 메모리 어레이에 결합되고 상기 온-다이 SRAM과 동일한 칩에 형성되는 주변 회로
    를 포함하고,
    상기 주변 회로는,
    상기 온-다이 SRAM에 결합되고 복수의 배치의 프로그램 데이터를 상기 호스트로부터 순차적으로 수신하도록 구성된 페이지 버퍼 - 상기 복수의 배치의 프로그램 데이터는 상기 3D NAND 메모리 어레이에 순차적으로 프로그래밍됨 -; 및
    상기 온-다이 SRAM 및 상기 페이지 버퍼에 결합된 제어기
    를 포함하고,
    상기 제어기는,
    상기 복수의 배치의 프로그램 데이터 중 하나의 배치를 상기 페이지 버퍼에 로드하고, 상기 배치의 프로그램 데이터를 상기 온-다이 SRAM에 상기 배치의 프로그램 데이터의 백업 사본으로 캐싱하고;
    상기 배치의 프로그램 데이터를 상기 페이지 버퍼로부터 상기 3D NAND 메모리 어레이에 프로그래밍하는 상태가 실패인 것에 응답하여, 상기 온-다이 SRAM의 상기 배치의 프로그램 데이터의 백업 사본을 상기 페이지 버퍼에 전송하고, 상기 페이지 버퍼의 상기 배치의 프로그램 데이터의 백업 사본을 상기 3D NAND 메모리 어레이에 프로그래밍하도록 구성되는, 메모리 시스템.
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