KR102434988B1 - 반도체 패키지 및 이의 제조 방법 - Google Patents

반도체 패키지 및 이의 제조 방법 Download PDF

Info

Publication number
KR102434988B1
KR102434988B1 KR1020180008955A KR20180008955A KR102434988B1 KR 102434988 B1 KR102434988 B1 KR 102434988B1 KR 1020180008955 A KR1020180008955 A KR 1020180008955A KR 20180008955 A KR20180008955 A KR 20180008955A KR 102434988 B1 KR102434988 B1 KR 102434988B1
Authority
KR
South Korea
Prior art keywords
layer
redistribution layer
panel
pads
redistribution
Prior art date
Application number
KR1020180008955A
Other languages
English (en)
Other versions
KR20190000775A (ko
Inventor
손영훈
최정환
현석훈
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to US15/995,181 priority Critical patent/US10763242B2/en
Priority to SG10201805091VA priority patent/SG10201805091VA/en
Priority to DE102018115038.5A priority patent/DE102018115038B4/de
Priority to TW107121436A priority patent/TWI770200B/zh
Priority to CN201810654019.6A priority patent/CN109119385A/zh
Priority to JP2018118769A priority patent/JP7011981B2/ja
Publication of KR20190000775A publication Critical patent/KR20190000775A/ko
Application granted granted Critical
Publication of KR102434988B1 publication Critical patent/KR102434988B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/30—Structure, shape, material or disposition of the layer connectors prior to the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto

Abstract

반도체 패키지 및 이의 제조 방법이 개시된다. 본 개시의 실시 예에 따른 반도체 패키지는, 하나 이상의 제1 패드가 노출되는 제1 면을 갖는 하나 이상의 제1 반도체 칩을 포함하는 제1 층; 상기 제1 층의 상부에 제1 방향으로 배치되고, 하나 이상의 제2 패드가 노출되는 제2 면을 갖는 하나 이상의 제2 반도체 칩을 포함하는 제2 층; 및 상기 제1 층 및 상기 제2 층 사이에 배치되고, 상기 하나 이상의 제1 패드와 전기적으로 연결되는 제1 재배선층을 포함하고, 상기 제1 층은 상기 제1 층을 상기 제1 방향으로 관통하여 상기 제1 재배선층과 전기적으로 연결되는 하나 이상의 제1 TPV를 포함할 수 있다.

Description

반도체 패키지 및 이의 제조 방법{SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD THEREOF}
본 개시의 기술적 사상은 반도체 패키지에 관한 것으로서, 상세하게는 팬-아웃(Fan-out) 패키징 기술이 적용된 반도체 패키지 및 이의 제조 방법에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요구하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 소자의 집적도를 증가시킬 필요성이 커지고 있다. 패키지 공정 중 와이어 본딩(Wire bonding) 공정은 반도체 패키지의 두께가 두꺼워 지고, 4층 이상 적층(stack)이 어렵고, 2 load 이상에서 재배선층 사용시 T-topology가 발생할 수 있다. 이에, 최근 반도체 패키지 공정에서는 집적도를 증가시키고, 단가를 개선할 수 있는 PLP(Panel Level Package), WLP(Wafer Level Package) 기술이 연구 개발되고 있다.
본 개시의 기술적 사상은 팬-아웃 패키징 기술을 적용하고 스택 구조를 포함하는 반도체 패키지 및 이의 제조 방법을 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일 측면에 따른 반도체 패키지는, 하나 이상의 제1 패드가 노출되는 제1 면을 갖는 하나 이상의 제1 반도체 칩을 포함하는 제1 층; 상기 제1 층의 상부에 제1 방향으로 배치되고, 하나 이상의 제2 패드가 노출되는 제2 면을 갖는 하나 이상의 제2 반도체 칩을 포함하는 제2 층; 및 상기 제1 층 및 상기 제2 층 사이에 배치되고, 상기 하나 이상의 제1 패드와 전기적으로 연결되는 제1 재배선층을 포함하고, 상기 제1 층은 상기 제1 층을 상기 제1 방향으로 고나통하여 상기 제1 재배선층과 전기적으로 연결되는 하나 이상의 제1 TPV를 포함할 수 있다.
본 개시의 기술적 사상의 다른 일 측면에 따른 반도체 패키지는, 하나 이상의 제1 패드가 노출되는 제1 면을 갖는 제1 반도체 칩, 상기 제1 반도체 칩을 수용하는 제1 수용부를 구비한 제1 패널 및 상기 제1 패널을 제1 방향으로 관통하는 하나 이상의 제1 TPV를 포함하는 제1 층; 상기 제1 층 상에 상기 제1 방향으로 적층되고, 상기 하나 이상의 제1 패드 및 상기 하나 이상의 제1 TPV와 전기적으로 연결되는 제1 재배선층; 및 상기 제1 재배선층 상에 상기 제1 방향으로 적층되고, 하나 이상의 제2 패드가 노출되는 제2 면을 갖는 제2 반도체 칩, 상기 제2 반도체 칩을 수용하는 제2 수용부를 구비한 제2 패널을 포함하는 제2 층을 포함할 수 있다.
본 개시의 기술적 사상의 또 다른 일 측면에 따른 반도체 패키지의 제조 방법은, 제1 패널에 하나 이상의 제1 패드가 노출되는 제1 면을 갖는 하나 이상의 제1 반도체 칩 및 상기 제1 패널을 관통하는 하나 이상의 제1 TPV를 배치함으로써 제1 층을 형성하는 단계; 제2 패널에 하나 이상의 제2 패드가 노출되는 제2 면을 갖는 하나 이상의 제2 반도체 칩을 배치함으로써 제2 층을 형성하는 단계; 상기 제1 층 상에 상기 하나 이상의 제1 패드 및 상기 제1 TPV와 전기적으로 연결되는 제1 재배선층을 형성하는 단계; 및 상기 제1 재배선층 상에 상기 제2 층을 상기 제1 방향으로 적층함으로써 제1 스택 구조체를 형성하는 단계를 포함할 수 있다.
본 개시의 기술적 사상의 또 다른 일 측면에 따른 반도체 패키지는, 하나 이상의 제1 패드가 노출되는 제1 면을 갖는 제1 반도체 칩, 상기 제1 반도체 칩을 수용하는 제1 수용부를 구비한 제1 패널 및 상기 제1 패널을 수직 방향으로 관통하는 하나 이상의 제1 TPV를 포함하는 제1 층; 상기 제1 층 상에 상기 수직 방향으로 배치되고, 상기 하나 이상의 제1 패드 및 상기 하나 이상의 제1 TPV와 전기적으로 연결되는 제1 재배선층; 및 상기 제1 재배선층 상에 상기 수직 방향으로 적층되고, 상기 제1 재배선층과 전기적으로 연결되는 하나 이상의 제2 패드가 노출되는 제2 면을 갖는 제2 반도체 칩, 상기 제2 반도체 칩을 수용하는 제2 수용부를 구비한 제2 패널 및 상기 제2 패널을 수직 방향으로 관통하고 상기 제1 재배선층과 전기적으로 연결되는 제2 TPV를 포함하는 제2 층을 포함할 수 있다.
본 개시의 기술적 사상에 따른 반도체 패키지 및 이의 제조방법은, 와이어 본딩 없이도 TPV 및 재배선층을 이용하여 칩들을 전기적으로 연결함으로써, 적층수에 한정되지 않고 또한 얇은 두께의 반도체 패키지를 구현할 수 있다.
또한, 본 개시의 기술적 사상에 따른 반도체 패키지 및 이의 제조 방법은, 적층된 복수의 반도체 칩들이 재배선층을 공유하는 구조를 가지게 됨으로써, 신호 무결성(signal integrity)이 개선된 반도체 패키지를 제공할 수 있다.
또한, 본 개시의 기술적 사상에 따른 반도체 패키지 및 이의 제조 방법은, 비교적 적은 수의 반도체 칩들에 대한 재배선 공정으로도 스택 패키지를 구현할 수 있다.
도 1a 및 1b는 본 개시의 예시적 실시 예에 따른 반도체 패키지의 구조를 설명하기 위한 도면이다.
도 2a 내지 2d는 본 개시의 예시적 실시 예에 따른 반도체 패키지의 일부를 확대 도시한 단면을 각각 나타낸다.
도 3a 및 도 3b는 본 개시의 예시적 실시 예에 따른 반도체 패키지의 구조를 설명하기 위한 도면이다.
도 4a 내지 4d는 본 개시의 예시적 실시 예에 따른 반도체 패키지의 일부를 확대 도시한 단면을 각각 나타낸다.
도 5는 본 개시의 예시적 실시 예에 따른 반도체 패키지의 단면 구조를 도시한다.
도 6은 본 개시의 예시적 실시 예에 따른 반도체 패키지의 단면 구조를 도시한다.
도 7a 내지 7d는 본 개시의 예시적 실시 예에 따른 반도체 패키지의 제조 공정을 설명하기 위한 도면이다.
도 8a 내지 8d는 본 개시의 예시적 실시 예에 따른 반도체 패키지의 제조 공정을 설명하기 위한 도면이다.
도 9는 본 개시의 예시적 실시 예에 따른 반도체 패키지를 도시한다. 도 9에 개시된 구성 중, 도 5와 비교하여 중복되는 설명은 피하기로 한다.
도 10은 본 개시의 예시적 실시 예에 따른 반도체 패키지를 포함하는 전자 시스템을 개략적으로 도시한 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.
도 1a 및 1b는 본 개시의 예시적 실시 예에 따른 반도체 패키지의 구조를 설명하기 위한 도면이다. 구체적으로, 도 1a는 반도체 패키지의 단면 구조를, 도 1b는 도 1a의 일부를 확대 도시한 단면을 각각 나타낸다. 예를 들어, 도 1b는 도 1a에 도시된 반도체 패키지(100)에서 A 부분을 확대 도시한 단면일 수 있다.
도 1a를 참조하면, 반도체 패키지(100)는 솔더볼(SB), 제1 및 제2 층(layer)(L1, L2), 제1 및 제2 재배선층(redistributed layer)(RDL1, RDL2)을 포함할 수 있다. 제1 층(L1)은 하나 이상의 제1 반도체 칩(110)과 하나 이상의 제1 TPV(Through Panel Via, TPV1)를 포함할 수 있다. 또한, 제1 층(L1)은 제1 반도체 칩(110)이 수용되는 제1 수용부(AC1)를 구비하는 제1 패널(PNL1)을 포함할 수 있다.
제2 층(L2)은 하나 이상의 제2 반도체 칩(120)과 하나 이상의 제2 TPV(TPV2)를 포함할 수 있다. 또한, 제2 층(L2)은 제2 반도체 칩(120)이 수용되는 제2 수용부(AC2)를 구비하는 제2 패널(PNL2)을 포함할 수 있다.
제1 반도체 칩(110)은 하나 이상의 제1 패드(111)를 포함할 수 있다. 예시적 실시 예에 있어서, 제1 반도체 칩(110)은 하나 이상의 제1 패드(111)가 노출되는 제1 면(F1)을 가질 수 있다. 예를 들어, 제1 패드(111)는 제1 면(F1)을 통해 노출되어, 제1 재배선층(RDL1)과 전기적으로 연결될 수 있다.
제2 반도체 칩(120)은 하나 이상의 제2 패드(121)를 포함할 수 있다. 예시적 실시 예에 있어서, 제2 반도체 칩(120)은 하나 이상의 제2 패드(121)가 노출되는 제2 면(F2)을 가질 수 있다. 예를 들어, 제2 패드(121)는 제2 면(F2)을 통해 노출되어, 제2 재배선층(RDL2)과 전기적으로 연결될 수 있다.
예시적 실시 예에 있어서, 제1 및 제2 패드(111, 121)는 금속을 포함할 수 있다. 예를 들어, 제1 및 제2 패드(111, 121)는 도금 처리가 된 도금 패드일 수 있고, Au, Ni/Au, 및 Ni/Pd/Au 중 어느 하나를 포함할 수 있다.
제1 및 제2 반도체 칩(110, 120)은, 예를 들어 비휘발성 메모리 장치일 수 있으며, 보다 구체적으로, EEPROM, 플래시 메모리(flash memory), 상변화 메모리(phase-change RAM, PRAM), 저항 메모리(resistive RAM, RRAM), 강유전체 메모리(ferroelectric RAM, FeRAM), 고체자기 메모리(magnetic RAM, MRAM), 폴리머 RAM(polymer RAM, PoRAM), 나노 부유 게이트 메모리(nano floating memory, NFGM), 분자 전자 메모리 소자(molecular electronics memory device), 절연 저항 변화 메모리(insulator resistance change memory) 등일 수 있으나 이에 한정되는 것은 아니다.
또한, 제1 및 제2 반도체 칩(110, 120)은, 예를 들어 휘발성 메모리일 수도 있으며, 보다 구체적으로, DRAM(dynamic random access memory), SRAM(static random access memory), SDRAM, RDRAM(rambus DRAM) 등일 수 있으나 이에 한정되는 것은 아니다. 또한, 제1 및 제2 반도체 칩(110, 120)은 로직 칩일 수 있으며, 일 예로 메모리칩들을 제어하는 제어기일 수 있다.
제1 반도체 칩(110)과 제2 반도체 칩(120)은 서로 동일한 반도체 칩들일 수 있고 서로 상이한 반도체 칩들일 수도 있다. 또한, 제1 층(L1)(또는, 제2 층(L2))이 복수의 제1 반도체 칩(110)(또는 제2 반도체 칩(120))들을 포함하는 경우, 복수의 제1 반도체 칩(110)(또는 제2 반도체 칩(120))들 중 일부가 서로 동일한 반도체 칩들이고 나머지 반도체 칩들은 상이한 반도체 칩들일 수도 있다. 복수의 제1 반도체 칩(110)(또는 제2 반도체 칩(120))은 제2 방향(Y) 및 제3 방향(Z)을 따라 인접 또는 접촉하여 제1 층(L1)(또는, 제2 층(L2))에 배치될 수 있다.
제1 TPV(TPV1)는 제1 층(L1)을 제1 방향(X)으로 관통하여, 일 측은 솔더볼(SB), 타 측은 제1 재배선층(RDL1)과 전기적으로 연결될 수 있다. 또한, 제2 TPV(TPV2)는 제2 층(L2)을 제1 방향(X)으로 관통하여, 일 측은 제1 재배선층(RDL1), 타 측은 제2 재배선층(RDL2)과 전기적으로 연결될 수 있다. 솔더볼(SB)은, 제1 TPV(TPV1)를 통하여 제1 재배선층(RDL1)과 전기적으로 연결될 수 있고, 제1 재배선층(RDL1)은 제2 TPV(TPV2)를 통하여 제2 재배선층(RDL2)과 전기적으로 연결될 수 있다.
예시적 실시 예에 있어서, 제1 TPV(TPV1) 및 제2 TPV(TPV2)는 구리(Cu) 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다. 예를 들어, 제1 TPV(TPV1) 및 제2 TPV(TPV2)는 구리(Cu), 구리주석(CuSn), 구리마그네슘(CuMg), 구리니켈(CuNi), 구리아연(CuZn), 구리납(CuPd), 구리금(CuAu), 구리레늄(CuRe), 구리텅스텐(CuW), 및 텅스텐(W) 합금 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 및 제2 TPV(TPV1, TPV2)는 무전해 도금(electroless plating), 전해 도금(electroplating), 스퍼터링(sputtering) 및 프린팅(printing) 공정 중 적어도 하나를 통해 형성될 수 있다.
제1 패널(PNL1)은 하나 이상의 제1 수용부(AC1)를 통해 하나 이상의 제1 반도체 칩(110)을 수용할 수 있다. 또한, 제2 패널(PNL2)은 하나 이상의 제2 수용부(AC2)를 통해 하나 이상의 제2 반도체 칩(120)을 수용할 수 있다.
예시적 실시 예에 있어서, 제1 및 제2 패널(PNL1, PNL2)은 절연기판을 포함할 수 있다. 절연기판은 절연물질을 포함할 수 있으며, 예를 들어 실리콘(silicon), 글래스(glass), 세라믹(ceramic), 플라스틱(plastic) 또는 폴리머(polymer)를 포함할 수 있다. 제1 및 제2 패널(PNL1. PNL2)은 평판 형상으로 구현될 수 있으며, 원형 또는 다각형 등 다양한 형상으로 구현될 수도 있다.
제1 재배선층(RDL1)은 제1 층(L1) 상에 제1 방향(X)으로 적층되고, 제2 층(L2)은 제1 재배선층(RDL1) 상에 제1 방향(X)으로 적층될 수 있다. 다시 말해서, 제1 재배선층(RDL1)은 제1 층(L1) 및 제2 층(L2) 사이에 배치될 수 있다. 또한, 제2 재배선층(RDL2)은 제2 층(L2) 상에 제1 방향(X)으로 적층될 수 있다.
제1 및 제2 재배선층(RDL1, RDL2)은 도전성 물질을 포함할 수 있다. 도전성 물질은 금속을 포함할 수 있고, 예를 들어, 구리(Cu), 구리 합금, 알루미늄(Al) 또는 알루미늄 합금을 포함할 수 있다. 제1 및 제2 재배선층(RDL1, RDL2)은, 예를 들어 재배선 공정을 통해 각각 제1 층(L1) 및 제2 층(L2) 상에 적층될 수 있다.
제1 및 제2 재배선층(RDL1, RDL2)은 각각 제1 층(L1) 및 제2 층(L2) 상에서 재배선 패턴을 형성함으로써, 반도체 칩들(110, 120)의 입출력 단자를 미세화할 수 있고, 입출력 단자의 수를 증가시킬 수 있으며, 팬-아웃(Fan-Out) 구조를 가능케 할 수 있다. 또한, 제1 및 제2 재배선층(RDL1, RDL2)이 각각 제1 층(L1) 및 제2 층(L2) 상에서 재배선 패턴을 형성하여 팬-아웃 구조를 가능케 함으로써, 고성능 및 고속 신호 처리에 유리한 반도체 패키지(100)를 구현할 수 있다.
도 1b를 더 참조하면, 제1 TPV(TPV1)과 제1 재배선층(RDL1) 및 제1 재배선층(RDL1)과 제2 TPV(TPV2)는 각각 물리적/전기적으로 연결될 수 있다. 예를 들어, 제1 TPV(TPV1)의 상면은 제1 재배선층(RDL1)의 하면과 접촉할 수 있다. 예시적 실시 예에 있어서, 제1 TPV(TPV1)의 상면은 제1 재배선층(RDL1)의 하면과 실질적으로 동일한 평면을 형성할 수 있다.
또한, 제2 TPV(TPV2)의 하면은 제1 재배선층(RDL2)의 상면과 접촉할 수 있다. 예시적 실시 예에 있어서, 제2 TPV(TPV2)의 하면은 제1 재배선층(RDL2)의 상면과 실질적으로 동일한 평면을 형성할 수 있다.
본 개시의 기술적 사상에 따른 반도체 패키지는, 와이어 본딩 없이도 TPV 및 재배선층을 이용하여 반도체 칩들을 전기적으로 연결할 수 있다. 예를 들어, 제1 반도체 칩(110)들은 제1 재배선층(RDL1)을 통해 상호 전기적으로 연결될 수 있다. 또한, 제1 및 제2 반도체 칩(110, 120)은 제1 재배선층(RDL1), 제2 TPV(TPV2) 및 제2 재배선층(RDL2)을 통해 상호 전기적으로 연결될 수 있다. 또한, 제1 및 제2 반도체 칩(110, 120)은 솔더볼(SB)을 통해 외부와 전기적으로 연결될 수 있다. 이에 따라, 적층 수에 한정되지 않고 또한 얇은 두께를 가질 수 있다.
도 2a 내지 2d는 본 개시의 예시적 실시 예에 따른 반도체 패키지의 일부를 확대 도시한 단면을 각각 나타낸다. 예를 들어, 도 2a 내지 2d는 각각 도 1a의 반도체 패키지(100)의 A 부분에 대한 실시 예를 도시할 수 있다.
도 2a를 참조하면, 제1 재배선층(RDL1)과 제2 TPV(TPV2) 사이에 범프(BP_V)가 배치될 수 있다. 도 2a에서는 하나의 범프가 도시되었으나, 범프의 개수는 이에 한정되지 않는다. 또한, 범프는 볼(ball)로 명명될 수도 있다. 예를 들어, 범프(BP_V)는 Cu, Au, Ni, Al, Ag 또는 이들 금속 중 하나 이상을 포함하는 합금을 포함할 수 있다. 이에 따라, 제1 재배선층(RDL1)과 제2 TPV(TPV2)는 범프(BP_V)를 통해 상호 전기적으로 연결될 수 있다. 범프(BP_V)의 단면은, 예를 들어 원형일 수 있으나 이에 한정되는 것은 아니다.
도 2b를 참조하면, 제2 TPV(TPV2)는 제1 재배선층(RDL1)을 향해 돌출된 돌출부(WDV_b)를 포함할 수 있다. 또한, 제1 재배선층(RDL1)은 돌출부(WDV_b)와 결합되는 홈(GV_b)을 포함할 수 있다. 예시적 실시 예에 있어서, 돌출부(WDV_b) 및 홈(GV_b)의 단면 형상은 사각형 모양일 수 있다. 이하 도 2b 내지 2d에서는 돌출부 및 이와 결합하는 홈이 하나씩 도시되었으나, 돌출부 및 홈의 개수는 이에 한정되지 않는다.
도 2c를 참조하면, 제2 TPV(TPV2)는 제1 재배선층(RDL1)을 향해 돌출된 돌출부(WDV_c)를 포함할 수 있다. 또한, 제1 재배선층(RDL1)은 돌출부(WDV_c)와 결합되는 홈(GV_c)을 포함할 수 있다. 예시적 실시 예에 있어서, 돌출부(WDV_c)의 하면은 제1 재배선층(RDL1)을 향해 볼록한 프로파일을 가질 수 있다. 다시 말해서, 제1 재배선층(RDL1)은, 볼록한 프로파일을 갖는 돌출부(WDV_c)와 결합되도록, 제2 TPV(TPV2)를 향해 오목한 프로파일을 갖는 하면을 구비하는 홈(GV_c)을 포함할 수 있다.
도 2d를 참조하면, 제2 TPV(TPV2)는 제1 재배선층(RDL1)을 향해 돌출된 돌출부(WDV_d)를 포함할 수 있다. 또한, 제1 재배선층(RDL1)은 돌출부(WDV_d)와 결합되는 홈(GV_d)을 포함할 수 있다. 예시적 실시 예에 있어서, 돌출부(WDV_d) 및 홈(GV_d)의 단면 형상은 삼각형 모양일 수 있다.
도 3a 및 도 3b는 본 개시의 예시적 실시 예에 따른 반도체 패키지의 구조를 설명하기 위한 도면이다. 구체적으로, 도 3a는 반도체 패키지의 단면 구조를, 도 3b는 도 3a의 일부를 확대 도시한 단면을 각각 나타낸다. 예를 들어, 도 3b는 도 3a에 도시된 반도체 패키지(200)에서 B 부분을 확대 도시한 단면일 수 있다. 도 3a 및 도 3b에 개시된 구성 중, 도 1a 및 1b와 비교하여 중복되는 설명은 피하기로 한다.
도 3a를 참조하면, 반도체 패키지(200)는 솔더볼(SB), 제1 및 제2 층(L1, L2), 제1 재배선층(RDL1)을 포함할 수 있다. 제1 재배선층(RDL1)은 제1 층(L1)과 제2 층(L2) 사이에 배치될 수 있고, 솔더볼(SB)은 제1 TPV(TPV1)를 통해 제1 재배선층(RDL1)과 전기적으로 연결될 수 있다.
예시적 실시 예에 있어서, 제1 반도체 칩(210)과 제2 반도체 칩(220)은, 제1 면(F1)과 제2 면(F2)이 제1 재배선층(RDL1)을 사이에 두고 상호 면-대-면(face-to-face)으로 마주보도록 배치될 수 있다. 또는, 제1 패널(PNL1)과 제2 패널(PNL2)은, 제1 수용부(AC1)와 제2 수용부(AC2)가 제1 재배선층(RDL1)을 사이에 두고 서로 마주보도록 배치될 수 있다. 또는, 제1 층(L1)과 제2 층(L2)은, 제1 반도체 칩(210)과 제2 반도체 칩(220)이 제1 재배선층(RDL1)을 기준으로 대칭을 이루며 마주보도록 배치될 수 있다. 이에 따라, 제1 반도체 칩(210) 및 제2 반도체 칩(220)은 제1 재배선층(RDL1)을 공유할 수 있다.
다른 예시적 실시 예에 있어서, 제2 층(L2) 상에는 제2 재배선층이 배치될 수도 있다. 또한, 제2 재배선층 상에는, 하나 이상의 반도체 칩 및/또는 하나 이상의 TPV를 포함하는 제3 층이 더 형성될 수 도 있다.
도 3b를 더 참조하면, 제2 패드(221)와 제1 재배선층(RDL1)은 물리적/전기적으로 연결될 수 있다. 예시적 실시 예에 있어서, 제2 패드(221)의 하면은 제1 재배선층(RDL1)의 상면과 접촉할 수 있다. 또한, 제2 반도체 칩(220)의 제2 면(F2)은 제1 재배선층(RDL1)의 상면과 접촉할 수 있다. 예를 들어, 제2 패드(221)의 하면은 제2 면(F2)과 실질적으로 동일한 평면을 형성할 수 있다.
본 개시의 기술적 사상에 따른 반도체 패키지는, 와이어 본딩 없이도 TPV 및 재배선층을 이용하여 칩들을 전기적으로 연결할 수 있다. 이에 따라, 적층 수에 한정되지 않고 또한 얇은 두께를 가질 수 있다. 또한, 적층된 복수의 반도체 칩들이 재배선층을 공유하는 구조를 가지게 됨으로써, 신호 무결성(signal integrity)이 개선될 수 있다. 또한, 비교적 적은 수의 반도체 칩들에 대한 재배선 공정으로도 스택 구조를 구현할 수 있다.
도 4a 내지 4d는 본 개시의 예시적 실시 예에 따른 반도체 패키지의 일부를 확대 도시한 단면을 각각 나타낸다. 예를 들어, 도 4a 내지 4d는 도 3a의 반도체 패키지(200)의 B 부분에 대한 각각의 실시 예를 도시할 수 있다.
도 4a를 참조하면, 제1 재배선층(RDL1)과 제2 패드(221_a) 사이에 범프(BP_P)가 배치될 수 있다. 도 4a에서는 하나의 범프가 도시되었으나, 범프의 개수는 이에 한정되지 않는다. 예를 들어, 범프(BP_P)는 Cu, Au, Ni, Al, Ag 또는 이들 금속 중 하나 이상을 포함하는 합금을 포함할 수 있다. 이에 따라, 제1 재배선층(RDL1)과 제2 패드(221_a)는 범프(BP_P)를 통해 상호 전기적으로 연결될 수 있다.
도 4b를 참조하면, 제2 패드(221_b)는 제1 재배선층(RDL1)을 향해 돌출된 돌출부(WDP_b)를 포함할 수 있다. 또한, 제1 재배선층(RDL1)은 돌출부(WDP_b)와 결합되는 홈(GR_b)을 포함할 수 있다. 예시적 실시 예에 있어서, 돌출부(WDP_b) 및 홈(GR_b)의 단면 형상은 사각형 모양일 수 있다. 돌출부(WDP_b)가 홈(GR_b)에 삽입됨에 따라, 제2 면(F2)은 제1 재배선층(RDL1)의 상면과 접촉할 수 있다. 이하 도 4b 내지 4d에서는 돌출부 및 이와 결합되는 홈이 하나씩 도시되었으나, 돌출부 및 홈의 개수는 이에 한정되지 않는다.
도 4c를 참조하면, 제2 패드(221_c)는 제1 재배선층(RDL1)을 향해 돌출된 돌출부(WDP_c)를 포함할 수 있다. 또한, 제1 재배선층(RDL1)은 돌출부(WDP_c)와 결합되는 홈(GR_c)을 포함할 수 있다. 예시적 실시 예에 있어서, 돌출부(WDP_c)의 하면은 제1 재배선층(RDL1)을 향해 볼록한 프로파일을 가질 수 있다. 다시 말해서, 제1 재배선층(RDL1)은, 볼록한 프로파일을 갖는 돌출부(WDP_c)와 결합되도록, 제2 패드(221_c)를 향해 오목한 프로파일을 갖는 하면을 구비하는 홈(GR_c)을 포함할 수 있다. 돌출부(WDP_c)가 홈(GR_c)에 삽입됨에 따라, 제2 면(F2)은 제1 재배선층(RDL1)의 상면과 접촉할 수 있다.
도 4d를 참조하면, 제2 패드(221_d)는 제1 재배선층(RDL1)을 향해 돌출된 돌출부(WDP_d)를 포함할 수 있다. 또한, 제1 재배선층(RDL1)은 돌출부(WDP_d)와 결합되는 홈(GR_d)을 포함할 수 있다. 예시적 실시 예에 있어서, 돌출부(WDP_d) 및 홈(GR_d)의 단면 형상은 삼각형 모양일 수 있다. 돌출부(WDP_d)가 홈(GR_d)에 삽입됨에 따라, 제2 면(F2)은 제1 재배선층(RDL1)의 상면과 접촉할 수 있다.
도 5는 본 개시의 예시적 실시 예에 따른 반도체 패키지의 단면 구조를 도시한다.
도 5를 참조하면, 반도체 패키지(300)는 솔더볼(SB), 제1 스택 구조체(ST_1) 및 제2 스택 구조체(ST_2)를 포함할 수 있다. 제2 스택 구조체(ST_2)는 제1 스택 구조체(ST_1) 상에 제1 방향(X)으로 적층될 수 있다.
제1 스택 구조체(ST_1)는 제1 층(L1), 제1 층(L1) 상에 적층된 제1 재배열층(RDL1) 및 제1 재배열층(RDL1) 상에 적층된 제2 층(L2)을 포함할 수 있다. 제1 층(L1)은 하나 이상의 제1 반도체 칩(310), 제1 층(L1)을 관통하는 제1 TPV(TPV1) 및 제1 반도체 칩(310)이 수용되는 제1 수용부(AC1)를 구비하는 제1 패널(PNL1)을 포함할 수 있다. 또한, 제2 층(L2)은 하나 이상의 제2 반도체 칩(320), 제2 층(L2)을 관통하는 제2 TPV(TPV2) 및 제2 반도체 칩(320)이 수용되는 제2 수용부(AC2)를 구비하는 제2 패널(PNL2)을 포함할 수 있다.
제1 반도체 칩(310)은 제1 패드(311)가 노출되는 제1 면(F1)을 가질 수 있고, 제2 반도체 칩(320)은 제2 패드(321)가 노출되는 제2 면(F2)을 가질 수 있다. 예시적 실시 예에 있어서, 제1 및 제2 반도체 칩(310, 320)은 제1 면(F1) 및 제2 면(F2)이 제1 재배선층(RDL1)을 사이에 두고 상호 면-대-면으로 마주보도록 배치될 수 있다. 또는, 제1 패널(PNL1)과 제2 패널(PNL2)은, 제1 수용부(AC1)와 제2 수용부(AC2)가 제1 재배선층(RDL1)을 사이에 두고 서로 마주보도록 배치될 수 있다. 또는, 제1 층(L1)과 제2 층(L2)은, 제1 반도체 칩(310)과 제2 반도체 칩(320)이 제1 재배선층(RDL1)을 기준으로 대칭을 이루며 마주보도록 배치될 수 있다. 이에 따라, 제1 반도체 칩(310) 및 제2 반도체 칩(320)은 제1 재배선층(RDL1)을 공유할 수 있다.
제2 스택 구조체(ST_2)는 제3 층(L3), 제3 층(L3) 상에 적층된 제2 재배열층(RDL2) 및 제2 재배열층(RDL2) 상에 적층된 제4 층(L4)을 포함할 수 있다. 제3 층(L3)은 하나 이상의 제3 반도체 칩(330), 제3 층(L3)을 관통하는 제3 TPV(TPV3) 및 제3 반도체 칩(330)이 수용되는 제3 수용부(AC3)를 구비하는 제3 패널(PNL3)을 포함할 수 있다. 또한, 제4 층(L4)은 하나 이상의 제4 반도체 칩(340), 제4 층(L4)을 관통하는 제4 TPV(TPV4) 및 제4 반도체 칩(340)이 수용되는 제4 수용부(AC4)를 구비하는 제4 패널(PNL4)을 포함할 수 있다.
제3 반도체 칩(330)은 제3 패드(331)가 노출되는 제3 면(F3)을 가질 수 있고, 제4 반도체 칩(340)은 제4 패드(341)가 노출되는 제4 면(F4)을 가질 수 있다. 예시적 실시 예에 있어서, 제3 및 제4 반도체 칩(330, 340)은 제3 면(F3) 및 제4 면(F4)이 제2 재배선층(RDL2)을 사이에 두고 상호 면-대-면으로 마주보도록 배치될 수 있다. 또는, 제3 패널(PNL3)과 제4 패널(PNL4)은, 제3 수용부(AC3)와 제4 수용부(AC4)가 제2 재배선층(RDL2)을 사이에 두고 서로 마주보도록 배치될 수 있다. 또는, 제3 층(L3)과 제4 층(L4)은, 제3 반도체 칩(330)과 제4 반도체 칩(340)이 제2 재배선층(RDL2)을 기준으로 대칭을 이루며 마주보도록 배치될 수 있다. 이에 따라, 제3 반도체 칩(330) 및 제4 반도체 칩(340)은 제2 재배선층(RDL2)을 공유할 수 있다.
다시 말해서, 제2 스택 구조체(ST_2)에 포함된 각 구성의 배치는 제1 스택 구조체(ST_1)에 포함된 각 구성의 배치와 유사할 수 있다. 또한, 제2 TPV(TPV2) 및 제3 TPV(TPV3)는 전기적으로 연결될 수 있다. 도 5에는 도시되지 않았으나, 제2 TPV(TPV2)와 제3 TPV(TPV3) 사이에는, 예를 들어 도전성 물질을 포함하는 범프, 돌출부 등이 배치될 수도 있다.
다시 말해서, 제1 스택 구조체(ST_1)와 제2 스택 구조체(ST_2)에 포함되는 반도체 칩들(310, 320, 330, 340)은 제2 TPV(TPV2)와 제3 TPV(TPV3)간 전기적 연결을 통해 상호 각종 신호를 주고 받을 수 있다. 또한, 솔더볼(SB)이 반도체 패키지(300) 외부와 전기적으로 연결되는 경우, 반도체 칩들(310, 320, 330, 340)은 반도체 패키지(300) 외부와 각종 신호를 주고 받을 수 있다.
도 6은 본 개시의 예시적 실시 예에 따른 반도체 패키지의 단면 구조를 도시한다.
도 6을 참조하면, 반도체 패키지(400)는 솔더볼(SB), 제1 스택 구조체(ST_1a), 제2 스텍 구조체(ST_2a) 및 제1 재배선층(RDL1a)을 포함할 수 있다. 제2 스텍 구조체(ST_2a)는 제1 스택 구조체(ST_1a) 상부에 제1 방향(X)으로 배치될 수 있다. 제1 재배선층(RDL1a)은 제1 스택 구조체(ST_1a) 및 제2 스텍 구조체(ST_2a) 사이에 배치될 수 있다.
제1 스텍 구조체(ST_1a)는 제1 층(L1a) 및 제1 층(L1a) 상에 적층된 제2 층(L2a)을 포함할 수 있다. 제1 층(L1a)은 하나 이상의 제1 반도체 칩(410), 제1 층(L1a)을 관통하는 제1 TPV(TPV1) 및 제1 반도체 칩(410)이 수용되는 제1 수용부(AC1_a)를 구비하는 제1 패널(PNL1a)을 포함할 수 있다. 또한, 제2 층(L2a)은 하나 이상의 제2 반도체 칩(420), 제2 층(L2a)을 관통하는 제2 TPV(TPV2) 및 제2 반도체 칩(420)이 수용되는 제2 수용부(AC2_a)를 구비하는 제2 패널(PNL2a)을 포함할 수 있다.
예시적 실시 예에 있어서, 제1 수용부(AC1_a)와 제1 패널(PNL1a)은 제1 방향(X)으로 동일한 높이를 가질 수 있다. 또한, 제2 수용부(AC2_a)와 제2 패널(PNL2a)은 제1 방향(X)으로 동일한 높이를 가질 수 있다. 이에 따라, 제1 반도체 칩(410) 및 제2 반도체 칩(420)은 각각 제1 및 제2 수용부(AC1_a, AC2_a)에 수용되고, 제1 및 제2 패널(PNL1a, PNL2a)과 제1 방향(X)으로 동일한 높이를 가질 수 있다.
예시적 실시 예에 있어서, 제1 스택 구조체(ST_1a)는 하나 이상의 TSV(Through Silicon Via)를 포함할 수 있다. 구체적으로, 제1 스택 구조체(ST_1a)는 제1 스택 구조체(ST_1a)를 제1 방향(X)으로 관통하는 하나 이상의 제1 TSV(TSV1)를 포함할 수 있다.
예를 들어, 제1 TSV(TSV1)는 제1 및 제2 반도체 칩(410, 420)을 관통할 수 있다. 또는, 제2 반도체 칩(420)이 제2 면(F2)으로 노출된 패드(미도시)를 포함하는 경우, 제1 TSV(TSV1)는 상기 제2 면(F2)으로 노출된 패드로부터 제1 방향(X)으로 연장되어 제1 및 제2 반도체 칩(410, 420)을 관통할 수 있다.
예를 들어, 제1 TSV(TSV1)는 도전성 물질을 포함할 수 있다. 도전성 물질은 금속을 포함할 수 있고, 예를 들어, 구리(Cu), 구리주석(CuSn), 구리마그네슘(CuMg), 구리니켈(CuNi), 구리아연(CuZn), 구리납(CuPd), 구리금(CuAu), 구리레늄(CuRe), 구리텅스텐(CuW), 텅스텐(W) 및 텅스텐(W) 합금 중 적어도 하나를 포함할 수 있으나 이에 한정되는 것은 아니다. 도시되지는 않았으나, 제1 TSV(TSV1)는 도전성 플러그 및 도전성 플러그를 둘러쌓는 비아 절연막의 구성을 포함할 수도 있다. 비아 절연막은, 예를 들어 산화막, 질화막, 탄화막, 폴리머막 또는 이들의 조합을 포함할 수 있다.
제2 스텍 구조체(ST_2a)는 제3 층(L3a) 및 제3 층(L3a) 상에 적층된 제4 층(L4a)을 포함할 수 있다. 제3 층(L3a)은 하나 이상의 제3 반도체 칩(430), 제3 층(L3a)을 관통하는 제3 TPV(TPV3) 및 제3 반도체 칩(430)이 수용되는 제3 수용부(AC3_a)를 구비하는 제3 패널(PNL3a)을 포함할 수 있다. 또한, 제4 층(L4a)은 하나 이상의 제4 반도체 칩(440), 제4 층(L4a)을 관통하는 제4 TPV(TPV4) 및 제4 반도체 칩(440)이 수용되는 제4 수용부(AC4_a)를 구비하는 제4 패널(PNL4a)을 포함할 수 있다.
예시적 실시 예에 있어서, 제3 수용부(AC3_a)와 제3 패널(PNL3a)은 제1 방향(X)으로 동일한 높이를 가질 수 있다. 또한, 제4 수용부(AC4_a)와 제4 패널(PNL4a)은 제1 방향(X)으로 동일한 높이를 가질 수 있다. 이에 따라, 제3 반도체 칩(430) 및 제4 반도체 칩(440)은 각각 제3 및 제4 수용부(AC3_a, AC4_a)에 수용되고, 제3 및 제4 패널(PNL3a, PNL4a)과 제1 방향(X)으로 동일한 높이를 가질 수 있다.
예시적 실시 예에 있어서, 제2 스텍 구조체(ST_2a)는 하나 이상의 TSV를 포함할 수 있다. 구체적으로, 제2 스텍 구조체(ST_2a)는 제2 스텍 구조체(ST_2a)를 제1 방향(X)으로 관통하는 하나 이상의 제2 TSV(TSV2)를 포함할 수 있다.
예를 들어, 제2 TSV(TSV2)는 제3 및 제4 반도체 칩(430, 440)을 관통할 수 있다. 또는, 제3 반도체 칩(430)이 제3 면(F3)으로 노출된 패드(미도시)를 포함하는 경우, 제2 TSV(TSV2)는 상기 제3 면(F3)으로 노출된 패드로부터 제1 방향(X)으로 연장되어 제3 및 제4 반도체 칩(430, 440)을 관통할 수 있다.
예시적 실시 예에 있어서, 제2 스택 구조체(ST_2a)에 포함된 각 구성의 배치는 제1 스택 구조체(ST_1a)에 포함된 각 구성의 배치와 유사할 수 있다. 또한, 제1 TSV(TSV1) 및 제2 TSV(TSV2)는 각각 제1 재배선층(RDL1a)에 전기적으로 연결될 수 있다. 도 6에는 도시되지 않았으나, 제2 TSV(TSV2)과 제1 재배선층(RDL1a) 사이에는, 예를 들어 도전성 물질을 포함하는 범프, 돌출부 등이 배치될 수도 있다.
다시 말해서, 제1 스택 구조체(ST_1a)와 제2 스택 구조체(ST_2a)에 포함되는 반도체 칩들(410, 420, 430, 440)은 각각 칩들에 포함된 TSV(TSV1, TSV2)들 및 제1 재배선층(RDL1a)의 전기적 연결을 통해 상호 각종 신호를 주고 받을 수 있다. 또한, 솔더볼(SB)이 반도체 패키지(400) 외부와 전기적으로 연결되는 경우, 반도체 칩들(410, 420, 430, 440)은 반도체 패키지(400) 외부와 각종 신호를 주고 받을 수 있다.
도 7a 내지 7d는 본 개시의 예시적 실시 예에 따른 반도체 패키지의 제조 공정을 설명하기 위한 도면이다. 구체적으로, 도 7a는 본 개시의 예시적 실시 예에 따른 반도체 패키지의 공정 과정의 흐름도를, 도 7b 내지 7d는 도 7a의 각 단계에 대한 일 예를 각각 도시한다. 도 7a 내지 7d는, 예를 들어 도 5의 반도체 패키지(300)의 일부에 대한 제조 공정을 나타낼 수 있다.
도 7a 내지 7d를 참조하면, 제1 및 제2 패널(PNL1, PNL2) 각각에 반도체 칩(310, 320) 및 TPV(TPV1, TPV2)를 배치하여 제1 및 제2 층(L1, L2)을 형성할 수 있다(S10). 예를 들어, 제1 및 제2 패널(PNL1, PNL2) 각각은 서로 다른 패널의 일부분일 수도 있고, 또는 동일한 패널에 포함된 서로 다른 일부분일 수도 있다.
예시적 실시 예에 있어서, 제1 층(L1) 및/또는 제2 층(L2)은 웨이퍼 레벨 패키지(Wafer Level Package, WLP) 공정에 기반하여 형성될 수 있다. 또한, 예시적 실시 예에 있어서, 제1 층(L1) 및/또는 제2 층(L2)은 패널 레벨 패키지(Panel Level Package, PLP) 공정에 기반하여 형성될 수도 있다.
본 실시 예에서는 제1 및 제2 패널(PNL1, PNL2)에 TPV(TPV1, TPV2)를 배치하는 것으로 설명되나, 이에 한정되는 것은 아니다. 즉, 예를 들어 제2 패널(PNL2)에는 TPV가 배치되지 않을 수도 있다.
예시적 실시 예에 있어서, 제1 및 제2 패널(PNL1, PNL2) 각각에 제1 및 제2 TPV(TPV1, TPV2)가 배치되고, 제1 및 제2 반도체 칩(310, 320)을 각각 수용하는 제1 및 제2 수용부(AC1, AC2)가 형성될 수 있다. 예를 들어, 제1 및 제2 수용부(AC1, AC2)는 제1 및 제2 패널(PNL1, PNL2)에 대한 공동(cavity) 생성 공정을 통해 형성될 수 있다. 제1 및 제2 수용부(AC1, AC2)가 형성된 다음, 각 수용부(AC1, AC2)에 반도체 칩(310, 320)을 배치시킬 수 있다. 예를 들어, 제1 반도체 칩(310)은 하나 이상의 제1 패드(311)가 노출되는 제1 면(F1)을 가질 수 있다. 또한, 제2 반도체 칩(320)은 하나 이상의 제2 패드(321)가 노출되는 제2 면(F2)을 가질 수 있다.
다음, 제1 층(L1) 상에 제1 재배선층(RDL1)을 형성할 수 있다(S20). 예시적 실시 예에 있어서, 제1 재배선층(RDL1)은 제1 패드(311) 및 제1 TPV(TPV1)와 전기적으로 연결될 수 있다. 예를 들어, 제1 재배선층(RDL1)은 스퍼터링, 전해 도금, 무전해 도금 또는 프린팅 등의 각종 증착 공정(deposition process)을 통해 형성될 수 있다.
다음, 제1 재배선층(RDL1) 상에 제2 층(L2)을 제1 방향(x)으로 적층함으로써 제1 스택 구조체(ST_1)를 형성할 수 있다(S30). 예시적 실시 예에 있어서, 제1 재배선층(RDL1)을 사이에 두고 제1 면(F1)과 제2 면(F2)이 상호 면-대-면으로 마주보도록 제2 층(L2)을 제1 재배선층(RDL1) 상에 적층할 수 있다. 이에 따라, 제1 재배선층(RDL1)은 제1 패드(311) 및 제2 패드(321)와 전기적으로 연결될 수 있다. 예를 들어, 제1 층(L1)과 제2 층(L2)이 상호 동일한 구성을 포함하는 경우, 제1 재배선층(RDL1)을 기준으로 제1 층(L1)과 제2 층(L2)은 대칭될 수 있다.
예시적 실시 예에 있어서, 제2 패드(321)와 전기적으로 연결되는 제1 재배선층(RDL1)의 상면은 제2 패드(321)의 하면과 동일 평면상에 마련될 수 있다. 다른 예시적 실시 예에 있어서, 제2 패드(321)는 제1 재배선층(RDL1)을 향해 돌출된 하나 이상의 돌출부를 포함하고, 제1 재배선층(RDL1)은 하나 이상의 돌출부와 결합되는 하나 이상의 홈을 포함할 수 있다. 또 다른 예시적 실시 예에 있어서, 제2 패드(321)와 제1 재배선층(RDL1) 사이에 하나 이상의 범프가 배치될 수도 있다.
또한, 예시적 실시 예에 있어서, 제2 TPV(TPV2)와 전기적으로 연결되는 제1 재배선층(RDL1)의 상면은 제2 TPV(TPV2)의 하면과 동일 평면상에 마련될 수 있다. 다른 예시적 실시 예에 있어서, 제2 TPV(TPV2)는 제1 재배선층(RDL1)을 향해 돌출된 하나 이상의 돌출부를 포함하고, 제1 재배선층(RDL1)은 하나 이상의 돌출부와 결합되는 하나 이상의 홈을 포함할 수 있다. 또 다른 예시적 실시 예에 있어서, 제2 TPV(TPV2)와 제1 재배선층(RDL1) 사이에 하나 이상의 범프가 배치될 수도 있다.
도 8a 내지 8d는 본 개시의 예시적 실시 예에 따른 반도체 패키지의 제조 공정을 설명하기 위한 도면이다. 구체적으로, 도 8a는 본 개시의 예시적 실시 예에 따른 반도체 패키지의 공정 과정의 흐름도를, 도 8b 내지 8d는 도 8a의 각 단계에 대한 일 예를 각각 도시한다. 도 8a 내지 8d는, 예를 들어 도 5의 반도체 패키지(300)에 대한 제조 공정을 나타낼 수 있다.
도 8a 내지 8d를 참조하면, 제1 스택 구조체(ST_1)와 제2 스택 구조체(ST_2)를 결합할 수 있다(S40). 예를 들어, 제2 스택 구조체(ST_2)는 제1 스택 구조체(ST_1) 상에 제1 방향(X)으로 적층될 수 있다.
예시적 실시 예에 있어서, 제2 스택 구조체(ST_2)는 제1 스택 구조체(ST_1)와 동일 또는 유사한 공정 과정을 통해, 제1 스택 구조체(ST_1)와 동일 또는 유사한 구조를 포함할 수 있다. 예를 들어, 제2 스택 구조체(ST_2)는 제3 층(L3), 제3 층(L3) 상에 제1 방향(X)으로 적층된 제2 재배선층(RDL2) 및 제2 재배선층(RDL2) 상에 제1 방향(X)으로 적층된 제4 층(L4)을 포함할 수 있다. 제3 및 제4 층(L3, L4)은 각각 제3 및 제4 반도체 칩(330, 340)과 제3 및 제4 TPV(TPV3, TPV4)를 포함할 수 있다.
예시적 실시 예에 있어서, 제3 반도체 칩(330)의 제3 면(F3)과 제4 반도체 칩(340)의 제4 면(F4)이 제2 재배선층(RDL2)을 사이에 두고 상호 면-대-면으로 마주보도록 제4 층(L4)을 제2 재배선층(RDL2) 상에 적층할 수 있다. 이에 따라, 제2 재배선층(RDL2)은 제3 반도체 칩(330)의 제3 패드(331) 및 제4 반도체 칩(340)의 제4 패드(341)와 전기적으로 연결될 수 있다. 예를 들어, 제3 층(L3) 및 제4 층(L4)이 상호 동일한 구성을 포함하는 경우, 제2 재배선층(RDL2)을 기준으로 제3 층(L3)과 제4 층(L4)은 대칭될 수 있다.
다음, 제1 스택 구조체(ST_1) 및 제2 스택 구조체(ST_2)가 결합된 구조에 대한 라미네이팅(laminating) 공정을 수행할 수 있다(S50). 예를 들어, 제1 스택 구조체(ST_1) 및 제2 스택 구조체(ST_2)가 결합된 구조에 열 및 압력을 가하여, 제1 스택 구조체(ST_1) 상에 제2 스택 구조체(ST_2)가 부착되도록 라미네이팅 공정을 수행할 수 있다.
또한, 예시적 실시 예에 있어서, 제2 스택 구조체(ST_2) 상에 제1 절연층(IL1)을 형성할 수 있다. 제1 절연층(IL1)은, 예를 들어 산화층(oxide layer), 질화층(nitride layer), 폴리머층(polymer layer) 또는 이들의 조합층으로 형성할 수 있다.
다음, 제1 스택 구조체(ST_1)에 하나 이상의 솔더볼(SB)을 접합할 수 있다(S60). 예를 들어, 외부로 노출된 하나 이상의 제1 TPV(TPV1)의 하면 중 일부에 솔더볼(SB)을 접합할 수 있다. 솔더볼(SB)은, 예를 들어 제1 및 제2 스택 구조체(ST_1, ST_2)와 외부 칩 또는 장치간 전기적 연결 통로가 될 수 있다.
도 9는 본 개시의 예시적 실시 예에 따른 반도체 패키지를 도시한다. 도 9에 개시된 구성 중, 도 5와 비교하여 중복되는 설명은 피하기로 한다.
도 9를 참조하면, 반도체 패키지(400)는 솔더볼들(SB1, SB2), 제5 패널(PNL5), 제5 패널(PNL5) 상에 제1 방향(X)으로 적층된 제3 재배선층(RDL3), 제3 재배선층(RDL3)과 제5 패드(451)를 통해 전기적으로 연결되는 제5 반도체 칩(450) 및 제5 반도체 칩을 덮는 몰딩층(MD)을 더 포함할 수 있다. 또한, 반도체 패키지(400)는 몰딩층(MD)을 관통하여 솔더볼(SB1) 및 제3 재배선층(RDL3)과 전기적으로 연결되는 제5 TPV(TPV5), 제5 패널(PNL5)을 관통하여 제3 재배선층(RDL3) 및 솔더볼(SB2)과 전기적으로 연결되는 제6 TPV(TPV6)를 더 포함할 수 있다.
몰딩층(MD)은 제5 반도체 칩(450)을 몰딩할 수 있다. 제5 TPV5(TPV5)의 적어도 일부는 몰딩층(MD)으로부터 외부로 노출될 수 있다. 몰딩층(MD)은 레진과 같은 폴리머층을 포함할 수 있다. 몰딩층은 예컨대 EMC(Epoxy Molding Compound)를 포함할 수 있다.
제5 반도체 칩(450)은 메모리 칩이거나 또는 로직 칩일 수 있다. 예를 들어, 제1 내지 제4 반도체 칩(410~440)이 메모리 칩인 경우, 제5 반도체 칩(450)은 제1 내지 제4 반도체 칩(410~440)을 제어하는 메모리 컨트롤러를 포함할 수 있다. 반도체 패키지(400)는, 예를 들어 SoC(System on Chip) 또는 SIP(System In Package)를 구성할 수 있다.
반도체 패키지(400)는 제1 절연층(IL1), 제2 절연층(IL2) 및 제1 절연층(IL1)과 제2 절연층(IL2) 사이에 형성된 추가 층(AD)을 더 포함할 수도 있다. 예시적 실시 예에 있어서, 추가 층(AD)은 커패시터 또는 인덕터 등의 소자를 포함할 수 있다. 또는, 추가 층(AD)은 제1 내지 제4 층(L1~L4)과 동일 또는 유사한 구성을 포함함으로써, 추가적인 반도체 칩들을 더 포함할 수도 있다.
도 10은 본 개시의 예시적 실시 예에 따른 반도체 패키지를 포함하는 전자 시스템을 개략적으로 도시한 블록도이다.
구체적으로, 전자 시스템(1000)은 제어부(1010), 입력부(1020), 출력부(1030) 및 저장부(1040)를 포함하고, 통신부(1050) 및/또는 기타 동작부(1060)를 더 포함할 수 있다.
제어부(1010)는 전자 시스템(1000) 및 각 부분들을 총괄하여 제어할 수 있다. 제어부(1010)는 중앙처리부 또는 중앙 제어부로 이해될 수 있다. 입력부(1020)는 제어부(1010)로 전기적 명령 신호를 출력할 수 있다. 입력부(1020)는 키보드, 키패드, 마우스, 터치 패드, 스캐너 등의 이미지 인식기, 또는 다양한 입력 센서들일 수 있다. 출력부(1030)는 제어부(1010)로부터 전기적 명령 신호를 수신하고 전자 시스템(1000)이 처리한 결과를 출력할 수 있다. 출력부(1030)는 모니터, 프린터, 빔 조사기, 또는 다양한 기계적 장치일 수 있다.
저장부(1040)는 제어부(1010)가 처리할 전기적 신호 또는 처리한 전기적 신호를 임시적 또는 영구적으로 저장하기 위한 구성 요소일 수 있다. 저장부(1040)는 제어부(1010)와 물리적, 전기적으로 연결 또는 결합될 수 있다. 통신부(1050)는 제어부(1010)로부터 전기적 명령 신호를 수신하고, 다른 전자 시스템과 전기적 신호를 주고 받을 수 있다. 기타 동작부(1060)는 제어부(1010)의 명령에 따라 물리적 또는 기계적인 동작을 수행할 수 있다.
예시적 실시 예에 있어서, 제어부(1010), 입력부(1020), 출력부(1030), 저장부(1040), 통신부(1050) 및 기타 동작부(1060) 중 적어도 하나는 도 1a 내지 도 9를 통해 개시된 반도체 패키지를 포함할 수 있다. 이에 따라, 전자 시스템(1000)의 부피는 감소될 수 있다.
상기한 실시 예의 설명은 본 개시의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 개시를 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 개시의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.

Claims (20)

  1. 하나 이상의 제1 패드가 노출되는 제1 면을 갖는 하나 이상의 제1 반도체 칩을 포함하는 제1 층(layer);
    상기 제1 층의 상부에 수직 방향으로 배치되고, 하나 이상의 제2 패드가 노출되는 제2 면을 갖는 하나 이상의 제2 반도체 칩을 포함하는 제2 층; 및
    상기 제1 층 및 상기 제2 층 사이에 배치되고, 상기 하나 이상의 제1 패드와 전기적으로 연결되는 제1 재배선층(redistributed layer)을 포함하고,
    상기 하나 이상의 제1 반도체 칩과, 상기 하나 이상의 제2 반도체 칩은 상기 제1 면과 상기 제2 면이 상기 제1 재배선층을 사이에 두고 서로 면-대-면(face-to-face)으로 배치되고,
    상기 하나 이상의 제2 패드는 상기 제1 재배선층과 전기적으로 연결되고,
    상기 제1 반도체 칩과 상기 제2 반도체 칩과 상기 제1 재배선층을 기준으로 대칭을 이루면서 향하도록 배치되어 상기 제1 재배선층을 공유하는 것을 특징으로 하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 층은 상기 하나 이상의 제1 반도체 칩이 수용되는 하나 이상의 제1 수용부를 구비하는 제1 패널을 포함하고,
    상기 제2 층은 상기 하나 이상의 제2 반도체 칩이 수용되는 하나 이상의 제2 수용부를 구비하는 제2 패널을 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 삭제
  4. 제1 항에 있어서,
    상기 하나 이상의 제2 패드와 상기 제1 재배선층 사이에 하나 이상의 범프(bump)가 배치되고,
    상기 하나 이상의 제2 패드와 상기 제1 재배선층은 상기 하나 이상의 범프를 통해 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 하나 이상의 제2 패드는 상기 제1 재배선층을 향해 돌출된 하나 이상의 돌출부를 포함하고,
    상기 제1 재배선층은 상기 하나 이상의 돌출부와 결합되는 하나 이상의 홈(groove)을 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 제1 층은 상기 하나 이상의 제1 패드로부터 상기 수직 방향으로 연장되어 상기 제1 반도체 칩을 관통하는 하나 이상의 TSV(through silicon via)를 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제6 항에 있어서,
    상기 하나 이상의 제1 반도체 칩의 상기 수직 방향으로의 높이는 상기 제1 층의 상기 수직 방향으로의 높이와 동일한 것을 특징으로 하는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 제2 층은 상기 제2 층을 상기 수직 방향으로 관통하여 상기 제1 재배선층과 전기적으로 연결되는 하나 이상의 제2 TPV를 포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제8 항에 있어서,
    상기 제2 층 상에 상기 수직 방향으로 적층되는 제2 재배선층을 더 포함하고,
    상기 하나 이상의 제2 패드 및 상기 하나 이상의 제2 TPV는 상기 제2 재배선층과 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  10. 제8 항에 있어서,
    상기 하나 이상의 제2 TPV와 상기 제1 재배선층 사이에 하나 이상의 범프가 배치되고,
    상기 하나 이상의 제2 TPV와 상기 하나 이상의 제1 재배선층은 상기 하나 이상의 범프를 통해 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  11. 제8 항에 있어서,
    상기 하나 이상의 제2 TPV는 상기 제1 재배선층을 향해 돌출된 하나 이상의 돌출부를 포함하고,
    상기 제1 재배선층은 상기 하나 이상의 돌출부와 결합되는 하나 이상의 홈을 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 제8 항에 있어서,
    상기 하나 이상의 제2 TPV와 전기적으로 연결되는 제1 재배선층의 상면은 상기 하나 이상의 제2 TPV의 하면과 동일 평면 상에 마련되는 것을 특징으로 하는 반도체 패키지.
  13. 하나 이상의 제1 패드가 노출되는 제1 면을 갖는 제1 반도체 칩, 상기 제1 반도체 칩을 수용하는 제1 수용부를 구비한 제1 패널 및 상기 제1 패널을 수직 방향으로 관통하는 하나 이상의 제1 TPV를 포함하는 제1 층;
    상기 제1 층 상에 상기 수직 방향으로 적층되고, 상기 하나 이상의 제1 패드 및 상기 하나 이상의 제1 TPV와 전기적으로 연결되는 제1 재배선층; 및
    상기 제1 재배선층 상에 상기 수직 방향으로 적층되고, 하나 이상의 제2 패드가 노출되는 제2 면을 갖는 제2 반도체 칩, 상기 제2 반도체 칩을 수용하는 제2 수용부를 구비한 제2 패널을 포함하는 제2 층을 포함하고,
    상기 제1 수용부 및 상기 제2 수용부는 상기 제1 재배선층을 기준으로 대칭을 이루며 배치되고,
    상기 하나 이상의 제2 패드는 상기 제1 재배선층과 전기적으로 연결되고,
    상기 제1 반도체 칩과 상기 제2 반도체 칩과 상기 제1 재배선층을 기준으로 대칭을 이루면서 향하도록 배치되어 상기 제1 재배선층을 공유하는 것을 특징으로 하는 반도체 패키지.
  14. 삭제
  15. 제13 항에 있어서,
    상기 제1 및 제2 층은, 각각 상기 하나 이상의 제1 및 제2 패드로부터 상기 수직 방향으로 연장되어 상기 제1 및 제2 반도체 칩을 관통하는 하나 이상의 TSV를 각각 포함하는 것을 특징으로 하는 반도체 패키지.
  16. 제13 항에 있어서,
    상기 제2 층은 상기 제2 패널을 상기 수직 방향으로 관통하는 하나 이상의 제2 TPV를 포함하고,
    상기 제2 층 상에 상기 수직 방향으로 적층되고, 상기 하나 이상의 제2 TPV와 전기적으로 연결되는 제2 재배선층을 더 포함하는 반도체 패키지.
  17. 제1 패널에 하나 이상의 제1 패드가 노출되는 제1 면을 갖는 하나 이상의 제1 반도체 칩 및 상기 제1 패널을 관통하는 하나 이상의 제1 TPV를 배치함으로써 제1 층을 형성하는 단계;
    제2 패널에 하나 이상의 제2 패드가 노출되는 제2 면을 갖는 하나 이상의 제2 반도체 칩을 배치함으로써 제2 층을 형성하는 단계;
    상기 제1 층 상에 상기 하나 이상의 제1 패드 및 상기 제1 TPV와 전기적으로 연결되는 제1 재배선층을 형성하는 단계; 및
    상기 제1 재배선층 상에 상기 제2 층을 수직 방향으로 적층함으로써 제1 스택 구조체를 형성하는 단계를 포함하고,
    상기 제1 스택 구조체를 형성하는 단계는,
    상기 제1 재배선층을 사이에 두고 상기 제1 면과 상기 제2 면과는 상호 면-대-면(face-to-face)하도록 상기 제2 층을 적층하는 단계를 포함하고,
    상기 제1 반도체 칩과 상기 제2 반도체 칩과 상기 제1 재배선층을 기준으로 대칭을 이루면서 향하도록 배치되어 상기 제1 재배선층을 공유하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  18. 삭제
  19. 제17 항에 있어서,
    상기 제2 층을 형성하는 단계는,
    상기 제2 패널에 상기 제2 패널을 관통하는 하나 이상의 제2 TPV를 배치하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  20. 제19 항에 있어서,
    제3 패널에 하나 이상의 제3 패드가 노출되는 제3 면을 갖는 하나 이상의 제3 반도체 칩 및 상기 제3 패널을 관통하는 하나 이상의 제3 TPV를 배치함으로써 제3 층을 형성하는 단계;
    제4 패널에 하나 이상의 제4 패드가 노출되는 제4 면을 갖는 하나 이상의 제4 반도체 칩 및 상기 제4 패널을 관통하는 하나 이상의 제4 TPV를 배치함으로써 제4 층을 형성하는 단계;
    상기 제3 층 상에 상기 하나 이상의 제3 패드 및 상기 제3 TPV와 전기적으로 연결되는 제2 재배선층을 형성하는 단계;
    상기 제2 재배선층 상에 상기 제4 층을 상기 수직 방향으로 적층함으로써 제2 스택 구조체를 형성하는 단계; 및
    상기 제1 스택 구조체 상에 상기 수직 방향으로 상기 제2 스택 구조체를 적층하는 단계를 더 포함하는 반도체 패키지의 제조 방법.
KR1020180008955A 2017-06-23 2018-01-24 반도체 패키지 및 이의 제조 방법 KR102434988B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
US15/995,181 US10763242B2 (en) 2017-06-23 2018-06-01 Semiconductor package and method of manufacturing the same
SG10201805091VA SG10201805091VA (en) 2017-06-23 2018-06-14 Semiconductor package and method of manufacturing the same
DE102018115038.5A DE102018115038B4 (de) 2017-06-23 2018-06-22 Halbleitergehäuse und Verfahren zum Herstellen desselben
TW107121436A TWI770200B (zh) 2017-06-23 2018-06-22 半導體封裝件及其製造方法
CN201810654019.6A CN109119385A (zh) 2017-06-23 2018-06-22 半导体封装件及其制造方法
JP2018118769A JP7011981B2 (ja) 2017-06-23 2018-06-22 半導体パッケージ、及びその製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20170079955 2017-06-23
KR1020170079955 2017-06-23

Publications (2)

Publication Number Publication Date
KR20190000775A KR20190000775A (ko) 2019-01-03
KR102434988B1 true KR102434988B1 (ko) 2022-08-23

Family

ID=65021879

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180008955A KR102434988B1 (ko) 2017-06-23 2018-01-24 반도체 패키지 및 이의 제조 방법

Country Status (4)

Country Link
JP (1) JP7011981B2 (ko)
KR (1) KR102434988B1 (ko)
SG (1) SG10201805091VA (ko)
TW (1) TWI770200B (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102509052B1 (ko) * 2018-08-31 2023-03-10 에스케이하이닉스 주식회사 브리지 다이를 포함하는 스택 패키지
JP6621951B1 (ja) * 2018-12-28 2019-12-18 長瀬産業株式会社 半導体装置の製造方法
CN113330340B (zh) 2019-01-23 2023-10-31 松下知识产权经营株式会社 胶体晶体结构体以及使用了该胶体晶体结构体的发光装置及照明系统
WO2020232571A1 (en) 2019-05-17 2020-11-26 Yangtze Memory Technologies Co., Ltd. Cache program operation of three-dimensional memory device with static random-access memory
KR102631812B1 (ko) 2019-05-17 2024-01-30 양쯔 메모리 테크놀로지스 씨오., 엘티디. 정적 랜덤 액세스 메모리가 있는 3차원 메모리 디바이스
US11456284B2 (en) * 2019-10-17 2022-09-27 Micron Technology, Inc. Microelectronic device assemblies and packages and related methods
CN112687615A (zh) 2019-10-17 2021-04-20 美光科技公司 微电子装置组合件、封装体和相关方法
CN112687614A (zh) 2019-10-17 2021-04-20 美光科技公司 包含多个装置堆叠的微电子装置组合件和封装体以及相关方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007287802A (ja) * 2006-04-13 2007-11-01 Sony Corp 三次元半導体パッケージ製造方法
WO2008120755A1 (ja) * 2007-03-30 2008-10-09 Nec Corporation 機能素子内蔵回路基板及びその製造方法、並びに電子機器
US20160329299A1 (en) * 2015-05-05 2016-11-10 Mediatek Inc. Fan-out package structure including antenna
US20160365324A1 (en) * 2015-06-09 2016-12-15 Sts Semiconductor & Telecommunications Co., Ltd. Method of manufacturing wafer level package

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3524545B2 (ja) 2002-01-23 2004-05-10 松下電器産業株式会社 回路部品内蔵モジュールの製造方法
JP3888267B2 (ja) 2002-08-30 2007-02-28 カシオ計算機株式会社 半導体装置およびその製造方法
JP2004140037A (ja) 2002-10-15 2004-05-13 Oki Electric Ind Co Ltd 半導体装置、及びその製造方法
JP2005347513A (ja) 2004-06-03 2005-12-15 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
KR100721353B1 (ko) 2005-07-08 2007-05-25 삼성전자주식회사 칩 삽입형 매개기판의 구조와 제조 방법, 이를 이용한 이종칩의 웨이퍼 레벨 적층 구조 및 패키지 구조
JP5249173B2 (ja) 2009-10-30 2013-07-31 新光電気工業株式会社 半導体素子実装配線基板及びその製造方法
US20130154106A1 (en) 2011-12-14 2013-06-20 Broadcom Corporation Stacked Packaging Using Reconstituted Wafers
FR2985367A1 (fr) 2011-12-29 2013-07-05 3D Plus Procede de fabrication collective de modules electroniques 3d ne comportant que des pcbs valides
JPWO2013168354A1 (ja) 2012-05-10 2016-01-07 パナソニックＩｐマネジメント株式会社 電源電圧の安定化構造を持つ三次元集積回路、及びその製造方法
KR101672622B1 (ko) * 2015-02-09 2016-11-03 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007287802A (ja) * 2006-04-13 2007-11-01 Sony Corp 三次元半導体パッケージ製造方法
WO2008120755A1 (ja) * 2007-03-30 2008-10-09 Nec Corporation 機能素子内蔵回路基板及びその製造方法、並びに電子機器
US20160329299A1 (en) * 2015-05-05 2016-11-10 Mediatek Inc. Fan-out package structure including antenna
US20160365324A1 (en) * 2015-06-09 2016-12-15 Sts Semiconductor & Telecommunications Co., Ltd. Method of manufacturing wafer level package

Also Published As

Publication number Publication date
JP7011981B2 (ja) 2022-01-27
TW201906129A (zh) 2019-02-01
SG10201805091VA (en) 2019-01-30
KR20190000775A (ko) 2019-01-03
JP2019009444A (ja) 2019-01-17
TWI770200B (zh) 2022-07-11

Similar Documents

Publication Publication Date Title
KR102434988B1 (ko) 반도체 패키지 및 이의 제조 방법
US10763242B2 (en) Semiconductor package and method of manufacturing the same
CN107978583B (zh) 封装结构及其制造方法
TWI550795B (zh) 半導體元件及其製造方法
US11901348B2 (en) Semiconductor package and method of manufacturing the semiconductor package
KR101803601B1 (ko) 웨이퍼 레벨 패키지 구조 및 그 형성 방법
JP4580671B2 (ja) 半導体装置
WO2011114774A1 (ja) 半導体素子内蔵基板およびその製造方法
KR102033789B1 (ko) 적층형 패키지 및 그 제조방법
US9847285B1 (en) Semiconductor packages including heat spreaders and methods of manufacturing the same
US7706148B2 (en) Stack structure of circuit boards embedded with semiconductor chips
US11244926B2 (en) Semiconductor package and manufacturing method thereof
US20230047345A1 (en) Semiconductor package
US20220189907A1 (en) Semiconductor package
WO2014165245A1 (en) Porous alumina templates for electronic packages
US9806015B1 (en) Semiconductor packages including through mold ball connectors on elevated pads and methods of manufacturing the same
EP3580779B1 (en) Methods of interconnect for high density 2.5d and 3d integration
US11854925B2 (en) Semiconductor device and method of manufacturing semiconductor device
KR100866137B1 (ko) 스택 패키지
KR20210155696A (ko) 인터포저 및 이를 포함하는 반도체 패키지
JP4801133B2 (ja) 半導体装置
US11482516B2 (en) Semiconductor package and method of manufacturing the same
US20230106578A1 (en) Semiconductor package
CN112466862A (zh) 封装结构及其形成方法
CN115440709A (zh) 堆叠式半导体器件

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant