KR101803601B1 - 웨이퍼 레벨 패키지 구조 및 그 형성 방법 - Google Patents

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쿠오충 예
미릉지 리
치엔훈 리
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
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    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
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    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

실시예는 제1 패키지 구성요소를 포함하는 패키지이다. 제1 패키지 구성요소는 제1 인터커넥트 구조의 제1 면에 부착되는 제1 다이, 제1 다이를 둘러싸는 몰딩 재료, 및 몰딩 재료와 제1 다이 위의 제2 인터커넥트 구조를 포함하고, 제2 인터커넥트 구조의 제1 면은 제1 전기 커넥터에 의해 제1 다이에 커플링된다. 제1 패키지 구성요소는 몰딩 재료를 통해 연장되고 제1 인터커넥트 구조를 제2 인터커넥트 구조에 커플링시키는 복수 개의 관통 몰딩 비아(TMV; through molding via)와, 제2 전기 커넥터에 의해 상기 제2 인터커넥트의 제2 면에 부착되는 제2 다이를 더 포함하고, 상기 제2 인터커넥트 구조의 제2 면은 제2 인터커넥트 구조의 제1 면에 대향된다.

Description

웨이퍼 레벨 패키지 구조 및 그 형성 방법{WAFER LEVEL PACKAGE STRUCTURE AND METHOD OF FORMING SAME}
본 개시는 웨이퍼 레벨 패키지 구조 및 그 형성 방법에 관한 것이다.
반도체 디바이스는 개인 컴퓨터, 셀 폰, 디지털 카메라, 및 기타 전자 장비 등의 다양한 전자 어플리케이션에 사용된다. 반도체 디바이스는 통상적으로 절연층 또는 유전체층, 도전층, 및 반도체 재료층을 반도체 기판 상에 순차적으로 증착하고, 리소그래피를 이용하여 다양한 재료층들을 패터닝하여 회로 구성요소 및 요소를 그 위에 형성함으로써 제조된다.
반도체 산업은 최소 피처 크기에 있어서의 지속적인 감소에 의해 다양한 전자 구성요소(예컨대, 트랜지스터, 다이오드, 레지스터, 캐패시터 등)의 집적 밀도를 계속 개선하고 있고, 이에 의해 보다 많은 구성요소가 주어진 면적에 집적될 수 있다. 이와 같은 보다 작은 전자 구성요소는 또한 몇몇의 경우에 과거의 패키지보다 적은 면적을 이용하는 보다 작은 패키지를 필요로 한다.
패키지 온 패키지(PoP; package on package) 기술은 작은 전체 패키지에 집적 회로의 더 조밀한 집적을 허용하는 그 능력으로 인해 점점 더 인기를 얻고 있다. PoP 기술은 스마트폰 등의 많은 첨단 핸드헬드 디바이스에 채용되고 있다. PoP 기술이 보다 낮은 패키지 프로파일을 허용하지만, 전체 두께 감소는 현재 솔더 볼 조인트 높이와, 피치라고 지칭되는 인접한 조인트들 간의 거리에 의해 제한된다. 다이는 때때로 볼 그리드 어레이, 랜드 그리드 어레이, 핀 어레이 등과 같은 도전성 장착 구조를 이용하여 인터포저 기판 또는 다른 패키징 캐리어에 장착된다.
본 발명의 목적은 종래 기술의 문제점을 제거 또는 경감하기 위한 것이다.
본 개시의 양태는 첨부 도면과 함께 읽을 때에 이하의 상세한 설명으로부터 가장 잘 이해된다. 산업에 있어서의 표준적 실시에 따라, 다양한 피처들은 실척으로 도시되지 않고 오직 예시를 위해서만 사용된다는 점을 강조한다. 사실상, 다양한 피처들의 치수는 논의의 명확도를 위해 임의로 증가 또는 감소될 수 있다.
도 1a 내지 도 1j는 몇몇 실시예에 따른 웨이퍼 레벨 패키지(WLP; wafer level package)를 형성할 때에 중간 단계들의 단면도를 예시한다.
도 2a 내지 도 2g는 몇몇 실시예에 따른 WLP를 형성할 때에 중간 단계들의 단면도를 예시한다.
도 3은 몇몇 실시예에 따른 WLP의 형성 방법을 예시하는 흐름도이다.
이하의 개시는 다양한 실시예의 상이한 피처들을 실시하기 위한 많은 상이한 실시예, 즉 예를 제공한다. 구성요소 및 배치의 특정한 예는 본 개시를 간소화하도록 아래에서 설명된다. 물론, 이들은 단지 예일 뿐이고 한정하도록 의도되지 않는다. 예컨대, 아래의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은 제1 및 제2 피처가 직접적인 접촉 상태로 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 제1 및 제2 피처 사이에 추가의 피처가 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 간소화 및 명확화를 위한 것이고 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 자체가 결정하지 않는다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같이 공간적으로 상대적인 용어는 본 명세서에서 도면에 예시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하도록 설명의 용이함을 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향 외에 사용 또는 작동 시에 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 달리 배향(90도 또는 다른 배향으로 회전)될 수 있고 본 명세서에 사용되는 공간적으로 상대적인 기술어는 마찬가지로 이에 따라 해석될 수 있다.
실시예는 구체적인 맥락, 즉 웨이퍼 레벨 패키지(WLP) 조립체를 제조하고 이용하는 것에 대해서 설명될 것이다. 그러나, 다른 실시예는 또한 제한하지 않지만, 조립 패키징시에, 기판, 인터포저, 기판 등을 처리할 때에, 또는 입력 구성요소, 보드, 다이 또는 다른 구성요소를 장착할 때에, 또는 임의의 타입의 집적 회로 또는 전기 구성요소의 조합을 연결 패키징 또는 장착하기 위해, 패키지-온-패키지 조립체, 다이-투-다이 조립체, 웨이퍼-투-웨이퍼 조립체, 다이-투-기판 조립체를 비롯한 다른 전기적으로 연결되는 구성요소에 적용될 수 있다.
도 1a 내지 도 1j는 WLP 조립체를 형성할 때에 예시적인 프로세스의 단면도를 도시하고, 도 3은 이 예시적인 프로세스의 흐름도를 도시한다.
도 1a는 캐리어 기판(102) 위에 인터커넥트 구조(104)를 형성하는 것(단계 602)을 예시한다. 캐리어 기판(102)은 후속 처리 단계 중에 일시적인 기계적 및 구조적 지지부를 제공할 수 있다. 하나 이상의 유전체층(들)과 각각의 금속화 패턴(들)을 포함하는 인터커넥트 구조(104)는 캐리어 기판(102)의 한 표면 위에 형성된다. 유전체층(들) 내의 금속화 패턴(들)은 비아 및/또는 트레이스를 이용하는 것 등에 의해 디바이스들 간에 전기 신호를 전송할 수 있고, 또한 캐패시터, 레지스터, 인덕터 등과 같은 다양한 전기 디바이스를 수용할 수 있다. 금속화 패턴은 재분배 라인(RDL; Redistribution Line)으로 지칭되는 경우가 많다. 다양한 디바이스 및 금속화 패턴은 하나 이상의 기능을 수행하도록 상호 연결될 수 있다. 기능은 메모리 구조, 처리 구조, 센서, 증폭기, 전력 분배, 입력/출력 회로 등을 포함할 수 있다. 추가적으로, 인터커넥트 구조(104) 내에 및/또는 상에 본드 패드가 형성되어 회로 및/또는 디바이스에 외측 전기 연결부를 제공한다. 당업자라면, 상기의 예가 예시를 위해 제공된다는 것을 이해할 것이다. 소정의 용례에 적절한 다른 회로가 사용될 수 있다.
보다 구체적으로, 하나 이상의 층간 금속화 유전체(IMD; inter metalization dielectric)층이 인터커넥트 구조(104)에 형성될 수 있다. IMD층(들)은 예컨대, 스피닝, 화학 기장 증착(CVD), 플라즈마 강화 CVD(PECVD), 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 등과 같은 당업계에 공지된 임의의 적절한 방법에 의해, 포스포실리케이트 유리(PSG; phosphosilicate glass), 보로포스포실리케이트 유리(BPSG; borophosphosilicate glass), 플루오로실리케이트 유리(FSG; fluorosilicate glass), SiOxCy, 스핀-온-유리, 스핀-온-폴리머, 실리콘 탄소 재료, 이들의 화합물, 이들의 조성, 이들의 조합 등과 같은 로우-K 유전체 재료로 형성될 수 있다. 금속화 패턴은 예컨대 포토리소그래피 기법을 이용하여 포토레지스트 재료를 IMD층 상에 증착하고 패터닝하여 금속화 패턴이 되는 IMD층의 부분을 노출시킴으로써, IMD층에 형성될 수 있다. 이방성 건식 에칭 프로세스 등의 에칭 프로세스가 사용되어 IMD층의 노출된 부분에 대응하게 IMD층에 리세스 및/또는 개구를 생성할 수 있다. 몇몇 실시예에서, 개구 또는 리세스는 레이저 패터닝에 의해 형성된다. 리세스 및/또는 개구는 확산 배리어층이 라이닝되고 도전성 재료가 충전될 수 있다. 확산 배리어층은 원자층 증착(ALD) 등에 의해 증착되는 TaN, Ta, TiN, Ti, CoW 등의 하나 이상의 층을 포함할 수 있고, 도전성 재료는 CVD, 물리 기상 증착(PVD) 등에 의해 증착되는 구리, 알루미늄, 텅스텐, 은, 및 이들의 조합 등으로 제조될 수 있다. IMD층 상에 임의의 과도한 확산 배리어층 및/또는 도전성 재료는 화학적 기계적 폴리싱(CMP)의 사용 등에 의해 제거될 수 있다.
도 1b는 인터커넥트 구조(104)의 제1 면 위에 전기 커넥터(108)를 형성하는 것(단계 604)을 예시한다. 전기 커넥터(108)는 인터커넥트 구조(104)의 본드 패드 상에 와이어 접합하고, 본드 와이어의 일부가 각각의 본드 볼에 부착되어 남아 있는 상태로 본드 와이어를 절단함으로써 형성되는 스터드 범프(stud bump)일 수 있다. 예컨대, 도 1b에서, 전기 커넥터(108)는 하부와 상부를 포함하고, 하부는 와이어 본딩에 형성되는 본드 볼일 수 있고, 상부는 남아 있는 본드 와이어일 수 있다. 전기 커넥터(108)의 상부는 상부의 상단부, 중간부, 및 바닥부에 걸쳐서 일정한 균일한 폭과 균일한 형상을 가질 수 있다. 전기 커넥터(108)는 와이어 본더에 의해 접합될 수 있는 논-솔더 금속 재료로 형성된다. 몇몇 실시예에서, 전기 커넥터(108)는 구리 와이어, 금 와이어 등 또는 이들의 조합으로 제조되고, 복수 개의 층을 포함하는 복합 구조를 가질 수 있다.
변형예에서, 전기 커넥터(108)는 전기 도금을 통해 형성된다. 이들 실시예에서, 전기 커넥터(108)는 구리, 알루미늄, 니켈, 금, 은, 팔라듐 등, 또는 이들의 조합으로 제조되고, 복수 개의 층을 포함하는 복합 구조를 가질 수 있다. 이들 실시예에서, 인터커넥트 구조(104) 위에는 희생층(도시 생략)이 형성된다. 희생층에는 복수 개의 개구가 형성되어 인터커넥트 구조(104)에 있는 아래의 본드 패드를 노출시킨다. 이어서, 도금 단계가 수행되어 전기 커넥터(108)를 도금한다. 전기 커넥터(108)의 형성 후에, 희생층이 제거된다.
도 1c는 인터커넥트 구조(104) 위에 제1 다이(110)를 부착하는 것(단계 606)을 예시하는데, 제1 다이(110)의 이면은 인터커넥트 구조(104)에 인접한다. 제1 다이(110)는 중앙 처리 유닛(CPU), 그래픽 처리 유닛(GPU) 등, 또는 이들의 조합 등의 로직 다이일 수 있다. 몇몇 실시예에서, 제1 다이(110)는 로직 다이와 메모리 다이를 포함할 수 있는 다이 스택(도시 생략)을 포함한다.
전기 커넥터(112)는 제1 다이(110)의 액티브 표면 상에 형성되고, 액티브 표면은 이면에 대향된다. 전기 커넥터(112)는 제1 다이(110)가 나중에 형성되는 인터커넥트 구조(116; 도 1f 참조)에 커플링되게 한다. 몇몇 실시예에서, 전기 커넥터(112)는 붕괴 제어형 칩 접속부(C4; controlled collapse chip connection) 등의 솔더 볼 및/또는 범프이다. 다른 실시예에서, 전기 커넥터(112)는 금속 필라이고, 금속 필라의 상부면 상에 솔더 캡이 형성된다. 또 다른 실시예에서, 전기 커넥터(112)는 구리 포스트, 니켈층, 솔더 캡, 무전해 니켈 금 도금(ENIG; Electroless Nickel Immersion Gold), 및/또는 무전해 니켈 무전해 팔라듐 금 도금(ENEPIG; Electroless Nickel Electroless Palladium Immersion Gold) 등을 포함하는 복합 범프이다.
도 1d는 제1 다이(110)와 전기 커넥터(108, 112)를 봉입하는 것(단계 608)을 예시한다. 몇몇 실시예에서, 제1 다이(110)와 전기 커넥터(108, 112)는 몰딩 재료(114)에 의해 봉입된다. 몰딩 재료(114)는 예컨대 압축 몰딩을 이용하여 제1 다이(110)와 전기 커넥터(108, 112) 상에 몰딩될 수 있다. 몇몇 실시예에서, 몰딩 재료(114)는 몰딩 화합물, 폴리머, 에폭시, 실리콘 산화물 충전제 재료 등, 또는 이들의 조합으로 제조된다. 몰딩 재료(114)를 경화시키도록 경화 단계가 수행될 수 있고, 경화는 열 경화, 자외선(UV) 경화 등일 수 있다.
몇몇 실시예에서, 제1 다이(110)와 전기 커넥터(108, 112)는 몰딩 재료(114) 내에 매립되고, 몰딩 재료의 경화 후에, 연삭 등의 평탄화 단계가 수행되어 몰딩 재료(114)의 과잉 부분을 제거하는데, 이 과잉 부분은 도 1e에 예시된 바와 같이 전기 커넥터(108, 112)의 상부면 위에 있다. 몇몇 실시예에서, 전기 커넥터(112)의 상부면(112A)과 전기 커넥터(108)의 상부면(108A)이 노출되고, 몰딩 재료(114)의 상부면(114A)과 평평하게 된다. 전기 커넥터(108)는 관통 몰딩 비아(TMV; through molding via)로서 지칭될 수 있고 이후에는 TMV(108)로서 지칭될 것이다.
도 1f는 제1 다이(110), TMV(108), 및 전기 커넥터(112) 위에 인터커넥트 구조(116)를 형성하는 것(단계 610)과 인터커넥트 구조(116) 위에 전기 커넥터(118)를 형성하는 것을 예시한다. 하나 이상의 유전체층(들)과 각각의 금속화 패턴(들)을 포함하는 인터커넥트 구조(116)는 몰딩 재료(114)의 상부면(114A) 위에 형성되고 인터커넥트 구조의 제1 면은 전기 커넥터(112) 및 TMV(108)에 직접 커플링된다.
유전체층(들)의 금속화 패턴(들)은 비아 및/또는 트레이스의 이용 등에 의해 전기 커넥터(12)와 TMV(108) 간에 전기 신호를 전송할 수 있고, 또한 캐패시터, 레지스터, 인덕터 등과 같은 다양한 전기 디바이스를 수용할 수 있다. 금속화 패턴은 또한 RDL로 지칭될 수 있다. 다양한 디바이스 및 금속화 패턴은 하나 이상의 기능을 수행하도록 상호 연결될 수 있다. 기능은 메모리 구조, 처리 구조, 센서, 증폭기, 전력 분배, 입력/출력 회로 등을 포함할 수 있다. 추가적으로, 인터커넥트 구조(116) 내에 및/또는 상에 본드 패드가 형성되어 회로 및/또는 디바이스에 외측 전기 연결부를 제공한다. 당업자라면, 상기의 예가 예시를 위해 제공된다는 것을 이해할 것이다. 소정의 용례에 적절한 다른 회로가 사용될 수 있다.
보다 구체적으로, 하나 이상의 IMD층이 인터커넥트 구조(116)에 형성될 수 있다. IMD층(들)은 예컨대, 스피닝, CVD, PECVD, HDP-CVD 등과 같은 당업계에 공지된 임의의 적절한 방법에 의해, PSG, BPSG, FSG, SiOxCy, 스핀-온-유리, 스핀-온-폴리머, 실리콘 탄소 재료, 이들의 화합물, 이들의 조성, 이들의 조합 등과 같은 로우-K 유전체 재료로 형성될 수 있다. 금속화 패턴은 예컨대 포토리소그래피 기법을 이용하여 포토레지스트 재료를 IMD층 상에 증착하고 패터닝하여 금속화 패턴이 되는 IMD층의 부분을 노출시킴으로써, IMD층에 형성될 수 있다. 이방성 건식 에칭 프로세스 등의 에칭 프로세스가 사용되어 IMD층의 노출된 부분에 대응하게 IMD층에 리세스 및/또는 개구를 생성할 수 있다. 몇몇 실시예에서, 개구 또는 리세스는 레이저 패터닝에 의해 형성된다. 리세스 및/또는 개구는 확산 배리어층이 라이닝되고 도전성 재료가 충전될 수 있다. 확산 배리어층은 ALD 등에 의해 증착되는 TaN, Ta, TiN, Ti, CoW 등의 하나 이상의 층을 포함할 수 있고, 도전성 재료는 CVD, 물리 기상 증착(PVD) 등에 의해 증착되는 구리, 알루미늄, 텅스텐, 은, 및 이들의 조합 등으로 제조될 수 있다. IMD층 상에 임의의 과도한 확산 배리어층 및/또는 도전성 재료는 CMP의 사용 등에 의해 제거될 수 있다.
전기 커넥터(118)는 인터커넥트 구조의 제2 면 위에 형성되어 제2 면에 커플링되고, 인터커넥트 구조(116)의 제2 면은 인터커넥트 구조(116)의 제1 면에 대향된다. 전기 커넥터(118)는 제2 다이(120; 도 1g 참조)가 인터커넥트 구조(116)에 부착되어 커플링되게 한다. 몇몇 실시예에서, 전기 커넥터(112)는 미소 범프, C4 범프, 솔더 볼 등이다. 다른 실시예에서, 전기 커넥터(118)는 금속 필라이고, 금속 필라의 상부면 상에 솔더 캡이 형성된다. 또 다른 실시예에서, 전기 커넥터(118)는 구리 포스트, 니켈층, 솔더 캡, 무전해 니켈 금 도금(ENIG), 및/또는 무전해 니켈 무전해 팔라듐 금 도금(ENEPIG) 등을 포함하는 복합 범프이다.
도 1g는 전기 커넥터(118)를 이용하여 제2 다이(120)를 인터커넥트 구조(116) 위에 부착하는 것(단계 612)을 예시한다. 제2 다이는 제1 다이(110)와 나중에 부착되는 제2 패키지(200; 도 1j 참조) 사이에 접속을 제공하는 와이드 입력/출력(I/O) 다이일 수 있다. 몇몇 실시예에서, 제1 다이(110)와 제2 다이(120)는 임의의 관통 비아를 포함하지 않는다. 실시예에서, 제2 다이는 다이 스택이고 와이드 I/O 다이와 하나 이상의 메모리 다이를 포함할 수 있다.
도 1h는 인터커넥트 구조(104)의 제2 면으로부터 캐리어 기판(102)을 제거하는 것을 예시하는데, 인터커넥트 구조(104)의 제2 면은 인터커넥트 구조(104)의 제1 면에 대향된다. 인터커넥트 구조(104, 116), TMV(108), 제 다이(110), 및 제2 다이(120)는 제1 패키지(100)를 형성한다. 실시예에서, 제1 패키지(100)는 로직 다이(110)와 와이드 I/O 다이(120)를 포함하며, 하나 이상의 메모리 다이를 포함하는 제2 패키지(도 1j 참조)에 또한 부착될 수 있다. 와이드 I/O 다이(120)는 로직 다이(110)가 로직 다이(110)와 와이드 I/O 다이(120) 간에 최소의 전송 경로를 두고 제2 패키지의 메모리 다이에 엑세스하게 하는데, 최소의 전송 경로는 속도를 증가시키고 반도체 디바이스의 전력 요건을 감소시킬 수 있다.
도 1i는 인터커넥트 구조(104)에 전기적으로 커플링되는 인터커넥트 구조(104)의 제2 면 상에 전기 커넥터(126)를 형성하는 것을 예시한다. 몇몇 실시예에서, 전기 커넥터(126)는 솔더 볼이다. 다른 실시예에서, 전기 커넥터(126)는 금속 패드, 금속 범프, 솔더 캡 등을 포함할 수 있다. 전기 커넥터(126)는 제1 패키지(100)를 반도체 기판, 패키지 기판, 인쇄 회로 기판(PCB) 등일 수 있는 추가 전기 구성요소에 접합하도록 사용될 수 있다.
도 1i에 예시된 바와 같이, TMV(108)는 피치(P1)를 갖고, 전기 커넥터(118)는 피치(P2)를 가지며, 전기 커넥터(126)는 피치(P3)를 갖는다. 몇몇 실시예에서, 피치(P1)는 약 100 ㎛ 내지 약 500 ㎛이고, 피치(P2)는 약 30 ㎛ 내지 약 100 ㎛이며, 피치(P3)는 약 250 ㎛ 내지 약 500 ㎛이다. 제2 다이(120)는 두께(T1)를 가질 수 있고, 제1 다이(110)는 두께(T2)를 가질 수 있으며, 전기 커넥터(118)는 인터커넥트 구조(116)의 제2 면으로부터 제2 다이(120)의 액티브 표면까지 스탠드오프 높이(H1)를 가질 수 있다. 몇몇 실시예에서, 두께(T1)는 약 40 ㎛ 내지 약 300 ㎛이고, 두께(T2)는 약 40 ㎛ 내지 약 300 ㎛이며, 높이(H1)는 약 30 ㎛ 내지 약 100 ㎛이다.
도 1j는 반도체 디바이스(300)를 형성하도록 전기 커넥터(204)를 이용하여 제1 패키지(100)의 인터커넥트 구조(116)의 제2 면에 제2 패키지(200)를 부착하는 것을 예시한다. 제2 패키지(200)는 기판(202)과, 이 기판(202)에 커플링되는 하나 이상의 적층된 다이(206)를 포함한다.
기판(202)은 전기 커넥터(204)에 커플링하도록 기판(202)의 제1 면 상에 본드 영역(203)을 가질 수 있다. 또한, 기판(202)은 기판(202)의 제2 면 상에 본드 영역(도시 생략)을 가질 수 있고, 제2 면은 적층된 다이(206)에 커플링하도록 기판(202)의 제1 면에 대향된다. 실시예에서, 기판(202)은 실리콘 기판, 실리콘 또는 유리 인터포저, PCB, 유기 라미네이트 기판 등이다. 기판(202)은 몇몇 실시예에서 기판 상에 형성되는 전자 구성요소 및 소자를 포함할 수 있거나, 대안적으로, 기판(202)은 전자 구성요소와 소자가 없을 수 있다.
예시된 실시예에서, 적층된 다이(206)는 와이어 본드(208)에 의해 기판(202)에 커플링되지만, 접촉 범프 등의 다른 연결부가 사용될 수 있다. 실시예에서, 적층된 다이(206)는 적층된 메모리 다이(206)이다. 예컨대, 적층된 메모리 다이(206)는 LPDDR1, LPDDR2, LPDDR3 등의 메모리 모듈과 같은 저전력(LP; low-power) 이중 데이터 레이트(DDR; double data rate) 메모리 모듈을 포함할 수 있다. 적층된 메모리 다이(206)는 전기 커넥터(204)와 와이어 본드(208)를 통해 제1 패키지(100)에 커플링될 수 있다.
몇몇 실시예에서, 적층된 다이(206)와 와이어 본드(208)는 몰딩 재료(210)에 의해 봉입될 수 있다. 몰딩 재료(210)는 예컨대 압축 몰딩을 이용하여 적층된 다이(206)와 와이어 본드(208) 상에 몰딩될 수 있다. 몇몇 실시예에서, 몰딩 재료(210)는 몰딩 화합물, 폴리머, 에폭시 등 또는 이들의 조합이다. 경화 단계가 수행되어 몰딩 재료(210)를 경화시킬 수 있고, 경화는 열 경화, UV 경화 등일 수 있다.
몇몇 실시예에서, 적층된 다이(206)와 와이어 본드(208)는 몰딩 재료(2100 내에 매립되고, 몰딩 재료(210)의 경화 후에 연삭 등의 평탄화 단계가 수행되어 몰딩 재료(210)의 과잉 부분을 제거하여 제2 패키지(200)에 대해 실질적으로 평탄한 표면을 제공한다.
전기 커넥터(204)는 인터커넥트 구조(116)의 제2 면 및 기판(202)의 본드 영역(203) 중 한쪽 또는 양쪽에 솔더 볼을 형성함으로써 형성될 수 있다. 제1 패키지(100)와 제2 패키지(200)는 기판(202)과 인터커넥트 구조(116)가 솔더 볼에 의해 커플링되고 솔더 볼이 리플로우되어 전기 커넥터(204)를 형성할 때까지 함께 있을 수 있다. 전기 커넥터(204)는 솔더 조인트(204)로서 지칭될 수 있다. 몇몇 실시예에서, 전기 커넥터는 단면도에서 실질적으로 배럴 형상을 갖는다.
도 2a 내지 도 2g는 WLP 조립체를 형성할 때에 다른 예시적인 프로세스의 단면도를 예시한다. 이전에 설명된 실시예의 상세와 유사한 본 실시예의 상세는 여기서 반복하지 않는다.
도 2a는 인터커넥트 구조(104)를 갖는 캐리어 기판(102)과, 캐리어 기판(102) 위의 전기 커넥터(108)를 예시한다. 도 2a의 중간 구조는 도 1b에서 위에서 설명된 구조와 유사하므로 여기서 그 설명은 반복하지 않는다.
도 2b는 제1 다이(110)를 인터커넥트 구조(104) 위에 부착하는 것을 예시하는데, 제1 다이(110)의 이면은 인터커넥트 구조(104)에 인접한다. 이 단계는 제1 다이(110) 위의 전기 커넥터(112) 대신에, 도 2b의 제1 다이(110)는 제1 다이(110)의 액티브 표면 위의 UBM(111)과, UBM(11)과 제1 다이(110)의 액티브 표면 위의 릴리스 필름(113)을 포함한다.
UBM(111)은 도전성 재료의 하나 이상의 층을 포함할 수 있다. 크롬/크롬-구리 합금/구리/금의 배열, 티타늄/티타늄 텅스텐/구리의 배열, 또는 구리/니켈/금의 배열과 같이 UBM(111)의 형성에 적절한 재료와 층의 많은 배열이 존재한다. 포토레지스트(도시 생략)가 형성되고 패터닝되어, 제1 다이(1100의 액티브 표면의 일부가 노출되고 몇몇의 다른 부분이 피복될 수 있다. 도금 프로세스는 제1 다이(110)의 액티브 표면의 노출된 부분 상의 재료와 층을 도금하여 UBM(111)을 형성하도록 수행될 수 있다. UBM(111)에 사용될 수 있는 임의의 적절한 재료 또는 재료의 층은 본 출원의 범위 내에 완전히 포함되도록 의도된다. 도금 프로세스 후에, 포토레지스트는 제거될 수 있다. 몇몇 실시예에서, UBM(111)은 접촉 패드(111)일 수 있다.
UBM(111)의 형성 후에, 릴리스 필름(113)이 UMB(111) 및 제1 다이(110)의 액티브 표면 위에 적용되어 나중에 형성되는 몰딩 재료(114)가 UBM(111) 및 제1 다이(110)의 액티브 표면에 부착되는 것을 방지한다. 실시예에서, 릴리스 필름(113)은 에틸렌 테트라플루오로에틸렌(ETFE), 폴리테트라플루오로에틸렌(PTFE) 등 또는 이들의 조합으로 제조된다.
도 2c는 제1 다이(110), 릴리스 필름(113), 및 TMV(108)를 몰딩 재료(114)로 봉입하는 것을 예시한다. 몰딩 재료(114)는 예컨대 압축 몰딩을 이용하여 제1 다이(110), 릴리스 필름(113), 및 TMV(108) 상에 몰딩될 수 있다. 몇몇 실시예에서, 몰딩 재료(114)는 몰딩 화합물, 폴리머, 에폭시 등 또는 이들의 조합이다. 경화 단계가 수행되어 몰딩 재료(114)를 경화시킬 수 있고, 경화는 열 경화, UV 경화 등일 수 있다.
몇몇 실시예에서, 제1 다이(110), 릴리스 필름(113), 및 TMV(108)는 몰딩 재료(114) 내에 매립되고, 몰딩 재료(114)의 경화 후에, 연삭 등의 평탄화 단계가 수행되어 몰딩 재료(114)의 과잉 부분을 제거하는데, 이 과잉 부분은 도 2d에 도시된 바와 같이 릴리스 필름(113)과 TMV(108)의 상부면 위에 있다. 몇몇 실시예에서, 릴리스 필름(113)의 상부면(113A)과 TMV(108)의 상부면(108A)이 노출되고, 몰딩 재료(114)의 상부면(114A)과 평평하게 된다.
도 2e는 UBM(111) 및 제1 다이(110)의 액티브 표면을 노출시키도록 릴리스 필름(113)을 제거하는 것을 예시한다. 도 2f는 UBM(111) 위에 있고 UBM에 커플링되는 전기 커넥터(115)를 형성하는 것, 전기 커넥터(115)과 TMV(108) 위에 있고 이들에 커플링되는 인터커넥트 구조(116)를 형성하는 것, 및 인터커넥트 구조(116) 위에 전기 커넥터(118)를 형성하는 것을 예시한다. 실시예에서, 전기 커넥터(115)는 솔더 볼 및/또는 C4 범프 등의 범프이다. 다른 실시예에서, 전기 커넥터(115)는 금속 필라이고, 금속 필라의 상부면 상에 솔더 캡이 형성된다. 또 다른 실시예에서, 전기 커넥터(115)는 구리 포스트, 니켈층, 솔더 캡, ENIG, 및/또는 ENEPIG 등을 포함하는 복합 범프이다. 인터커넥트 구조(116)와 전기 커넥터(118)는 도 1f에서 전술한 인터커넥트 구조(116)와 전기 커넥터(118)와 유사하므로 여기서는 반복하지 않는다.
도 2g는 여러 처리 단계 후에 제1 패키지(100)와 제2 패키지(200)를 포함하는 반도체 디바이스(500)를 예시한다. 반도체 디바이스(500)는, 반도체 디바이스(500)의 전기 커넥터(115)가 반도체 디바이스(300)의 전기 커넥터(112)를 대체했다는 점을 제외하고 도 1j에서 전술한 반도체 디바이스(300)와 유사하므로, 반도체 디바이스(500)의 다른 구성요소의 설명은 여기서 반복하지 않는다.
TMV(108)와 인터커넥트 구조(104, 116)의 산개 구조가 제1 다이(110)와 제2 다이(120)를 상호 연결시킴으로써, 제1 다이(110)와 제2 다이(120)에는 임의의 관통 비아가 없을 수 있다. 이는 반도체 디바이스(300)가 더 비용 효율적이게 되도록 하고 단순화된 처리를 행하게 한다. 또한, 제2 패키지(200)의 많은 변형(예컨대, 다양한 유형 및 용량의 메모리)이 제1 패키지(100)에서 변화가 없이 또는 변화가 거의 없이 사용될 수 있는데, 그 이유는 로직 다이와 와이드 I/O 다이 모두가 제1 패키지(100)에 있기 때문이다. 또한, 와이드 I/O 다이(120)와 로직 다이(110)가 최소 전송 경로를 두고 상호 연결되기 때문에, 반도체 디바이스의 속도가 증가될 수 있고 또한 반도체 디바이스의 전력 요건 및 전체 두께를 감소시킬 수 있다.
실시예는, 제1 다이의 이면을 제1 인터커넥트 구조의 제1 면에 부착하는 것, 상기 제1 인터커넥트 구조의 제1 면 위에 제1 인터커넥트 구조에 커플링되는 제1 관통 비아를 형성하는 것, 및 상기 이면에 대향되는 제1 다이의 액티브 표면 상에 제1 전기 커넥터를 형성하는 것을 포함하는 방법이다. 방법은 상기 제1 다이와 제1 관통 비아를 몰딩 재료로 봉입하는 것, 상기 몰딩 재료, 제1 전기 커넥터 및 제1 관통 비아 위에 제2 인터커넥트 구조를 형성하되, 상기 제1 전기 커넥터와 제1 관통 비아는 상기 제2 인터커넥트 구조의 제1 면에 커플링되는 것, 및 제2 전기 커넥터를 이용하여 상기 제2 인터커넥트 구조의 제2 면에 제2 다이를 부착하는 것을 더 포함하고, 상기 제2 인터커넥트 구조의 제2 면은 제2 인터커넥트 구조의 제1 면에 대향된다.
다른 실시예는, 제1 패키지를 형성하는 것을 포함하는 방법이다. 상기 제1 패키지를 형성하는 것은, 제1 다이를 제1 인터커넥트 구조에 부착하는 것, 제1 다이의 액티브 표면 상에 제1 세트의 전기 커넥터를 형성하는 것, 상기 제1 다이에 인접하게 복수 개의 관통 비아를 형성하되, 복수 개의 관통 비아 각각은 제1 인터커넥트 구조에 인접한 제1 단부와 제1 인터커넥트 구조로부터 멀어지는 방향으로 연장되는 제2 단부를 갖는 것, 및 상기 제1 다이와 복수 개의 관통 비아를 몰딩 재료로 봉입하는 것을 포함한다. 방법은 상기 몰딩 재료를 평탄화하여 제1 세트의 전기 커넥터의 상부면과 복수 개의 관통 비아의 제2 단부를 노출시키는 것, 상기 몰딩 재료, 제1 세트의 전기 커넥터 및 복수 개의 관통 비아 위에 제2 인터커넥트 구조를 형성하되, 상기 제2 인터커넥트 구조는 제1 세트의 전기 커넥터와 복수 개의 관통 비아에 커플링되는 것, 및 제2 세트의 전기 커넥터를 이용하여 상기 제2 인터커넥트 구조에 제2 다이를 부착하는 것을 더 포함한다.
다른 실시예는, 실시예는 제1 패키지 구성요소를 포함하는 패키지이다. 제1 패키지 구성요소는 제1 인터커넥트 구조의 제1 면에 부착되는 제1 다이, 제1 다이를 둘러싸는 몰딩 재료, 및 몰딩 재료와 제1 다이 위의 제2 인터커넥트 구조를 포함하고, 제2 인터커넥트 구조의 제1 면은 제1 전기 커넥터에 의해 제1 다이에 커플링된다. 제1 패키지 구성요소는 몰딩 재료를 통해 연장되고 제1 인터커넥트 구조를 제2 인터커넥트 구조에 커플링시키는 복수 개의 관통 몰딩 비아(TMV)와, 제2 전기 커넥터에 의해 상기 제2 인터커넥트의 제2 면에 부착되는 제2 다이를 더 포함하고, 상기 제2 인터커넥트 구조의 제2 면은 제2 인터커넥트 구조의 제1 면에 대향된다.
전술한 내용은 당업자가 본 개시의 양태를 더욱 잘 이해할 수 있도록 여러 개의 실시예들의 특징을 개설하고 있다. 당업자라면 본 명세서에서 소개된 실시예들의 동일한 목적을 수행하고 및/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 알아야 한다. 당업자라면 또한 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않고, 본 개시의 사상 및 범위로부터 벗어남이 없이 본 명세서에 다양한 변화, 대체 및 변경이 이루어질 수 있다는 것을 알아야 한다.

Claims (10)

  1. 제1 다이의 이면을 제1 인터커넥트 구조의 제1 면에 부착하는 단계;
    상기 제1 인터커넥트 구조의 제1 면 위에 제1 인터커넥트 구조에 커플링되는 제1 관통 비아를 형성하는 단계;
    상기 이면에 대향되는 상기 제1 다이의 액티브 표면 상에 제1 전기 커넥터들을 형성하는 단계;
    상기 제1 다이와 상기 제1 전기 커넥터들 및 상기 제1 관통 비아를 몰딩 재료로 봉입하는 단계;
    상기 몰딩 재료를 평탄화하여 상기 제1 전기 커넥터들의 상부면들과 상기 제1 관통 비아의 단부를 노출시키는 단계;
    상기 몰딩 재료, 제1 전기 커넥터들의 상부면들 및 제1 관통 비아의 단부 위에 제2 인터커넥트 구조를 형성하되, 상기 제1 전기 커넥터들과 제1 관통 비아는 상기 제2 인터커넥트 구조의 제1 면에 커플링되는 단계; 및
    제2 전기 커넥터를 이용하여 상기 제2 인터커넥트 구조의 제2 면에 제2 다이를 부착하는 단계
    를 포함하고, 상기 제2 인터커넥트 구조의 제2 면은 제2 인터커넥트 구조의 제1 면에 대향되는 것인 패키지 형성 방법.
  2. 제1항에 있어서, 상기 제1 다이는 로직 다이(logic die)이고, 상기 제2 다이는 와이드 입력/출력(I/O) 다이인 것인 패키지 형성 방법.
  3. 제1항에 있어서, 상기 제1 인터커넥트 구조의 제1 면 위에 제1 관통 비아를 형성하는 단계는,
    도전성 와이어의 제1 단부를 상기 제1 인터커넥트 구조의 제1 면에 접합하는 단계; 및
    상기 도전성 와이어를 제1 길이로 절단하여 상기 제1 관통 비아를 형성하는 단계
    를 포함하고, 상기 절단된 도전성 와이어는 상기 제1 단부와 대향되는 제2 단부를 가지며, 상기 제2 단부는 상기 제2 인터커넥트 구조의 제1 면에 커플링되는 것인 패키지 형성 방법.
  4. 제3항에 있어서, 상기 도전성 와이어는 구리, 알루미늄, 니켈, 금, 은, 팔라듐, 또는 이들의 조합으로 이루어지는 그룹에서 선택된 도전성 재료를 포함하는 것인 패키지 형성 방법.
  5. 제1항에 있어서,
    상기 제1 다이와 제1 관통 비아를 몰딩 재료로 봉입하기 전에, 상기 제1 전기 커넥터들과 상기 제1 다이의 액티브 표면 위에 릴리스 필름을 형성하는 단계; 및
    상기 제1 다이와 제1 관통 비아를 몰딩 재료로 봉입한 후에, 상기 제1 전기 커넥터들과 상기 제1 다이의 액티브 표면을 노출시키도록 상기 릴리스 필름을 제거하는 단계
    를 더 포함하는 패키지 형성 방법.
  6. 제1항에 있어서,
    제3 전기 커넥터를 이용하여 상기 제2 인터커넥트 구조의 제2 면에 패키지를 부착시키는 단계
    를 더 포함하는 패키지 형성 방법.
  7. 제6항에 있어서,
    상기 패키지는 하나 이상의 메모리 다이의 스택을 포함하고, 상기 메모리 다이는 상기 제3 전기 커넥터와 상기 제2 인터커넥트 구조를 통해 상기 제2 다이에 커플링되는 것인 패키지 형성 방법.
  8. 제7항에 있어서,
    상기 메모리 다이는 저전력 이중 데이터 레이트 메모리 모듈을 포함하는 것인 패키지 형성 방법.
  9. 제1 패키지를 형성하는 단계를 포함하고, 상기 제1 패키지를 형성하는 단계는,
    제1 다이를 제1 인터커넥트 구조에 부착하는 단계;
    상기 제1 다이의 액티브 표면 상에 제1 세트의 전기 커넥터를 형성하는 단계;
    상기 제1 다이에 인접하게 복수 개의 관통 비아를 형성하되, 복수 개의 관통 비아 각각은 상기 제1 인터커넥트 구조에 인접한 제1 단부와 상기 제1 인터커넥트 구조로부터 멀어지는 방향으로 연장되는 제2 단부를 갖는 단계;
    상기 제1 다이와 복수 개의 관통 비아를 몰딩 재료로 봉입하는 단계;
    상기 몰딩 재료를 평탄화하여 상기 제1 세트의 전기 커넥터의 상부면과 상기 복수 개의 관통 비아의 제2 단부를 노출시키는 단계;
    상기 몰딩 재료, 제1 세트의 전기 커넥터 및 복수 개의 관통 비아 위에 제2 인터커넥트 구조를 형성하되, 상기 제2 인터커넥트 구조는 상기 제1 세트의 전기 커넥터와 상기 복수 개의 관통 비아에 커플링되는 단계; 및
    제2 세트의 전기 커넥터를 이용하여 상기 제2 인터커넥트 구조에 제2 다이를 부착하는 단계를 포함하는 것인 패키지 형성 방법.
  10. 삭제
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