JP2007287802A - 三次元半導体パッケージ製造方法 - Google Patents

Abstract

【課題】 汎用品を含む各種半導体ディバイスを三次元実装するとともに各半導体ディバイス間の配線の短縮化、微細化或いは高密度化を図った三次元半導体パッケージを簡易な工程により高精度に製造する。
【解決手段】 第１ダミー基板２上に半導体ディバイス８と第１配線層９と導電ポスト１０を封止樹脂層１１に埋め込みかつ研磨により薄型化する工程を施し、第２ダミー基板３を接合した後に第１ダミー基板２を剥離した剥離面３４上に第２配線層１２を形成する単位ウェハ層基板体製作工程により単位ウェハ層基板体４を製作し、第２ダミー基板３を剥離した単位ウェハ層体５を順次積層する。
【選択図】 図１

Description

本発明は、半導体ディバイスを埋め込むとともに配線層を形成した単位ウェハ層体を積層して一体化した三次元半導体パッケージ製造方法に関する。

例えば、パーソナルコンピュータ、携帯電話機、ビデオレコーダ或いはオーディオ機器等の各種の電子機器においては、小型化や多機能化或いは高機能化が図られており、これに伴ってこれら機器を構成する部品や基板における小型化、薄型化、軽量化或いは高密度実装化や低電力消費化が図られている。電子機器等においては、例えば配線層の多層化や微細化或いは多ピン化等の技術とともにベアチップを基板にダイレクト実装するフリップチップ実装法等のＣＳＰ（Chip Sise Package）技術等の配線技術や、半導体基板上で再配線層の形成やパッケージ化するＷＬＰ（wafer-level package）或いはＷＬＣＳＰ（wafer-level chipsize package）等の半導体パッケージ化技術等が開発されている。

半導体装置においては、さらなる高集積化の対応としてＤＲＡＭ（dynamic randam-access memory）等の大規模メモリ回路や高周波信号を用いる高速アナログ回路等のような複数の異種機能回路を同時に集積する要求も大きく、いわゆるＳＯＣ（system on chip）と称される大規模な１チップ化が検討されている。しかしながら、かかるＳＯＣ技術においては、１チップ化のためのウエハ製造プロセスが非常に高度かつ複雑であり、搭載されるロジック機能、メモリ機能或いはアナログ機能等の個々の機能に対する製造プロセスの最適化が困難であった。また、ＳＯＣ技術においては、マスク費用を含めて莫大な開発費用や開発期間の長期化といった問題があり、さらにリークの増加や基板ノイズ等の問題もある。したがって、ＳＯＣ技術は、非常に高い性能を追求するとともに大量生産が可能なシステムへの適用に限定される傾向にある。

半導体装置においては、例えば目的に応じた複数個の複数のＬＳＩ（large scale integration）チップや異なる半導体チップ等を３次元的に積層して１チップ化を図るＳＩＰ（system in package）技術の開発も進められている。半導体装置においては、かかるＳＩＰ技術を利用することにより、汎用半導体チップの実装や光ディバイスの混載による多機能化等の展開を図ることが可能となる。

半導体装置においては、例えば図２０に示すようにガラスエポキシ樹脂基板等からなる配線基板１０１上に複数個のＬＳＩ１０２Ａ、１０２Ｂをフリップチップ実装法等により高密度に実装したいわゆるマルチ・チップ・モジュール（ＭＣＭ）１００が提供されている。ＭＣＭ１００は、複数個のＬＳＩ１０２を備えることにより１つの半導体装置と比較して多機能化が図られ、また複数の半導体装置を組み合わせて同等の機能を実現したものとの比較において小型化が図られるとともに全体として配線長の短縮化による信号の高速伝送が図られる。

特許文献１には、親チップの活性面（電極形成面）上に直接子チップを順次接合して積層したいわゆるチップ・オン・チップ構造の三次元半導体装置が開示されている。かかる三次元半導体装置は、上述したＭＣＭ１００と比較して配線基板１０１を不要とするとともに半導体チップを三次元に実装することで集積度の大幅な向上が図られるとともに配線長の短縮化によるさらなる信号の高速伝送化が図られる。

特開２００３−１４２６４８公報

ところで、電子機器等においては、ＬＳＩの動作速度や集積規模の向上、マイクロプロセッサの高性能化やメモリチップの大容量化も急速に進んでおり、上述したＳＩＰ技術や新実装技術等を採用した半導体装置を用いることにより一層の小型化や多機能化或いは高機能化や低電力消費化の実現も見込まれる。しかしながら、半導体装置においては、信号配線の高速化や高密度化の対応がネックとなり、全体としてこれら新技術の性能が充分に発揮されるに至っていない。また、半導体装置においては、チップ内においてＧＨｚを超えるクロック周波数の実現が図られても、各チップが信号配線により接続されることから装置全体として信号遅延や反射の対応としてクロック周波数を１桁も下げざるを得ないといった問題がある。さらに、半導体装置においては、信号配線の高速化や高密度化の対応に伴って、ＥＭＩ（electromagnetic interference）やＥＭＣ（electromagnetic compatibility）の対策もますます重要となってくる。

また、上述したＭＣＭ１００においても、各ＬＳＩを接続する配線がインターポーザの配線構造により制約を受けるために微細化・高密度化の配線構造を形成することが困難である。ＭＣＭ１００においては、上述したようにＬＳＩの高速・高密度化に伴ってますます配線数も多くなり、充分な集積効率を上げることが困難であるとともにモジュール全体も厚みが大きくなってしまう。

さらに、上述した特許文献１に開示された三次元半導体装置においては、下層側の各チップに端子形成面から裏面に貫通する貫通孔を形成するとともに導電体を充填して裏面側において半田バンプ等を形成した後に、この裏面上に上層側のチップをフェースダウンして構成する。しかしながら、かかる三次元半導体装置においては、各チップにそれぞれ複数の貫通孔を形成するとともに導電体を充填する極めて面倒かつ精密な加工を行わなければならない。また、三次元半導体装置においては、かかる加工が可能なチップのみを用いた特定機能の半導体装置に限定され汎用チップ等を用いて汎用性を有する半導体装置に適用することはできない。

したがって、半導体装置においては、半導体チップやＬＳＩチップ等の半導体ディバイスの高性能化ばかりでなく、パッケージやボード等の実装構造を含めたシステム全体で高集積化や高性能化を図らなければならない。本発明は、汎用品を含む各種半導体ディバイスを三次元実装するとともに各半導体ディバイス間の配線の短縮化、微細化或いは高密度化も図った三次元半導体パッケージを簡易な工程により高精度に製造する三次元半導体パッケージ製造方法を提供することを目的とする。

上述した目的を達成する本発明にかかる三次元半導体パッケージ製造方法は、主面上に第１剥離層を形成した第１ダミー基板と主面上に第２剥離層を形成した第２ダミー基板を用いて単位ウェハ層基板体を製作し、単位ウェハ層基板体を順次積層して三次元半導体パッケージを製造する。三次元半導体パッケージ製造方法は、単位ウェハ層基板体の製作工程が、第１ダミー基板の第１剥離層上に第１配線層を形成する第１配線層形成工程と、第１配線層上に複数個の導電ポストを形成する導電ポスト形成工程と、第１剥離層上の第１配線層の非形成領域に電極形成面を搭載面として少なくとも１個以上の半導体ディバイスを搭載する半導体ディバイス搭載工程と、第１ダミー基板上に導電ポストと半導体ディバイス及び第１配線層を封止する封止樹脂層を形成する封止樹脂層形成工程と、封止樹脂層と半導体ディバイス及び導電ポストを研磨して導電ポストの先端部を研磨面に露出させて第１接続端子として構成する研磨工程を有する。三次元半導体パッケージ製造方法は、単位ウェハ層基板体の製作工程が、第２ダミー基板を第２剥離層を介して研磨面上に接合する第２ダミー基板接合工程と、第１剥離層を介して第１ダミー基板を剥離することにより第１配線層及び半導体ディバイスの電極形成面を剥離面に露出させる第１ダミー基板剥離工程と、剥離面上に第１配線層や半導体ディバイスの電極と接続されるとともに上面側にビアを介して接続された第２接続端子を有する第２配線層を形成する第２配線層形成工程を経て、第２ダミー基板上に第２剥離層を介して半導体ディバイスと第１配線層及び各導電ポストを埋め込んだ封止樹脂層とこの封止樹脂層上に積層された第２配線層からなる単位ウェハ層体が積層された単位ウェハ層基板体を製作する。

三次元半導体パッケージ製造方法は、第１層単位ウェハ層基板体の第２配線層上に、別工程により製作した第２単位ウェハ層基板体の第２単位ウェハ層体を積層する。三次元半導体パッケージ製造方法は、第２単位ウェハ層基板体に対して、第２剥離層を介して第２ダミー基板を剥離して半導体ディバイスの実装面及びこの実装面と同一面を構成する各導電ポストの第１接続端子を露出させる第２ダミー基板剥離工程と、第２ダミー基板を剥離した露出面上に接着層を形成する接着層形成工程とを経て、第２層単位ウェハ層体を形成する。三次元半導体パッケージ製造方法は、第１層単位ウェハ層基板体の第２配線層上に、接着層を介して第２層単位ウェハ層体を接合して積層する。

三次元半導体パッケージ製造方法は、第１層単位ウェハ層基板体に第２層単位ウェハ層体を積層した積層体に対して、別工程により製作した上層単位ウェハ層基板体から第２ダミー基板剥離工程と接着層形成工程とを施して製作した各層単位ウェハ層体が順次積層される。三次元半導体パッケージ製造方法は、所定層数の層単位ウェハ層体の積層工程を経た後に、第１層単位ウェハ層基板体から第２剥離層を介して第２ダミー基板を剥離する工程を施して、複数個の半導体ディバイスを集積した三次元半導体モジュールを製造する。

また、三次元半導体パッケージ製造方法は、複数個の同一及び異なる半導体ディバイスが搭載された各単位ウェハ層基板体或いは各層単位ウェハ層体を製作する。さらに、三次元半導体パッケージ製造方法は、最上層に単位ウェハ層体を積層した後に、当該最上層単位ウェハ層体の第２配線層上に外付けの実装電子部品を実装する部品実装工程を施す。

上述した工程を有する本発明にかかる三次元半導体パッケージ製造方法によれば、それぞれ各層毎に別工程とする単位ウェハ層基板体製作工程により第２ダミー基板上に第２剥離層を介して半導体ディバイスと第１配線層及び各導電ポストを封止樹脂層に埋め込みかつ薄型化されるとともに第２配線層を積層形成した単位ウェハ層体を積層した単位ウェハ層基板体を製作し、第１層単位ウェハ層基板体上に、第２剥離層を介して第２ダミー基板を剥離した単位ウェハ層体を順次積層する。三次元半導体パッケージ製造方法によれば、実装基板を不要として三次元に配置した複数個の半導体ディバイスを備えて高集積化が図られることにより、小型化や多機能・高機能化を図るとともに配線長の短縮化により制御信号等の高速伝送化を図った三次元半導体パッケージを製造することが可能である。三次元半導体パッケージ製造方法によれば、単位ウェハ層基板体を各層毎に別工程で製作することによりリードタイムの短縮化と歩留りが向上されてコスト低減と信頼性の向上を図った三次元半導体パッケージを製造することが可能である。三次元半導体パッケージ製造方法によれば、各単位ウェハ層基板体にそれぞれ異なる機能の半導体ディバイスを加工を施すことなく直接実装することから、汎用半導体ディバイスを用いることも可能であり、目的に応じた三次元半導体パッケージを廉価に製造することが可能である。

以下、本発明の実施の形態として図面に示した三次元半導体パッケージ（以下、半導体パッケージと略称する。）１の製造方法について説明する。半導体パッケージ１の製造方法は、図１及び図２に示すように、それぞれ別工程である詳細を後述する第１ダミー基板２Ａ〜２Ｃ（以下、個別に説明する場合を除いて、第１ダミー基板２と総称する。）と第２ダミー基板３Ａ〜３Ｃ（以下、個別に説明する場合を除いて、第２ダミー基板３と総称する。）とを用いる単位ウェハ層基板体製作工程Ａにより各層を構成する単位ウェハ層体５Ａ〜５Ｃ（以下、個別に説明する場合を除いて、単位ウェハ層体５と総称する。）を有する単位ウェハ層基板体４Ａ〜４Ｃ（以下、個別に説明する場合を除いて、単位ウェハ層基板体４と総称する。）を製作する。単位ウェハ層基板体製作工程Ａは、後述するように各層を構成する単位ウェハ層基板体４毎にその層構成等に応じて具体的な工程を異にするが、基本的な工程を同様とする。

半導体パッケージ１の製造方法は、第１層単位ウェハ層基板体４Ａをベースとして、詳細を後述する単位ウェハ層体接合工程Ｃにより、上層の単位ウェハ層体５Ｂ、５Ｃが順次接合されて多層化される。半導体パッケージ１の製造方法は、上層の単位ウェハ層基板体４Ｂ、４Ｃに対して所定の段取り工程Ｂを施してそれぞれから第２ダミー基板３Ｂ、３Ｃを剥離して単位ウェハ層体５Ｂ、５Ｃを製作し、これら単位ウェハ層体５Ｂ、５Ｃを第１層単位ウェハ層基板体４Ａに順次接合する。

半導体パッケージ１の製造方法は、詳細を後述する単位ウェハ層体積層工程Ｃにより、第１層単位ウェハ層基板体４Ａの第１層単位ウェハ層体５Ａ上に、第２層単位ウェハ層基板体４Ｂから剥離して製作した第２層単位ウェハ層体５Ｂを積層して中間積層体６を製作する。半導体パッケージ１の製造方法は、中間積層体６の第２層単位ウェハ層体５Ｂ上に上層単位ウェハ層基板体４から剥離して製作した上層単位ウェハ層体５を順次積層した後に、第１層単位ウェハ層基板体４Ａに残された第２ダミー基板３Ａを剥離して、Ｎ層（実施の形態ではＡ〜Ｃの３層構成）の半導体パッケージ１を製造する。

半導体パッケージ１の製造方法においては、最上層を構成する第３層単位ウェハ層体５Ｃ上に、外付けの実装電子部品７を実装して半導体パッケージ１を製造する。なお、図３に示した半導体パッケージ１は、３層構造であるが、所定数の単位ウェハ層体５を順次積層することにより、適宜の層数を有して多層化が図られる。

半導体パッケージ１は、各単位ウェハ層体５が、基本構成として詳細を後述する半導体ディバイス８Ａ〜８Ｃ（以下、個別に説明する場合を除いて、半導体ディバイス８と総称する。）と、第１配線層９Ａ〜９Ｃ（以下、個別に説明する場合を除いて、第１配線層９と総称する。）と、多数個の導電ポスト１０Ａ〜１０Ｃ（以下、個別に説明する場合を除いて、導電ポスト１０と総称する。）と、封止樹脂層１１Ａ〜１１Ｃ（以下、個別に説明する場合を除いて、封止樹脂層１１と総称する。）と、第２配線層１２Ａ〜１２Ｃ（以下、個別に説明する場合を除いて、第２配線層１２と総称する。）とを有する。

半導体パッケージ１は、各単位ウェハ層体５が、後述するように薄型化のために施した研磨工程に形成されるそれぞれの研磨面１３Ａ〜１３Ｃ（以下、個別に説明する場合を除いて、研磨面１３と総称する。）において、導電ポスト１０の先端に設けた第１接続端子１４Ａ〜１４Ｃ（以下、個別に説明する場合を除いて、第１接続端子１４と総称する。）と、半導体ディバイス８の研磨裏面１５Ａ〜１５Ｃ（以下、個別に説明する場合を除いて、研磨裏面１５と総称する。）と、封止樹脂層１１の研磨主面１６Ａ〜１６Ｃ（以下、個別に説明する場合を除いて、研磨主面１６と総称する。）が同一面を構成する。半導体パッケージ１は、各単位ウェハ層体５の第２接続端子２２にそれぞれ接続バンプ１７Ａ〜１７Ｃ（以下、個別に説明する場合を除いて、接続バンプ１７と総称する。）が設けられ、これら接続バンプ１７を介して各層の単位ウェハ層体５が接続される。

各単位ウェハ層体５は、半導体ディバイス８の電極１８Ａ〜１８Ｃ（以下、個別に説明する場合を除いて、電極１８と総称する。）が形成された電極形成面１９Ａ〜１９Ｃ（以下、個別に説明する場合を除いて、電極形成面１９と総称する。）と略同一面を構成して第１配線層９が形成され、この第１配線層９と電極形成面１９を被覆する誘電絶縁層２０Ａ〜２０Ｃ（以下、個別に説明する場合を除いて、誘電絶縁層２０と総称する。）上に第２配線層１２が形成される。各単位ウェハ層体５は、第１配線層９及び半導体ディバイス８の電極１８と第２配線層１２とを接続するビア２１Ａ〜２１Ｃ（以下、個別に説明する場合を除いて、ビア２１と総称する。）が誘電絶縁層２０内に形成されている。各単位ウェハ層体５は、第２配線層１２に上層の単位ウェハ層体５を接続する第２接続端子２２Ａ〜２２Ｃ（以下、個別に説明する場合を除いて、第２接続端子２２と総称する。）が形成されている。

各単位ウェハ層体５には、第２配線層１２上にそれぞれ接着層２３Ａ〜２３Ｃ（以下、個別に説明する場合を除いて、接着層２３と総称する。）が形成されている。各単位ウェハ層体５には、接着層２３に第２配線層１２の各第２接続端子２２をそれぞれ外方に露出させる複数のバンプ開口２４Ａ〜２４Ｃ（以下、個別に説明する場合を除いて、バンプ開口２４と総称する。）が形成されている。

半導体パッケージ１は、第１層単位ウェハ層体５Ａと第２層単位ウェハ層体５Ｂが、第１層単位ウェハ層体５Ａ側の第２配線層１２Ａに形成した第２接続端子２２Ａと第２層単位ウェハ層体５Ｂ側の各導電ポスト１０Ｂに設けた第１接続端子１４Ｂとが互いに対向されるようにしてそれぞれ製作されている。半導体パッケージ１は、第２層単位ウェハ層体５Ｂと第２層単位ウェハ層体５Ｃが、第２層単位ウェハ層体５Ｂ側の第２配線層１２Ｂに形成した第２接続端子２２Ｂと第３層単位ウェハ層体５Ｃ側の各導電ポスト１０Ｃに設けた第１接続端子１４Ｃとが互いに対向されるようにしてそれぞれ製作されている。

半導体パッケージ１は、後述するように第１層単位ウェハ層基板体４Ａの第２ダミー基板３Ａ上に残された第１層単位ウェハ層体５Ａの第２配線層１２Ａ上に、接着層２３Ａを介して第２層単位ウェハ層基板体４Ｂから第２ダミー基板３Ｂを剥離された第２層単位ウェハ層体５Ｂが研磨面１５Ｂを実装面として積層されて中間積層体６を構成する。半導体パッケージ１は、中間積層体６の第２配線層１２Ｂ上に、接着層２３Ｂを介して第３層単位ウェハ層基板体４Ｃから第２ダミー基板３Ｃを剥離された第３層単位ウェハ層体５Ｃが研磨面１５Ｃを実装面として積層されて構成される。

半導体パッケージ１は、第１層単位ウェハ層体５Ａ側の第２接続端子２２Ａに対して、接着層２３Ａに形成したバンプ開口２４Ａに嵌合する接続バンプ１７Ｂを介して第２層単位ウェハ層体５Ｂ側の相対する第１接続端子１４Ｂが接続される。半導体パッケージ１は、第２層単位ウェハ層体５Ｂ側の第２接続端子２２Ｂに対して、接着層２３Ｂに形成したバンプ開口２４Ｂに嵌合する接続バンプ１７Ｃを介して第３層単位ウェハ層体５Ｃ側の相対する第１接続端子１４Ｃが接続される。

半導体パッケージ１は、第３層単位ウェハ層体５Ｃの第２配線層１２Ｃ上に外付けの実装電子部品７が実装される。半導体パッケージ１は、第２ダミー基板３Ａが剥離されて露出された研磨面１３Ａを実装面として、詳細を省略する電子機器の制御基板２５上に接続バンプ１７Ａを介して例えばフリップチップ実装法等により実装される。半導体パッケージ１は、各層の単位ウェハ層体５がそれぞれ固有の機能を有することにより、全体として所定の機能を有するシステムディバイスを構成する。半導体パッケージ１は、各層の単位ウェハ層体５が、それぞれの固有の機能に基づいて上述した基本構成に対して例えば第１配線層９や第２配線層１２の層構成或いは搭載する半導体ディバイス８の種類や個数を変えて適宜製作される。

半導体パッケージ１は、後述するように例えば電気・光混載モジュールを構成する場合に、図３に示すように第３層単位ウェハ層体５Ｃに半導体ディバイス８として発光ディバイス２６と受光ディバイス２７が搭載される。第３層単位ウェハ層体５Ｃは、これら発光ディバイス２６と受光ディバイス２７がそれぞれの電極１８Ｃをビア２１Ｃを介して第２配線層２２Ｃと接続されるとともに、電極形成面１９Ｃに発光部２６Ａと受光部２７Ａが設けられている。

第３層単位ウェハ層体５Ｃは、第２配線層１２Ｃが、発光ディバイス２６の発光部２６Ａと受光ディバイス２７の受光部２７Ａの対向領域を非パターン形成領域として形成される。第３層単位ウェハ層体５Ｃは、誘電絶縁層２０Ｃが光透過性を有する誘電絶縁材により形成することにより、発光ディバイス２６から出射される光信号や受光ディバイス２７に受光される光信号が誘電絶縁層２０Ｃ内を透過する。

半導体パッケージ１は、上述したように単位ウェハ層基板体４を製作する単位ウェハ層基板体製作工程Ａと、各単位ウェハ層基板体製作工程Ａで製作された単位ウェハ層体５を積層して多層化する単位ウェハ層体積層工程Ｂを経て製造される。以下、基本的な単位ウェハ層基板体４を製作する単位ウェハ層基板体製作工程Ａの詳細について、図２及び図４乃至図１６を参照して説明する。

単位ウェハ層基板体製作工程Ａにおいては、図２に示すように第１ダミー基板２が供給され、この第１ダミー基板２の主面上に第１剥離層２８を形成する第１剥離層形成工程Ａ−１が施される。単位ウェハ層基板体製作工程Ａは、第１剥離層２８上に単位ウェハ層体５を形成する各工程が施されて第１中間体２９を製作する。単位ウェハ層基板体製作工程Ａは、第１中間体２９に対して第２ダミー基板３を接合して第２中間体３０を製作する。単位ウェハ層基板体製作工程Ａは、第２中間体３０から第１ダミー基板２を剥離し、所定の工程を経て単位ウェハ層基板体４を製作する。

単位ウェハ層基板体製作工程Ａは、第１剥離層形成工程Ａ−１と、第１配線層９を形成する第１配線層形成工程Ａ−２と、導電ポスト１０を形成する導電ポスト形成工程Ａ−３と、半導体ディバイス８を搭載する半導体ディバイス搭載工程Ａ−４と、封止樹脂層１１を形成する封止樹脂層形成工程Ａ−５と、封止樹脂層１１を含む各部を所定の厚みに研磨する研磨工程Ａ−６と、第１接続端子１４を形成する第１接続端子形成工程Ａ−７とを経て第１中間体２９を製作する。単位ウェハ層基板体製作工程Ａは、第２剥離層３１を形成する第２剥離層形成工程Ａ−８を施した第２ダミー基板３を第１中間体２９に接合する第２ダミー基板接合工程Ａ−９を施して第２中間体３０を製作する。

単位ウェハ層基板体製作工程Ａは、第２中間体３０から第１ダミー基板２を剥離する第１ダミー基板剥離工程Ａ−１０と、第１ダミー基板２が剥離された剥離面３４に残った第１剥離層２８を剥離する第１剥離層剥離工程Ａ−１１と、剥離面３４上に誘電絶縁層２０を形成する誘電絶縁層形成工程Ａ−１２と、誘電絶縁層２０上に第２配線層１２を形成する第２配線層形成工程Ａ−１３と、誘電絶縁層２０を貫通するビア２１を形成するビア形成工程Ａ−１４と、第２配線層１２に形成した第２接続端子２２に接続バンプ１７を形成する接続バンプ形成工程Ａ−１５を経て単位ウェハ層基板４を製作する。

半導体パッケージ製造工程においては、単位ウェハ層基板体製作工程Ａにおいて接合した第１ダミー基板２や第２ダミー基板３を、後述するように適宜のタイミングで剥離する第１ダミー基板剥離工程Ａ−１０及び第２ダミー基板剥離工程Ｂ−１、Ｃ−３を有する。半導体パッケージ製造工程においては、これらのダミー基板剥離工程として例えばダミー基板側からレーザ光Ｒを照射して剥離するレーザ光照射剥離法を採用する。したがって、第１ダミー基板２及び第２ダミー基板３には、比較的高精度に平坦化された主面を有することにより高精度の第１配線層９や第２配線層１２を形成することが可能であり、レーザ装置から出射されるレーザ光Ｒを効率よく透過させることが可能な高光透過特性を有する基板、例えばガラス基板や石英基板が用いられる。

なお、第１ダミー基板２及び第２ダミー基板３は、ダミー基板剥離工程を経た後に洗浄処理等を施すことにより再利用することが可能である。また、第１ダミー基板２及び第２ダミー基板３は、ダミー基板剥離工程にレーザ光照射剥離法を採用しない場合には、高光透過特性が不要であることから、例えばシリコン基板等を用いてもよい。

単位ウェハ層基板体製作工程Ａは、第１剥離層形成工程Ａ−１において、第１ダミー基板２の主面上に、図４に示すように樹脂材を用いて例えばスピンコート法等により数μ程度の厚みと平坦性を有する第１剥離層２８を全面に亘って形成する。第１剥離層形成工程Ａ−１は、樹脂材として第１ダミー基板２と線膨張係数を大きく異にする、例えばエポキシ系樹脂、ポリイミド樹脂、フェノール樹脂、ベンゾシクロブテン樹脂等の熱可塑性樹脂や熱硬化性樹脂によって第１剥離層２８を形成する。第１剥離層２８は、後述する第１ダミー基板剥離工程Ａ−１０に際して剥離犠牲層として機能し、第１配線層９上に残るがドライエッチング法等により除去される。

単位ウェハ層基板体製作工程Ａにおいては、第１ダミー基板２を透過させてレーザ光Ｒを第１剥離層２８に照射させて第１配線層９から第１ダミー基板２を剥離する。単位ウェハ層基板体製作工程Ａにおいては、何らかの理由によりスポット位置を制御されたレーザ光Ｒが第１剥離層２８を通過して第１配線層９に達してダメージを与える虞もある。したがって、第１剥離層形成工程Ａ−１においては、第１剥離層２８が、上述した樹脂層上にさらにスパッタ法等により金属薄膜層を形成し、この金属薄膜層がメタルバリア層として作用して透過するレーザ光Ｒから第１配線層９を保護するようにしてもよい。

第１剥離層形成工程Ａ−１は、第１ダミー基板２の剥離工程がレーザ剥離法によらない場合に、例えば第１ダミー基板２に剥離フィルムを接合して第１剥離層２８を形成するようにしてもよい。第１剥離層形成工程Ａ−１は、剥離フィルムとして、加熱により接合力が低下して第１ダミー基板２の剥離を可能とさせる熱剥離型剥離フィルム、紫外線の照射により接合力が低下する紫外線型剥離フィルム或いは適当な溶液に浸すことにより接合力が低下する剥離フィルム等が用いられる。

単位ウェハ層基板体製作工程Ａは、第１配線層形成工程Ａ−２において、例えば第１剥離層２８上にパターニングしためっきレジスト層を形成した状態で銅めっきを施す銅めっき法により、第１剥離層２８上に図５に示すように所定の配線パターンや端子パターンを有する銅配線からなる第１配線層９を形成する。第１配線層形成工程Ａ−２は、上述したように高精度に平坦化された主面を有する第１ダミー基板２上に第１配線層９を形成することから、精密でかつ高密度、微細ピッチの第１配線層９を形成することが可能である。なお、第１配線層形成工程Ａ−２は、銅めっき法に限定されず、従来一般的に行われている種々の配線層形成技術、例えば第１剥離層２８上に無電界銅めっき法やスパッタ法等により形成した銅薄膜層を下地層として銅めっきにより所定の厚みの銅層を形成し、さらにこの銅層に対してエッチング法等によるパターニング処理を施して形成する等の適宜の方法により第１配線層９を形成することが可能である。

単位ウェハ層基板体製作工程Ａは、導電ポスト形成工程Ａ−３において、例えば第１配線層９の端子パターンを開口したマスキングを行った状態で銅めっきによるリフトオフ法により端子パターン上に図６に示すように所定の高さを有する複数個の導電ポスト１０を形成する。導電ポスト形成工程Ａ−３は、かかる銅めっきリフトオフ法に限定されず、例えば銅ペーストを用いた印刷法等の適宜の方法により導電ポスト１０を形成するようにしてもよい。導電ポスト形成工程Ａ−３は、精密に形成された第１配線層９上に微細なピッチにより複数の導電ポスト１０を形成することが可能である。

単位ウェハ層基板体製作工程Ａは、例えばドライエッチング法等により、図７に示すように第１剥離層２８上の半導体ディバイス８の搭載領域に対応した第１配線層９の形成部位を除去して半導体ディバイス搭載領域３２を形成する。なお、単位ウェハ層基板体製作工程Ａは、上述した第１配線層形成工程Ａ−２において半導体ディバイス搭載領域３２を予め抜きパターン領域として形成した場合には、この除去工程を不要とする。

単位ウェハ層基板体製作工程Ａは、半導体ディバイス搭載工程Ａ−４において、図８に示すように半導体ディバイス搭載領域３２上に半導体ディバイス８を適宜の治具を用いて位置決めした状態で搭載する。半導体ディバイス搭載工程Ａ−４は、半導体ディバイス８が、電極形成面１９側を搭載面として例えばこの電極形成面１９に接着剤を塗布し、半導体ディバイス搭載領域３２上に載置することにより、電極１８を第１剥離層２８上に直接接続させた状態で固定されて搭載される。なお、半導体ディバイス搭載工程Ａ−４は、特に大きな振動等が加えられて半導体ディバイス８が動くといった虞が無ければ、特に接着剤により固定する必要は無い。

単位ウェハ層基板体製作工程Ａは、導電ポスト形成工程Ａ−３の後工程として半導体ディバイス搭載工程Ａ−４を実施するようにしたが、この順序が逆であってもよい。単位ウェハ層基板体製作工程Ａは、後述するように研磨工程Ａ−６により半導体ディバイス８を機能に支障を来さない範囲で研磨して導電ポスト１０と同一の高さとする。導電ポスト形成工程Ａ−３は、厚みが大きな半導体ディバイス８が予め第１ダミー基板２上に搭載されていると、導電ポスト１０の形成に邪魔になることから半導体ディバイス搭載工程Ａ−４の後工程で実施することが好ましい。

単位ウェハ層基板体製作工程Ａは、封止樹脂層形成工程Ａ−５において、図９に示すように第１配線層９上に半導体ディバイス８と各導電ポスト１０を覆う封止樹脂層１１を形成する。封止樹脂層形成工程Ａ−５は、封止樹脂材として、半導体製造工程においてパッケージ樹脂材として一般的に用いられる例えばエポキシ系樹脂材やポリイミド樹脂或いはフィラーを含有させた樹脂材が用いられて形成される。

単位ウェハ層基板体製作工程Ａは、研磨工程Ａ−６において、図１０に示すように半導体ディバイス８と封止樹脂層１１に対して各導電ポスト１０の先端部を露出させる高さまで研磨が行われる。研磨工程Ａ−６は、例えばバックグラインド法等により、封止樹脂層１１とともに半導体ディバイス８の裏面を機能を損なわない範囲で研磨して封止樹脂層１１の研磨主面１６と半導体ディバイス８の研磨裏面１５と各導電ポスト１０の端面が同一面を構成する研磨面１３を形成する。なお、研磨工程Ａ−６は、研磨面１３に第１接続端子１４を構成する各導電ポスト１０の端面を露出させればよく、例えば半導体ディバイス８が各導電ポスト１０の高さよりも薄厚の場合には、この半導体ディバイス８を露出させるまで研磨する必要は無い。また、研磨工程Ａ−６は、半導体ディバイス８の機能を損なわない範囲まで研磨することから、各導電ポスト１０の先端部も研磨する。

単位ウェハ層基板体製作工程Ａは、上述した研磨工程Ａ−６により研磨面１３に端面が露出された各導電ポスト１０が、各層単位ウェハ層体５間或いは制御基板２５との接続電極となる第１接続端子１４を構成する。単位ウェハ層基板体製作工程Ａは、第１接続端子形成工程Ａ−７により、各導電ポスト１０の端面上にＳｎ−Ａｕ層やＴｉ−Ａｕ層等からなる電極膜を形成して第１接続端子１４を形成する。単位ウェハ層基板体製作工程Ａは、以上の工程を経て図１１に示す第１中間体２９を製作する。

単位ウェハ層基板体製作工程Ａは、第１中間体２９の研磨面１３上に第２ダミー基板３が接合されて第２中間体３０を製作する。第２ダミー基板３は、上述したダミー基板２と同等の部材であり、第１剥離層形成工程Ａ−１と同様の工程からなる第２剥離層形成工程Ａ−８により、主面上に第２剥離層３１が形成される。第２剥離層形成工程Ａ−８は、第２ダミー基板３が第１ダミー基板剥離工程Ａ−１０と同等の剥離工程により剥離されることが望ましいことから、第１剥離層２８と同一材料により第２剥離層３１を形成する。

単位ウェハ層基板体製作工程Ａは、第２ダミー基板接合工程Ａ−９において、図１２に示すように第２ダミー基板３が第２剥離層３１を接合面として第１中間体２９の研磨面１３上に重ね合わされた状態で第１中間体２９に対して加圧、加熱することにより、第２ダミー基板３を接合して第２中間体３０を製作する。

単位ウェハ層基板体製作工程Ａは、上述した第２中間体３０に対して第１ダミー基板剥離工程Ａ−１０を施して、第１ダミー基板２を剥離する。第１ダミー基板剥離工程Ａ−１０は、第１ダミー基板２に対してその底面側からレーザ装置から出射したレーザ光Ｒを照射することにより、図１３に示すように第１剥離層２８との界面において第１ダミー基板２を剥離する。第１ダミー基板剥離工程Ａ−１０は、上述したように第１ダミー基板２に光透過性が良好なガラス基板や石英基板を用いたことから、第１ダミー基板２を透過したレーザ光Ｒが効率よく第１剥離層２８に達し、この第１剥離層２８を加熱する。第２中間体３０は、第１ダミー基板２と第１剥離層２８とに熱膨張率に大きな差異があることから、加熱された第１剥離層２８が第１ダミー基板２の主面から剥離する現象が生じ、結果として第１ダミー基板２が効率よくかつきれいに剥離する。

単位ウェハ層基板体製作工程Ａは、第１ダミー基板２が剥離された第１配線層９上に第１剥離層２８が残留しており、この第１剥離層２８を第１剥離層除去工程Ａ−１１において例えばプラズマエッチング法やイオンエッチング法等のドライエッチング法により除去することにより図１４に示す第３中間体３３を形成する。第３中間体３３は、上述したように平坦化された第１ダミー基板２の主面上に第１剥離層２８を介して第１配線層９を形成したことから、剥離面３４も平坦面を構成する。また、第３中間体３３は、半導体ディバイス８の電極形成面１９に設けられた電極１８が第１配線層９の剥離面３４と同一面を構成して露出している。

単位ウェハ層基板体製作工程Ａは、誘電絶縁層形成工程Ａ−１２において、第１配線層９の剥離面３４上に誘電絶縁層２０を形成する。誘電絶縁層形成工程Ａ−１２は、一般的な多層配線層形成技術に用いられる誘電絶縁樹脂材、例えば高周波特性に優れたベンゾシクロブテン等を用いてスピンコート法等により均一な厚みの誘電絶縁層２０を形成する。

単位ウェハ層基板体製作工程Ａは、第２配線層形成工程Ａ−１３において、誘電絶縁層２０上に所定の配線パターンや第２接続端子２２を有する第２配線層１２を形成する。第２配線層形成工程Ａ−１３は、上述したように平坦主面を有する第１ダミー基板２を剥離した剥離面３４上に形成した誘電絶縁層２０に第２配線層１２を形成する。したがって、第２配線層形成工程Ａ−１３は、高密度で微細な配線パターンを有する第２配線層１２を形成することが可能である。

第２配線層形成工程Ａ−１３は、後述するように各単位ウェハ層体５を多層化して半導体パッケージ１を製造することから、第２配線層１２がそれぞれ誘電絶縁層２０の主面と共同して平坦な積層面を構成することが好ましい。第２配線層形成工程Ａ−１３は、例えば感光性誘電絶縁樹脂材により形成された誘電絶縁層２０に対して第２配線層１２の配線パターンの対応部位にマスキングをした状態で露光処理を行った後に、エッチング処理により露光部位を除去して凹溝を形成する。第２配線層形成工程Ａ−１３は、凹溝を形成した誘電絶縁層２０上に全面に亘って銅めっき処理を施した後に、誘電絶縁層２０が露出するまで銅めっき層に研磨処理を施すことにより凹溝内に銅めっき層が残って第２配線層１２を形成する。

なお、第２配線層形成工程Ａ−１３は、上述した配線層形成工程に限定されず、一般的な多層配線層形成技術により第２配線層１２を形成するようにしてもよい。第２配線層形成工程Ａ−１３は、例えば誘電絶縁層２０上に銅めっき法等により全面に亘って銅膜層を形成し、この銅膜層に対してエッチング処理を施して不要な銅膜層を除去して第２配線層１２のパターニングを行う。第２配線層形成工程Ａ−１３は、誘電絶縁層２０と同一の誘電絶縁樹脂材によりパターニングを行った銅膜層を被覆して全面に亘って絶縁層を形成する。第２配線層形成工程Ａ−１３は、この絶縁層に研磨処理を施して、配線パターンと絶縁層が同一面を構成する第２配線層１２を形成する。

第２配線層形成工程Ａ−１３においては、必要に応じて多層配線層からなる第２配線層１２を形成するようにしてもよく、また配線パターンや第２接続端子２２とともに薄膜レジスタ素子や薄膜インダクタ素子或いは薄膜キャパシタ素子等の薄膜受動素子も形成される。第２配線層形成工程Ａ−１３は、上述した構造から、高精度の薄膜受動素子を内部に形成することが可能である。

第２配線層形成工程Ａ−１３は、第２配線層１２内の薄膜レジスタ素子形成部位に対して、例えば窒化タンタル、タンタル、クロム或いはニッケルクロム等のレジスタ素子形成材料を用いてスパッタリング法や蒸着法或いは印刷法やリソグラフ法等の薄膜形成技術により所望の形状にパターン形成することによって、薄膜レジスタ素子を形成する。また、第２配線層形成工程Ａ−１３は、第２配線層１２内に例えばラセン状銅パターンを形成することにより薄膜インダクタ素子を形成する。第２配線層形成工程Ａ−１３は、第２配線層１２の高さ方向に相対する配線パターンの電極間に、例えば誘電体を成膜したり、窒化タンタル等の金属膜を陽極酸化させる方法等により誘電体層を形成することにより薄膜キャパシタ素子を形成する。

単位ウェハ層基板体製作工程Ａは、ビア形成工程Ａ−１４において、第２配線層１２と第１配線層９に形成した端子部や半導体ディバイス８の電極１８とを接続するビア２１を形成する。ビア形成工程Ａ−１４は、例えば第２配線層１２の所定位置からレーザ加工等により第１配線層９の端子部や半導体ディバイス８の電極１８に達するビアホールを形成した後に、導電ペースト等による孔埋めや蓋形成を経てビア２１を形成する。単位ウェハ層基板体製作工程Ａは、ビア形成工程Ａ−１４を経て図１５に示すように剥離面３４上に誘電絶縁層２０と第２配線層１２とが積層され、誘電絶縁層２０内に形成したビア２１により第２配線層１２と第１配線層９に形成した端子部や半導体ディバイス８の電極１８が接続された第４中間体３５を製作する。第４中間体３５は、同図に示すように第２配線層１２が誘電絶縁層２０と同一面を構成して形成される。

なお、ビア形成工程Ａ−１４は、上述した第２配線層形成工程Ａ−１３に際して、凹溝形成と同様にして誘電絶縁層２０を貫通するビアホールを形成し、銅めっき処理によりこのビアホール内に銅めっき層を形成することによりビア形成を同時に行うようにしてもよい。また、ビア形成工程Ａ−１４は、一般的な多層配線層形成技術において実施されている適宜のビア形成技術によりビア２１を形成するようにしてもよい。さらに、ビア形成工程Ａ−１４は、第２配線層形成工程Ａ−１３の前工程として実施してもよい。

単位ウェハ層基板体製作工程Ａは、接続バンプ形成工程Ａ−１５において、第４中間体３５に対して図１６に示すように第２配線層１２の第２接続端子２２上にそれぞれ接続バンプ１７を形成し、第２ダミー基板３上に単位ウェハ層体５を積層形成した単位ウェハ層基板体４を製作する。接続バンプ形成工程Ａ−１５は、例えばボールボンディング法やスタッド（ボール）バンプ接合法或いはめっき法により接続バンプ１７を形成する。接続バンプ１７としては、例えば低温で共晶を形成するＣｕバンプやＡｕバンプ或いはＳｎやＳｎＡｇ等の半田バンプ又はこれらの材料を混合した接続バンプを形成する。

半導体パッケージ１の製造工程は、上述した工程を基本工程とする単位ウェハ層基板体製作工程Ａにより、各層の機能に応じて選択された半導体ディバイス８を搭載するとともにそれぞれ所定の配線パターンを有する第１配線層９や第２配線層１２を形成した単位ウェハ層基板体４Ａ〜４Ｎ（４Ｃ）を製作する。半導体パッケージ１の製造工程は、各層の単位ウェハ層基板体製作工程Ａにおいて、例えば導通検査工程を実施して、良品と判定した単位ウェハ層基板体４のみを次工程へと供給する。

半導体パッケージ１の製造工程においては、上述したようにそれぞれ別工程の単位ウェハ層基板体製作工程Ａにより、単位ウェハ層基板体４Ａ〜４Ｃを製作することで、リードタイムの短縮化と歩留り向上によりコスト低減と信頼性の向上を図った半導体パッケージ１を製造することが可能となる。半導体パッケージ１の製造工程においては、各半導体ディバイス８に対して薄型化を図るために機能を損なわない範囲で裏面の研磨を行うが、汎用の半導体ディバイスを選択して搭載することが可能であり目的に応じた三次元半導体パッケージ１を廉価に製造することが可能である。

半導体パッケージ１の製造工程は、図１に示すように単位ウェハ層体接合工程Ｃにより第２ダミー基板３Ａ上に単位ウェハ層体５Ａを形成した第１層単位ウェハ層基板体４Ａに対して、上層に単位ウェハ層体５が順次接合される。したがって、半導体パッケージ１の製造工程においては、上層単位ウェハ層基板体４Ｂ、４Ｃに対して、第１層単位ウェハ層基板体４Ａとの接合を行うための段取り工程Ｂが施される。

段取り工程Ｂは、上層単位ウェハ層基板体４Ｂ、４Ｃにおいてほぼ同等であることから、第２層単位ウェハ層基板体４Ｂに施す段取り工程について代表して説明する。段取り工程Ｂは、第２層単位ウェハ層基板体４Ｂから第２ダミー基板３Ｂを剥離する第２ダミー基板剥離工程Ｂ−１と、第２ダミー基板３Ｂが剥離されて研磨面１３上に残った第２剥離層３１を除去する第２剥離層除去工程Ｂ−２と、研磨面１３上に接着層２３を形成する接着層形成工程Ｂ−３と、接着層２３にバンプ開口２４を形成するバンプ開口形成工程Ｂ−４とを経て第２層単位ウェハ層体５Ｂを製作する。なお、第３層単位ウェハ層基板体４Ｃに対しても、同等の第２ダミー基板剥離工程ＢＣ−１と、第２剥離層除去工程ＢＣ−２と、接着層形成工程ＢＣ−３と、バンプ開口形成工程ＢＣ−４とが施されて第３層単位ウェハ層体５Ｃが製作される。

段取り工程Ｂは、第２ダミー基板剥離工程Ｂ−１が、上述した単位ウェハ層基板体製作工程Ａの第１ダミー基板剥離工程Ａ−１０と同等の工程であり、第２ダミー基板３に対してその底面側からレーザ装置から出射したレーザ光Ｒを照射することにより、第２剥離層３１との界面において第２ダミー基板３を剥離する。第２ダミー基板剥離工程Ｂ−１においても、光透過性が良好なガラス基板や石英基板により形成された第２ダミー基板３を透過したレーザ光Ｒが効率よく第２剥離層３１に達し、この第２剥離層３１を加熱する。第２ダミー基板剥離工程Ｂ−１においても、第２ダミー基板３と第２剥離層３１との大きな熱膨張率の差異により第２層単位ウェハ層基板体４Ｂから第２ダミー基板３Ｂが効率よくかつきれいに剥離する。

段取り工程Ｂは、第２剥離層除去工程Ｂ−２が、上述した単位ウェハ層基板体製作工程Ａの第１剥離層除去工程Ａ−１１と同等の工程であり、第２ダミー基板３Ｂが剥離されて研磨面１３Ｂ上に残った第２剥離層３１を除去する。第２剥離層除去工程Ｂ−２は、例えばドライエッチング法等により第２剥離層３１を除去し、平坦化された研磨面１３を露出させる。

段取り工程Ｂは、接着層形成工程Ｂ−３において、第２層単位ウェハ層体５Ｂを第１層単位ウェハ層基板体４Ａに接合するための接着層２３を露出された研磨面１３上に形成する。接着層形成工程Ｂ−３は、接着層２３が、上述した誘電絶縁層２０を形成する樹脂材と同等の絶縁樹脂材が用いられ、研磨面１３上に例えばスピンコート法等により均一な厚みを有して形成される。また、接着層形成工程Ｂ−３は、接着絶縁フィルムを研磨面１３上に接合して接着層２３を形成するようにしてもよい。

段取り工程Ｂは、バンプ開口形成工程Ｂ−４において、接着層２３に各導電ポスト１０に設けられた第１接続端子１４にそれぞれ対応位置されてこの第１接続端子１４をそれぞれ外方に露出させるバンプ開口２４を形成する。バンプ開口形成工程Ｂ−４は、例えば接着層２３が感光性絶縁樹脂材により形成される場合に、周知のリソグラフィ技術によりバンプ開口２４を形成する。また、バンプ開口形成工程Ｂ−４は、接着層２３が非感光性絶縁樹脂材により形成される場合に、プラズマエッチング法等の周知のドライエッチング技術によりバンプ開口２４を形成する。

半導体パッケージ１の製造工程は、上述した段取り工程Ｂを経て、第１層単位ウェハ層基板体４Ａに接合する第２層単位ウェハ層体５Ｂ及び第３層単位ウェハ層体５Ｃをそれぞれ製作する。なお、第３層単位ウェハ層体５Ｃの段取り工程ＢＣにおいては、上層に単位ウェハ層体５が接合されることが無いので、接着層形成工程ＢＣ−３やバンプ開口形成工程ＢＣ−４を不要としてもよい。第３層単位ウェハ層体５Ｃの段取り工程ＢＣは、接着層形成工程ＢＣ−３に代えて第２配線層１２Ｃを保護するソルダレジスト層を形成するとともに、このソルダレジスト層に実装電子部品７を実装するための開口部を形成する工程を施すようにしてもよい。

半導体パッケージ１の製造工程は、上述した段取り工程Ｂを経て、図１７において一部を省略して示す第２層単位ウェハ層体５Ｂを製作し、この第２層単位ウェハ層体５Ｂを第２層接合工程Ｃ−１により上述した接着層２３Ｂを介して第１層単位ウェハ層基板体４Ａの第２配線層１２上に接合する。第２層接合工程Ｃ−１は、図１７に示すように第１層単位ウェハ層基板体４Ａと第２層単位ウェハ層体５Ｂが、第２配線層１２Ａ側の第２接続端子２２Ａに設けた接続バンプ１７Ａと相対する導電ポスト１０Ｂの第１接続端子１４Ｂに対応して形成したバンプ開口２４とを対向させるようにして組み合わされる。

第２層接合工程Ｃ−１は、第１層単位ウェハ層基板体４Ａと第２層単位ウェハ層体５Ｂを加熱・加圧することにより接着層接着層２３Ｂを介して一体化し、図１８に示した中間積層体６を製作する。第２層接合工程Ｃ−１は、上述したように第２ダミー基板３Ａを有することにより機械的剛性が保持された第１層単位ウェハ層基板体４Ａに対して第２層単位ウェハ層体５Ｂを接合することから、ハンドリング性も保持され効率よくかつ精密に位置決めして第１層単位ウェハ層基板体４Ａと第２層単位ウェハ層体５Ｂとを接合することを可能とする。

第２層接合工程Ｃ−１は、例えば接続バンプ１７を半田系めっきバンプによって形成した場合に、半田の溶融温度以上に加熱しながら第１層単位ウェハ層基板体４Ａと第２層単位ウェハ層体５Ｂを加圧することにより相対する接続バンプ１７Ａと第１接続端子１４Ｂとが半田接続され、第１層単位ウェハ層基板体４Ａと第２層単位ウェハ層体５Ｂとを接合することを可能とする。

中間積層体６は、接続バンプ１７Ａがバンプ開口２４に嵌合して第１接続端子１４Ｂと接続されることにより、第１層単位ウェハ層基板体４Ａの第２配線層１２と第２層単位ウェハ層体５Ｂの導電ポスト１０Ｂを電気的に接続する。なお、中間積層体６は、第２層単位ウェハ層体５Ｂ側にバンプ開口２４が形成されていない場合に、接続バンプ１７Ａが接着層２３Ｂを突き破って第１接続端子１４Ｂと接続される。

半導体パッケージ１の製造方法は、上述した中間積層体６を構成する第２層単位ウェハ層体５Ｂ上に、第Ｎ層（第３層）接合工程Ｃ−２により上層単位ウェハ層体５が順次接合される。半導体パッケージ１の製造方法は、所定層数の単位ウェハ層体５を接合した状態で、第２ダミー基板剥離工程Ｃ−３により第１層単位ウェハ層基板体４Ａから第２ダミー基板３Ａを剥離する。この第１層単位ウェハ層基板体４Ａに施す第２ダミー基板剥離工程Ｃ−３も、上述した上層単位ウェハ層基板体４に施す第２ダミー基板剥離工程Ｂ−１と同等の工程であり、第２ダミー基板３Ａの底面側からレーザ光Ｒを照射して第２剥離層３１Ａを界面として図１９に示すように第２ダミー基板３Ａを剥離する。

半導体パッケージ１の製造方法は、上述した第２剥離層除去工程Ｂ−２と同等に例えばドライエッチング法等による第２剥離層除去工程Ｃ−４を施して、第２ダミー基板３Ａを剥離することにより第１層単位ウェハ層体５Ａの研磨面１３Ａ上に残った第２剥離層３１Ａを除去する。

半導体パッケージ１は、上述したように第２ダミー基板３Ａが剥離されるとともに第２剥離層３１Ａが除去された第１層単位ウェハ層体５Ａの研磨面１３Ａを実装面として制御基板２５等に実装される。したがって、半導体パッケージ１の製造方法は、接続バンプ形成工程Ｃ−５により、研磨面１３Ａに露出された各導電ポスト１０Ａの第１接続端子１４Ａにそれぞれ接続バンプ１７Ａが設けられる。

半導体パッケージ１の製造方法は、部品実装工程Ｃ−６により最上層を構成する第３層単位ウェハ層体５Ｃの第２配線層１２Ｃ上に第２接続端子２２Ｃを介して外付けの電子部品７を表面実装法等により実装することにより半導体パッケージ１を製造する。

なお、半導体パッケージ１の製造方法においては、第Ｎ層接合工程Ｃ−２の後工程として、第２ダミー基板剥離工程Ｃ−３、第２剥離層除去工程Ｃ−４、接続バンプ形成工程Ｃ−５、部品実装工程Ｃ−６の工程順序で半導体パッケージ１を製造するようにしたが、かかる工程順序に限定されないことは勿論である。半導体パッケージ１の製造方法においては、例えば第２ダミー基板剥離工程Ｃ−３の前工程として部品実装工程を行うようにしてもよい。

上述した半導体パッケージ１の製造工程においては、各単位ウェハ層体５が薄厚で機械的剛性が小さいく、単体の状態で工程間の搬送や位置決め等を行う場合に取り扱いが面倒であるとともに折れ曲がり等が発生する虞がある。したがって、半導体パッケージ１の製造工程においては、第２ダミー基板３を接合した状態を保持した状態で第１ダミー基板２を剥離して第２配線層１２の形成や多層化が行われるようにする。半導体パッケージ１の製造工程においては、例えば厚みの大きな半導体ディバイス８を搭載することにより封止樹脂層１１の厚みも大きくなって各単位ウェハ層体５がある程度の機械的剛性を有する場合に、第２ダミー基板３の接合工程を不要として第２配線層形成工程Ａ−１３等を実施することも可能である。

実施の形態として示す半導体パッケージの製造工程図である。 単位ウェハ層基板体の製作工程図である。 半導体パッケージの断面図である。 単位ウェハ層基板体の製作工程の説明図であり、第１ダミー基板に第１剥離層を形成した図である。 第１剥離層上に第１配線層を形成した図である。 第１配線層上に導電ポストを形成した図である。 第１配線層に半導体ディバイスの搭載領域をパターニングした図である。 第１ダミー基板に半導体ディバイスを搭載した図である。 封止樹脂層を形成した図である。 研磨工程を施した図である。 導電ポストに第１接続端子を形成した第１中間体を示す図である。 第２ダミー基板を接合した第２中間体の図である。 第１ダミー基板を剥離する図である。 第１剥離層を除去した第３中間体を示す図である。 第２配線層を形成した第４中間体を示す図である。 単位ウェハ層基板体を示す図である。 第１層単位ウェハ層基板体に対して第２層単位ウェハ層体を接合する工程の説明図である。 第１層単位ウェハ層基板体に第２層単位ウェハ層体を接合した中間積層体を示す図である。 第１層単位ウェハ層基板体から第２ダミー基板を剥離する工程の説明図である。 マルチ・チップ・モジュールの構成図である。

符号の説明

１ 半導体パッケージ、２ 第１ダミー基板、３ 第２ダミー基板、４ 単位ウェハ層基板体、５ 単位ウェハ層体、７ 実装電子部品、８ 半導体ディバイス、９ 第１配線層、１０ 導電ポスト、１１ 封止樹脂層、１２ 第２配線層、１３ 研磨面、１４ 第１接続端子、１７ 接続バンプ、１８ 電極、１９ 電極形成面、２０ 誘電絶縁層、２１ ビア、２２ 第２接続端子、２３ 接着層、２４ バンプ開口、２５ 制御基板、２６ 発光ディバイス、２７ 受光ディバイス、２８ 第１剥離層、３１ 第２剥離層、３４ 剥離面

Claims (3)

1. 主面上に第１剥離層を形成した第１ダミー基板を用い、
   上記第１剥離層上に第１配線層を形成する第１配線層形成工程と、
   上記第１配線層上に複数個の導電ポストを形成する導電ポスト形成工程と、
   上記第１剥離層上の上記第１配線層の非形成領域に、電極形成面を搭載面として少なくとも１個以上の半導体ディバイスを搭載する半導体ディバイス搭載工程と、
   上記第１ダミー基板上に、上記導電ポストと上記半導体ディバイス及び上記第１配線層を封止する封止樹脂層を形成する封止樹脂層形成工程と、
   上記封止樹脂層と上記半導体ディバイス及び上記導電ポストを研磨して上記導電ポストの先端部を研磨面に露出させて第１接続端子として構成する研磨工程と、
   主面上に第２剥離層を形成した第２ダミー基板を用い、
   上記第２ダミー基板を上記第２剥離層を介して上記研磨面上に接合する第２ダミー基板接合工程と、
   上記第１剥離層を介して上記第１ダミー基板を剥離することにより、上記第１配線層及び上記半導体ディバイスの上記電極形成面を剥離面に露出させる第１ダミー基板剥離工程と、
   上記剥離面上に、上記第１配線層や上記半導体ディバイスの電極と接続されるとともに上面側にビアを介して接続された第２接続端子を有する第２配線層を形成する第２配線層形成工程と
   を経て、第２ダミー基板上に、第２剥離層を介して上記半導体ディバイスと上記第１配線層及び上記各導電ポストを埋め込んだ上記封止樹脂層と、この封止樹脂層上に積層形成された第２配線層からなる単位ウェハ層体が積層された単位ウェハ層基板体を製作し、
   上記単位ウェハ層基板体製作工程を経て製作した第１層単位ウェハ層基板体の上記第２配線層上に、
   別工程により製作した第２単位ウェハ層基板体に対して上記第２剥離層を介して上記第２ダミー基板を剥離して上記半導体ディバイスの実装面及びこの実装面と同一面を構成する上記各導電ポストの第１接続端子を露出させる第２ダミー基板剥離工程と、この露出面に接着層を形成する接着層形成工程を施して製作した第２層単位ウェハ層体を接合する第２層単位ウェハ層体接合工程を施して、上記第１層単位ウェハ層基板体と上記第２層単位ウェハ層体との中間積層体を製作し、
   上記中間積層体に対して、別工程により製作した上層単位ウェハ層基板体にそれぞれ第２ダミー基板剥離工程と接着層形成工程を施して製作した各層単位ウェハ層体を積層する単位ウェハ層体接合工程を順次施した後に、上記第１層単位ウェハ層基板体から上記第２剥離層を介して上記第２ダミー基板を剥離する工程を施して、三次元半導体モジュールを製造することを特徴とする三次元半導体モジュールの製造方法。
2. 上記単位ウェハ層基板体製作工程が、同一或いは異なる機能の半導体ディバイスを有する複数種の上記単位ウェハ層基板体を製作することを特徴とする請求項１に記載の三次元半導体モジュールの製造方法。
3. 最上層を構成する上記単位ウェハ層体の上記第２配線層上に、外付けの実装電子部品を実装する外付け部品実装工程を有することを特徴とする請求項１に記載の三次元半導体モジュールの製造方法。

Images