KR100909155B1 - 멀티칩 회로 모듈 및 그 제조 방법 - Google Patents

멀티칩 회로 모듈 및 그 제조 방법 Download PDF

Info

Publication number
KR100909155B1
KR100909155B1 KR1020037009617A KR20037009617A KR100909155B1 KR 100909155 B1 KR100909155 B1 KR 100909155B1 KR 1020037009617 A KR1020037009617 A KR 1020037009617A KR 20037009617 A KR20037009617 A KR 20037009617A KR 100909155 B1 KR100909155 B1 KR 100909155B1
Authority
KR
South Korea
Prior art keywords
layer
circuit module
unit wiring
delete delete
base substrate
Prior art date
Application number
KR1020037009617A
Other languages
English (en)
Other versions
KR20040060843A (ko
Inventor
쯔요시 오가와
유지 니시따니
Original Assignee
소니 가부시끼 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 가부시끼 가이샤 filed Critical 소니 가부시끼 가이샤
Publication of KR20040060843A publication Critical patent/KR20040060843A/ko
Application granted granted Critical
Publication of KR100909155B1 publication Critical patent/KR100909155B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4647—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits by applying an insulating layer around previously made via studs
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682—Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68363—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving transfer directly from an origin substrate to a target substrate without use of an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/01—Tools for processing; Objects used during processing
    • H05K2203/0147—Carriers and holders
    • H05K2203/016—Temporary inorganic, non-metallic carrier, e.g. for processing or transferring
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/007—Manufacture or processing of a substrate for a printed circuit board supported by a temporary or sacrificial carrier

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 칩을 탑재함과 함께 이들을 접속하는 회로 패턴이나 입출력 단자 등이 형성된 멀티칩 회로 모듈로서, 각 단위 배선층(8∼12)이 표면 평탄화 처리가 실시된 하층 단위 배선층에 상층의 단위 배선층이 적층 형성됨과 함께 비어-온-비어(via-on-via) 구조에 의해 상호 층간 접속되어 적층 형성되어 다층 배선부(2)가 구성되고, 이 다층 배선부(2)에 실장된 반도체 칩(6)을 밀봉 수지층(7)과 함께 연마하여 박형화하고 있다.
인터포저, 비어-온-비어, 멀티칩, 모듈

Description

멀티칩 회로 모듈 및 그 제조 방법{MULTI-CHIP CIRCUIT MODULE AND METHOD FOR PRODUCING THE SAME}
본 발명은 복수의 IC나 LSI 등의 반도체 칩을 탑재함과 함께 이들을 접속하는 회로 패턴이나 입출력 단자 등이 형성된 멀티칩 회로 모듈 및 그 제조 방법에 관한 것이다.
본 출원은 일본에서 2001년 11월 22일에 출원된 일본 특허 출원 번호2001-358246을 기초로 하여 우선권을 주장하는 것으로, 이 출원은 참조하는 것에 의해, 본 출원에 원용된다.
퍼스널 컴퓨터, 휴대 전화기, 비디오 기기, 오디오 기기 등의 디지털 신호를 이용하는 전자 기기에는 각종 IC 소자나 LSI 소자 등의 반도체 칩을 탑재한 멀티칩 회로 모듈이 구비되어 있다. 이러한 종류의 전자 기기에 있어서는 회로 패턴의 미세화, IC 패키지의 소형화나 집적 규모의 비약적인 향상, 다핀화 또는 실장 방법의 개선 등에 의해 멀티칩 회로 모듈의 소형화, 고기능화가 도모됨으로써, 소형 경량화 또는 박형화가 도모될뿐만 아니라, 고성능화, 고기능화, 다기능화, 고속 처리화 등이 도모되고 있다.
멀티칩 회로 모듈에는, 예를 들면 로직 기능과 메모리 기능 또는 아날로그 기능과 디지털 기능 등과 같이 서로 다른 기능을 혼재시킨, 소위 시스템 LSI를 구성한 것도 있다. 멀티칩 회로 모듈에는 각 프로세스의 기능 블록을 개별적인 반도체 칩으로 제조하여, 이들 반도체 칩을 동일 기판 상에 실장한, 소위 멀티칩 회로 모듈을 구성한 것도 있다.
그런데, 멀티칩 회로 모듈에 있어서는, 성능 향상을 더욱 도모하기 위해서는 마이크로 프로세서나 메모리 칩 사이의 신호 배선의 고속화, 고밀도화가 문제로 되어 있으며, 또한 배선 지연의 문제에 대한 대응도 도모하지 않으면 된다. 멀티칩 회로 모듈에 있어서는, 각 소자(칩) 내에서 ㎓를 초과하는 클럭 주파수의 실현이 도모되어도, 칩 사이에서의 배선에 의한 신호 지연이나 반사 등의 문제 때문에 클럭 주파수를 한 자릿수 단위로 낮추지 않으면 안된다. 멀티칩 회로 모듈에 있어서는 신호 배선의 고속화, 고밀도화를 도모함으로써, 예를 들면 전자 방해 잡음(EMI: electoromagnetic interfence)이나 전자 정합(EMC: electoromagnetic compatibility)의 대책도 필요하게 된다. 따라서, 멀티칩 회로 모듈에 있어서는 칩 기술뿐만 아니라, 패키지나 보드 등의 실장 기술을 포함시킨 시스템 기술로서 전체적으로 고집적화나 고성능화를 도모할 필요가 있다.
종래, 멀티칩 회로 모듈로서, 도 38에 도시한 바와 같이 구성된 것이 있다. 도 38에 도시하는 멀티칩 회로 모듈(100)은 인터포저(101)의 주면(101a) 상에 복수의 반도체 칩(102A, 102B)을 탑재하여 이루어지는 플립 칩형이 그것이다. 이 멀티칩 회로 모듈(100)은 인터포저(101)의 표리 주면(101a, 101b)에 도시를 생략하지만, 각각 적절한 회로 패턴이나 랜드, 입출력 단자 등이 형성되어 있다. 멀티칩 회로 모듈(100)은 인터포저(101)의 주면(101a)에 각 반도체 칩(102A, 102B)을 소정의 랜드(103) 상에 각각 플립 칩 접속하여 탑재함과 함께, 언더 필(104)에 의해 접속 부위를 피복하고 있다. 멀티칩 회로 모듈(100)에는 인터포저(101)의 주면(101b)에 형성한 랜드에 각각 땜납 볼(105)이 탑재되어 있으며, 예를 들면 마더 기판 등에 장착한 상태에서 리플로우 땜납 처리를 실시하여 땜납 볼(105)을 용융하여 고화함으로써 실장된다.
상술한 바와 같이 종래의 멀티칩 회로 모듈(100)은, 복수의 반도체 칩(102A, 102B)이 인터포저(101)의 주면(101a)에 횡렬 상태로 배열되어 실장되지만, 각 반도체 칩(102A, 102B) 사이를 접속하는 배선이 인터포저(101) 측에 형성되는 회로 패턴에 의해 제약을 받는다. 멀티칩 회로 모듈(100)은 장치의 다기능화, 고속화 등에 수반하여 많은 반도체 칩(102A, 102B)을 구비하게 되어 점점 더 많은 배선 수가 필요하게 된다. 멀티칩 회로 모듈(100)은 일반적인 기판 제조 기술로 제조되는 인터포저(101)에 형성하는 배선 패스의 피치가, 제조 조건 등의 제약에 의해 최소한 약 100㎛ 정도로 크기 때문에, 복수의 반도체 칩(102A, 102B) 사이에서 많은 접속을 행하는 경우에 큰 면적 또는 다층화된 인터포저(101)를 필요로 한다.
멀티칩 회로 모듈(100)에 있어서는, 다층화된 인터포저(101)를 이용하는 경우에, 비어를 통한 층간 접속이나 각 반도체 칩(102A, 102B) 사이의 접속이 행해지지만, 가공 조건으로부터 그 홀 직경이 최소한 약 50㎛ 정도이고, 또한 랜드 직경도 최소한 약 50㎛ 정도이므로, 대형의 인터포저(101)를 필요로 한다. 멀티칩 회로 모듈(100)은, 이 때문에 각 반도체 칩(102A, 102B) 사이를 접속하는 인터포저(101)에 형성되는 배선 패스가 길어짐과 함께 많은 비어가 형성되어, L·C·R 성분이 크게 된다.
멀티칩 회로 모듈(100)은, 인터포저(101)의 한쪽의 주면에 복수의 반도체 칩(102A, 102B)을 실장함과 함께, 다른 쪽의 주면이 마더 기판 등에 실장하기 위한 실장면으로 되어 다수의 접속용 범프가 형성된다. 따라서, 멀티칩 회로 모듈(100)은 실장면 측에 반도체 칩(102A, 102B)이나 다른 전자 부품 등이 실장되지 않는 편면 실장형으로서 구성되므로, 반도체 칩(102A, 102B)의 주변 회로의 취득이나 고밀도 실장화가 곤란하다.
〈발명의 개시〉
본 발명의 목적은, 종래의 멀티칩 회로 모듈이 갖는 문제점을 해소할 수 있는 신규한 멀티칩 회로 모듈 및 그 제조 방법을 제공하는 데 있다.
본 발명의 다른 목적은, 미세하고 고밀도의 회로 패턴을 다층 배선부 내에 고정밀도로 형성하고, 또한 박형화와 반도체 칩의 배선 길이의 단축화를 도모하여, 고속 처리화나 신뢰성 향상을 도모한 멀티칩 회로 모듈 및 그 제조 방법을 제공하는 데 있다.
상술한 목적을 달성하기 위해서 제안되는 본 발명에 따른 멀티칩 회로 모듈은, 절연층 내에 소정의 회로 패턴이 형성됨과 함께 표면에 평탄화 처리를 실시하여 이루어지는 단위 배선층이 층간 접속되어 다층으로 형성되고, 또한 최외층을 구성하는 단위 배선층에 접속 단자가 형성되어 이루어지는 다층 배선부와, 이 다층 배선부 중 적어도 한쪽의 최외층 단위 배선층의 주면에 실장된 반도체 칩과, 최외 층 단위 배선층의 주면에 반도체 칩과 접속 단자를 밀봉하여 형성되는 밀봉 수지층으로 구성된다. 멀티칩 회로 모듈은 밀봉 수지층에 연마 처리가 실시되어, 반도체 칩이 연마됨과 함께 접속 단자가 노출되어 있다.
본 발명에 따른 멀티칩 회로 모듈은, 각 단위 배선층이 평탄화 처리가 실시된 하층 단위 배선층에 상층의 단위 배선층이, 소위 비어-온-비어 구조에 의해 상호 층간 접속되어 적층 형성됨으로써, 각 반도체 칩 사이에서의 대용량, 고속, 고밀도 버스에 대응한 미세하고 고밀도의 회로 패턴이 다층 배선부 내에 고정밀도로 형성된다. 이 멀티칩 회로 모듈은, 미세하고 고밀도의 회로 패턴을 구성하는 다층 배선부에 반도체 칩이 직접 탑재되어 상호 접속됨으로써 그 배선 길이의 단축화가 도모되고, 전송되는 신호의 감쇠가 저감됨과 함께 신호 지연이 최소한으로 된다. 또한, 본 발명에 따른 멀티칩 회로 모듈은, 박형화된 다층 배선부에 반도체 칩을 실장하여, 이 반도체 칩을 밀봉하는 밀봉 수지층에 연마 처리를 실시하여 반도체 칩마다 연마함으로써 박형화가 한층 더 도모된다.
상술한 목적을 달성하기 위해서 제안되는 본 발명에 따른 멀티칩 회로 모듈의 제조 방법은, 베이스 기판의 평탄화된 주면 상에 균일한 두께를 갖는 박리층을 형성하는 박리층 형성 공정과, 베이스 기판의 박리층 상에 절연층을 형성함과 함께 이 절연층 내에 소정의 회로 패턴을 형성하여 이루어지는 제1층째의 단위 배선층을 형성하는 제1 층 단위 배선층 형성 공정과, 제1 층 단위 배선층의 표면을 평탄화하는 평탄화 처리 공정과, 평탄화된 제1 층 단위 배선층 상에 절연층을 형성함과 함께 이 절연층 내에 소정의 회로 패턴을 형성하고, 또한 그 표면에 평탄화 처리가 실시된 단위 배선층을 상호 층간 접속하여 순차적으로 다층으로 형성하는 단위 배선층 형성 공정과, 다층 배선부의 최상층 단위 배선층의 주면에 적어도 1개의 반도체 칩을 실장하는 반도체 칩 실장 공정과, 최상층 단위 배선층의 주면에 반도체 칩을 밀봉하는 밀봉 수지층을 형성하는 밀봉 수지층 형성 공정과, 반도체 칩까지 연마하는 연마 처리를 밀봉 수지층에 실시하는 연마 공정과, 다층 배선부를 박리층을 사이에 두고 베이스 기판으로부터 박리하는 박리 공정을 포함한다.
본 발명에 따른 멀티칩 회로 모듈의 다른 제조 방법은, 단위 배선층 형성 공정이 최상층 단위 배선층의 주면에 제1 접속 단자를 형성하는 제1 접속 단자 형성 공정을 포함함과 함께, 제1 연마 공정이 제1 반도체 칩과 함께, 제1 밀봉 수지재를 연마함으로써 제1 접속 단자를 노출시키는 공정으로 이루어진다. 멀티칩 회로 모듈의 제조 방법은, 제1 연마 공정의 후단 공정으로서, 최상층 단위 배선층의 주면 상에 평탄한 주면 상에 박리층을 형성한 제2 베이스 기판을 접합하는 제2 베이스 기판 접합 공정과, 제1 층 단위 배선층으로부터 박리층을 사이에 두고 제1 베이스 기판을 박리하는 제1 베이스 기판 박리 공정과, 제1 층 단위 배선층의 주면 상에 제2 접속 단자를 형성하는 제2 접속 단자 형성 공정과, 적어도 1개의 제2 반도체 칩을 실장하는 제2 반도체 칩 실장 공정과, 제1 층 단위 배선층의 주면 상에 제2 접속 단자와 제2 반도체 칩을 밀봉하는 제2 밀봉 수지층을 형성하는 제2 밀봉 수지 형성 공정과, 제2 반도체 칩과 함께 제2 밀봉 수지층을 연마함으로써 제2 접속 단자를 노출시키는 제2 연마 공정이 실시된다.
상술한 공정을 포함하는 멀티칩 회로 모듈의 제조 방법에 따르면, 각 단위 배선층이 평탄화 처리를 실시하고 있으며 하층 단위 배선층 상에 상층의 단위 배선층을 적층 형성하여 다층 배선부가 형성되므로, 각 반도체 칩 사이에서의 대용량, 고속, 고밀도 버스에 대응한 미세하고 고밀도의 회로 패턴을 구성하는 고정밀도의 다층 배선부를 포함하여 각 반도체 칩 사이의 배선 길이의 단축화를 도모한 멀티칩 회로 모듈이 제조된다. 멀티칩 회로 모듈의 제조 방법에 따르면, 박리 공정을 실시하여 다층 배선부로부터 두께를 갖는 베이스 기판이 박리됨과 함께 밀봉 수지층에 연마 처리가 실시되어 반도체 칩이 연마됨으로써, 대폭 박형화된 멀티칩 회로 모듈이 제조된다. 멀티칩 회로 모듈의 제조 방법에 따르면, 강체부를 구성하는 베이스 기판을 갖고 있지 않지만 다층 배선부 상에 형성된 밀봉 수지층과 연마된 반도체 칩이 강체부를 구성함으로써 마더 기판 등에의 실장을 위한 취급도 종래 거의 마찬가지로 하여 행해지는 박형화된 멀티칩 회로 모듈이 제조된다.
본 발명에 따른 멀티칩 회로 모듈의 제조 방법에 따르면, 제1 베이스 기판이 박리된 다층 배선부의 제2 주면 측에도 연마되어 박형화된 반도체 칩이 탑재됨으로써 다수의 반도체 칩을 실장하여 소형화, 박형화가 도모됨과 함께 고정밀도로 다기능화가 도모된 멀티칩 회로 모듈이 제조된다. 멀티칩 회로 모듈의 제조 방법에 따르면, 다층 배선부를 끼워 양면에 실장된 각 반도체 칩 사이가 다층 배선부 내에 형성된 미세하고 고밀도의 회로 패턴을 통하여 최단으로 접속됨으로써 전송되는 신호의 감쇠가 저감됨과 함께 신호 지연이 최소한으로 된 멀티칩 회로 모듈이 제조된다.
본 발명의 또다른 목적, 본 발명에 의해 얻어지는 구체적인 이점은, 이하에 서 도면을 참조하여 설명되는 실시 형태의 설명으로부터 한층 명백해질 것이다.
도 1은 본 발명에 따른 멀티칩 회로 모듈의 주요부 종단면도.
도 2는 멀티칩 회로 모듈의 제조 공정에 이용되는 베이스 기판의 종단면도.
도 3은 베이스 기판 상에 형성되는 제1 층 단위 배선부의 절연층의 형성 공정 설명도.
도 4는 제1 층 단위 배선부의 절연층에 회로 패턴을 형성하는 에칭 마스크의 부착 공정 설명도.
도 5는 제1 층 단위 배선부의 절연층에 회로 패턴 홈을 형성하는 공정 설명도.
도 6은 제1 층 단위 배선부의 절연층에 금속 도금을 실시하는 공정 설명도.
도 7은 제1 층 단위 배선부의 절연층에 평탄화 처리를 실시하는 공정 설명도.
도 8은 제1 층 단위 배선부의 절연층 상에 TaN층을 형성하는 공정 설명도.
도 9는 TaN층에 소자 형성 마스크를 접합하는 공정 설명도.
도 10은 TaN층에 캐패시터 소자의 하 전극막이 되는 TaO막을 형성하는 공정 설명도.
도 11은 TaN층에 캐패시터 소자와 저항체 소자를 패턴 형성하는 공정 설명도.
도 12는 캐패시터 소자의 상부 전극을 형성하는 공정 설명도.
도 13은 다른 소자 형성법의 설명도로서, TaO막을 형성하는 공정 설명도.
도 14는 캐패시터 소자와 저항체 소자를 형성하는 공정 설명도.
도 15는 제1 베이스 기판 상에 다층 배선부를 형성한 상태의 설명도.
도 16은 다층 배선부 상에 반도체 칩을 실장하는 공정 설명도.
도 17은 반도체 칩을 밀봉하는 밀봉 수지층의 형성 공정 설명도.
도 18은 밀봉 수지층의 연마 공정 설명도.
도 19는 제2 베이스 기판의 접합 공정 설명도.
도 20은 제1 베이스 기판의 박리 공정 설명도.
도 21은 접속 단자부의 형성 공정 설명도.
도 22는 제2 베이스 기판의 박리 공정 설명도.
도 23은 멀티칩 회로 모듈을 탑재한 디지털 회로 모듈 장치의 주요부 종단면도.
도 24는 방열 부재를 구비한 멀티칩 회로 모듈의 주요부 종단면도.
도 25는 본 발명에 따른 멀티칩 회로 모듈의 제2 실시 형태로서 나타내고, 다층 배선부의 양면에 반도체 칩을 실장하여 이루어지는 멀티칩 회로 모듈의 주요부 종단면도.
도 26은 멀티칩 회로 모듈의 제조 공정의 설명도로서, 다층 배선부의 제2 주면 상에 반도체 칩과 접속 단자부를 실장하는 공정의 설명도.
도 27은 제1 반도체 칩과 제1 접속 단자부를 밀봉하는 제1 밀봉 수지층의 형성 공정 설명도.
도 28은 밀봉 수지층의 연마 공정 설명도.
도 29는 제2 베이스 기판의 접합 공정 설명도.
도 30은 제1 베이스 기판의 박리 공정 설명도.
도 31은 다층 배선부의 제1 주면 상에 제2 반도체 칩과 제2 접속 단자부를 밀봉하는 밀봉 수지층의 형성 공정 설명도.
도 32는 제2 반도체 칩과 제2 접속 단자부를 밀봉하는 제2 밀봉 수지층을 형성하여, 이 제2 밀봉 수지층을 연마한 상태의 공정 설명도.
도 33은 제2 베이스 기판의 박리 공정 설명도.
도 34는 멀티칩 회로 모듈을 인터포저 상에 와이어 본딩법에 의해 실장하여 이루어지는 디지털 회로 모듈 장치의 주요부 종단면도.
도 35는 멀티칩 회로 모듈을 인터포저 상에 페이스다운법에 의해 실장하여 이루어지는 디지털 회로 모듈 장치의 주요부 종단면도.
도 36은 방열 부재를 구비한 멀티칩 회로 모듈의 주요부 종단면도.
도 37은 다층 멀티칩 회로 모듈체의 주요부 종단면도.
도 38은 종래의 멀티칩 회로 모듈체의 주요부 종단면도.
〈발명을 실시하기 위한 최량의 형태〉
이하, 본 발명의 실시 형태에 대하여, 도면을 참조하여 상세히 설명한다.
본 발명이 적용되는 멀티칩 회로 모듈(이하, 단순히 회로 모듈이라고 함)(1)은, 예를 들면 정보 통신 기능이나 스토리지 기능 등을 갖고, 퍼스널 컴퓨터, 휴대 전화기 또는 오디오 기기 등의 각종 전자 기기에 탑재되거나, 옵션으로 삽탈되는 초소형 통신 기능 모듈체의 고주파 회로를 구성한다. 회로 모듈(1)은 상세한 설명을 생략하지만, 송수신 신호로부터 일단 중간 주파수로 변환되도록 한 슈퍼헤테로다인 방식에 의한 고주파 송수신 회로부 또는 중간 주파수로의 변환을 행하지 않고 정보 신호의 송수신을 행하도록 한 다이렉트 컴버젼 방식에 의한 고주파 송수신 회로부 등이 형성된다.
본 발명에 따른 회로 모듈(1)은, 도 1에 도시한 바와 같이 제1 주면(2a)에 인터포저(3) 상에 실장하기 위한 다수의 실장용 범프(4)가 형성된 다층 배선부(2)와, 이 다층 배선부(2)의 제2 주면(2b)에 형성된 다수의 반도체 실장용 범프(5)를 통하여 탑재된 복수(도면에서는 2개)의 반도체 칩(LSI)(6A, 6B)과, 이들 반도체 칩(6A, 6B)을 밀봉하는 밀봉 수지층(7)으로 구성된다. 회로 모듈(1)은 다층 배선부(2)가 상세한 설명을 후술하는 공정을 거쳐 제1 층 단위 배선층(8)의 주면 상에 제2 층 단위 배선층(9)을 적층 형성하고, 이하 제2 층 단위 배선층(9)의 주면 상에 제3 층 단위 배선층(10) 내지 제5 층 단위 배선층(12)이 순차적으로 적층 형성되는 것으로, 예를 들면 5층 구조로 구성되어 있다.
회로 모듈(1)은, 다층 배선부(2)가 제1 층 단위 배선층(8) 내지 제5 층 단위 배선층(12)의 전체 층 또는 상하층이나 복수층을 관통하는 적당한 비어(13)에 의해 소정의 층간 접속이 이루어진다. 회로 모듈(1)은, 상세한 설명을 후술하는 바와 같이 다층 배선부(2)의 각 단위 배선층에, 하층 단위 배선층의 비어 상에 상층 단위 배선층의 비어를 직접 형성하는, 소위 비어-온-비어(Via-on-Via) 구조를 갖는다. 회로 모듈(1)은 인터포저(3)에 실장됨으로써 이 인터포저(3) 측의 회로부로부 터 다층 배선부(2)에 소정의 신호나 전원의 공급이 행해진다.
따라서, 회로 모듈(1)은 인터포저(3)와 다층 배선부(2)의 제2 주면(2b) 상에 실장된 각 반도체 칩(6A, 6B)이 비어(13)를 통하여 직접 접속됨으로써 배선 길이의 단축화가 도모된다. 회로 모듈(1)은 인터포저(3)와 각 반도체 칩(6A, 6B) 사이의 전송 신호의 감쇠가 저감됨과 함께, 신호 지연을 최소한으로 한 접속이 행해진다.
회로 모듈(1)은, 상세한 설명을 후술하는 바와 같이 반도체 칩(6A, 6B)과 밀봉 수지층(7)에 연마 처리를 실시하여 박형화함으로써, 전체의 박형화가 도모되고 있다. 회로 모듈(1)은 상세한 설명을 후술하는 바와 같이 다층 배선부(2)가 평탄한 주면을 갖는 박리층(21)을 형성한 제1 베이스 기판(20) 상에 제1 층 단위 배선층(8) 내지 제5 층 단위 배선층(12)이 적층 형성된다. 제1 베이스 기판(20)은 소정의 공정을 거친 후에 다층 배선부(2)가 박리층(21)을 사이에 두고 박리된다. 제1 베이스 기판(20)은 필요에 따라 재이용된다.
회로 모듈(1)은, 다층 배선부(2)가 상세한 설명을 후술하는 바와 같이 제1 층 단위 배선층(8) 내지 제5 층 단위 배선층(12)을 각각의 주면에 평탄화 처리를 실시하여, 평탄화된 주면 상에 상층의 단위 배선층이 각각 적층 형성된다. 따라서, 회로 모듈(1)은 각 단위 배선층이 그 회로 패턴을 고정밀도로, 고밀도화로 형성됨과 함께, 박형화가 도모된다. 회로 모듈(1)은 다층 배선부(2)가 박형화됨으로써, 각 반도체 칩(6A, 6B)의 배선 길이가 더욱 단축화된다.
회로 모듈(1)에는, 다층 배선부(2) 내에 박막 기술이나 두꺼운 막 기술에 의해 캐패시터 소자(14)나 저항체 소자(15) 또는 인덕터 소자(16)가 성막 형성된다. 캐패시터 소자(14)는, 예를 들면 디커플링 캐패시터나 DC 컷트용 캐패시터로서, 탄탈옥사이드(TaO)막으로 구성된다. 또, 캐패시터 소자(14)는, 예를 들면 질화탄탈(TaN)막으로 구성할 수도 있다. 저항체 소자(15)는, 예를 들면 종단 저항용의 저항체로, 질화탄탈막으로 구성된다. 회로 모듈(1)은 상술한 바와 같이 제1 층 단위 배선층(8) 내지 제5 층 단위 배선층(12)이 각각 표면에 평탄화 처리가 실시된 하층의 단위 배선층 상에 적층 형성되므로, 고정밀도의 캐패시터 소자(14)나 저항체 소자(15) 또는 인덕터 소자(16)의 형성이 가능하게 된다. 회로 모듈(1)은 종래 칩 부품에 의해 대응하고 있던 캐패시터나 저항체를 다층 배선부(2) 내에 박막 형성함으로써, 매우 소형이며 고성능의 수동 소자의 탑재가 가능하다.
회로 모듈(1)은 상세한 설명을 후술하는 바와 같이 각 단위 배선층이, 각각 절연층과, 이 절연층에 형성된 상술한 각 소자를 포함하는 회로 패턴으로 이루어진다. 회로 모듈(1)은 회로 패턴이 절연층에 도전성이 우수한 Cu 도금을 실시하여 형성된다. 회로 모듈(1)은 각 단위 배선층이 회로 패턴의 대응 부위를 미세한 오목 홈에 의해 형성한 후에 표면 전체에 Cu 도금을 실시하고, 도금층과 함께 절연층을 연마하여 주면의 평탄화가 행해진다. 각 단위 배선층에는 절연층의 소정의 위치에 미리 비어홀이 형성되어 있으며, Cu 도금을 실시함으로써 비어 홀 내에도 Cu 도금층이 형성되어 층간 접속용의 비어(13)가 형성된다.
이상과 같이 구성된 회로 모듈(1)은 제1 베이스 기판(20) 상에 제1 층 단위 배선층(8) 내지 제5 층 단위 배선층(12)을 적층하여 상술한 다층 배선부(2)를 형성하는 다층 배선부 형성 공정과, 이 다층 배선부(2) 상에 반도체 칩(6A, 6B)을 실장 하는 반도체 칩 실장 공정과, 반도체 칩(6A, 6B)을 밀봉 수지층(7)에 의해 밀봉하는 밀봉 수지층 형성 공정을 거쳐 제조된다. 또한, 회로 모듈(1)은 반도체 칩(6A, 6B)과 밀봉 수지층(7)을 동시에 연마하는 연마 공정과, 제1 베이스 기판(20)으로부터 다층 배선부(2)를 박리하는 박리 공정을 거쳐 제조된다.
회로 모듈(1)은, 제1 베이스 기판(20)의 박리 공정의 전(前) 공정으로서 표면 연마된 밀봉 수지층(7) 상에 제2 베이스 기판(40)이 접합되고, 이 제2 베이스 기판(40)을 지지 기판으로서 후(後) 처리 공정이 실시된다. 회로 모듈(1)은 상세한 설명을 후술하는 각 공정을 거쳐 제조됨으로써, 종래의 배선 기판의 제조 공정에 채용되는 인쇄법이나 습식 에칭법 등과 비교하여 면적 사이즈를 약 1/10 정도까지 축소할 수 있음과 함께, 사용 한계 주파수 대역을 20㎓까지 높인 고주파 회로의 제조를 가능하게 한다.
회로 모듈(1)은, 다층 배선부(2)를 구성하는 제1 층 단위 배선층(8) 내지 제5 층 단위 배선층(12)이, 예를 들면 5㎛ 정도의 두께로 형성할 수 있으므로, 다층 배선부(2)의 전체의 두께도 수 십 ㎛ 정도까지 억제할 수 있게 된다. 회로 모듈(1)은 반도체 칩(6A, 6B)도 정밀하게, 또한 최대한 연마하여 100㎛ 정도의 두께로 할 수 있으므로, 대폭적인 박형화가 도모되게 된다. 회로 모듈(1)은, 비어 직경도 수 ㎛로 미소하게, 또한 정밀하게 형성할 수 있을뿐만 아니라, 회로 패턴도 수 ㎛ 레벨로 매우 미세하게 형성할 수 있다. 회로 모듈(1)은 평탄화되어 다층으로 형성된 제1 층 단위 배선층(8) 내지 제5 층 단위 배선층(12)을 구비함으로써, 예를 들면 상하층을 접지로 끼워진 마이크로 스트립 라인을 형성하는 등의 임피던 스 제어된 회로 패턴을 용이하게 형성할 수 있다.
회로 모듈(1)의 제조 공정에서는, 도 2에 도시한 바와 같이 제1 베이스 기판(20)이 준비된다. 제1 베이스 기판(20)은 내열 특성이나 내약품 특성을 갖고, 고정밀도의 평탄면의 형성이 가능함과 함께 기계적 강성을 갖는, 예를 들면 Si 기판이나 유리 기판, 석영 기판 등의 기판재에 의해 형성된다. 제1 베이스 기판(20)은 이러한 기판재를 이용함으로써, 후술하는 스퍼터링 처리 시의 표면 온도의 상승에 대하여 열 변화가 억제되고, 리소그래프 처리 시의 초점 심도의 유지, 마스킹의 컨택트 얼라이먼트 특성의 향상이 도모되도록 하여 고정밀도의 회로 모듈(1)이 제조되도록 한다. 또, 제1 베이스 기판(20)은 상술한 기판재뿐만 아니라 평탄화 처리가 실시된 다른 적절한 기판재를 이용해도 된다.
제1 베이스 기판(20)은 연마 처리를 실시하여 주면(20a)이 고정밀도의 평탄면으로 구성되고, 이 주면(20a) 상에 박리층(21)이 성막 형성된다. 박리층(21)은, 예를 들면 스퍼터링법이나 화학 증착법(CVD: Chemical Vapor Deposition) 등에 의해 제1 베이스 기판(20)의 주면(20a) 상에 1000Å 정도의 균일한 두께로 전면에 걸쳐 형성된 구리나 알루미늄 등의 금속 박막층(22)과, 이 금속 박막층(22) 상에 예를 들면 스핀 코팅법 등에 의해 1∼2㎛ 정도의 두께로 전면에 걸쳐 형성된 폴리이미드 수지 등의 수지 박막층(23)으로 이루어진다. 박리층(21)은 후술하는 박리 공정에서, 제1 층 단위 배선층(8)을 박리면으로 하여 다층 배선부(2)가 제1 베이스 기판(20)으로부터 박리되도록 한다.
제1 층 단위 배선층(8)의 제조 공정은, 제1 베이스 기판(20)의 박리층(21) 상에 제1 절연층(24)을 성막 형성하는 공정을 제1 공정으로 한다. 제1 절연층(24)은 저유전율로 낮은 Tanδ, 즉 고주파 특성이 우수하고, 내열 특성이나 내약품 특성을 갖는, 예를 들면 폴리이미드, 벤조시클로부텐(BCB), 액정 폴리머(LCP), 폴리노르보넨(PNB), 비즈마레이드트릴아딘(BT-수지), 폴리 페닐에틸렌(PPE) 또는 에폭시 수지나 아크릴계 수지 등의 절연성 유전 재료가 이용된다. 또, 제1 절연층(24)은 상술한 특성을 갖는 적절한 절연재에 의해 성막 형성된다.
제1 절연층(24)은, 도 3에 도시한 바와 같이 박리층(21) 상에 비어의 대응 부위를 개구부(24a)로서 남겨 상술한 액형의 절연재를 이용하여 균일한 두께로 성막 형성된다. 제1 절연층(24)은, 구체적으로는 액형의 절연재를 박리층(21) 상에, 도포 균일성, 두께 제어성이 유지되는, 예를 들면 스핀 코팅법, 커튼 코팅법, 롤 코팅법 또는 딥 코팅법 등에 의해 도포하여 균일한 두께의 전면 절연층을 성막 형성한 후에, 패터닝 처리가 실시되어 형성된다. 제1 절연층(24)은 감광성의 절연재를 이용한 경우에는 전면 절연층에, 예를 들면 포토리소그래피 기술에 의한 패터닝 처리를 실시하여 형성된다. 제1 절연층(24)은 비감광성의 절연재를 이용한 경우에는 전면 절연층에, 예를 들면 포토리소그래피 기술과 드라이 에칭 처리 또는 레이저 가공에 의한 패터닝 처리를 실시하여 형성된다.
제1 층 단위 배선층(8)의 제조 공정은, 제1 절연층(24)에 제1 회로 패턴(25)을 형성하기 위해서, 에칭 처리를 실시하는 공정을 제2 공정으로 한다. 제1 절연층(24)에는 도 4에 도시한 바와 같이 제1 회로 패턴(25)에 대응하여 소정의 개구부(26a)가 형성된 에칭 마스크(26)가 위치 결정되어 접합된다. 에칭 처리로서 는, 예를 들면 산소 플라즈마에 의한 방향성 이온 에칭법(RIE: Reactive Ion Etching) 등의 드라이 에칭이 실시되어, 도 5에 도시한 바와 같이 제1 절연층(24)에 제1 회로 패턴(25)에 대응한 배선 홈(27)이 형성된다. 각 배선 홈(27)은 박리층(21) 상에 제1 절연층(24)의 일부를 남기는 깊이로 오목하게 된다.
제1 층 단위 배선층(8)의 제조 공정은, 상술한 공정을 거쳐 배선 홈(27)이 형성된 제1 절연층(24)에 금속 도금 처리를 실시하는 공정을 제3 공정으로 한다. 제1 회로 패턴(25)은, 예를 들면 회로 모듈(1)에 있어서 접지나 전원부를 구성하는 경우에는 어느 정도의 두께를 갖는 것이 바람직하고, 금속 도금 처리에 의해 두껍게 형성해도 된다. 금속 도금 처리는 전해 도금 또는 무전해 도금 중 어느 것이어도 되고, 도 6에 도시한 바와 같이 배선 홈(27)을 포함하는 제1 절연층(24)의 전면 및 그 개구부(24a)를 통하여 노출된 박리층(21) 상까지의 전역에 걸쳐 소정의 두께를 갖는 금속 도금층(28)을 형성한다. 금속 도금 처리는 전해 도금에 의해 금속 도금층(28)을 형성하는 경우에, 박리층(21)이 전압 인가 전극으로서 작용한다. 금속 도금 처리는 도전율이 우수한 구리 도금층(28)을 형성하는 구리 도금에 의해 행해진다.
제1 층 단위 배선층(8)의 제조 공정은, 구리 도금층(28)을 연마하여 표면을 평탄화하는 공정을 제4 공정으로 한다. 평탄화 처리는 구리 도금층(28)과 제1 절연층(24)의 일부를 연마함으로써, 도 7에 도시한 바와 같이 제1 층 단위 배선층(8)의 표면(8a)을 정밀도가 높은 평탄면에 형성한다. 연마 공정은 재질을 달리하는 제1 절연층(24)과 구리 도금층(28)에 동시에 연마를 실시하므로, 예를 들면 화학- 기계 연마 방법(CMP: Chemical-Mechanical Polishing)이 이용된다. CMP는 구리 도금층(28)의 연마 레이트를 크게 하는 연마의 큰 선택성을 갖고 있으며, 고정밀도의 평탄성을 갖는 연마면을 구성한다.
제1 층 단위 배선층(8)은 상술한 바와 같이 제1 절연층(24)에 배선 홈(27)이 오목하게 되어, 전면에 걸쳐 성막 형성한 구리 도금층(28)을 제1 절연층(24)이 노출될 때까지 CMP 처리를 실시함으로써, 평탄화된 제1 회로 패턴(25)이 형성된다. 제1 층 단위 배선층(8)은 도 7에 도시한 바와 같이 비어에 대응하는 개구부(24a)에도 구리 도금이 충전됨으로써 층간 접속 비어(13)가 동시에 형성된다. 제1 층 단위 배선층(8)은 이 층간 접속 비어(13)의 표면도 고정밀도로 평탄화되므로, 후술하는 각 단위 배선층 제조 공정을 거쳐 그 상부에 상층의 제2 단위 배선층(9) 내지 제5 층 단위 배선층(12)의 층간 접속 비어를 직접 형성할 수 있어, 상술한 바와 같이 비어-온-비어 구조를 구성한다. 비어-온-비어는 제1 단위 배선층(8) 내지 제5 층 단위 배선층(12) 사이를 최단의 배선 길이로 접속함으로써, 다층 배선부(2)와 인터포저(3)를 최단의 배선 길이로 한다.
제1 층 단위 배선층(8)에는 소자 형성 공정이 실시되어, 그 표면(8a) 상에 캐패시터 소자(14)와 저항체 소자(15)가 성막 형성된다. 또, 소자 형성 공정에서는 필요에 따라 인덕터 소자도 성막 형성하도록 해도 된다. 소자 형성 공정은, 예를 들면 양극 산화 TaO 캐패시터 소자(14) 및 TaN 저항체 소자(15)를 성막 형성한다. 소자 형성 공정은, 예를 들면 스퍼터링법이나 CVD법 등에 의해, 도 8에 도시한 바와 같이 제1 층 단위 배선층(8)의 표면(8a) 상에 전면에 걸쳐 질화탄탈층(TaN)(30)을 성막 형성하는 공정을 제1 공정으로 한다.
소자 형성 공정은, 도 9에 도시한 바와 같이 TaN층(30) 상에, 캐패시터 소자(14)의 형성 영역에 대응하여 개구부(31a)가 형성된 소자 형성용 마스크(31)를 형성하는 공정을 제2 공정으로 한다. 소자 형성용 마스크(31)는 일반적인 포토레지스트재를 TaN층(30) 상에 코팅함으로써 형성되며, 두께가 약 10㎛ 이상으로 두껍게 형성된다. 소자 형성 공정은, TaN층(30)에 양극 산화 처리를 실시함으로써, 도 10에 도시한 바와 같이 제1 회로 패턴(25)의 일부에 형성된 캐패시터 소자(14)의 하 전극 상에 TaO층(32)을 형성하는 공정을 제3 공정으로 한다. 양극 산화 처리는, 예를 들면 붕산 암모늄 용액 속에서 TaN층(30)을 시드 메탈재로서 50V 내지 200V 정도의 전압을 인가함으로써, 소자 형성용 마스크(31)의 개구부(31a)에 대응한 TaN층(30) 상에 TaO층(32)을 성막 형성한다. TaO층(32)은 캐패시터 소자(14)의 유전체막을 구성한다.
소자 형성 공정은, TaN층(30)에 소정의 패터닝 처리를 실시하여 캐패시터 소자(14)와 저항체 소자(15)를 패턴 형성하는 공정을 제4 공정으로 한다. 패터닝 처리는, 예를 들면 TaN층(30)에 필요한 패턴에 대응하여 마스킹을 행하고, 포토리소그래피 기술에 의해 불필요한 TaN층(30)을 제거한다. 제1 층 단위 배선층(8)에는 도 11에 도시한 바와 같이 그 표면(8a) 상에 캐패시터 소자(14)의 형성 영역에 대응하여 TaO층(32)이 형성됨과 함께, 저항체 소자(15)의 형성 영역에 대응하여 TaN층(30)의 일부가 남겨져 저항체 소자 패턴(33)이 형성된다.
소자 형성 공정은, 도 12에 도시한 바와 같이 캐패시터 소자(14)의 형성 영 역에 대응한 부위에, 상부 전극(34)을 형성하는 공정을 제5 공정으로 한다. 상부 전극 형성 공정은, 예를 들면 캐패시터 소자(14)의 형성 영역에 대응한 부위를 개구한 마스킹을 실시한 상태에서, 리프트 오프법에 의해 구리층과 니켈층으로 이루어진 상부 전극(34)을 형성한다. 또, 상부 전극 형성 공정은, 예를 들면 습식 에칭법에 의해 상부 전극(34)을 형성하도록 해도 된다. 소자 형성 공정에서는 상술한 바와 같이 제1 층 단위 배선층(8)의 표면(8a) 상에 캐패시터 소자(14)와 저항체 소자(15)가 동시에 성막 형성된다.
회로 모듈(1)의 제조 공정에서는 상술한 바와 같이 내열 특성이나 내약품 특성을 갖고 고정밀도의 평탄면으로 구성된 제1 베이스 기판(20) 상에 제1 층 단위 배선층(8)을 형성함과 함께, 이 제1 층 단위 배선층(8)에 평탄화 처리를 실시한다. 따라서, 소자 형성 공정은 스퍼터링 시의 열이나 에칭의 약품 등에 의한 영향을 받지 않고, 포토리소그래피 시의 초점 심도나 마스킹 시의 컨택트 얼라이먼트가 유지되어, 제1 층 단위 배선층(8) 상에 고정밀도의 캐패시터 소자(14)와 저항체 소자(15)가 동시에 성막 형성된다.
소자 형성 공정은, 상술한 제1 공정 내지 제5 공정에 한정된 것이 아니라, 예를 들면 TaN층(30)을 성막 형성한 후에 소자 형성용 마스크(31)를 이용하지 않고 캐패시터 소자(14)와 저항체 소자(15)를 동시에 성막 형성할 수도 있다. 소자 형성 공정에서는 TaN층(30)을 성막 형성한 제1 층 단위 배선층(8)에 대하여 양극 산화 처리를 실시함으로써, 도 13에 도시한 바와 같이 TaN층(30) 상에 전면에 걸쳐 소정의 두께를 갖는 TaO층(35)을 성막 형성한다. 소자 형성 공정에서는 TaN층(30) 과 TaO층(35)에 대하여 소정의 패터닝 처리를 실시함으로써, 도 14에 도시한 바와 같이 캐패시터 소자(14)의 상 전극(34)을 형성함으로써, 캐패시터 소자(14)와 저항체 소자(15)를 동시에 성막 형성한다. 또, 저항체 소자(15)는 TaO막이 형성되어 있는 TaN층(30)으로 구성된다.
소자 형성 공정은, 후술하는 각 단위 배선층 내에 캐패시터 소자(14)와 저항체 소자(15)가 존재하지 않는 경우에는, 이들 소자를 각각 독자적인 공정에 의해 성막 형성하는 것은 물론이다. 캐패시터 소자(14)는 유전체층을, 예를 들면 스퍼터링법이나 CVD법 등에 의해 회로 패턴 상에 직접 박막 형성하도록 해도 된다. 또한, 저항체 소자(15)도, 예를 들면 회로 패턴의 형성 부위에 TaN이나 Ta 또는 Ni-Cr, RuO2 등의 저항체 소자 형성 재료를 포토리소그래피 기술, 스퍼터링법 또는 CVD법 등에 의해, 캐패시터 소자(14)와 다른 공정에 의해 성막 형성된다.
회로 모듈(1)의 제조 공정에서는 상술한 제1 층 단위 배선층(8)의 제조 공정과 마찬가지로, 제2 절연층 형성 공정-에칭 공정-배선 홈 형성 공정-도금 공정-평탄화 공정을 거쳐 제2 층 단위 배선층(9)이 적층 형성된다. 캐패시터 소자(14)와 저항체 소자(15)는 제2 층 단위 배선층(9)을 구성하는 제2 절연층(36)에 의해 피복된다. 제2 절연층(36)은 배선 홈이 형성됨과 함께 평탄화 공정에 의한 CMP 처리가 실시되지만, 캐패시터 소자(14)나 저항체 소자(15)가 배선 홈이나 표면에 노출되지 않고 피복 상태를 유지하는 두께로 형성된다. 제2 층 단위 배선층(9)에도, 제2 회로 패턴의 일부에 캐패시터 소자(14B)와 저항체 소자(15B)가 성막 형성됨과 함께, 오목하게 형성된 스파이럴 패턴으로 도금 처리를 실시하여 이루어진 인덕터 소자(16B)가 형성되어 있다.
다층 배선부(2)의 제조 공정에서는, 제2 층 단위 배선층(9)의 평탄화된 표면 상에 상술한 각 공정을 거쳐 제3 층 단위 배선층(10)이 적층 형성됨과 함께, 이하 제3 층 단위 배선층(10) 상에 제4 층 단위 배선층(11)이 적층 형성되고, 제4 층 단위 배선층(11) 상에 제5 층 단위 배선층(12)이 적층 형성됨으로써, 도 15에 도시한 바와 같이 제1 베이스 기판(20) 상에 5층의 단위 배선층으로 이루어진 다층 배선부(2)가 구성된다.
다층 배선부(2)에는 제3 층 단위 배선층(10)의 제3 회로 패턴 내에 캐패시터 소자(14C)와 저항체 소자(15C)가 성막 형성되어 있다. 다층 배선부(2)에는 제4 층 단위 배선층(11)의 제4 회로 패턴 내에 인덕터 소자(16D)가 형성됨과 함께, 캐패시터 소자(14D)와 저항체 소자(15D)가 성막 형성되어 있다. 제5 층 단위 배선층(12)은 그 표면(12a)이 다층 배선부(2)의 제2 주면(2b)을 구성하고, 제5 회로 패턴이 절연층과 동일면을 구성하여 형성되어 있다. 다층 배선부(2)에는 제5 층 단위 배선층(12)의 제5 회로 패턴 내에 후술하는 실장 공정에 의해 반도체 칩(6A, 6B)을 실장하기 위한 다수의 전극 패드(37)나 다른 전자 부품 또는 다른 모듈과의 접속 등을 행하기 위한 접속 단자부(38)가 형성되어 있다.
다층 배선부(2)의 제조 공정에서는, 상술한 바와 같이 평탄화 처리를 실시한 하층의 단위 배선층의 표면 상에 상층의 단위 배선층을 적층 형성하므로, 하층의 회로 패턴의 두께가 누적되어 상층에 형성되는 단위 배선층에 영향을 주지 않고, 휨이나 기복 또는 요철이 없는 제5 층 단위 배선층(12)이 형성된다. 따라서, 다층 배선부(2)의 제조 공정에서는, 다층의 단위 배선층을 구비한 다층 배선부(2)를 고정밀도로, 또한 박형화를 도모하여 형성할 수 있게 된다. 다층 배선부(2)의 제조 공정에서는, 제5 층 단위 배선층(12)이 제4 층 단위 배선층(11)의 평탄화 처리를 실시한 표면(11a) 상에 적층 형성되므로 협피치화를 도모한 전극 패드(37)를 고정밀도로 형성할 수 있게 된다. 또, 다층 배선부(2)의 제조 공정에서는 전극 패드(37)와 접속 단자부(38)에 대하여, 예를 들면 무전해 니켈/구리 도금을 실시하여 단자 형성이 행해진다.
이상의 공정을 거쳐 제조된 다층 배선부(2)에는 제2 주면(2b), 즉 제5 층 단위 배선층(12)의 표면(12a) 상에 각 반도체 칩(6A, 6B)을 실장하는 반도체 칩 실장 공정이 실시된다. 반도체 칩 실장 공정은, 제5 층 단위 배선층(12)에 형성한 각 전극 패드(37)에 각각 땜납 범프(39)를 부착하는 공정과, 반도체 칩(6A, 6B)을 위치 결정하여 장착한 후에 땜납 처리를 실시하는 공정으로 이루어진다. 반도체 칩 실장 공정은 이들 공정을 거쳐, 도 16에 도시한 바와 같이 제5 층 단위 배선층(12) 상에 각 반도체 칩(6A, 6B)을 실장한다. 각 반도체 칩(6A, 6B)은 고정밀도로 형성된 제5 층 단위 배선층(12)의 표면(12a) 상에 플립 칩 본딩에 의해 고정밀도로 실장된다. 또, 반도체 칩 실장 공정은 이러한 플립 칩 본딩법뿐만 아니라, 예를 들면 TAB(Tape Automated Bonding)법이나 빔 리드 본딩법 등의 페이스다운 실장법 등에 의해 제5 층 단위 배선층(12) 상에 반도체 칩(6A, 6B)을 실장하도록 해도 된다.
회로 모듈(1)의 제조 공정은, 반도체 칩 실장 공정의 후 공정으로서, 밀봉 수지층(7)에 의해 각 반도체 칩(6A, 6B)을 밀봉하는 밀봉 수지층 형성 공정이 실시된다. 밀봉 수지층 형성 공정은, 예를 들면 트랜스퍼 몰드법이나 인쇄법 등에 의해, 도 17에 도시한 바와 같이 각 반도체 칩(6A, 6B)을 포함하여 다층 배선부(2)의 제2 주면(2b)을 소정의 두께로 전면에 걸쳐 밀봉하는 밀봉 수지층(7)을 형성한다. 밀봉 수지층(7)에는, 예를 들면 에폭시계 수지 등과 같이 열 경화 수축률이 작은 수지재가 이용됨으로써, 경화 후에 제1 베이스 기판(20)에 휨 등을 생기게 하는 응력의 발생이 억제되도록 한다.
회로 모듈(1)의 제조 공정에서는, 다층 배선부(2)의 제2 주면(2b) 상에 형성한 밀봉 수지층(7)을 소정의 두께까지 연마하는 연마 공정이 실시된다. 연마 공정은, 예를 들면 그라인더를 이용한 기계 연마법, 웨트 에칭에 의한 화학 연마법 또는 기계 연마법과 화학 연마법을 병용한 CMP 등에 의해 행해져, 밀봉 수지층(7)과 함께 각 반도체 칩(6A, 6B)을 기능에 지장이 없는 최대 범위에서 그 표면을 연마함으로써 도 18에 도시한 바와 같이 박형화한다. 연마 공정은 제1 베이스 기판(20)을 지지 기판으로 하여 각 반도체 칩(6A, 6B)을 밀봉 수지층(7)에 의해 밀봉한 상태에서 연마 처리를 실시함으로써, 각 반도체 칩(6A, 6B)에 에지 결함 등의 손상을 생기게 하지 않고 최대한으로 정밀한 연마가 행해진다.
회로 모듈(1)의 제조 공정에서는, 도 19에 도시한 바와 같이 연마 처리가 실시된 밀봉 수지층(7)의 표면(7a) 상에, 박리층(41)을 사이에 두고 제2 베이스 기판(40)을 접합하는 공정이 실시된다. 제2 베이스 기판(40)은 기계적 강성을 갖고, 그 주면(40a)이 평탄면으로 구성된다. 제2 베이스 기판(40)은 후술하는 바와 같이 다층 배선부(2)의 제1 주면(2a)에 접속 단자부의 형성 등의 소정의 처리를 실시하는 후 공정에 있어서 지지 기판을 구성하므로, 그 처리 내용에 대하여 소정의 내성을 갖는 기판재에 의해 형성된다. 제2 베이스 기판(40)은, 예를 들면 Si 기판이나 유리 기판, 석영 기판 등을 이용해도 되지만, 특히 그 재질에 한정되는 것이 아니라 적절한 재질로 이루어지는 기판재에 의해 형성된다.
박리층(41)도, 상술한 제1 베이스 기판(20)의 박리층(21)과 마찬가지로, 예를 들면 스퍼터링법이나 CVD법 등에 의해 제2 베이스 기판(40)의 주면(40a) 상에 균일한 두께로 형성된 구리나 알루미늄 등의 금속 박막층(42)과, 이 금속 박막층(42) 상에, 예를 들면 스핀 코팅법 등에 의해 균일한 두께로 형성된 폴리이미드 수지 등의 수지 박막층(43)으로 이루어진다. 박리층(41)은 수지 박막층(43)이 밀봉 수지층(7)의 표면(7a)과 접합됨과 함께, 후술하는 박리 공정에서 밀봉 수지층(7)의 표면(7a)을 박리면으로 하여 다층 배선부(2)가 제2 베이스 기판(40)으로부터 박리되도록 한다.
회로 모듈(1)의 제조 공정에서는, 도 20에 도시한 바와 같이 다층 배선부(2)로부터 제1 베이스 기판(20)을 박리하는 박리 공정이 실시된다. 박리 공정에서는 상술한 각 공정을 거쳐 제조된 회로 모듈(1)의 중간체를, 예를 들면 염산 등의 산성 용액 내에 침적시킨다. 회로 모듈(1)의 중간체는 박리층(21)의 금속 박막층(22)과 수지 박막층(23)과의 계면에서 박리가 진행하여, 다층 배선부(2)가 제1 주면(2a)에 수지 박막층(23)을 남긴 상태에서 제1 베이스 기판(20)으로부터 박리된다.
또, 박리 공정은 회로 모듈(1)의 중간체를, 예를 들면 질산 용액 내에 침지시킨 경우에, 질산 용액이 금속 박막층(22)을 간신히 용해시키면서 수지 박막층(23) 사이에 침입함으로써 다층 배선부(2)와 제1 베이스 기판(20)과의 박리를 행한다. 따라서, 회로 모듈(1)에는 제1 층 단위 배선층(8)에 미리 보호층을 형성하도록 해도 된다. 또한, 박리 공정은, 예를 들면 레이저 박리 처리를 실시함으로써, 다층 배선부(2)를 제1 베이스 기판(20)으로부터 박리하도록 해도 된다.
회로 모듈(1)의 제조 공정에서는, 상술한 바와 같이 박리 공정에 의해 제1 베이스 기판(20)으로부터 박리된 다층 배선부(2)의 제1 주면(2a)에 잔류한 수지 박막층(23)의 제거 처리가 실시된다. 제거 처리는, 예를 들면 산소 플라즈마에 의한 드라이 에칭법 등에 의해 행해진다. 다층 배선부(2)는 이에 의해 제1 층 단위 배선층(8)의 제1 회로 패턴(25) 내에 형성되어 접속 단자부(25a)나 랜드(25b)가 외측으로 노출된다. 다층 배선부(2)는 상술한 바와 같이 제1 층 단위 배선층(8)이 제1 베이스 기판(20)의 평탄면으로 된 주면(20a) 상에 형성되므로, 이 제1 층 단위 배선층(8)이 노출된 제2 표면(8b)도 고정밀도의 평탄면으로 구성된다.
회로 모듈(1)의 제조 공정에서는, 다층 배선부(2)의 제1 주면(2a)에 단자 형성 처리가 실시된다. 즉, 다층 배선부(2)에는 도 21에 도시한 바와 같이 노출된 제1 층 단위 배선층(8)의 접속 단자부(25a)나 랜드(25b) 상에 각각 접속용의 땜납 범프(44)가 부착된다. 땜납 범프(44)는 회로 모듈(1)을 인터포저(3)에 실장할 때의 접속재를 구성하여, 예를 들면 전해 도금이나 무전해 도금에 의해 표면에 Au-Ni층을 형성하도록 해도 된다. 회로 모듈(1)의 제조 공정에 있어서는, 상술한 바와 같이 제2 베이스 기판(40)을 지지 기판으로 하여 다층 배선부(2)에 휨이 없는 상태로 유지하여, 고정밀도의 제1 층 단위 배선층(8)에 각 땜납 범프(44)의 부착이 행해지도록 한다.
회로 모듈(1)의 제조 공정에서는, 상술한 제1 베이스 기판(20)의 박리 공정과 마찬가지로 하여, 도 22에 도시한 바와 같이 다층 배선부(2)를 제2 베이스 기판(40)으로부터 박리하는 박리 공정이 실시된다. 즉, 박리 공정은 회로 모듈(1)의 중간체를 염산 등의 산성 용액 내에 침적시켜, 박리층(41)의 금속 박막층(42)과 수지 박막층(43)과의 계면에서, 다층 배선부(2)가 그 제2 주면(2b)에 수지 박막층(43)을 남긴 상태에서 제2 베이스 기판(40)으로부터 박리된다. 또한, 회로 모듈(1)의 제조 공정에서는 드라이 에칭법 등에 의해 제2 주면(2b)에 잔류한 수지 박막층(43)이 제거 처리되어, 도 1에 도시한 다층 배선부(2)가 제조된다.
그런데, 회로 모듈(1)의 제조 공정에서는, 일반적으로 비교적 대형의 베이스 기판(20, 40)이 이용되고, 다수의 회로 모듈(1)이 연결부를 통하여 서로 연결된 상태에서 일괄적으로 형성된다. 따라서, 회로 모듈(1)의 제조 공정에서는 상술한 제2 베이스 기판(40)으로부터의 박리 공정의 전 공정에서 각 다층 배선부(2)를 분리하는 연결부의 커팅 처리가 실시된다. 각 다층 배선부(2)는 서로 절단되지만, 제2 베이스 기판(40) 상에 형성된 상태로 유지되어 있다. 회로 모듈(1)의 제조 공정에서는 상술한 박리 공정을 실시함으로써, 다층 배선부(2)가 하나씩 제조된다.
그런데, 제2 베이스 기판(40)은 상술한 커팅 처리 시에 커터에 의해 그 주면(40a)에 각 다층 배선부(2)의 절단 흔적이 남아 평탄성이 손상되어 재이용할 수 없는 상태로 된다. 따라서, 제2 베이스 기판(40)은 박리층(41) 사이에 합성 수지 등에 의해 평탄성을 갖는 더미층을 미리 형성하도록 해도 된다. 제2 베이스 기판(40)은 커터의 선단부가 이 더미층에서 정지되도록 제어되어 커팅 처리가 행해지고, 각 다층 배선부(2)를 박리한 후에 더미층을 제거함과 함께 새롭게 더미층이 재형성된다. 회로 모듈(1)의 제조 공정에서는 비교적 고가의 제2 베이스 기판(40)이 재이용됨으로써 비용 저감과 시간 단축이 도모되게 된다.
이상과 같이 구성된 회로 모듈(1)은 도 23에 도시한 바와 같이 제1 층 단위 배선층(8)의 제2 표면(8b)을 실장면으로 하여 다른 칩 부품(47A, 47B)과 마찬가지로 인터포저(46) 상에 페이스다운 실장되는 실장 부품으로서 이용되어 디지털 회로 모듈 장치(45)를 형성할 수도 있다. 디지털 회로 모듈 장치(45)는 일반적인 다층 기판 제조 공정을 거쳐 제조된 인터포저(46)를 구비하고 있다. 인터포저(46)는 내부에 전원 회로 패턴(48)이나 접지 패턴(49)이 형성됨과 함께, 부품 실장면(46a)에 레지스트 등에 의해 성막 형성되는 보호층(50)으로부터 노출되어 다수의 접속 단자부(51)가 형성되어 있다.
또, 인터포저(46)는 부품 실장면(46a)과 대향하는 한쪽의 주면이 장치 측의 기판 등에 탑재되는 탑재면(46b)을 구성한다. 인터포저(46)는 탑재면(46b) 측에도 장치 측으로부터 신호나 전원 등이 공급되는 다수의 접속 단자부(52)가 형성됨과 함께, 이들 접속 단자부(52)를 외측으로 노출시켜 보호층(53)이 성막 형성되어 있다. 인터포저(46)는 부품 실장면(46a) 측의 접속 단자부(51)나 내층의 전원 회로 패턴(48) 및 접지 패턴(49) 또는 탑재면(46b) 측의 접속 단자부(52)가 다수의 관통 홀(54)에 의해 적절하게 접속된다.
인터포저(46)에는 부품 실장면(46a) 상에, 각 접속 단자부(51)에 대하여 접속 단자를 구성하는 각 땜납 범프(44)가 대응 위치되어 회로 모듈(1)이 위치 결정되어 탑재된다. 인터포저(46)에는 회로 모듈(1)을 탑재한 상태에서, 다층 배선부(2)의 제2 주면(2b)과 부품 실장면(46a) 사이에 언더 필(55)이 충전된다. 인터포저(46)는, 이 상태에서 예를 들면 리플로우 땜납 조에 공급됨으로써 각 땜납 범프(44)가 상대하는 각 접속 단자부(51)에 접합 고정되어 회로 모듈(1)을 실장하여, 디지털 회로 모듈 장치(45)를 제조한다.
디지털 회로 모듈 장치(45)에 있어서는, 회로 모듈(1)에 대하여 인터포저(46) 측에 전원 회로나 접지가 형성됨과 함께 제어 신호 등의 저속 신호 등이 공급되어, 각 반도체 칩(6A, 6B) 사이의 고속 신호가 회로 모듈(1) 내에서 처리된다. 디지털 회로 모듈 장치(45)에 있어서는, 회로 모듈(1) 내에 성막 형성할 수 없었던 수동 소자 등에 대하여, 상술한 바와 같이 인터포저(46)의 부품 실장면(46a) 상에 회로 모듈(1)과 함께 실장됨으로써 배선 길이가 단축된 칩 부품(47)에 의해 보완된다. 디지털 회로 모듈 장치(45)는 박형화가 도모된 다기능의 회로 모듈(1)을 구비함으로써, 전체가 박형화, 다기능화가 도모되어 구성된다. 디지털 회로 모듈 장치(45)는 인터포저(46) 측에 충분한 면적을 갖는 전원 회로 패턴(48)이나 접지 패턴(49)이 형성됨으로써, 규제가 높은 전원 공급이 행해지게 된다.
그런데, 회로 모듈(1)의 제조 공정에서는, 상술한 바와 같이 다층 배선부(2) 의 제1 주면(2a) 측에 단자 형성을 행하기 위해서 밀봉 수지층(7)의 표면(7a)에 박리층(41)을 사이에 두고 적절한 기판재에 의해 형성된 제2 베이스 기판(40)이 접합된다. 회로 모듈(1)의 제조 공정에서는 단자 형성을 행한 후에, 제2 베이스 기판(40)이 박리된다. 회로 모듈(1)은 제2 베이스 기판(40)이 다층 배선부(2)의 제2 주면(2b) 상에 그대로 남겨져 다른 부품의 탑재용 부재로서 이용하도록 해도 된다. 회로 모듈(1)은 사용 상태에서 반도체 칩(6A, 6B)으로부터 열이 발생하는 경우가 있어, 도 24에 도시한 바와 같이 제2 베이스 기판(40)이 방열 부재(56)의 탑재 부재로서 이용된다.
즉, 회로 모듈(1)은, 예를 들면 알루미늄 등의 금속재 또는 금속 가루를 혼입한 수지재 등의 열전도율이 큰 적절한 기재에 의해 형성된 제2 베이스 기판(57)이 이용되어 형성된다. 회로 모듈(1)은 제2 베이스 기판(57)이 박리되지 않고 다층 배선부(2)의 제2 주면(2b) 상에 그대로 남겨져, 이 제2 베이스 기판(57)의 주면 상에 히트 싱크 등의 방열 부재(56)가 접합 고정된다. 회로 모듈(1)은 반도체 칩(6A, 6B)으로부터 발생한 열이 제2 베이스 기판(57)에 효율적으로 전달되어, 이 제2 베이스 기판(57)을 통하여 방열 부재(56)에 의해 방열된다. 따라서, 회로 모듈(1)은 반도체 칩(6A, 6B)으로부터의 열에 의해 특성이 열화되는 등의 문제점의 발생이 방지되어, 안정된 신호 처리가 행해지게 된다.
회로 모듈(1)은 상술한 바와 같이 다층 배선부(2)의 제2 주면(2b) 상에 반도체 칩(6A, 6B)이 실장되어 구성되지만, 제2 베이스 기판(40)을 지지 기판으로 하여 다층 배선부(2)의 제1 주면(2a) 측에도 복수의 제2 반도체 칩(61A, 61B)을 실장한 도 25에 도시하는 양면 실장형의 회로 모듈(60)에도 전개된다. 회로 모듈(60)은 상술한 바와 같이 다층 배선부(2)가 다수층의 단위 배선층(8~12)을 고정밀도로 적층 형성함과 함께 평탄화된 제1 주면(2a)과 제2 주면(2b)을 갖기 때문에, 제2 주면(2b) 측에 복수의 제1 반도체 칩(6A, 6B)이 실장됨과 함께 제1 주면(2a) 측에도 복수의 제2 반도체 칩(61A, 61B)이 고정밀도로 실장되어 이루어진다.
회로 모듈(60)은 복수의 제1 반도체 칩(6A, 6B)과 제2 반도체 칩(61A, 61B)이 동일 주면상뿐만 아니라 두께 방향으로 대면 실장함으로써, 소형화, 박형화가 도모된다. 회로 모듈(60)도, 다층 배선부(2)를 구성하는 제1 층 단위 배선층(8) 내지 제5 층 단위 배선층(12)이 각각 5㎛ 정도의 두께로 형성되고, 수 ㎛ 직경으로 형성된 비어(13)에 의해, 소위 비어-온-비어 구조로 상호 층간 접속이 도모되고 있다. 따라서, 회로 모듈(60)은 제1 반도체 칩(6A, 6B) 사이나 제2 반도체 칩(61A, 61B) 사이 모두, 이들 사이에서도 각각의 배선 길이가 단축화되어, 고기능화가 도모됨과 함께 고속 처리화가 도모된다.
회로 모듈(60)에는 도 25에 도시한 바와 같이 제1 반도체 칩(6A, 6B)을 실장한 다층 배선부(2)의 제2 주면(2b) 상에, 제1 반도체 칩(6A, 6B)의 실장 영역의 외측에 위치하여 다수의 제1 접속 단자부(62)가 설치되어 있다. 회로 모듈(60)은 상세한 설명을 후술하는 바와 같이 제1 각 접속 단자부(62)가 제1 반도체 칩(6A, 6B)과 마찬가지로 연마 처리가 실시되어 박형화됨과 함께 평탄화된 표면(62a)이 제1 밀봉 수지층(7)과 동일면을 구성하여 노출된다. 회로 모듈(60)은 제1 반도체 칩(6A, 6B)이 제1 각 접속 단자부(62)와 함께 약 0.05㎜ 정도의 두께까지 연마되어 있다. 또, 제1 각 접속 단자부(62)에는 필요에 따라 각각의 표면(62a)에, 예를 들면 금 도금 등을 실시하여 접속 단자(63)를 형성하도록 해도 된다.
회로 모듈(60)은 다층 배선부(2)의 제1 주면(2a) 측에도 제2 밀봉 수지층(64)에 의해 밀봉된 제2 반도체 칩(61A, 61B)이 실장됨과 함께, 이들 제2 반도체 칩(61A, 61B)의 실장 영역의 외측에 위치하여 다수의 제2 접속 단자부(65)가 설치되어 있다. 회로 모듈(60)은 제2 반도체 칩(61A, 61B)이나 제2 접속 단자부(65)가 제1 반도체 칩(6A, 6B)이나 제1 각 접속 단자부(62)와 마찬가지로 제2 밀봉 수지층(64)에 연마 처리를 실시함으로써 박형화됨과 함께 평탄화되고, 그 표면이 제2 밀봉 수지층(64)과 동일면을 구성하여 노출되어 있다. 회로 모듈(60)은 제2 반도체 칩(61A, 61B)과 제2 각 접속 단자부(65)가 약 0.05㎜ 정도의 두께까지 연마됨으로써, 전체적으로 약 150㎛ 정도까지 박형화가 도모되고 있다. 또, 제2 각 접속 단자부(65)에도, 필요에 따라 각각의 표면(65a)에, 예를 들면 금 도금 등을 실시하여 접속 단자(66)를 형성하도록 해도 된다.
회로 모듈(60)은 제1 접속 단자부(62)나 제2 접속 단자부(65)를 통하여 예를 들면 제어 기판 등의 인터포저 측의 신호 입출력 단자와 각각 접속됨으로써 제어 신호 등이 입출력된다. 회로 모듈(60)은 인터포저 측으로부터 전원·접지나 제어 신호 등의 저속 신호 등이 공급됨과 함께, 제1 반도체 칩(6A, 6B)과 제2 반도체 칩(61A, 61B) 사이의 고속 신호가 다층 배선부(2) 내에서 처리된다. 회로 모듈(60)은 박형화가 도모됨과 함께 평탄화된 제1 주면(2a)과 제2 주면(2b)을 갖는 다층 배선부(2)를 구비하고 있다. 따라서, 회로 모듈(60)은 전체가 박형화, 다기 능화가 도모되어 구성됨과 함께 상하를 접지로 끼운 마이크로 스트립 라인을 형성하는 등 임피던스 제어된 회로 패턴을 용이하게 형성하여, 규제가 높은 전원 공급이 행해지게 된다.
이상과 같이 구성된 회로 모듈(60)의 제조 공정에 대하여, 이하 도 26 내지 도 33을 참조하여 설명한다. 또, 회로 모듈(60)은 그 밖의 구성에 대해서는 상술한 회로 모듈(1)과 마찬가지이므로, 대응하는 부위에 동일 부호를 병기함으로써 상세한 설명을 생략한다.
회로 모듈(60)의 제조 공정은, 상술한 회로 모듈(1)의 제조 공정에서의 도 15에 도시한 제1 베이스 기판(20) 상에 다층 배선부(2)를 형성한 상태에서, 제5 층 단위 배선층(12)에 형성한 각 전극 패드(37)에 각각 땜납 범프(39)를 부착하여, 플립 칩 실장법 등에 의해 제1 반도체 칩(6A, 6B)의 실장 공정이 실시된다. 회로 모듈(60)의 제조 공정에서는 제1 반도체 칩(6A, 6B)을 실장함과 함께, 도 26에 도시한 바와 같이 다층 배선부(2)의 제5 층 단위 배선층(12)에 형성된 접속 단자부(38) 상에 제1 접속 단자부(62)를 형성한다. 제1 접속 단자부(62)는, 예를 들면 노출된 접속 단자부(38) 상에 Cu 도금 처리를 실시하여 두껍게 형성된 Cu 범프로 이루어진다. 제1 접속 단자부(62)는, 예를 들면 접속 단자부(38) 상에 땜납 볼을 접합하거나 땜납 도금을 실시하여 형성해도 된다.
회로 모듈(60)의 제조 공정에서는, 제1 반도체 칩(6A, 6B)의 실장 공정의 후 공정으로서, 도 27에 도시한 바와 같이 제1 밀봉 수지층(7)에 의해 제1 반도체 칩(6A, 6B)과 제1 접속 단자부(62)를 밀봉하는 제1 밀봉 수지층 형성 공정이 실시 된다. 제1 밀봉 수지층 형성 공정은 회로 모듈(1)의 제조 공정과 마찬가지로, 예를 들면 트랜스퍼 몰드법이나 인쇄법 등에 의해 제1 반도체 칩(6A, 6B)과 제1 접속 단자부(62)를 포함하여 다층 배선부(2)의 제2 주면(2b)을 소정의 두께로 전면에 걸쳐 밀봉하는 제1 밀봉 수지층(7)을 형성한다.
회로 모듈(60)의 제조 공정에서도, 다층 배선부(2)의 제2 주면(2b) 상에 형성한 제1 밀봉 수지층(7)을 소정의 두께까지 연마하는 연마 공정이 실시된다. 연마 공정은, 예를 들면 그라인더를 이용한 기계 연마법, 웨트 에칭에 의한 화학 연마법 또는 이들 기계 연마법과 화학 연마법을 병용한 CMP 등에 의해 행해져, 제1 밀봉 수지층(7)과 함께 제1 반도체 칩(6A, 6B)과 제1 접속 단자부(62)를 연마하여 평탄화한다. 제1 반도체 칩(6A, 6B)은 기능에 지장이 없는 최대 범위에서 그 표면을 연마시킴으로써 도 28에 도시한 바와 같이 박형화되어 제1 밀봉 수지층(7)의 표면(7a)과 동일면을 구성한다. 제1 접속 단자부(62)도, 박형화되어 제1 반도체 칩(6A, 6B)과 마찬가지로 제1 밀봉 수지층(7)의 표면(7a)과 동일면을 구성한다.
회로 모듈(60)의 제조 공정에서는, 도 29에 도시한 바와 같이 연마 처리가 실시됨으로써 평탄화된 제1 밀봉 수지층(7)의 표면(7a) 상에, 박리층(41)을 사이에 두고 제2 베이스 기판(40)을 접합하는 접합 공정이 실시된다. 제2 베이스 기판(40)은 후술하는 바와 같이 다층 배선부(2)의 제1 주면(2a) 측에 소정의 처리를 실시할 때에 지지 기판을 구성하므로, 그 주면(40a)이 평탄면으로 됨과 함께 기계적 강성을 갖고 있다. 박리층(41)도, 상술한 제1 베이스 기판(20)의 박리층(21)과 마찬가지로 스퍼터링법이나 CVD법 등에 의해 제2 베이스 기판(40)의 주면(40a) 상에 균일한 두께로 형성된 구리나 알루미늄 등의 금속 박막층(42)과, 이 금속 박막층(42) 상에 예를 들면 스핀 코팅법 등에 의해 균일한 두께로 형성된 폴리이미드 수지 등의 수지 박막층(43)으로 이루어진다. 박리층(41)은 수지 박막층(43)이 제1 밀봉 수지층(7)의 표면(7a)과 접합됨과 함께, 후술하는 박리 공정에서 이 표면(7a)을 박리면으로 하여 다층 배선부(2)가 제2 베이스 기판(40)으로부터 박리되도록 한다.
회로 모듈(60)의 제조 공정에서는, 제2 베이스 기판(40)을 접합한 후에, 다층 배선부(2)로부터 제1 베이스 기판(20)을 박리하는 박리 공정이 실시된다. 박리 공정은, 예를 들면 제1 베이스 기판(20) 측을 염산 등의 산성 용액 내에 침지함으로써 이 제1 베이스 기판(20)만 다층 배선부(2)로부터 박리하도록 한다. 박리 공정에서는 박리층(21)의 금속 박막층(22)과 수지 박막층(23)과의 계면에서 박리가 진행되고, 도 30에 도시한 바와 같이 다층 배선부(2)가 제1 주면(2a)에 수지 박막층(23)을 남긴 상태에서 제1 베이스 기판(20)으로부터 박리된다. 또, 박리 공정은 산성 용액이 제2 베이스 기판(40) 측에 유입되지 않도록 하여 행해진다. 박리 공정은 레이저 박리에 의해 다층 배선부(2)와 제1 베이스 기판(20)을 박리 처리하도록 해도 된다. 제1 베이스 기판(20)은 박리층(21)을 재형성함으로써, 재이용할 수 있다.
회로 모듈(60)의 제조 공정에서는, 후술하는 바와 같이 다층 배선부(2)의 제1 주면(2a)에 각 공정을 실시할 때에, 제2 베이스 기판(40)이 지지 기판을 구성하여 그 처리가 실시된다. 따라서, 회로 모듈(60)의 제조 공정 시에는 다층 배선 부(2)를 손상시키지 않고 그 제1 주면(2a) 측에 실시되는 수지 박막층(23)의 제거 처리나 연마 처리 등이 효율적이고 또한 고정밀도로 행해지도록 된다.
회로 모듈(60)의 제조 공정에서는, 예를 들면 산소 플라즈마에 의한 드라이 에칭법 등에 의해, 상술한 박리 공정에 의해 제1 베이스 기판(20)으로부터 박리된 다층 배선부(2)의 제1 주면(2a)에 잔류한 수지 박막층(23)의 제거 처리가 실시된다. 회로 모듈(60)의 제조 공정에서는 수지 박막층(23)의 제거 처리에 의해 외측으로 노출된 제1 층 단위 배선층(8)의 제1 회로 패턴(25) 내에 형성된 접속 단자부(25a)나 랜드(25b)에, 도 31에 도시한 바와 같이 제2 반도체 칩(61A, 61B)이나 제2 접속 단자부(65)가 실장된다. 제2 반도체 칩(61A, 61B)은 각 랜드(25b) 상에 각각 땜납 범프(44)를 부착하여 플립 칩 실장법 등에 의해 다층 배선부(2)의 제1 주면(2a) 상에 실장된다. 제2 접속 단자부(65)는 각 접속 단자부(25a)에 Cu 도금 처리를 실시함으로써 형성된다.
회로 모듈(60)의 제조 공정에서는, 제2 밀봉 수지층(64)에 의해 제2 반도체 칩(61A, 61B)과 제2 접속 단자부(65)를 밀봉하는 제2 밀봉 수지층 형성 공정이 실시된다. 제2 밀봉 수지층 형성 공정은 제1 밀봉 수지층 형성 공정과 마찬가지로, 예를 들면 트랜스퍼 몰드법이나 인쇄법 등에 의해 제2 반도체 칩(61A, 61B)과 제2 접속 단자부(65)를 포함하여 다층 배선부(2)의 제1 주면(2a)을 소정의 두께로 전면에 걸쳐 밀봉하는 제2 밀봉 수지층(64)을 형성한다.
회로 모듈(60)의 제조 공정에서도, 제2 밀봉 수지층(64)을 소정의 두께까지 연마하는 연마 공정이 실시된다. 연마 공정은, 예를 들면 그라인더를 이용한 기계 연마법, 웨트 에칭에 의한 화학 연마법 또는 기계 연마법과 화학 연마법을 병용한 CMP 등에 의해 행해지며, 도 32에 도시한 바와 같이 제2 밀봉 수지층(64)과 함께 제2 반도체 칩(61A, 61B)과 제2 접속 단자부(65)를 연마하여 박형화함과 함께 이 제2 밀봉 수지층(64)의 표면(64a)을 평탄화한다. 제2 반도체 칩(61A, 61B)은 기능에 지장이 없는 최대 범위에서 그 표면을 연마시킴으로써 도 32에 도시한 바와 같이 박형화되어 제2 밀봉 수지층(64)의 표면(64a)과 동일면을 구성한다. 제2 접속 단자부(65)도, 박형화되어 제2 반도체 칩(61A, 61B)과 마찬가지로 제2 밀봉 수지층(64)의 표면(64a)과 동일면을 구성한다. 연마 공정은 제2 베이스 기판(40)을 지지 기판으로 하여 제2 밀봉 수지층(64)을 연마함으로써, 고정밀도의 연마 처리를 실시할 수 있다.
회로 모듈(60)의 제조 공정에서는, 상술한 공정을 거쳐 다층 배선부(2)로부터 제2 베이스 기판(40)을 박리하는 박리 공정이 실시된다. 박리 공정은, 예를 들면 회로 모듈(60)의 중간체를 염산 등의 산성 용액 내에 침지함으로써 이 제2 베이스 기판(40)을 다층 배선부(2)로부터 박리한다. 박리 공정에서는 박리층(41)의 금속 박막층(42)과 수지 박막층(43)과의 계면에서 박리가 진행되고, 도 33에 도시한 바와 같이 다층 배선부(2)가 제2 주면(2b)에 수지 박막층(43)을 남긴 상태에서 제2 베이스 기판(40)으로부터 박리된다. 또, 박리 공정은, 예를 들면 레이저 박리에 의해 다층 배선부(2)와 제2 베이스 기판(40)을 박리 처리해도 된다.
회로 모듈(60)의 제조 공정에서는, 예를 들면 산소 플라즈마에 의한 드라이 에칭법 등에 의해, 상술한 박리 공정에 의해 제2 베이스 기판(40)으로부터 박리된 다층 배선부(2)의 제2 주면(2b)에 잔류한 수지 박막층(43)의 제거 처리가 실시된다. 회로 모듈(60)의 제조 공정에서는 이상의 공정을 거쳐 도 25에 도시한 회로 모듈(60)이 제조된다. 또, 회로 모듈(60)의 제조 공정에서도, 비교적 대형의 베이스 기판(20, 40)이 이용되어 다수의 회로 모듈(60)을 연결부를 통하여 서로 연결된 상태에서 일괄적으로 제조하도록 해도 되는 것은 물론이다. 회로 모듈(60)의 제조 공정에서는 상술한 회로 모듈(1)의 제조 공정과 마찬가지로, 제2 베이스 기판(40)으로부터의 박리 공정의 전 공정에서 각 다층 배선부(2)를 분리하는 연결부의 커팅 처리가 실시되어 각 회로 모듈(60)이 서로 절단된다.
이상의 공정을 거쳐 제조된 회로 모듈(60)은 상술한 회로 모듈(1)과 마찬가지로, 인터포저(70) 상에 실장되는 실장 부품으로서 이용되어, 예를 들면 도 34에 도시한 와이어 본딩법에 의해 접속을 행한 디지털 회로 모듈 장치(68)나 도 35에 도시한 페이스다운 실장법에 의해 접속을 행한 디지털 회로 모듈 장치(69) 등을 구성한다. 회로 모듈(60)은 제1 밀봉 수지층(7)의 표면(7a) 또는 제2 밀봉 수지층(64)의 표면(64a) 중 어느 한쪽을 실장면으로 하여 인터포저(70) 상에 실장 가능하다. 회로 모듈(60)은 그 밖의 적절한 방법에 의해 인터포저(70)나 적절한 회로 기판에 실장된다.
인터포저(70)는 상술한 디지털 회로 모듈 장치(45)에 이용되는 인터포저(46)와 마찬가지의 부재로, 일반적인 다층 기판 제조 공정을 거쳐 제조되어 내부에 전원 회로 패턴(71)이나 접지 패턴(72)이 형성되어 있다. 인터포저(70)에는 부품 실장면(70a)에 레지스트 등에 의해 성막 형성되는 보호층(73)으로부터 노출되어 다수 의 랜드(74)가 형성되어 있다. 인터포저(70)는 부품 실장면(70a)과 대향하는 한쪽의 주면이 장치 측의 기판 등에 탑재되는 탑재면(70b)을 구성한다. 인터포저(70)는 탑재면(70b) 측에도 장치 측으로부터 신호나 전원 등이 공급되는 다수의 접속 단자부(75)가 형성됨과 함께, 이들 접속 단자부(75)를 외측으로 노출시켜 보호층(76)이 성막 형성되어 있다. 인터포저(70)는 부품 실장면(70a) 측의 랜드(74)나 전원 회로 패턴(71) 및 접지 패턴(72) 또는 탑재면(70b) 측의 접속 단자부(75)가 다수의 관통 홀(77)에 의해 적절하게 접속된다.
디지털 회로 모듈 장치(68)는, 도 34에 도시한 바와 같이 회로 모듈(60)이 예를 들면 제2 밀봉 수지층(64) 측을 실장면으로 하여 인터포저(70)의 부품 실장면(70a) 상의 실장 영역 내에 탑재된다. 디지털 회로 모듈 장치(68)는 회로 모듈(60)의 제1 밀봉 수지층(7) 측에 형성된 제1 각 접속 단자부(62)의 접속 단자(63)와, 인터포저(70) 측의 실장 영역을 둘러싸서 형성된 랜드(74)를 와이어(78)로 각각 접속한다. 디지털 회로 모듈 장치(68)는 회로 모듈(60)을 탑재한 상태에서, 인터포저(70)의 부품 실장면(70a)에 밀봉 수지층(79)을 형성하여 회로 모듈(60)을 밀봉한다.
디지털 회로 모듈 장치(69)도, 도 35에 도시한 바와 같이 회로 모듈(60)이, 예를 들면 제2 밀봉 수지층(64) 측을 실장면으로 하여 인터포저(70)의 부품 실장면(70a) 상의 실장 영역 내에 탑재된다. 디지털 회로 모듈 장치(68)는 인터포저(70) 측의 부품 실장면(70a)에 형성된 랜드(80)에 각각 땜납 범프(81)가 접합되어 있으며, 회로 모듈(60)이 제2 밀봉 수지층(64) 측에 형성된 제2 접속 단자부(65)의 접속 단자(66)를 땜납 범프(81)에 대응 위치시키도록 하여 위치 결정하여 탑재된다. 디지털 회로 모듈 장치(68)는 회로 모듈(60)과 인터포저(70) 사이에 언더 필(82)이 충전되고, 이 상태에서 예를 들면 리플로우 땜납 처리를 실시함으로써, 회로 모듈(60)을 인터포저(70)에 실장한다.
회로 모듈(60)도, 상술한 회로 모듈(1)과 마찬가지로, 제2 베이스 기판(40)이 다층 배선부(2)의 제2 주면(2b) 상에 그대로 남겨져 다른 부품의 탑재용 부재로서 이용하도록 해도 된다. 회로 모듈(60)은 도 36에 도시한 바와 같이 제2 베이스 기판(40)의 주면 상에 히트 싱크 등의 방열 부재(56)가 접합 고정됨으로써, 사용 상태에서 제1 반도체 칩(6A, 6B)이나 제2 반도체 칩(61A, 61B)으로부터 발생하는 열을 방열시킨다.
상술한 각 실시예에서는, 1개의 회로 모듈(60)을 사용하도록 하였지만, 도 37에 도시한 바와 같이 다수의 회로 모듈(60A~60C)을 적층하여 다층 회로 모듈체(83)를 구성할 수도 있다. 회로 모듈(60)에는 상술한 바와 같이 제1 밀봉 수지층(7)의 표면(7a)과 제2 밀봉 수지층(64)의 표면(64a)에 각각 다수의 접속 단자부(62) 및 접속 단자부(65)가 형성되어 있다. 회로 모듈(60)에는, 예를 들면 접속 단자부(62) 및 접속 단자부(65)의 표면에 각각 금 도금을 실시하여 접속 단자(63, 66)가 형성되어 있다.
다층 회로 모듈체(83)에 있어서는, 제1 회로 모듈(60A)의 제1 밀봉 수지층(7A) 상에 제2 회로 모듈(60B)이 제2 밀봉 수지층(64B) 측을 실장면으로 하여, 상대하는 접속 단자부(62A)와 접속 단자부(65B)를 정합시키도록 하여 위치 결 정되어 적층된다. 다층 회로 모듈체(83)는 제1 회로 모듈(60A)과 제2 회로 모듈(60B) 사이에 언더 필(84A)이 충전됨으로써 상호의 절연을 유지함과 함께 적층 상태가 유지된다.
다층 회로 모듈체(83)는 제1 회로 모듈(60A)과 제2 회로 모듈(60B)을 압착함으로써, 접속 단자부(62A)의 접속 단자(63A)와 접속 단자부(65B)의 접속 단자(66A)가 금-금 열 압착에 의해 각각 접합됨으로써 일체적으로 적층된다. 또, 다층 회로 모듈체(83)는 접속 단자부(62A)의 접속 단자(63A)와 접속 단자부(65B)와 접속 단자(66A)를, 예를 들면 초음파 접합법 또는 적절한 페이스다운 접합법 등에 의해 접합하도록 해도 되는 것은 물론이다.
다층 회로 모듈체(83)는 제1 회로 모듈(60A)과 제2 회로 모듈(60B)과의 적층체에 대하여, 제2 회로 모듈(60B)의 제1 밀봉 수지층(7B) 상에 제3 회로 모듈(60C)이 제2 밀봉 수지층(64C) 측을 실장면으로서 적층된다. 제3 회로 모듈(60C)은 제2 회로 모듈(60B)에 대하여, 상대하는 접속 단자부(62C)를 접속 단자부(65B)에 정합시키도록 하여 위치 결정되어 적층된다. 다층 회로 모듈체(83)는 제1 회로 모듈(60A)과 제2 회로 모듈(60B)과의 적층체에 대하여, 제3 회로 모듈(60C)을 압착함으로써 각 회로 모듈(60A~60C)이 일체화되어 적층된다.
다층 회로 모듈체(83)는 다수의 반도체 칩(6A, 6B, 61A, 61B)이 3차원적으로 고밀도 실장된다. 다층 회로 모듈체(83)는 각 회로 모듈(60A~60C)이 각각 박형화되어 있으므로, 이들을 다층화해도 전체적으로 상당히 박형으로 구성된다. 다층 회로 모듈체(83)는 3차원적으로 고밀도 실장된 각 반도체 칩(6A, 6B, 61A, 61B) 사 이의 배선 길이도 단축화되어 있으며, 제어 신호 등의 전파 손실이나 열화도 작아 고속 처리화가 도모된다.
또, 다층 회로 모듈체(83)는 설명의 편의상 동일 구성의 회로 모듈(60A~60C)을 일체적으로 적층한 것으로서 설명하였지만, 각각 다층 배선부(2)의 내부 구성이나 반도체 칩의 실장 구성을 달리한 회로 모듈이 적층하여 구성된다. 또한, 다층 회로 모듈체(83)는 반도체 칩(6A, 6B)을 편면에 실장한 상술한 회로 모듈(1)의 적층체이어도 되고, 또한 이 회로 모듈(1)을 일부에 포함하고 있어도 되는 것은 물론이다. 또한, 다층 회로 모듈체(83)에 있어서는 외측의 회로 모듈(60C)에 제2 베이스 기판(40C)이 남겨져 여기에 방열 부재를 부착하도록 해도 된다.
또, 본 발명은 도면을 참조하여 설명한 상술의 실시예에 한정되는 것이 아니고, 첨부의 청구의 범위 및 그 주지를 일탈하지 않고, 여러가지 변경, 치환 또는 그 동등한 것을 행할 수 있는 것은 당업자에게 있어서 분명하다.
상술한 바와 같이, 본 발명에 따르면, 각 단위 배선층이 평탄화 처리가 실시된 하층 단위 배선층에 상층의 단위 배선층이 비어-온-비어 구조에 의해 상호 층간 접속되어 적층 형성되어 다층 배선부가 구성됨과 함께, 이 다층 배선부에 실장한 반도체 칩을 연마하여 박형화하여 구성하였기 때문에, 다층 배선부 내에 각 반도체 칩 사이에서의 대용량, 고속, 고밀도 버스에 대응한 미세하고 고밀도의 회로 패턴이 고정밀도로 형성되고, 배선 길이의 단축화를 도모하여 전송되는 신호의 감쇠를 저감시킴과 함께 신호 지연을 최소한으로 한 고밀도화, 고기능화, 고속 처리화를 도모하고, 또한 소형화, 박형화가 도모된다.

Claims (26)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 평탄화된 제1 베이스 기판의 주면 상에, 균일한 두께를 갖는 박리층을 형성하는 박리층 형성 공정과,
    상기 제1 베이스 기판의 박리층 상에 절연층을 형성함과 함께, 이 절연층 내에 소정의 회로 패턴을 형성하여 이루어지는 단위 배선층을 형성하는 단위 배선층 형성 공정과,
    상기 단위 배선층의 표면을 평탄화하는 평탄화 처리 공정과,
    평탄화된 상기 단위 배선층 상에 절연층을 형성함과 함께, 이 절연층 내에 소정의 회로 패턴을 형성하고, 또한 그 표면에 평탄화 처리가 실시된 단위 배선층을 비어-온-비어 구조에 의해 상호 층간 접속하여 순차적으로 다층으로 형성하는 다층 배선부 형성 공정과,
    상기 다층 배선부의 최상층 단위 배선층의 주면에 적어도 1개 이상의 제1 반도체 칩을 실장하는 반도체 칩 실장 공정과,
    상기 최상층 단위 배선층의 주면에 상기 제1 반도체 칩을 밀봉하는 제1 밀봉 수지층을 형성하는 밀봉 수지층 형성 공정과,
    상기 제1 반도체 칩까지 연마하는 연마 처리를 상기 제1 밀봉 수지층에 실시하는 제1 연마 공정을 거쳐, 그 배선 길이를 단축화한 멀티칩 회로 모듈을 제조하는 멀티칩 회로 모듈의 제조 방법으로서,
    상기 단위 배선층 형성 공정이, 상기 최상층 단위 배선층의 접속 단자부에 제1 접속 단자를 형성하는 제1 접속 단자 형성 공정을 포함함과 함께,
    상기 제1 연마 공정이, 상기 제1 밀봉 수지층을 연마하여 상기 제1 반도체 칩과 상기 제1 접속 단자를 노출시키는 공정이고,
    상기 제1 연마 공정의 후단 공정으로서, 상기 최상층 단위 배선층의 주면 상에 평탄한 주면 상에 박리층을 형성한 제2 베이스 기판을 접합하는 제2 베이스 기판 접합 공정과,
    상기 최하층 단위 배선층으로부터 상기 박리층을 개재하여 상기 제1 베이스 기판을 박리하는 제1 베이스 기판 박리 공정과,
    상기 최하층 단위 배선층의 접속 단자부에 제2 접속 단자를 형성하는 제2 접속 단자 형성 공정과,
    적어도 1개의 제2 반도체 칩을 실장하는 제2 반도체 칩 실장 공정과,
    상기 최하층 단위 배선층의 상기 제2 접속 단자와 상기 제2 반도체 칩을 밀봉하는 제2 밀봉 수지층을 형성하는 제2 밀봉 수지 형성 공정과,
    상기 제2 밀봉 수지층을 연마함으로써 상기 제2 반도체 칩과 상기 제2 접속 단자를 노출시키는 제2 연마 공정이 실시되고,
    상기 제2 연마 공정의 후단 공정으로서, 상기 최상층 단위 배선층으로부터 상기 박리층을 개재하여 상기 제2 베이스 기판을 박리하는 제2 베이스 기판 박리 공정이 실시됨으로써,
    상기 다층 배선부의 표리 주면에 각각 박형화된 제1 반도체 칩 및 제2 반도체 칩이, 배선 길이가 단축되어 탑재되어 이루어지는 멀티칩 회로 모듈을 제조하는 것을 특징으로 하는 멀티칩 회로 모듈의 제조 방법.
  25. 제24항에 있어서,
    상기 최상층 단위 배선층의 제1 접속 단자와 최하층 단위 배선층의 제2 접속 단자를 접합하여 다수개를 적층 접속하는 적층 공정을 실시함으로써 다층 멀티칩 회로 모듈을 제조하는 것을 특징으로 하는 멀티칩 회로 모듈의 제조 방법.
  26. 제24항에 있어서,
    상기 제2 베이스 기판을 열전도율이 큰 기재로 형성함과 함께 상기 최상층 단위 배선층에 남기고, 이 제2 베이스 기판에 상기 제2 반도체 칩으로부터 발생하는 열을 방열하는 방열 부재를 실장하는 공정을 실시하는 것을 특징으로 하는 멀티칩 회로 모듈의 제조 방법.
KR1020037009617A 2001-11-22 2002-11-15 멀티칩 회로 모듈 및 그 제조 방법 KR100909155B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2001-00358246 2001-11-22
JP2001358246A JP3861669B2 (ja) 2001-11-22 2001-11-22 マルチチップ回路モジュールの製造方法
PCT/JP2002/011972 WO2003044859A1 (fr) 2001-11-22 2002-11-15 Module de circuit multipuce et procede de fabrication associe

Publications (2)

Publication Number Publication Date
KR20040060843A KR20040060843A (ko) 2004-07-06
KR100909155B1 true KR100909155B1 (ko) 2009-07-23

Family

ID=19169452

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020037009617A KR100909155B1 (ko) 2001-11-22 2002-11-15 멀티칩 회로 모듈 및 그 제조 방법

Country Status (5)

Country Link
US (2) US6919226B2 (ko)
JP (1) JP3861669B2 (ko)
KR (1) KR100909155B1 (ko)
CN (1) CN100353547C (ko)
WO (1) WO2003044859A1 (ko)

Families Citing this family (151)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004039867A (ja) * 2002-07-03 2004-02-05 Sony Corp 多層配線回路モジュール及びその製造方法
JP3925378B2 (ja) * 2002-09-30 2007-06-06 ソニー株式会社 高周波モジュール装置の製造方法。
JP4489411B2 (ja) * 2003-01-23 2010-06-23 新光電気工業株式会社 電子部品実装構造の製造方法
JP2005045191A (ja) * 2003-07-04 2005-02-17 North:Kk 配線回路基板の製造方法、及び多層配線基板の製造方法
CN1784785A (zh) * 2003-05-09 2006-06-07 松下电器产业株式会社 电路元件内置模块
CN100468719C (zh) 2003-06-03 2009-03-11 卡西欧计算机株式会社 可叠置的半导体器件及其制造方法
AT500259B1 (de) * 2003-09-09 2007-08-15 Austria Tech & System Tech Dünnschichtanordnung und verfahren zum herstellen einer solchen dünnschichtanordnung
JP4120562B2 (ja) * 2003-10-31 2008-07-16 沖電気工業株式会社 受動素子チップ、高集積モジュール、受動素子チップの製造方法、及び高集積モジュールの製造方法。
TWI278048B (en) 2003-11-10 2007-04-01 Casio Computer Co Ltd Semiconductor device and its manufacturing method
FR2858111A1 (fr) * 2003-12-12 2005-01-28 Commissariat Energie Atomique Procede d'assemblage et d'interconnexion de composants, modules et empilements de modules ainsi obtenus
US20080142369A1 (en) * 2003-12-31 2008-06-19 Microfabrica Inc. Integrated Circuit Packaging Using Electrochemically Fabricated Structures
US20060134831A1 (en) * 2003-12-31 2006-06-22 Microfabrica Inc. Integrated circuit packaging using electrochemically fabricated structures
FR2866328B1 (fr) * 2004-02-16 2006-05-26 Saint Gobain Verre plat au plomb par flottage sur un bain de metal
JP3925809B2 (ja) 2004-03-31 2007-06-06 カシオ計算機株式会社 半導体装置およびその製造方法
KR20060000106A (ko) * 2004-06-28 2006-01-06 삼성전자주식회사 최외곽 수지층의 접착성을 향상시킨 인쇄 회로 기판과 그제조방법, 그 인쇄 회로 기판을 포함하는 반도체 패키지및 그 제조방법
JP4865197B2 (ja) * 2004-06-30 2012-02-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4559163B2 (ja) * 2004-08-31 2010-10-06 ルネサスエレクトロニクス株式会社 半導体装置用パッケージ基板およびその製造方法と半導体装置
JP2006080333A (ja) * 2004-09-10 2006-03-23 Toshiba Corp 半導体装置
JP2006121147A (ja) * 2004-10-19 2006-05-11 Alps Electric Co Ltd 携帯電話機用高周波モジュール
KR20070063499A (ko) * 2004-10-26 2007-06-19 로무 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
JP4351148B2 (ja) * 2004-12-28 2009-10-28 新光電気工業株式会社 配線基板の製造方法
US20060211167A1 (en) * 2005-03-18 2006-09-21 International Business Machines Corporation Methods and systems for improving microelectronic i/o current capabilities
JP4216825B2 (ja) 2005-03-22 2009-01-28 株式会社日立製作所 半導体パッケージ
JP2006309151A (ja) * 2005-03-28 2006-11-09 Seiko Epson Corp 光学ローパスフィルタ
JP4790297B2 (ja) * 2005-04-06 2011-10-12 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US20060270104A1 (en) * 2005-05-03 2006-11-30 Octavio Trovarelli Method for attaching dice to a package and arrangement of dice in a package
US7435627B2 (en) * 2005-08-11 2008-10-14 International Business Machines Corporation Techniques for providing decoupling capacitance
US7807505B2 (en) * 2005-08-30 2010-10-05 Micron Technology, Inc. Methods for wafer-level packaging of microfeature devices and microfeature devices formed using such methods
JP4671829B2 (ja) 2005-09-30 2011-04-20 富士通株式会社 インターポーザ及び電子装置の製造方法
US20070080458A1 (en) * 2005-10-11 2007-04-12 Tsuyoshi Ogawa Hybrid module and method of manufacturing the same
US7947535B2 (en) * 2005-10-22 2011-05-24 Stats Chippac Ltd. Thin package system with external terminals
JP2007188986A (ja) * 2006-01-12 2007-07-26 Tdk Corp 多層回路基板及びその製造方法
US8188375B2 (en) 2005-11-29 2012-05-29 Tok Corporation Multilayer circuit board and method for manufacturing the same
JP4835124B2 (ja) * 2005-11-29 2011-12-14 Ｔｄｋ株式会社 半導体ｉｃ内蔵基板及びその製造方法
JP4995455B2 (ja) * 2005-11-30 2012-08-08 ルネサスエレクトロニクス株式会社 半導体装置
US7475801B2 (en) * 2005-12-29 2009-01-13 Dukane Corporation Systems for providing controlled power to ultrasonic welding probes
US8169014B2 (en) * 2006-01-09 2012-05-01 Taiwan Semiconductor Manufacturing Co., Ltd. Interdigitated capacitive structure for an integrated circuit
US7755457B2 (en) * 2006-02-07 2010-07-13 Harris Corporation Stacked stripline circuits
US20070196979A1 (en) * 2006-02-21 2007-08-23 Advanpack Solutions Pte Ltd Flip chip in package using flexible and removable leadframe
US7510323B2 (en) * 2006-03-14 2009-03-31 International Business Machines Corporation Multi-layered thermal sensor for integrated circuits and other layered structures
JP4849926B2 (ja) * 2006-03-27 2012-01-11 富士通株式会社 半導体装置及び半導体装置の製造方法
JP4899603B2 (ja) * 2006-04-13 2012-03-21 ソニー株式会社 三次元半導体パッケージ製造方法
US7993972B2 (en) * 2008-03-04 2011-08-09 Stats Chippac, Ltd. Wafer level die integration and method therefor
JP2008016630A (ja) * 2006-07-06 2008-01-24 Matsushita Electric Ind Co Ltd プリント配線板およびその製造方法
JP2008091639A (ja) 2006-10-02 2008-04-17 Nec Electronics Corp 電子装置およびその製造方法
JP4956128B2 (ja) * 2006-10-02 2012-06-20 ルネサスエレクトロニクス株式会社 電子装置の製造方法
JP2008091638A (ja) * 2006-10-02 2008-04-17 Nec Electronics Corp 電子装置およびその製造方法
JP2008091795A (ja) * 2006-10-04 2008-04-17 Shinko Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
JP2008205111A (ja) * 2007-02-19 2008-09-04 Fujitsu Ltd 配線基板および半導体装置、配線基板の製造方法
WO2008120755A1 (ja) * 2007-03-30 2008-10-09 Nec Corporation 機能素子内蔵回路基板及びその製造方法、並びに電子機器
JP2008258520A (ja) * 2007-04-09 2008-10-23 Shinko Electric Ind Co Ltd 配線基板の製造方法及び配線基板
JP2008294423A (ja) * 2007-04-24 2008-12-04 Nec Electronics Corp 半導体装置
US7869225B2 (en) * 2007-04-30 2011-01-11 Freescale Semiconductor, Inc. Shielding structures for signal paths in electronic devices
KR100907896B1 (ko) 2007-06-22 2009-07-14 주식회사 동부하이텍 시스템 인 패키지의 금속 전극 형성방법
KR100909322B1 (ko) 2007-07-02 2009-07-24 주식회사 네패스 초박형 반도체 패키지 및 그 제조방법
TWI384595B (zh) * 2007-08-08 2013-02-01 Teramikros Inc 半導體裝置及其製造方法
JP2009043857A (ja) * 2007-08-08 2009-02-26 Casio Comput Co Ltd 半導体装置およびその製造方法
JP4752825B2 (ja) * 2007-08-24 2011-08-17 カシオ計算機株式会社 半導体装置の製造方法
US7867878B2 (en) * 2007-09-21 2011-01-11 Infineon Technologies Ag Stacked semiconductor chips
US9460951B2 (en) 2007-12-03 2016-10-04 STATS ChipPAC Pte. Ltd. Semiconductor device and method of wafer level package integration
US10074553B2 (en) * 2007-12-03 2018-09-11 STATS ChipPAC Pte. Ltd. Wafer level package integration and method
US9318441B2 (en) 2007-12-14 2016-04-19 Stats Chippac, Ltd. Semiconductor device and method of forming sacrificial adhesive over contact pads of semiconductor die
US7767496B2 (en) 2007-12-14 2010-08-03 Stats Chippac, Ltd. Semiconductor device and method of forming interconnect structure for encapsulated die having pre-applied protective layer
US8456002B2 (en) 2007-12-14 2013-06-04 Stats Chippac Ltd. Semiconductor device and method of forming insulating layer disposed over the semiconductor die for stress relief
US8343809B2 (en) 2010-03-15 2013-01-01 Stats Chippac, Ltd. Semiconductor device and method of forming repassivation layer with reduced opening to contact pad of semiconductor die
US8183095B2 (en) 2010-03-12 2012-05-22 Stats Chippac, Ltd. Semiconductor device and method of forming sacrificial protective layer to protect semiconductor die edge during singulation
KR100955948B1 (ko) * 2007-12-21 2010-05-03 삼성전기주식회사 다중대역 송신단 모듈 및 이의 제조 방법
US7759212B2 (en) * 2007-12-26 2010-07-20 Stats Chippac, Ltd. System-in-package having integrated passive devices and method therefor
JP2009246104A (ja) * 2008-03-31 2009-10-22 Kyushu Institute Of Technology 配線用電子部品及びその製造方法
JP4730426B2 (ja) * 2008-11-19 2011-07-20 ソニー株式会社 実装基板及び半導体モジュール
JP5578797B2 (ja) * 2009-03-13 2014-08-27 ルネサスエレクトロニクス株式会社 半導体装置
JP5300558B2 (ja) * 2009-03-27 2013-09-25 日東電工株式会社 半導体装置の製造方法
FR2946795B1 (fr) * 2009-06-12 2011-07-22 3D Plus Procede de positionnement des puces lors de la fabrication d'une plaque reconstituee
JP5280945B2 (ja) * 2009-06-19 2013-09-04 新光電気工業株式会社 半導体装置及びその製造方法
US8407871B2 (en) 2009-07-06 2013-04-02 Delphi Technologies, Inc. Method of manufacturing a shapeable short-resistant capacitor
KR101095130B1 (ko) * 2009-12-01 2011-12-16 삼성전기주식회사 전자부품 내장형 인쇄회로기판 및 그 제조방법
JP5665020B2 (ja) * 2009-12-22 2015-02-04 国立大学法人九州工業大学 配線用電子部品の製造方法
JP2011165741A (ja) * 2010-02-05 2011-08-25 Renesas Electronics Corp 半導体装置およびその製造方法
US8241952B2 (en) * 2010-02-25 2012-08-14 Stats Chippac, Ltd. Semiconductor device and method of forming IPD in fan-out level chip scale package
US9385095B2 (en) 2010-02-26 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. 3D semiconductor package interposer with die cavity
US9548240B2 (en) 2010-03-15 2017-01-17 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming repassivation layer for robust low cost fan-out semiconductor package
US8951839B2 (en) 2010-03-15 2015-02-10 Stats Chippac, Ltd. Semiconductor device and method of forming conductive vias through interconnect structures and encapsulant of WLCSP
JP5486376B2 (ja) * 2010-03-31 2014-05-07 ルネサスエレクトロニクス株式会社 半導体装置
KR20160075845A (ko) * 2010-03-31 2016-06-29 에베 그룹 에. 탈너 게엠베하 양면에 칩이 장착되는 웨이퍼를 제작하기 위한 방법
US8525334B2 (en) * 2010-04-27 2013-09-03 International Rectifier Corporation Semiconductor on semiconductor substrate multi-chip-scale package
US9735113B2 (en) * 2010-05-24 2017-08-15 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming ultra thin multi-die face-to-face WLCSP
JP5454681B2 (ja) * 2010-05-26 2014-03-26 株式会社村田製作所 モジュール基板およびその製造方法
US8411459B2 (en) 2010-06-10 2013-04-02 Taiwan Semiconductor Manufacturing Company, Ltd Interposer-on-glass package structures
US8999179B2 (en) 2010-07-13 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive vias in a substrate
SE535236C2 (sv) * 2010-10-22 2012-06-05 Alfa Laval Corp Ab Värmeväxlarplatta och plattvärmeväxlare
TWI517226B (zh) * 2011-03-31 2016-01-11 索泰克公司 形成包含由一共同底材承載之兩個或以上已處理半導體構造之黏附半導體構造之方法及應用此等方法所形成之半導體構造
US8970045B2 (en) * 2011-03-31 2015-03-03 Soitec Methods for fabrication of semiconductor structures including interposers with conductive vias, and related structures and devices
US9704766B2 (en) * 2011-04-28 2017-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Interposers of 3-dimensional integrated circuit package systems and methods of designing the same
TWI473551B (zh) * 2011-07-08 2015-02-11 Unimicron Technology Corp 封裝基板及其製法
US20130025839A1 (en) * 2011-07-25 2013-01-31 Endicott Interconnect Technologies, Inc. Thermal substrate
US9728481B2 (en) * 2011-09-07 2017-08-08 Nvidia Corporation System with a high power chip and a low power chip having low interconnect parasitics
US9698123B2 (en) 2011-09-16 2017-07-04 Altera Corporation Apparatus for stacked electronic circuitry and associated methods
US9748203B2 (en) * 2011-12-15 2017-08-29 STATS ChipPAC Pte. Ltd. Integrated circuit packaging system with conductive pillars and method of manufacture thereof
TWI573203B (zh) * 2012-02-16 2017-03-01 索泰克公司 製作包含有具導電貫孔間置結構之半導體構造之方法及其相關構造與元件
FR2987494B1 (fr) * 2012-02-29 2015-04-10 Soitec Silicon On Insulator Procedes de fabrication de structures semi-conductrices comprenant des dispositifs d'interposition avec des trous d'interconnexion conducteurs, et structures et dispositifs associes
US9099477B2 (en) * 2012-05-10 2015-08-04 Panasonic Intellectual Property Management Co., Ltd. Three-dimensional integrated circuit having stabilization structure for power supply voltage, and method for manufacturing same
TWI483365B (zh) * 2012-09-26 2015-05-01 Ind Tech Res Inst 封裝基板及其製法
JP6122606B2 (ja) * 2012-10-16 2017-04-26 ルネサスエレクトロニクス株式会社 半導体装置
US9806011B2 (en) * 2012-12-06 2017-10-31 Intel Corporation Non-uniform substrate stackup
US9237648B2 (en) 2013-02-25 2016-01-12 Invensas Corporation Carrier-less silicon interposer
US8933551B2 (en) 2013-03-08 2015-01-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3D-packages and methods for forming the same
US9691693B2 (en) 2013-12-04 2017-06-27 Invensas Corporation Carrier-less silicon interposer using photo patterned polymer as substrate
KR101605600B1 (ko) * 2014-02-04 2016-03-22 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
US10056267B2 (en) 2014-02-14 2018-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US9935090B2 (en) 2014-02-14 2018-04-03 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US9768090B2 (en) 2014-02-14 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
US10026671B2 (en) 2014-02-14 2018-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate design for semiconductor packages and method of forming same
JP2014096609A (ja) * 2014-02-14 2014-05-22 Renesas Electronics Corp 電子装置
US9653443B2 (en) 2014-02-14 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal performance structure for semiconductor packages and method of forming same
US9837278B2 (en) * 2014-02-27 2017-12-05 Taiwan Semiconductor Manufacturing Company Ltd. Wafer level chip scale package and method of manufacturing the same
US9679841B2 (en) * 2014-05-13 2017-06-13 Qualcomm Incorporated Substrate and method of forming the same
US9917026B2 (en) * 2014-12-24 2018-03-13 Renesas Electronics Corporation Semiconductor device
US9564416B2 (en) 2015-02-13 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming the same
US9443824B1 (en) * 2015-03-30 2016-09-13 Qualcomm Incorporated Cavity bridge connection for die split architecture
US9437536B1 (en) 2015-05-08 2016-09-06 Invensas Corporation Reversed build-up substrate for 2.5D
US10211160B2 (en) * 2015-09-08 2019-02-19 Invensas Corporation Microelectronic assembly with redistribution structure formed on carrier
US9666560B1 (en) * 2015-11-25 2017-05-30 Invensas Corporation Multi-chip microelectronic assembly with built-up fine-patterned circuit structure
FR3044864B1 (fr) * 2015-12-02 2018-01-12 Valeo Systemes De Controle Moteur Dispositif electrique et procede d'assemblage d'un tel dispositif electrique
CN106876358A (zh) * 2015-12-11 2017-06-20 安世有限公司 电子元件及其制造方法
KR20170075125A (ko) * 2015-12-22 2017-07-03 에스케이하이닉스 주식회사 반도체 패키지 및 제조 방법
US10586817B2 (en) 2016-03-24 2020-03-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and separation apparatus
TWI563602B (en) * 2016-04-15 2016-12-21 Phoenix Pioneer Technology Co Ltd Method of fabricating a package substrate
KR102506697B1 (ko) 2016-05-18 2023-03-08 에스케이하이닉스 주식회사 관통 몰드 볼 커넥터를 포함하는 반도체 패키지
KR102448098B1 (ko) 2016-05-31 2022-09-27 에스케이하이닉스 주식회사 관통 몰드 볼 커넥터 및 엘리베이트 패드를 포함하는 반도체 패키지 및 제조 방법
KR102448099B1 (ko) 2016-06-02 2022-09-27 에스케이하이닉스 주식회사 히트 스프레더 구조를 포함하는 반도체 패키지
WO2018066114A1 (ja) * 2016-10-06 2018-04-12 三井金属鉱業株式会社 多層配線板の製造方法
US10074602B2 (en) * 2016-11-11 2018-09-11 Advanced Semiconductor Engineering, Inc. Substrate, semiconductor package structure and manufacturing process
KR102444584B1 (ko) * 2016-11-28 2022-09-20 미쓰이금속광업주식회사 점착 시트 및 그 박리 방법
KR20190088465A (ko) * 2016-11-28 2019-07-26 미쓰이금속광업주식회사 다층 배선판의 제조 방법
KR20180065426A (ko) * 2016-12-07 2018-06-18 삼성전자주식회사 반도체 저장 장치
FR3060846B1 (fr) * 2016-12-19 2019-05-24 Institut Vedecom Procede d’integration de puces de puissance et de bus barres formant dissipateurs thermiques
US10879197B2 (en) * 2017-08-30 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of fabricating package structure
EP3462486B1 (en) 2017-09-29 2021-03-24 Qorvo US, Inc. Process for making a double-sided module with electromagnetic shielding
US10763239B2 (en) * 2017-10-27 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-chip wafer level packages and methods of forming the same
KR102019355B1 (ko) 2017-11-01 2019-09-09 삼성전자주식회사 반도체 패키지
US11682599B2 (en) * 2018-06-27 2023-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure with molding layer and method for forming the same
US20200075547A1 (en) 2018-08-31 2020-03-05 Qorvo Us, Inc. Double-sided integrated circuit module having an exposed semiconductor die
KR102652266B1 (ko) * 2019-01-31 2024-03-28 (주)포인트엔지니어링 다층 배선 기판 및 이를 포함하는 프로브 카드
US11024604B2 (en) 2019-08-10 2021-06-01 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and methods of manufacturing semiconductor devices
US11201467B2 (en) 2019-08-22 2021-12-14 Qorvo Us, Inc. Reduced flyback ESD surge protection
EP4115190A4 (en) * 2020-03-04 2024-04-03 Liquid Wire Inc. DEFORMABLE INDUCTORS
CN112349687B (zh) * 2020-09-28 2023-06-16 中国电子科技集团公司第二十九研究所 一种六层布线任意层互联lcp封装基板、制造方法及多芯片系统级封装结构
CN112349696B (zh) * 2020-09-28 2023-05-09 中国电子科技集团公司第二十九研究所 一种lcp封装基板、制造方法及多芯片系统级封装结构
TWI780972B (zh) * 2021-11-02 2022-10-11 頎邦科技股份有限公司 半導體裝置之製造方法
CN115101512B (zh) * 2022-06-16 2023-06-27 宁波芯健半导体有限公司 一种晶圆级mpw芯片封装结构及封装方法
CN117711957A (zh) * 2022-09-05 2024-03-15 长鑫存储技术有限公司 半导体结构及其形成方法、存储器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000299428A (ja) * 1999-03-26 2000-10-24 Internatl Business Mach Corp <Ibm> 基板上に取り付けるためのチップの精密位置合せ方法
JP2001291819A (ja) * 2000-03-07 2001-10-19 Fujitsu Ltd ディスクリートコンデンサ及び部品が埋め込まれた多層相互連結モジュール及びその製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3862017A (en) * 1970-02-04 1975-01-21 Hideo Tsunemitsu Method for producing a thin film passive circuit element
JPH02106968A (ja) * 1988-10-17 1990-04-19 Hitachi Ltd 半導体集積回路装置及びその形成方法
US5151388A (en) * 1991-05-07 1992-09-29 Hughes Aircraft Company Flip interconnect
US5239448A (en) * 1991-10-28 1993-08-24 International Business Machines Corporation Formulation of multichip modules
US5231751A (en) * 1991-10-29 1993-08-03 International Business Machines Corporation Process for thin film interconnect
JPH0758254A (ja) * 1993-08-19 1995-03-03 Fujitsu Ltd マルチチップモジュール及びその製造方法
EP0657932B1 (en) * 1993-12-13 2001-09-05 Matsushita Electric Industrial Co., Ltd. Chip package assembly and method of production
JP2944449B2 (ja) * 1995-02-24 1999-09-06 日本電気株式会社 半導体パッケージとその製造方法
EP0932198B1 (en) * 1997-05-09 2015-12-09 Citizen Holdings Co., Ltd. Process for manufacturing semiconductor package and circuit board assembly
US6156870A (en) * 1997-07-31 2000-12-05 Hitachi Chemical Company, Ltd. Resin composition which can be cured by application of heat or irradiation of light, film, laminate and production of multilayer wiring board
JP3660799B2 (ja) * 1997-09-08 2005-06-15 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP2001127088A (ja) * 1999-10-27 2001-05-11 Mitsubishi Electric Corp 半導体装置
JP4320492B2 (ja) 1999-12-08 2009-08-26 株式会社デンソー 半導体素子の実装構造および半導体素子の実装構造の製造方法
JP3772066B2 (ja) * 2000-03-09 2006-05-10 沖電気工業株式会社 半導体装置
US6570469B2 (en) * 2000-06-27 2003-05-27 Matsushita Electric Industrial Co., Ltd. Multilayer ceramic device including two ceramic layers with multilayer circuit patterns that can support semiconductor and saw chips
JP2002093831A (ja) * 2000-09-14 2002-03-29 Shinko Electric Ind Co Ltd 半導体装置およびその製造方法
JP2002170921A (ja) 2000-12-01 2002-06-14 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP3420748B2 (ja) * 2000-12-14 2003-06-30 松下電器産業株式会社 半導体装置及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000299428A (ja) * 1999-03-26 2000-10-24 Internatl Business Mach Corp <Ibm> 基板上に取り付けるためのチップの精密位置合せ方法
JP2001291819A (ja) * 2000-03-07 2001-10-19 Fujitsu Ltd ディスクリートコンデンサ及び部品が埋め込まれた多層相互連結モジュール及びその製造方法

Also Published As

Publication number Publication date
WO2003044859A1 (fr) 2003-05-30
US20040201085A1 (en) 2004-10-14
CN100353547C (zh) 2007-12-05
US6919226B2 (en) 2005-07-19
US20040056344A1 (en) 2004-03-25
KR20040060843A (ko) 2004-07-06
CN1491439A (zh) 2004-04-21
JP2003158239A (ja) 2003-05-30
JP3861669B2 (ja) 2006-12-20
US7193311B2 (en) 2007-03-20

Similar Documents

Publication Publication Date Title
KR100909155B1 (ko) 멀티칩 회로 모듈 및 그 제조 방법
KR101053419B1 (ko) 다층 배선 회로 모듈 및 그 제조 방법
JP2003163323A (ja) 回路モジュール及びその製造方法
KR100891269B1 (ko) 반도체 장치 및 그 제조 방법
US8835221B2 (en) Integrated chip package structure using ceramic substrate and method of manufacturing the same
US7345365B2 (en) Electronic component with die and passive device
JP4899604B2 (ja) 三次元半導体パッケージ製造方法
US7167608B2 (en) Hybrid circuit substrate with optical and electrical interconnects, hybrid circuit module with optical interconnects and manufacturing methods thereof
JP4701506B2 (ja) 回路ブロック体の製造方法、配線回路装置の製造方法並びに半導体装置の製造方法
KR20070040305A (ko) 하이브리드 모듈 및 그 제조 방법
JP2007287801A (ja) 電気・光混載三次元半導体モジュール及びハイブリット回路装置並びに携帯型電話機
CN115132593B (zh) 一种三维封装结构及其制备方法
JP2004079736A (ja) チップ内蔵基板装置及びその製造方法
JP2020191323A (ja) 半導体パッケージ用配線基板及び半導体パッケージ、並びにそれらの製造方法
JP2005310841A (ja) 回路モジュール体及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130705

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20140707

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20150703

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20160708

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20170707

Year of fee payment: 9