CN115101512B - 一种晶圆级mpw芯片封装结构及封装方法 - Google Patents

一种晶圆级mpw芯片封装结构及封装方法 Download PDF

Info

Publication number
CN115101512B
CN115101512B CN202210679410.8A CN202210679410A CN115101512B CN 115101512 B CN115101512 B CN 115101512B CN 202210679410 A CN202210679410 A CN 202210679410A CN 115101512 B CN115101512 B CN 115101512B
Authority
CN
China
Prior art keywords
layer
chip
effective
substrate
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202210679410.8A
Other languages
English (en)
Other versions
CN115101512A (zh
Inventor
刘凤
李春阳
任超
方梁洪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ningbo Chipex Semiconductor Co ltd
Original Assignee
Ningbo Chipex Semiconductor Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ningbo Chipex Semiconductor Co ltd filed Critical Ningbo Chipex Semiconductor Co ltd
Priority to CN202210679410.8A priority Critical patent/CN115101512B/zh
Publication of CN115101512A publication Critical patent/CN115101512A/zh
Application granted granted Critical
Publication of CN115101512B publication Critical patent/CN115101512B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H01L2223/5446—Located in scribe lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H01L2224/11462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13016—Shape in side view
    • H01L2224/13018—Shape in side view comprising protrusions or indentations
    • H01L2224/13019—Shape in side view comprising protrusions or indentations at the bonding interface of the bump connector, i.e. on the surface of the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13026—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本申请涉及一种晶圆级MPW芯片封装结构及封装方法，涉及半导体芯片封装技术的领域，其包括提供来料晶圆进行切割，形成独立的有效芯片；将有效芯片的一侧粘合于第一粘合层上，以将有效芯片固定于基板上；于基板靠近有效芯片的一侧形成填充层以将有效芯片之间的间隙填充并将有效芯片远离基板的一侧的填充层去除；于填充层以及有效芯片远离基板的一侧形成PI保护层，所述PI保护层设有第一开口；于第一开口内溅射TI/CU种子层，所述TI/CU种子层包覆于PI保护层和第一开口；于第一开口处形成铜凸块，所述铜凸块和TI/CU种子层电连接；将露出铜凸块部分的TI/CU种子层去除。本申请具有节约时间、降低封装材料及人力，节约了成本的效果。

Description

一种晶圆级MPW芯片封装结构及封装方法
技术领域
本申请涉及半导体芯片封装技术的领域，尤其是涉及一种晶圆级MPW芯片封装结构及封装方法。
背景技术
为了降低成本，设计团队采用了多项目晶圆，多项目晶圆就是将多个使用相同工艺的集成电路设计放在同一晶圆片上流片，封装完成后可以得到多种芯片样品，满足设计阶段实验、测试的验证。
晶圆级芯片封装厂对芯片进行封装时，首先对来料整片晶圆进行封装，然后将其切割成单颗芯片；因为MPW晶圆存在多种芯片，设计团队在考率设计时，一片MPW晶圆会有多种封装形式，一片MPW晶圆在一个shot中选择一种或几种有效芯片进行晶圆级封装。
针对上述中的相关技术，发明人认为有效芯片周围均为无效芯片，在晶圆级封装时是对晶圆进行整片封装，对无效芯片也进行了不必要的封装，同时有效芯片颗数较少，不集中规律性排布，在封装过程中会影响封装良率，造成了封装成本浪费，浪费时间及人力的问题。
发明内容
为了改善在封装过程中会影响封装良率，造成了封装成本浪费的问题，本申请提供一种晶圆级MPW芯片封装结构及封装方法。
第一方面，本申请提供的一种晶圆级MPW芯片封装方法，采用如下的技术方案：
一种晶圆级MPW芯片封装方法，包括如下步骤：
提供具有有效芯片和无效芯片的来料晶圆，于来料晶圆远离有效芯片的一侧进行背面减薄；
将减薄后的来料晶圆进行切割，形成独立的有效芯片；
提供基板并于基板的一侧形成第一粘合层，并将有效芯片的一侧粘合于第一粘合层上，以将有效芯片固定于基板上；
于基板靠近有效芯片的一侧形成填充层以将有效芯片之间的间隙填充并将有效芯片远离基板的一侧的填充层去除，以露出有效芯片远离基板的一面；
于填充层以及有效芯片远离基板的一侧形成PI保护层，所述PI保护层设有第一开口，以露出有效芯片的焊接连接点；
于第一开口内溅射TI/CU种子层，所述TI/CU种子层包覆于PI保护层和第一开口；
于第一开口处形成铜凸块，所述铜凸块和TI/CU种子层电连接，以通过铜凸块将有效芯片和外界电器件电连接；
将露出铜凸块部分的TI/CU种子层去除。
通过采用上述技术方案，通过将来料晶圆上的有效芯片切割下来，然后重新封装于提供的基板上，将有效芯片进行重组，筛选出有效芯片，去掉无效芯片，去掉对无效芯片的封装，节约时间、降低封装材料及人力，节约了成本，并提高了封装良率；另一方面，在重组后方便后续的切割，避免了铜凸块会损伤刀片，造成刀片破损，减少刀片寿命，且划片产生的碎屑会破损有效芯片的质量的问题。
可选的，有效芯片包括具有重布线设计的有效芯片和不具有重布线设计的有效芯片，将具有重布线设计的有效芯片定义为第一有效芯片，将不具有重布线设计的有效芯片定义为第二有效芯片，若第一有效芯片和第二有效芯片均存在时，在形成PI保护层之前的步骤包括：
于基板的一侧形成第一粘合层时将第一有效芯片粘合第一粘合层上；
于基板上形成垫高层，所述垫高层的厚度等于第一重布线层的厚度；
于所述垫高层上形成第二粘合层并将第二有效芯片粘合于垫高层上；
于形成填充层并露出第一有效芯片和第二有效芯片远离基板的一侧时，于填充层远离基板的一侧形成光阻层，所述光阻层上设有第二开口，所述第二开口露出第一有效芯片，以供第一重布线层形成于第二开口内；
于光阻层的第二开口内形成第一重布线层，所述第一重布线层和第一有效芯片电连接；
去除光阻层，以露出第一有效芯片和第二有效芯片。
通过采用上述技术方案，通过垫高层来将第二有效芯片垫高，使得第二有效芯片远离基板的一侧和第一有效芯片的第一重布线层远离第一有效芯片的一侧齐平，从而使得在电镀铜凸块的时候电镀铜凸块的高度一致，提高了封装高度的一致性。
可选的，若第一有效芯片和第二有效芯片均存在时，在形成光阻层之前的步骤还包括：
于来料晶圆靠近有效芯片的一侧进行切割形成预切割口，所述预切割口的厚度等于第一重布线层的厚度；
于来料晶圆远离有效芯片的一侧进行背面减薄直至预切割口的底部形成减薄晶圆，所述减薄晶圆的厚度等于第一重布线层的厚度；
将减薄晶圆进行切割，形成独立的有效芯片，所述第一有效芯片和第二有效芯片的一侧具有减薄晶圆；
去除第一有效芯片上的减薄晶圆；
于基板的一侧形成第一粘合层和第二粘合层且将第二有效芯片上的减薄晶圆粘合于第二粘合层远离基板的一侧，以及第一有效芯片粘合于第一粘合层远离基板的一侧。
通过采用上述技术方案，通过在将有效芯片切割下来时将部分晶圆仍然留在第二有效芯片上，而第一有效芯片上将所有的来料晶圆均去除，从而弥补因第一重布线层而产生的高度差，省下了形成垫高层的步骤，提高了封装效率；另一方面，使得来料晶圆可以直接重新利用，且无需使用另外的材料进行加工，节约了材料成本。
可选的，若第一有效芯片和第二有效芯片均存在时，于基板的一侧形成第一粘合层和第二粘合层的步骤包括：
将基板的一侧开设凹槽以形成供第二有效芯片粘合的衬底层，所述衬底层的厚度等于第一重布线层的厚度。
通过采用上述技术方案，通过直接在基板上开槽，以形成衬底层，使得在封装前就可以将基板进行操作，将垫高和封装的过程分开进行，提高了封装的效率。
可选的，于基板的一侧形成第一粘合层时将第一有效芯片粘合第一粘合层上之后的步骤还包括：
于基板上形成第二粘合层并将第二有效芯片直接通过第二粘合层粘合于基板上；
于填充层远离基板的一侧形成光阻层，所述光阻层上设有第二开口和第三开口，所述第二开口露出第一有效芯片，以供第一重布线层形成于第二开口内，所述第三开口露出第一有效芯片，以供铜垫块形成于第三开口内；
于光阻层的第二开口内形成第一重布线层，所述第一重布线层和第一有效芯片电连接；
于光阻层的第三开口内形成铜垫块，所述铜垫块和第二有效芯片电连接。
通过采用上述技术方案，通过在第二有效芯片上形成铜垫块，虽然形成了铜垫块，但是实质作用仍然是垫高层的作用，使得在电镀过程中无需重新在增加一步形成垫高层的过程，而只需要在形成第一重布线的同时形成铜垫块，减少了封装步骤，提高了封装的效率。
可选的，于所述垫高层上形成第二粘合层，以将第二有效芯片粘合于垫高层上之前的步骤包括：
于切割后的第二有效芯片远离焊盘的一侧形成标识凸柱，所述标识凸柱和垫高层的材质和厚度均相同；
于垫高层上形成第四开口，以供标识凸柱和第二粘合层嵌入。
通过采用上述技术方案，通过在第二有效芯片上设置标识凸柱，一方面，可以快速区分第二有效芯片和第一有效芯片，无需另外通过第二有效芯片和第一有效芯片的尺寸以及其它识别点进行识别，提高了拾取效率；另一方面，标识凸柱插入第四开口内，对第二有效芯片安装的区域进行定位，方便安装，提高了第二有效芯片的安装效率。
第二方面，本申请提供的一种晶圆级MPW芯片封装结构采用如下的技术方案：
一种晶圆级MPW芯片封装结构，包括：
基板，用于作为承载的载体；
有效芯片，包括第一有效芯片和第二有效芯片，所述第一有效芯片靠近基板的一侧设有将第一有效芯片固定于基板上的第一粘合层，所述第二有效芯片靠近基板的一侧设有将第二有效芯片固定于基板上的第二粘合层，所述第一有效芯片远离基板的一侧设有第一重布线层，所述第二有效芯片靠近基板的一侧设有增高件；
填充层，设于基板上且填充于有效芯片之间的间隙，所述填充层远离基板的一侧和有效芯片远离基板的一侧齐平，以露出有效芯片远离基板的一侧；
PI保护层，形成于填充层远离基板的一侧且设有第一开口，所述第一开口露出第一有效芯片的第一重布线层和第二有效芯片的焊盘；
TI/CU种子层，设于第一开口内；
铜凸块，设于第一开口内且和TI/CU种子层电连接，以通过铜凸块将有效芯片和外界电器件电连接，所述铜凸块远离基板的一侧齐平。
通过采用上述技术方案，通过增高件来将第二有效芯片垫高，使得第二有效芯片远离基板的一侧和第一有效芯片的第一重布线层远离第一有效芯片的一侧齐平，从而使得在电镀铜凸块的时候电镀铜凸块的高度一致，提高了封装高度的一致性。
可选的，所述增高件为垫高层或衬底层，所述第二粘合层设于增高件和第二有效芯片之间。
可选的，所述增高件为减薄晶圆，所述第二粘合层设于增高件远离第二有效芯片的一侧。
通过采用上述技术方案，通过在将有效芯片切割下来时将部分晶圆仍然留在第二有效芯片上，而第一有效芯片上将所有的来料晶圆均去除，从而弥补因第一重布线层而产生的高度差，省下了形成垫高层的步骤，提高了封装效率；另一方面，使得来料晶圆可以直接重新利用，且无需使用另外的材料进行加工，节约了材料成本。
可选的，所述增高件上设有第四开口，所述第二有效芯片靠近第四开口的一侧固定连接有插入第四开口的标识凸柱。
通过采用上述技术方案，通过在第二有效芯片上设置标识凸柱，一方面，可以快速区分第二有效芯片和第一有效芯片，无需另外通过第二有效芯片和第一有效芯片的尺寸以及其它识别点进行识别，提高了拾取效率；另一方面，标识凸柱插入第四开口内，对第二有效芯片安装的区域进行定位，方便安装，提高了第二有效芯片的安装效率。
综上所述，本申请包括以下至少一种有益技术效果：
1.通过将来料晶圆上的有效芯片切割下来，筛选出有效芯片，去掉无效芯片，去掉对无效芯片的封装，节约时间、降低封装材料及人力，节约了成本，并提高了封装良率；另一方面，避免了铜凸块会损伤刀片，造成刀片破损，减少刀片寿命，且划片产生的碎屑会破损有效芯片的质量的问题；
2.通过设置增高件，使得在电镀铜凸块的时候电镀铜凸块的高度一致，提高了封装高度的一致性；
3.通过形成减薄晶圆，省下了形成垫高层的步骤，提高了封装效率，使得来料晶圆可以直接重新利用，且无需使用另外的材料进行加工，节约了材料成本。
4.通过设置标识凸柱，可以快速区分第二有效芯片和第一有效芯片，提高了拾取效率；对第二有效芯片安装的区域进行定位，方便安装，提高了第二有效芯片的安装效率。
附图说明
图1是本申请实施例1中的一种晶圆级MPW芯片封装结构的结构示意图。
图2是本申请实施例2中的一种晶圆级MPW芯片封装结构的结构示意图。
图3是本申请实施例3中的一种晶圆级MPW芯片封装结构的结构示意图。
图4是本申请实施例1中的来料晶圆的结构示意图。
图5是本申请实施例1中的有效芯片的结构示意图。
图6是本申请实施例1中的将有效芯片粘接于基板上的方法示意图。
图7是本申请实施例2中的基板的结构示意图。
图8是本申请实施例1中的在基板上形成填充层的方法示意图。
图9是本申请实施例1中的在填充层上形成光阻层和第一重布线层的方法示意图。
图10是本申请实施例2中的将来料晶圆进行切割的方法示意图。
图11是本申请实施例2中的将有效芯片粘接于基板上的方法示意图。
图12是本申请实施例3中的在填充层上形成第一重布线层和铜垫块的方法示意图
附图标记说明：1、基板；11、第一粘合层；12、第二粘合层；13、衬底层；2、填充层；3、有效芯片；31、第一有效芯片；311、第一重布线层；32、第二有效芯片；321、垫高层；322、标识凸柱；323、铜垫块；324、第四开口；4、PI保护层；41、第一开口；5、TI/CU种子层；6、铜凸块；7、来料晶圆；71、减薄晶圆；72、预切割口；8、光阻层；81、第二开口；82、第三开口。
具体实施方式
以下结合附图1-12对本申请作进一步详细说明。
本申请实施例公开一种晶圆级MPW芯片封装结构。
实施例1：
参照图1，晶圆级MPW芯片封装结构包括基板1、填充层2、有效芯片3、PI保护层4、TI/CU种子层5和铜凸块6。
有效芯片3包括第一有效芯片31和第二有效芯片32。第一有效芯片31远离基板1的一侧电镀有第一重布线层311，以在保持电连接性的情况下将第一有效芯片31的焊接位置进行改变。第一有效芯片31和基板1之间具有第一粘合层11，第一粘合层11涂覆于基板1上，以将第一有效芯片31粘接于基板1上。第二有效芯片32靠近基板1的一侧具有增高件，增高件为垫高层321，垫高层321通过涂覆光刻胶，然后经过曝光、显影形成，增高件的厚度和第一重布线层311的厚度一致，使得第一有效芯片31和第二有效芯片32与增高件的总高度相同。
在另外一个实施例中，如图7所示，增高件也可以为衬底层13。衬底层13和基板1呈一体设置，通过在基板1上开设凹槽，使得基板1靠近有效芯片3的一面呈高低的形状，而衬底层13为高出凹槽槽底的区域，使得用户在形成增高件的时候可以单独操作。增高件的尺寸大于第二有效芯片32的尺寸，使得增高件可以完全垫合于第二有效芯片32上。
参照图1，第二有效芯片32靠近增高件的一侧具有标识凸柱322，以区分第二有效芯片32和第一有效芯片31。增高件上具有第四开口324，标识凸柱322插入第四开口324内，以对第二有效芯片32进行定位。
增高件和第二有效芯片32之间具有第二粘合层12，第二粘合层12通过涂覆于增高件上，使得第二有效芯片32可以通过第二粘合层12粘合于基板1上。
在另外一个实施例中，参照图2，增高件为减薄晶圆71，减薄晶圆71为在第一有效芯片31和第二有效芯片32切割后形成。第二粘合层12位于减薄晶圆71远离第二有效芯片32的一侧。通过在将有效芯片3切割下来时将部分晶圆仍然留在第二有效芯片32上，从而弥补因第一重布线层311而产生的高度差，省下了形成垫高层321的步骤，提高了封装效率。
填充层2填充于有效芯片3之间的间隙内，以增加有效芯片3的结构强度。填充层2远离基板1的一侧和有效芯片3远离基板1的一侧齐平，以露出有效芯片3远离基板1的一侧。
PI保护层4形成于填充层2远离基板1的一侧，PI保护层4覆盖第一有效芯片31和第二有效芯片32，以对第一有效芯片31和第二有效芯片32进行保护。PI保护层4上具有第一开口41，以露出第一有效芯片31的第一重布线层311和第二有效芯片32的焊盘。TI/CU种子层5电镀于PI保护层4上且位于第一开口41内，与第一有效芯片31的第一重布线层311和第二有效芯片32的焊盘点连接。铜凸块6电镀形成于TI/CU种子层5上且位于第一开口41内，以通过铜凸块6将有效芯片3和外界电器件电连接。铜凸块6远离基板1的一侧齐平，使得封装后的结构焊接时不易产生虚焊。
在另外一个实施例中，参照图3，第二粘合层12粘合于基板1上且第二有效芯片32粘合于第二粘合层12远离基板1的一侧，第二有效芯片32远离第二粘合层12的一侧电镀有铜垫块323，铜垫块323位于第一开口41内，以作为和增高件同一功能使用。通过在第二有效芯片32上形成铜垫块323，使得在电镀过程中无需重新在增加一步形成垫高层321的过程，而只需要在形成第一重布线的同时形成铜垫块323，减少了封装步骤，提高了封装的效率。
本申请实施例一种晶圆级MPW芯片封装结构的实施原理为：通过将来料晶圆7上的有效芯片3切割下来，然后重新封装于提供的基板1上，将有效芯片3进行重组，筛选出有效芯片3，去掉无效芯片，去掉对无效芯片的封装；通过垫高层321、衬底层13或者铜垫块323来将第二有效芯片32垫高，使得第二有效芯片32远离基板1的一侧和第一有效芯片31的第一重布线层311远离第一有效芯片31的一侧齐平，从而使得在电镀铜凸块6的时候电镀铜凸块6的高度一致，提高了封装高度的一致性。
本申请实施例还公开一种晶圆级MPW芯片封装方法。
一种晶圆级MPW芯片封装方法，包括如下步骤：
步骤100：提供具有有效芯片3和无效芯片的来料晶圆7，于来料晶圆7远离有效芯片3的一侧进行背面减薄。
如图4所述，来料晶圆7由来料厂家提供，来料厂家为了节约成本，将多种芯片均放在同一来料晶圆7上流片形成。当需要封装某种或者多种芯片时，需求的芯片为有效芯片3，而不需求的芯片为无效芯片。从来料晶圆7远离有效芯片3和无效芯片的一侧进行减薄。
步骤101：将减薄后的来料晶圆7进行切割，形成独立的有效芯片3。
如图5所示，减薄后的来料晶圆7经过切割后，形成独立的有效芯片3,每个有效芯片3的高度由于减薄工艺，使得所有的有效芯片3的高度均相同。有效芯片3包括具有重布线设计的有效芯片3和不具有重布线设计的有效芯片3，将具有重布线设计的有效芯片3定义为第一有效芯片31，将不具有重布线设计的有效芯片3定义为第二有效芯片32。
步骤102：提供基板1并于基板1的一侧形成第一粘合层11，并将有效芯片3的一侧粘合于第一粘合层11上，以将有效芯片3固定于基板1上。
在此步骤中，若只存在一种有效芯片3，则直接在基板1上形成第一粘合层11，然后将有效芯片3粘合于第一粘合层11上即可。
若第一有效芯片31和第二有效芯片32均存在时，包括如下步骤：
步骤1021：将第一有效芯片31粘合第一粘合层11上。
步骤1022：于基板1上形成垫高层321，垫高层321的厚度等于第一重布线层311的厚度。
如图6所示，垫高层321为光阻层8，通过利用掩模板进行曝光，曝光后通过单片显影机进行显影，最后固化形成。垫高层321的厚度等于第一重布线层311的厚度，使得当第一有效芯片31上电镀第一重布线层311时，两者的高度一致。
其中，垫高层321可以替换为衬底层13，该步骤可以替换为如下步骤：
步骤10221：将基板1的一侧开设凹槽以形成供第二有效芯片32粘合的衬底层13，衬底层13的厚度等于第一重布线层311的厚度。
如图7所示，将基板1上开设凹槽，使得基板1的一侧形成高低的两个平面，而高的平面为衬底层13，衬底层13的高度和第一重布线层311的厚度一致，起到和垫高层321一样的作用。
步骤1023：于切割后的第二有效芯片32远离焊盘的一侧形成标识凸柱322，标识凸柱322和垫高层321的材质和厚度均相同。
如图6所示，标识凸柱322的材质与垫高层321的材质和厚度均相同，可以在第二有效芯片32靠近基板1的一侧通过涂胶、曝光、显影和固化形成。即涂胶后将除了标识凸柱322外的部分溶解于显影液中去除。标识凸柱322设置的目的是为区分第一有效芯片31和第二有效芯片32。
步骤1024：于垫高层321上形成第四开口324，以供标识凸柱322和第二粘合层12嵌入。
如图6所示，第四开口324为垫高层321在通过利用掩模板进行曝光时，掩膜板上具有和垫高层321一样的图案，然后第四开口324对应的光刻胶曝光成小分子后在显影过程中溶解于显影液中而形成第四开口324。目的是对第二有效芯片32进行定位，只有当第二有效芯片32的表面平整时，才表示第二有效芯片32放置正确。
步骤103：于基板1靠近有效芯片3的一侧形成填充层2以将有效芯片3之间的间隙填充并将有效芯片3远离基板1的一侧的填充层2去除，以露出有效芯片3远离基板1的一面。
如图8所示，填充层2通过塑封形成，作用是为了对芯片的侧壁进行保护。并通过研磨工艺研磨填充层2远离基板1的一侧，使得填充层2远离基板1的一侧和有效芯片3远离基板1的一侧齐平，以将有效芯片3远离基板1的一面露出。
步骤1031：于填充层2远离基板1的一侧形成光阻层8，所述光阻层8上设有第二开口81，所述第二开口81露出第一有效芯片31，以供第一重布线层311形成于第二开口81内。
如图9所示，光阻层8通过在填充层2上进行涂胶，然后通过掩膜板进行曝光和显影，使得涂覆在填充层2上的光刻胶上能够开出与掩膜板上对应的设计图形的第二开口81，此第二开口81露出第一有效芯片31。目的是为了形成第一重布线层311的电镀空间。
步骤1032：于光阻层8的第二开口81内形成第一重布线层311，所述第一重布线层311和第一有效芯片31电连接。
如图9所示，在第二开口81内通过电镀形成第一重布线层311，第一重布线层311和第一有效芯片31的焊盘连接，以将第一有效芯片31的电连接的位置可以改变。
步骤1033：去除光阻层8，以露出第一有效芯片31和第二有效芯片32。
如图9所示，可以通过去胶液去除光阻层8，由于光阻层8没有固化，故而可以直接进行去除，目的是在后续过程中电镀PI保护层4。
步骤104：于填充层2以及有效芯片3远离基板1的一侧形成PI保护层4，所述PI保护层4设有第一开口41，以露出有效芯片3的焊接连接点。
如图1所示，PI保护层4通过涂胶、曝光、显影、固化形成，使得最后形成的PI保护层4上具有第一开口41，以方便从第一开口41内形成其它连接结构。
步骤105：于第一开口41内溅射TI/CU种子层5，TI/CU种子层5包覆于PI保护层4和第一开口41。
如图1所示，TI/CU种子层5通过溅射形成，在PI保护层4上以及PI保护层4的第一开口41处均进行溅射，由1000A Ti+4000A Cu组成。目的是为了形成和第一有效芯片31的第一重布线层311和第二有效芯片32的焊盘电连接的连接点，也方便后续形成铜凸块6。
步骤106：于第一开口41处形成铜凸块6，铜凸块6和TI/CU种子层5电连接，以通过铜凸块6将有效芯片3和外界电器件电连接。
如图1所示，铜凸块6通过电镀和回流形成，以形成有效芯片3连接的接触和焊接点。
步骤107：将露出铜凸块6部分的TI/CU种子层5去除。
如图1所示，去除的目的是为了防止其它地方也电连接而短路，也是的不同铜凸块6之间不易互相电连接。
实施例2：
参照图10，与实施例1的不同之处在于：在形成光阻层8之前的步骤还包括：
步骤201：于来料晶圆7靠近有效芯片3的一侧进行切割形成预切割口72，预切割口72的厚度等于第一重布线层311的厚度。
如图10，预切割口72通过切割刀从来料晶圆7靠近有效芯片3的一侧进行切割形成，目的是为了确定从来料晶圆7远离有效芯片3的一侧进行减薄后的程度进行定位。需要注意的是预切割口72仅为一小部分的切割口，仅仅起到的是定位作用，使得在研磨过程中有效芯片3和减薄晶圆71保持连续而稳定，不易断裂。另一方面，减少切割次数和痕迹，增加切割刀的使用寿命。
当切割不准确时，预切割口72可以离开有效芯片3一定距离，当切割机器较好时，预切割口72可以直接切在有效芯片3的侧壁处，以减少后续切割的切割轨道。
步骤202：于来料晶圆7远离有效芯片3的一侧进行背面减薄直至预切割口72的底部形成减薄晶圆71，减薄晶圆71的厚度等于第一重布线层311的厚度。
减薄晶圆71和有效芯片3固定在一起，作用和垫高层321的作用相同。
步骤203：将减薄晶圆71进行切割，形成独立的有效芯片3，第一有效芯片31和第二有效芯片32的一侧具有减薄晶圆71。
步骤204：去除第一有效芯片31上的减薄晶圆71。
步骤205：于基板1的一侧形成第一粘合层11和第二粘合层12且将第二有效芯片32上的减薄晶圆71粘合于第二粘合层12远离基板1的一侧，以及第一有效芯片31粘合于第一粘合层11远离基板1的一侧。
如图11所示，直接在基板1上形成成第一粘合层11和第二粘合层12，然后将具有减薄晶圆71的第二有效芯片32和第一有效芯片31分别粘接于第二粘合层12和第一粘合层11上，然后继续按照步骤103-107进行封装，形成最后铜凸块6高度一致的封装结构。
实施例3：
参照图12，与实施例2的不同之处在于：于基板1的一侧形成第一粘合层11时将第一有效芯片31粘合第一粘合层11上之后的步骤还包括：
步骤301：于基板1上形成第二粘合层12并将第二有效芯片32直接通过第二粘合层12粘合于基板1上。
步骤302：于填充层2远离基板1的一侧形成光阻层8，光阻层8上设有第二开口81和第三开口82，所述第二开口81露出第一有效芯片31，以供第一重布线层311形成于第二开口81内，第三开口82露出第一有效芯片31，以供铜垫块323形成于第三开口82内。
光阻层8上还形成有第三开口82，第三开口82的形成和第二开口81相同，在此不做赘述。第三开口82的尺寸和第一开口41的大小一致。
步骤303：于光阻层8的第二开口81内形成第一重布线层311，所述第一重布线层311和第一有效芯片31电连接。
此处和步骤1032一致，在此不做赘述。
步骤304：于光阻层8的第三开口82内形成铜垫块323，所述铜垫块323和第二有效芯片32电连接。
铜垫块323的形成和第一重布线层311形成一致，在此不做赘述。铜垫块323的高度和第一重布线层311的高度一致，且两者可以同步进行，目的是为了形成和垫高层321同等作用。
以上均为本申请的较佳实施例，并非依此限制本申请的保护范围，故：凡依本申请的结构、形状、原理所做的等效变化，均应涵盖于本申请的保护范围之内。

Claims (9)

1.一种晶圆级MPW芯片封装方法，其特征在于，包括如下步骤：
提供具有有效芯片（3）和无效芯片的来料晶圆（7），于来料晶圆（7）远离有效芯片（3）的一侧进行背面减薄；
将减薄后的来料晶圆（7）进行切割，形成独立的有效芯片（3）；
提供基板（1）并于基板（1）的一侧形成第一粘合层（11），并将有效芯片（3）的一侧粘合于第一粘合层（11）上，以将有效芯片（3）固定于基板（1）上；
于基板（1）靠近有效芯片（3）的一侧形成填充层（2）以将有效芯片（3）之间的间隙填充并将有效芯片（3）远离基板（1）的一侧的填充层（2）去除，以露出有效芯片（3）远离基板（1）的一面；
于填充层（2）以及有效芯片（3）远离基板（1）的一侧形成PI保护层（4），所述PI保护层（4）设有第一开口（41），以露出有效芯片（3）的焊接连接点；
于第一开口（41）内溅射TI/CU种子层（5），所述TI/CU种子层（5）包覆于PI保护层（4）和第一开口（41）；
于第一开口（41）处形成铜凸块（6），所述铜凸块（6）和TI/CU种子层（5）电连接，以通过铜凸块（6）将有效芯片（3）和外界电器件电连接；
将露出铜凸块（6）部分的TI/CU种子层（5）去除；
其中，有效芯片（3）包括具有重布线设计的有效芯片（3）和不具有重布线设计的有效芯片（3），将具有重布线设计的有效芯片（3）定义为第一有效芯片（31），将不具有重布线设计的有效芯片（3）定义为第二有效芯片（32），若第一有效芯片（31）和第二有效芯片（32）均存在时，在形成PI保护层（4）之前的步骤包括：
于基板（1）的一侧形成第一粘合层（11）时将第一有效芯片（31）粘合第一粘合层（11）上；
于基板（1）上形成垫高层（321），所述垫高层（321）的厚度等于第一重布线层（311）的厚度；
于所述垫高层（321）上形成第二粘合层（12）并将第二有效芯片（32）粘合于垫高层（321）上；
于形成填充层（2）并露出第一有效芯片（31）和第二有效芯片（32）远离基板（1）的一侧时，于填充层（2）远离基板（1）的一侧形成光阻层（8），所述光阻层（8）上设有第二开口（81），所述第二开口（81）露出第一有效芯片（31），以供第一重布线层（311）形成于第二开口（81）内；
于光阻层（8）的第二开口（81）内形成第一重布线层（311），所述第一重布线层（311）和第一有效芯片（31）电连接；
去除光阻层（8），以露出第一有效芯片（31）和第二有效芯片（32）。
2.根据权利要求1所述的一种晶圆级MPW芯片封装方法，其特征在于：若第一有效芯片（31）和第二有效芯片（32）均存在时，在形成光阻层（8）之前的步骤还包括：
于来料晶圆（7）靠近有效芯片（3）的一侧进行切割形成预切割口（72），所述预切割口（72）的厚度等于第一重布线层（311）的厚度；
于来料晶圆（7）远离有效芯片（3）的一侧进行背面减薄直至预切割口（72）的底部形成减薄晶圆（71），所述减薄晶圆（71）的厚度等于第一重布线层（311）的厚度；
将减薄晶圆（71）进行切割，形成独立的有效芯片（3），所述第一有效芯片（31）和第二有效芯片（32）的一侧具有减薄晶圆（71）；
去除第一有效芯片（31）上的减薄晶圆（71）；
于基板（1）的一侧形成第一粘合层（11）和第二粘合层（12）且将第二有效芯片（32）上的减薄晶圆（71）粘合于第二粘合层（12）远离基板（1）的一侧，以及第一有效芯片（31）粘合于第一粘合层（11）远离基板（1）的一侧。
3.根据权利要求2所述的一种晶圆级MPW芯片封装方法，其特征在于：若第一有效芯片（31）和第二有效芯片（32）均存在时，于基板（1）的一侧形成第一粘合层（11）和第二粘合层（12）的步骤包括：
将基板（1）的一侧开设凹槽以形成供第二有效芯片（32）粘合的衬底层（13），所述衬底层（13）的厚度等于第一重布线层（311）的厚度。
4.根据权利要求1所述的一种晶圆级MPW芯片封装方法，其特征在于：于基板（1）的一侧形成第一粘合层（11）时将第一有效芯片（31）粘合第一粘合层（11）上之后的步骤还包括：
于基板（1）上形成第二粘合层（12）并将第二有效芯片（32）直接通过第二粘合层（12）粘合于基板（1）上；
于填充层（2）远离基板（1）的一侧形成光阻层（8），所述光阻层（8）上设有第二开口（81）和第三开口（82），所述第二开口（81）露出第一有效芯片（31），以供第一重布线层（311）形成于第二开口（81）内，所述第三开口（82）露出第一有效芯片（31），以供铜垫块（323）形成于第三开口（82）内；
于光阻层（8）的第二开口（81）内形成第一重布线层（311），所述第一重布线层（311）和第一有效芯片（31）电连接；
于光阻层（8）的第三开口（82）内形成铜垫块（323），所述铜垫块（323）和第二有效芯片（32）电连接。
5.根据权利要求1所述的一种晶圆级MPW芯片封装方法，其特征在于：于所述垫高层（321）上形成第二粘合层（12），以将第二有效芯片（32）粘合于垫高层（321）上之前的步骤包括：
于切割后的第二有效芯片（32）远离焊盘的一侧形成标识凸柱（322），所述标识凸柱（322）和垫高层（321）的材质和厚度均相同；
于垫高层（321）上形成第四开口（324），以供标识凸柱（322）和第二粘合层（12）嵌入。
6.一种晶圆级MPW芯片封装结构，其特征在于：包括：
基板（1），用于作为承载的载体；
有效芯片（3），包括第一有效芯片（31）和第二有效芯片（32），所述第一有效芯片（31）靠近基板（1）的一侧设有将第一有效芯片（31）固定于基板（1）上的第一粘合层（11），所述第二有效芯片（32）靠近基板（1）的一侧设有将第二有效芯片（32）固定于基板（1）上的第二粘合层（12），所述第一有效芯片（31）远离基板（1）的一侧设有第一重布线层（311），所述第二有效芯片（32）靠近基板（1）的一侧设有增高件；
填充层（2），设于基板（1）上且填充于有效芯片（3）之间的间隙，所述填充层（2）远离基板（1）的一侧和有效芯片（3）远离基板（1）的一侧齐平，以露出有效芯片（3）远离基板（1）的一侧；
PI保护层（4），形成于填充层（2）远离基板（1）的一侧且设有第一开口（41），所述第一开口（41）露出第一有效芯片（31）的第一重布线层（311）和第二有效芯片（32）的焊盘；
TI/CU种子层（5），设于第一开口（41）内；
铜凸块（6），设于第一开口（41）内且和TI/CU种子层（5）电连接，以通过铜凸块（6）将有效芯片（3）和外界电器件电连接，所述铜凸块（6）远离基板（1）的一侧齐平。
7.根据权利要求6所述的一种晶圆级MPW芯片封装结构，其特征在于：所述增高件为垫高层（321）或衬底层（13），第二粘合层（12）设于增高件和第二有效芯片（32）之间。
8.根据权利要求6所述的一种晶圆级MPW芯片封装结构，其特征在于：所述增高件为减薄晶圆（71），第二粘合层（12）设于增高件远离第二有效芯片（32）的一侧。
9.根据权利要求7所述的一种晶圆级MPW芯片封装结构，其特征在于：所述增高件上设有第四开口（324），所述第二有效芯片（32）靠近第四开口（324）的一侧固定连接有插入第四开口（324）的标识凸柱（322）。
CN202210679410.8A 2022-06-16 2022-06-16 一种晶圆级mpw芯片封装结构及封装方法 Active CN115101512B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210679410.8A CN115101512B (zh) 2022-06-16 2022-06-16 一种晶圆级mpw芯片封装结构及封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210679410.8A CN115101512B (zh) 2022-06-16 2022-06-16 一种晶圆级mpw芯片封装结构及封装方法

Publications (2)

Publication Number Publication Date
CN115101512A CN115101512A (zh) 2022-09-23
CN115101512B true CN115101512B (zh) 2023-06-27

Family

ID=83290726

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210679410.8A Active CN115101512B (zh) 2022-06-16 2022-06-16 一种晶圆级mpw芯片封装结构及封装方法

Country Status (1)

Country Link
CN (1) CN115101512B (zh)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111354652A (zh) * 2019-12-17 2020-06-30 华天科技（昆山）电子有限公司 高可靠性图像传感器晶圆级扇出封装结构及方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3861669B2 (ja) * 2001-11-22 2006-12-20 ソニー株式会社 マルチチップ回路モジュールの製造方法
JP2010183003A (ja) * 2009-02-09 2010-08-19 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
WO2016107336A1 (zh) * 2014-12-30 2016-07-07 南通富士通微电子股份有限公司 晶圆级封装的制造方法
US10312220B2 (en) * 2016-01-27 2019-06-04 Amkor Technology, Inc. Semiconductor package and fabricating method thereof
JP6673803B2 (ja) * 2016-10-31 2020-03-25 ルネサスエレクトロニクス株式会社 電子装置
CN108389834B (zh) * 2017-02-03 2020-09-29 中芯国际集成电路制造(上海)有限公司 芯片拾取方法以及封装工艺
CN107068629B (zh) * 2017-04-24 2019-11-26 华天科技（昆山）电子有限公司 晶圆级芯片封装结构及其制作方法
CN111199985B (zh) * 2018-11-20 2023-04-18 中芯集成电路（宁波）有限公司 摄像组件及其封装方法、镜头模组、电子设备

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111354652A (zh) * 2019-12-17 2020-06-30 华天科技（昆山）电子有限公司 高可靠性图像传感器晶圆级扇出封装结构及方法

Also Published As

Publication number Publication date
CN115101512A (zh) 2022-09-23

Similar Documents

Publication Publication Date Title
KR101402868B1 (ko) 재구성 패널 처리 포맷에 의한 칩 스케일 패키지 어셈블리
US5910687A (en) Wafer fabrication of die-bottom contacts for electronic devices
US6852564B2 (en) Semiconductor device and method of fabricating the same
US7888172B2 (en) Chip stacked structure and the forming method
US20030143819A1 (en) Method of producing semiconductor chips with a chip edge guard, in particular for wafer level packaging chips
US6495916B1 (en) Resin-encapsulated semiconductor device
US8294275B2 (en) Chip package and method for forming the same
KR20100087329A (ko) 칩 스케일 적층형 다이 패키지
CN104681456A (zh) 一种扇出型晶圆级封装方法
KR20120045936A (ko) 반도체 패키지 및 그 제조방법
JP2003078106A (ja) チップ積層型パッケージ素子及びその製造方法
US20200105705A1 (en) Package structure and manufacturing method thereof
CN105575825A (zh) 芯片封装方法及封装组件
US9425177B2 (en) Method of manufacturing semiconductor device including grinding semiconductor wafer
CN114050111A (zh) 一种扇出型封装方法及扇出型封装结构
JP2001110829A (ja) 半導体装置およびその製造方法
US11721654B2 (en) Ultra-thin multichip power devices
JP4073308B2 (ja) 回路装置の製造方法
CN115101512B (zh) 一种晶圆级mpw芯片封装结构及封装方法
CN106024749A (zh) 具有柱和凸块结构的半导体封装体
US20130026605A1 (en) WLCSP for Small, High Volume Die
CN112349595A (zh) 芯片封装结构的制作方法
JP2019114761A (ja) パッケージ構造およびその製造方法
JP2004327724A (ja) 半導体装置及びその製造方法
KR20120116542A (ko) 반도체 장치의 관통 실리콘 비아 형성 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant