KR20120045936A - 반도체 패키지 및 그 제조방법 - Google Patents

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    • H01L2924/3511—Warping

Abstract

본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 본딩 패드를 갖는 반도체 칩과, 상기 반도체 칩과 전기적으로 연결되며 외부단자가 접속되는 단자를 갖는 금속배선과, 상기 금속배선을 덮어 상기 단자를 정의하는 개구를 갖는 절연막과, 그리고 상기 반도체 칩을 몰딩하는 몰딩막을 포함할 수 있다. 상기 몰딩막은 상기 본딩 패드를 노출시키며 상기 본딩 패드로부터 상기 단자를 향해 연장된 리세스 패턴을 포함할 수 있다. 상기 금속배선은 상기 리세스 패턴 내에 임베드되어 상기 본딩 패드와 접속될 수 있다.

Description

반도체 패키지 및 그 제조방법{SEMICONDUCTOR PACKAGES AND METHODS FOR THE SAME}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 반도체 패키지 및 그 제조방법에 관한 것이다.
전자기기의 소형화에 따라 반도체 패키지의 크기 또한 점점 축소화, 박형화 및 경량화되어 가고 있는 것이 최근의 추세이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 아울러, 반도체 패키지를 제조함에 있어서는 대체로 고가의 포토 장비를 이용한 포토 공정을 빈번히 사용된다. 이에 따라 고가의 장비를 사용하지 않으면서 보다 간단한 구조를 갖는 반도체 패키지를 구현할 수 있는 방법이 필요성이 있다할 것이다.
본 발명은 종래 기술에서 요구되는 필요성에 부응하기 위하여 안출된 것으로, 본 발명의 목적은 보다 간단하면서도 제조비용을 감축할 수 있는 반도체 패키지 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 패키지 및 그 제조방법은 인쇄회로기판, 본딩 와이어, 범프 등이 필요없는 것을 특징으로 한다. 본 발명은 고가의 장비없이 제조할 수 있는 것을 다른 특징으로 한다. 본 발명은 솔더 접합 신뢰성(SJR)을 향상시켜 기계적 및 전기적 특성을 향상시키는 것을 또 다른 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 패키지는: 본딩 패드를 갖는 반도체 칩; 상기 반도체 칩과 전기적으로 연결되며, 외부단자가 접속되는 단자를 갖는 금속배선; 상기 금속배선을 덮어 상기 단자를 정의하는 개구를 갖는 절연막; 및 상기 반도체 칩을 몰딩하는 몰딩막을 포함할 수 있다. 상기 몰딩막은 상기 본딩 패드를 노출시키며 상기 본딩 패드로부터 상기 단자를 향해 연장된 리세스 패턴을 포함할 수 있다. 상기 금속배선은 상기 리세스 패턴 내에 임베드되어 상기 본딩 패드와 접속될 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 리세스 패턴은 상기 본딩 패드를 노출시키는 수직 비아홀과; 그리고 상기 비아홀로부터 연장되어 상기 몰딩막의 표면을 따라 리세스된 수평 그루브를 포함할 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 금속배선은 상기 비아홀을 채우며 상기 본딩 패드와 직접 혹은 간접적으로 접속되는 수직패턴과; 그리고 상기 그루부를 채워 상기 수직패턴으로부터 연장되며 상기 단자를 통해 상기 외부단자와 접속되는 수평패턴을 포함할 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 반도체 칩은 상기 수직패턴과 상기 본딩 패드 사이에 금속막을 더 포함할 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 몰딩막은 실리콘하이브리드 소재의 투명막 혹은 에폭시 소재의 불투명막을 포함할 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 몰딩막은 상기 반도체 칩의 상면을 덮는 몰딩 기판과; 그리고 상기 반도체 칩의 하면 및 측면들을 덮는 하부 몰딩막을 포함할 수 있다. 상기 몰딩 기판은 상기 리세스 패턴을 포함할 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 반도체 칩을 지지하는 지지판을 더 포함할 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 금속배선은 상기 몰딩막에 비해 상대적으로 더 거친 표면을 가질 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 단자와 상기 외부단자와의 경계면은 요철 형태일 수 있다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 패키지의 제조방법은: 본딩 패드를 갖는 반도체 칩을 제공하고; 상기 반도체 칩을 몰딩하는 몰딩막을 형성하고; 상기 몰딩막 내에 임베드되고 상기 반도체 칩과 전기적으로 연결된 금속배선을 형성하고; 그리고 상기 금속배선을 덮으며 외부단자가 접속되는 단자를 정의하는 개구를 갖는 절연막을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 금속배선을 형성하는 것은 상기 몰딩막을 패터닝하여 상기 본딩 패드를 노출시키며 상기 몰딩막의 표면을 따라 연장된 리세스 패턴을 형성하고; 그리고 상기 리세스 패턴을 금속으로 채워 상기 본딩 패드와 접속되는 상기 금속배선을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 리세스 패턴을 형성하는 것은 상기 몰딩막을 레이저로 드릴링하여 상기 본딩 패드를 개방하는 수직 비아홀을 형성하고; 그리고 상기 레이저를 이동시켜 상기 비아홀과 연결되며 상기 몰딩막의 표면을 따라 수평적으로 신장되는 수평 그루브를 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 반도체 칩을 제공하는 것은 상기 본딩 패드를 덮어 상기 본딩 패드를 상기 레이저로부터 보호하는 레이저 스톱막을 형성하는 것을 포함할 수 있다. 상기 레이저 스톱막은 금속의 증착, 전기 도금, 무전해 도금 중 어느 하나를 이용하여 형성할 수 있다.
본 실시예의 방법에 있어서, 상기 리세스 패턴을 형성하는 것은 상기 리세스 패턴에 대응되는 양각된 표면을 가진 덴트 장치를 상기 반도체 칩 상에 제공하고; 그리고 상기 덴트 장치를 상기 반도체 칩을 향해 가압하여 상기 몰딩막의 표면에 상기 양각된 표면과 대응되는 상기 리세스 패턴을 형성하는 것을 포함할 수 있다. 상기 리세스 패턴은 상기 본딩 패드를 개방하는 수직 비아홀과, 상기 수직 비아홀과 연결되며 상기 몰딩막의 표면을 따라 수평하게 신장하는 수평 그루브를 포함할 수 있다. 상기 수직 비아홀과 상기 수평 그루브는 상기 덴트 장치에 의해 동시에 형성될 수 있다.
본 실시예의 방법에 있어서, 상기 리세스 패턴을 형성한 후 상기 수직 비아홀 내에 남아있는 잔류물을 제거하는 것을 더 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 금속배선을 형성하는 것은 상기 리세스 패턴을 포함하는 상기 몰딩막 상에 무전해 도금으로 씨드막을 형성하고; 상기 씨드막 상에 전기 도금으로 도전막을 형성하고; 그리고 상기 도전막 및 씨드막을 연마하여 상기 리세스 패턴 내에 한정된 상기 금속배선을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 금속배선을 형성하는 것은 상기 리세스 패턴의 바닥면을 이루는 상기 몰딩막의 내표면을 상기 몰딩막의 외표면에 비해 더 거칠게 형성하고; 상기 몰딩막의 내표면 상에 무전해 도금되는 상기 씨드막의 표면을 상기 몰딩막의 내표면을 따라 거칠게 형성하고; 상기 씨드막 상에 전기 도금되는 상기 도전막의 표면을 상기 씨드막의 표면을 따라 거칠게 형성하고; 그리고 상기 금속배선의 표면을 상기 몰딩막의 외표면에 비해 더 거칠게 연마하는 것 중에서 적어도 어느 하나를 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 절연막을 형성하는 것은 상기 반도체 칩 상에 상기 단자를 제외한 상기 금속배선 상에 솔더레지스트를 제공할 수 있는 메쉬 마스크를 제공하고; 그리고 상기 메쉬 마스크를 통해 상기 솔더레지스트를 상기 반도체 칩 상에 제공하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 절연막을 형성하는 것은 상기 반도체 칩 상에 상기 단자를 제외한 상기 금속배선 상에 제공되는 솔더레지스트가 부착된 로울러를 제공하고; 그리고 상기 로울러를 회전시켜 상기 솔더레지스트를 상기 반도체 칩 상에 제공하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 몰딩막을 형성하는 것은 상면과 하면을 갖는 몰딩 기판을 제공하고; 상기 몰딩 기판의 상면을 패터닝하여 상기 몰드 기판을 관통하는 수직 비아홀과 상기 수직 비아홀과 연결되고 상기 몰딩 기판의 상면을 따라 연장된 수평 그루브를 포함하는 리세스 패턴을 형성하고; 상기 몰딩 기판의 하면 상에 상기 반도체 칩의 상면이 상기 몰딩 기판의 하면을 대면하도록 부착하여, 상기 본딩 패드가 상기 비아홀을 통해 노출시키고; 그리고 상기 몰딩 기판의 하면 상에 상기 반도체 칩의 하면과 측면들을 덮는 하부 몰딩막을 형성하는 것을 포함할 수 있다. 상기 반도체 칩은 상기 몰딩 기판과 상기 하부 몰딩막을 포함하는 상기 몰딩막에 의해 감싸질 수 있다.
본 실시예의 방법에 있어서, 상기 금속배선을 형성하는 것은 상기 반도체 칩을 몰딩하는 상기 몰딩막을 2조 형성하고; 상기 리세스 패턴들이 바깥을 향하는 양면을 이루도록 상기 2조의 몰딩막들을 접합하고; 상기 양면 각각에 도금 공정으로 상기 씨드막과 상기 도전막을 순차 형성하고; 그리고 상기 씨드막과 상기 도전막을 연마하여 상기 양면 각각에 상기 금속배선을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 씨드막과 상기 도전막을 연마하는 것은 상기 2조의 몰딩막을 서로 분리시킨 후 진행할 수 있다.
본 발명에 의하면, 인쇄회로기판과 본딩와이어/범프 등이 필요없어 보다 간단한 구조를 구현할 수 있고 제조비용을 줄일 수 있는 효과가 있다. 아울러, 본 발명은 솔더볼과 금속배선 간의 접촉면적을 확대시켜 솔더 접합 신뢰성 향상, 그리고 이로 인한 반도체 패키지의 기계적 및 전기적 특성이 향상되는 효과가 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도.
도 1b는 도 1a의 평면도.
도 1c는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도.
도 1d는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도.
도 1e는 도 1d의 평면도.
도 1f는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도.
도 1g는 도 1f의 평면도.
도 1h는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도.
도 2a 내지 2h는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도.
도 3a는 도 2a의 일부를 도시한 평면도.
도 3b는 도 2c의 일부를 도시한 평면도.
도 3c는 도 2d의 일부를 도시한 평면도.
도 3d는 도 2f의 일부를 도시한 평면도.
도 4a는 도 2d의 일부를 확대 도시한 단면도.
도 4b는 도 2f의 일부를 확대 도시한 단면도.
도 4c는 도 2h의 일부를 확대 도시한 단면도.
도 5a 내지 5c는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법에 있어서 그루브 형성의 변형예를 도시한 단면도.
도 6a 및 6b는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법의 변형예를 도시한 단면도.
도 7a 및 7b는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법에 있어서 몰딩막 형성의 변형예를 도시한 단면도.
도 8a 및 8b는 본 발명의 실시예에 따른 반도체 패키지의 제조방법에 있어서 솔더마스크막의 형성방법을 도시한 단면도.
도 9a 내지 9f는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도.
도 10a는 도 9a의 일부를 도시한 평면도.
도 10b는 도 9b의 일부를 도시한 평면도.
도 10c는 도 9e의 일부를 도시한 평면도.
도 11a 및 11b는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법의 변형예를 도시한 단면도.
도 12a는 본 발명의 실시예에 따른 반도체 패키지를 구비한 메모리 카드를 도시한 블록도.
도 12b는 본 발명의 다양한 실시예에 따른 반도체 패키지를 응용한 정보 처리 시스템을 도시한 블록도.
이하, 본 발명에 따른 반도체 패키지 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
(장치 실시예)
도 1a 및 1b는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 것이다. 도 1a는 도 1b의 A-A' 선을 절개한 단면도이고, 도 1b는 도 1a의 평면도이다.
도 1a 및 1b를 참조하면, 반도체 패키지(100)는 지지판(101: sustain board) 상에 부착되고 몰딩막(110)에 의해 몰딩된 반도체 칩(10)을 포함할 수 있다. 지지판(101)은 절연성 물질, 가령 몰딩막(110)과 동일 유사한 소재 혹은 유리와 같이 이와 다른 절연성 소재로 구성될 수 있다. 또는 지지판(101)은 스테인레스 스틸이나 철 등 금속 소재로 구성될 수 있다. 지지판(101)은 반도체 칩(10)이 올려지는 상면이 평평하거나 혹은 단차질 수 있다. 예컨대, 지지판(101)은 반도체 칩(10)이 부착될 수 있는 장소를 한정하는 돌출된 형태의 부착부(103)를 더 포함할 수 있다. 부착부(103) 상에는 접착막(105)의 개재하에 반도체 칩(10)이 부착될 수 있다.
반도체 칩(10)은 상면(11a)과 하면(11b)을 포함하며 상면(11a)에 본딩 패드(13)가 마련된 반도체 기판(11)과, 반도체 기판(11)의 상면(11a)에 형성된 보호막(15: passivation layer)과 절연막(17)을 포함하는 메모리 혹은 비메모리 칩일 수 있다. 반도체 기판(11)의 상면(11a)은 대체로 본딩 패드(13)와 전기적으로 연결되는 회로패턴(미도시)이 형성되는 활성면이고 하면(11b)은 비활성면일 수 있다. 반도체 칩(10)은 본딩 패드(13)가 반도체 칩(10)의 센터에 일렬 혹은 그 이상의 열을 지어 배열된 센터 패드 구조일 수 있다. 절연막(17)은 본딩 패드(13)를 개방하는 개구(8: opening)를 포함할 수 있다. 반도체 칩(10)은 선택적으로 본딩 패드(13)를 덮는 막(19)을 포함할 수 있다. 이 막(19)은 후술한 바와 같이 레이저에 의해 야기되는 손상으로부터 본딩 패드(13) 내지 반도체 칩(10)을 보호할 수 있는 레이저 스톱막(laser stop layer)일 수 있다.
본 실시예의 반도체 패키지(100)는 반도체 칩(10)과 전기적으로 연결되고 외부 장치와의 전기적 연결을 매개하는 인쇄회로기판(PCB)을 필요치 않으며, 이에 따리 반도체 칩(10)과 인쇄회로기판을 전기적으로 연결하는 본딩 와어어 내지 범프 역시 필요치 아니하다. 본 실시예에 따르면, 반도체 패키지(100)를 외부 장치와 전기적으로 연결하는 외부단자(150)와, 그 외부단자(150)와 반도체 칩(10)을 전기적으로 연결하는 금속배선(126)은 몰딩막(110)에 포함될 수 있다. 예컨대, 몰딩막(110)에는 본딩 패드(13)와 전기적으로 연결되는 금속배선으로서 라웃팅 패턴(126)이 임베드(embed)되어 있을 수 있다. 라웃팅 패턴(126)은 일단은 몰딩막(110)을 관통하여 본딩 패드(13)에 직접 접속하거나 혹은 레이저 스톱막(19)을 경유하여 본딩 패드(13)에 간접 접속되며, 타단은 반도체 칩(10)의 가장자리쪽으로 직선적으로 혹은 구부러진 형태로 연장되어 외부단자인 솔더볼(150)과 접속할 수 있다. 라웃팅 패턴(126)은 본딩 패드(13) 혹은 레이저 스톱막(19)과 접속하는 스터드 범프(stud bump) 형태의 수직패턴(126v)과, 수직패턴(126v)으로부터 연장된 수평한 라인 형태의 수평패턴(126h)으로 구분될 수 있다. 라웃팅 패턴(126)은 재배선 역할을 할 수 있어 반도체 패키지(100)는 재배선이 필요치 아니할 수 있다.
몰딩막(110) 상에는 라웃팅 패턴(126)을 덮으며 솔더볼(150)이 접속되는 볼 랜드(127: ball land)를 노출시키는 개구(132)를 포함하는 솔더마스크막(130)이 형성되어 있을 수 있다. 라웃팅 패턴(126)의 수평패턴(126h)의 일부가 볼 랜드(127)로 정의될 수 있다. 본 실시예에서는 외부단자로서 솔더볼(150)을 예로 들었지만 다른 전기적 연결 매개체, 가령 본딩 와이어를 배제시키는 것은 전혀 아니다. 본 실시예의 반도체 패키지(100)는 솔더볼(150)이 반도체 칩(10)의 영역 내에 배치된 팬-인(fan-in) 구조일 수 있다.
반도체 패키지(100)에 있어서 볼 랜드(127)는 몰딩막(110)과 표면 거칠기(surface roughness)가 다를 수 있다. 예컨대, 볼 랜드(127)는 몰딩막(110)에 비해 표면이 더 거칠 수 있다. 볼 랜드(127)의 거친 표면은 솔더볼(150)과의 솔더 결합 신뢰성(Solder Joint Reliability)을 향상시킬 수 있다. 이에 대해선 도 4a 내지 4c를 참조하여 후술한다.
(장치의 변형예)
도 1c는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 1c를 참조하면, 반도체 패키지(100a)는 도 1a와 동일 유사하게 반도체 칩(10)을 몰딩하는 몰딩막(113)에 반도체 칩(10)과 전기적으로 연결된 라웃팅 패턴(126)이 임베드되고, 몰딩막(113) 상에 라웃팅 패턴(126)과 접속하는 외부단자로서 솔더볼(150)을 포함할 수 있다. 반도체 패키지(100a)는 도 1a와 다르게 지지판(101)을 포함하지 않을 수 있다. 본 실시예에 따르면, 지지판(101)이 제공되지 않으면 기판(11)의 하면(11b)이 드러날 수 있는 바, 반도체 패키지(100a)를 외부환경으로부터 보호할 수 있도록 몰딩막(113)은 기판(11)의 하면(11b)을 덮도록 확대될 수 있다. 이외는 도 1a의 반도체 패키지(100)와 동일 유사한 구성을 가질 수 있다.
(장치의 다른 변형예)
도 1d 및 1e는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 것이다. 도 1d는 도 1e의 B-B' 선을 절개한 단면도이고, 도 1e는 도 1d의 평면도이다.
도 1d 및 1e를 참조하면, 반도체 패키지(100b)는 도 1a와 동일 유사하게 지지판(101) 상에 배치되고 몰딩막(110)에 의해 몰딩된 반도체 칩(10)과, 몰딩막(110)에 임베드된 라웃팅 패턴(126)과, 몰딩막(110) 상에 마련되어 라웃팅 패턴(126)과 전기적으로 연결되는 외부단자인 솔더볼(150)을 포함할 수 있다. 도 1a와 다르게 반도체 칩(10)은 에지 패드 구조를 가질 수 있다. 예컨대, 본딩 패드(13)는 반도체 칩(10)의 가장자리에 배열될 수 있다. 본 실시예에 의하면, 솔더볼(150)은 반도체 칩(10)의 센터에 일렬 혹은 그 이상의 열 혹은 지그재그 형태로 배열될 수 있다. 반도체 패키지(100b)는 도 1c와 동일 유사하게 지지판(101)을 포함하지 않을 수 있다. 이 경우, 몰딩막(110)은 반도체 기판(11)의 하면(11b)을 덮을 수 있도록 확대될 수 있다. 이외는 도 1a의 반도체 패키지(100)와 동일 유사할 수 있다.
(장치의 또 다른 변형예)
도 1f 및 1g는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 것이다. 도 1f는 도 1g의 C-C' 선을 절개한 단면도이고, 도 1g는 도 1f의 평면도이다.
도 1f 및 1g를 참조하면, 반도체 패키지(100c)는 도 1a와 다르게 팬-아웃(fan out) 구조일 수 있다. 예컨대, 라웃팅 패턴(126)은 반도체 칩(10)의 가장자리를 넘어 반도체 칩(10)의 영역 외까지 연장되고, 볼 랜드(127)가 반도체 칩(10)의 영역 외에 정의되어 솔더볼(150)이 접속될 수 있다. 반도체 패키지(100c)는 도 1c와 동일 유사하게 지지판(101)을 포함하지 아니하고, 몰딩막(110)이 확장되어 기판(11)의 하면(11b)을 덮을 수 있다. 다른 예로, 반도체 칩(10)은 에지 패드 구조를 가질 수 있어, 솔더볼(150)은 반도체 패키지(100c)의 센터에 집중 배열될 수 있다. 이외는 도 1a와 동일 유사할 수 있다.
(장치의 또 다른 변형예)
도 1h는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 1h를 참조하면, 반도체 패키지(200)는 반도체 칩(10)과, 반도체 칩(10)의 하면 및 측면을 덮는 수지막(210)과, 반도체 칩(10)의 상면에 부착된 몰딩 기판(201)과, 반도체 칩(10)과 전기적으로 연결된 외부단자인 솔더볼(250)을 포함할 수 있다. 반도체 칩(10)은 그 하면 및 측면은 수지막(210)에 의해 몰딩되고 그 상면은 몰딩 기판(201)에 의해 몰딩될 수 있다. 본 명세서에선 수지막(210)과 몰딩 기판(201)을 반도체 칩(10)을 감싸는 몰딩막(211)으로 정의한다. 본 실시예에 따르면, 반도체 칩(10)과 솔더볼(250)을 전기적으로 연결하는 라웃팅 패턴(226)은 몰딩 기판(201)에 임베드되어 있을 수 있다. 반도체 패키지(200)의 평면 구조는 도 1b와 동일 유사할 수 있다.
본 실시예에 따르면, 도 1a와 다르게, 반도체 칩(10)으로 직접 레이저를 조사할 필요가 없고, 이에 따라 본딩 패드(13) 및 반도체 칩(10)을 레이저로부터 보호하는 레이저 스톱막(19)이 필요없을 수 있다. 이에 대해선 도 9a 및 9b를 참조하면 명확하게 이해될 것이다. 이외는 도 1a 내지 1g의 설명이 본 실시예에 적용될 수 있다.
(방법 실시예)
도 2a 내지 2h는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도이다.
도 3a 내지 3d는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 것이다. 도 3a는 도 2a의 일부를 도 3b는 도 2c의 일부를 도 3c는 도 2d의 일부를 도 3d는 도 2f의 일부를 각각 도시한 평면도이다. 도 2a, 2c, 2d 및 2f는 도 3a, 3b, 3c 및 3d의 A-A' 선을 절개한 단면도이다.
도 4a 내지 4c는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 것이다. 도 4a는 도 2d의 일부를 도 4b는 도 2f의 일부를 도 4c는 도 2h의 일부를 각각 확대 도시한 단면도이다.
도 2a를 참조하면, 지지판(101: sustain board)을 제공하고, 그 제공된 지지판(101) 상에 반도체 칩(10)을 부착할 수 있다. 지지판(101)은 그 상면이 평평할 수 있고 혹은 반도체 칩(10)이 부착되는 장소를 제공하도록 단차질 수 있다. 예컨대, 지지판(101)의 상면에는 복수개의 반도체 칩들(10)이 올려질 수 있는 돌출된 복수개의 부착부들(103)이 형성되어 있을 수 있다. 부착부들(103)은 등간격으로 배치될 수 있다. 지지판(10) 상에 액상 접착제를 제공하여 부착부(103) 상에 접착막(105)이 형성되도록 할 수 있다. 접착막(105)은 가령 용매가 물이고 실질적인 접착 물질로서 실리콘 계열 물질을 포함하는 액상 접착막일 수 있다. 접착막(105)이 부착부(103) 상에 모여 부착부(105)에서 이탈되지 않도록 비교적 점성이 큰 물질인 것이 바람직하다. 접착막(105)이 제공된 지지판(101) 상에 복수개의 반도체 칩들(10)을 제공할 수 있다. 생산성 및/또는 수율 향상을 위해 테스트 과정에서 굿 다이(good die)로 확정된 복수개의 반도체 칩들(10)을 대면적 지지판(101) 상에 부착할 수 있다. 반도체 칩(10)은 접착막(105) 상에 부유되고, 액상 접착막(105)의 표면장력에 의해 자리를 잡아갈 수 있다. 다른 예로, 접착막(105)은 고상의 필름 형태로 부착부(103) 상에 제공될 수 있다.
반도체 칩(10)은 상면(11a) 및 하면(11b)을 포함하고 본딩 패드(13)가 마련된 반도체 기판(11)과, 반도체 기판(11)의 상면(11a)에 형성된 보호막(15: passivation layer)과 절연막(17)을 포함하는 메모리 혹은 비메모리 칩일 수 있다. 반도체 기판(11)의 상면(11a)은 활성면이고 하면(11b)은 비활성면일 수 있다. 반도체 칩(10)이 지지판(101) 상에 제공될 때 기판(11)의 하면(11b)이 부착부(103)와 대면할 수 있다. 본딩 패드(13)는 예컨대 도 3a에 도시된 바와 같이 반도체 칩(10)의 센터에 일렬 배열될 수 있다. 절연막(17)은 일례로 폴리머의 증착 및 패터닝 공정에 의해 본딩 패드(13)를 노출시키는 개구(18: opening)를 가질 수 있다. 선택적으로 개구(18) 내에는 본딩 패드(13)를 덮는 전도성 물질로 구성된 막(19)이 더 형성되어 있을 수 있다. 이 막(19)은 후술한 레이저 드릴링 공정에서 본딩 패드(13), 더 나아가 반도체 칩(10)을 레이저에 의해 야기되는 손상으로부터 방지할 수 있다. 본 명세서에선 레이저 손상을 방지할 수 있는 막(19)을 레이저 스톱막(laser stop layer)이라고 명명하기로 한다. 레이저 스톱막(19)은 금속과 같은 전도성 물질, 가령 구리(Cu)나 니켈(Ni)로 구성될 수 있다. 레이저 스톱막(19)은 증착 혹은 도금 방식으로 형성할 수 있다. 본 실시예에 의하면, 레이저 스톱막(19)은 니켈(Ni)을 무전해 도금 방식을 이용하여 일정 두께(예: 대략 5㎛)를 가지도록 형성할 수 있다. 다른 예로, 후술한 바와 같이 레이저 스톱막(19) 형성을 스킵할 수 있다.
도 2b를 참조하면, 지지판(101) 상에 반도체 칩(10)을 몰딩하는 몰딩막(110)을 형성할 수 있다. 몰딩막(110)은 반도체 칩(10)을 덮을 수 있는 두께를 가지도록 형성될 수 있다. 몰딩막(110)은 가령 에폭시 소재의 불투명막 혹은 실리콘하이브리드(silicon hybrid) 소재(예: 메틸 실리콘, 페닐 실리콘)의 투명막일 수 있다. 본 실시예에 의하면, 몰딩막(110)은 실리콘하이브리드 소재의 투명막일 수 있다. 몰딩막(110)에는 후술한 바와 같이 그루브(groove)가 형성될 수 있다. 따라서, 몰딩막(110)의 상면은 반도체 칩(10)의 상면으로부터 그루브 영역을 제공할 수 있는 두께를 가지는 것이 바람직하다. 예컨대, 본 발명을 이에 한정하려는 의도는 전혀 아닌 단지 일례로서, 지지판(101)의 두께(T1)는 대략 100㎛, 반도체 칩(10)의 두께(T2)는 대략 500㎛, 반도체 칩(10)으로부터 몰딩막(110)의 상면까지의 두께(T3)는 대략 80㎛일 수 있다.
도 2c를 참조하면, 몰딩막(110)을 패터닝하여 본딩 패드(13)를 노출시키는 몰드 비아홀(112)을 형성할 수 있다. 예컨대, 레이저(1)를 이용한 레이저 드릴링 공정으로 몰딩막(110)을 선택적으로 제거하여 몰드 비아홀(112)을 형성할 수 있다. 몰드 비아홀(112)은 대체로 도 3b에 도시된 바와 같이 반도체 칩(10)의 센터에 일렬 배열될 수 있다. 레이저 드릴링 공정시 레이저(1)가 본딩 패드(13)를 손상시키거나 혹은 본딩 패드(13)를 관통하여 반도체 칩(10)에 손상을 야기할 가능성이 있을 수 있다. 그러나, 본 실시예에 의하면, 레이저 스톱막(19)은 상기 레이저 손상을 방지할 수 있다. 몰드 비아홀(112)은 아래로 내려갈수록 단면적이 작아지는 수직하게 리세스된 개구 형태로 형성될 수 있다. 몰드 비아홀(112)은 개구(18)와 동일 유사하거나 혹은 그보다 작은 크기를 가질 수 있다. 몰드 비아홀(112)은 일례로서 대략 30㎛의 임계수치(Critical Dimension)를 가질 수 있다. 다른 예로, 몰드 비아홀(112)의 형성은 기계적 드릴링이나 식각 공정을 이용할 수 있다. 레이저 드릴링 공정시 레이저(1)가 본딩 패드(13)의 위치를 인식하여야 할 것이다. 따라서, 빛을 이용하여 본딩 패드(13)의 위치를 인식한 후 레이저(1)가 조사될 위치를 설정할 수 있다. 반도체 칩(10)의 하면(11b)에는 지지판(101)이 부착되어 있으므로 빛은 기판(11)의 상면(11a)을 향해 조사될 수 있다. 본 실시예에 의하면, 몰딩막(110)은 실리콘하이브리드 소재의 투명막이므로 빛을 이용한 본딩 패드(13)의 위치를 인식하는 것이 용이할 수 있다.
도 2d를 참조하면, 몰딩막(110)을 패터닝하여 그루브(114: groove)를 형성할 수 있다. 그루브(114)는 레이저(1)를 이용하여 형성할 수 있다. 예컨대, 레이저(1)를 수평 이동시켜 몰딩막(110)을 선택적으로 제거하므로써 몰딩막(110)의 표면을 따라 리세스된 그루브(114)를 형성할 수 있다. 그루브(114)는 도 3c에 도시된 바와 같이 일직선 형태와 구부러진 형태로, 혹은 모두 일직선이나 구부러진 형태로 형성되어 몰드 비아홀(112)과 이어질 수 있다. 그루브(114)는 반도체 칩(10)으로부터 몰딩막(110)의 상면까지의 두께(도 2b의 T3)에 비해 작은 수치, 일례로 대략 20 내지 30㎛의 깊이(D)와 폭을 가지는 리세스 패턴일 수 있다. 도 4a에 도시된 바와 같이, 몰딩막(110)의 상면을 이루는 외표면(110a)과 그루브(114)의 바닥면을 이루는 몰딩막(110)의 내표면(110c)은 표면 거칠기(surface roughness)가 다를 수 있다. 예컨대, 몰딩막(110)의 외표면(110a)은 평형한 형태처럼 매끄러운(smooth) 반면에 내표면(110c)은 요철 형태처럼 울퉁불퉁(rugged)할 수 있다.
도 2e를 참조하면, 반도체 칩(10) 상에 도전막(120)을 형성할 수 있다. 예컨대, 구리(Cu), 알루미늄(Al), 니켈(Ni), 혹은 이들의 조합 예컨대 구리(Cu)/니켈(Ni)과 같은 금속을 증착하거나 혹은 도금하여 도전막(120)을 형성할 수 있다. 본 실시예에 의하면, 도전막(120)의 형성은 전기 도금 방식으로 이용할 수 있다. 전기 도금을 이용할 경우 전기전도성이 있는 레이저 스톱막(19) 혹은 본딩 패드(13)의 상면에는 도전막(120)이 형성될 수 있으나, 전기전도성이 없는 몰딩막(110)의 상면에는 도전막(120)이 형성되지 않을 수 있다. 따라서, 도전막(120)을 형성하기 이전에 반도체 칩(10)을 덮는 씨드막(122)을 먼저 형성하는 것이 바람직하다. 씨드막(122)은 금속을 증착하거나 도금하여 형성할 수 있다. 본 실시예에 의하면, 씨드막(122)의 형성은 도금 방식을 이용할 수 있다. 씨드막(122)을 도금 방식, 특히 전기 도금 방식을 이용하여 형성할 경우 몰딩막(110)의 상면에는 씨드막(122)이 형성되지 않을 수 있다. 따라서, 씨드막(122)의 형성은 무전해 도금 방식을 이용할 수 있다. 일례로, 씨드막(122)은 도전막(120)과 동일 유사한 물질, 가령 구리(Cu)를 무전해 도금 방식으로 형성할 수 있다. 다른 예로, 씨드막(122)은 본딩 패드(13) 혹은 레이저 스톱막(19)과의 견고한 결합을 위해 니켈(Ni)을 무전해 도금 방식으로 형성할 수 있다. 씨드막(122)은 대략 0.1 내지 0.5㎛, 예컨대 대략 0.3㎛ 두께를 가지도록 형성할 수 있다. 도전막(120)은 몰딩막(110)의 상면보다 높은 레벨을 가지도록 충분한 두께로 형성할 수 있다.
도 2f를 참조하면, 도전막(120)을 선택적으로 제거하여 라웃팅 패턴(126)을 형성할 수 있다. 도전막(120)의 선택적 제거는 화학기계적 연마 혹은 에치백 혹은 그라인딩 방식을 이용할 수 있다. 적어도 몰딩막(110)의 상면이 드러나도록 도전막(120)을 선택적으로 제거할 수 있다. 이때, 씨드막(122)의 일부, 가령 그루브(114) 및 몰드 비아홀(112)을 제외한 몰딩막(110)의 상면에 형성된 부분이 선택적으로 제거될 수 있다. 도전막(120)의 선택적 제거로 인해 도전막(120)은 얇아지게 되어 그루브(114) 및 몰드 비아홀(112)을 채우는 라웃팅 패턴(126)이 형성될 수 있다. 라웃팅 패턴(126)은 도 3d에 도시된 바와 같이 몰드 비아홀(112)을 통해 본딩 패드(13)와 전기적으로 연결될 수 있다. 라웃팅 패턴(126)은 그루브(114)의 깊이(도 2d의 D)에 상당하는 두께, 대략 20 내지 30㎛ 두께와 폭을 가질 수 있다.
도전막(120)의 연마로 라웃팅 패턴(126)을 형성하는 경우, 도 4b에 도시된 바와 같이, 라웃팅 패턴(126)의 표면(126a)을 울퉁불퉁하게 연마하게 할 수 있다. 이 경우 몰딩막(110)의 상면(110a)이 함께 연마될 수 있는데 라웃팅 패턴(126)은 금속 재질이고 몰딩막(110)은 대체로 폴리머 재질이므로 라웃팅 패턴(126)의 표면(126a)은 몰딩막(110)의 상면(110a)에 비해 더 거칠게 연마될 수 있다. 라웃팅 패턴(126)은 씨드막(122)과 도전막(120)을 포함하는 동종 혹은 이종의 금속막으로 구성될 수 있다. 씨드막(122)은 라웃팅 패턴(126)을 구성하는 것이므로 이하의 도면에선 그 도시를 생략하기로 한다.
도 2g를 참조하면, 외부단자가 접속되는 영역을 정의할 수 있는 솔더마스크막(130)을 형성할 수 있다. 예컨대, 몰딩막(110) 상에 라웃팅 패턴(126)의 일부(127)를 노출시키는 개구(132)를 갖는 솔더마스크막(130)을 형성할 수 있다. 개구(132)를 통해 드러난 라웃팅 패턴(126)의 일부(127)는 솔더볼과 같은 외부단자가 접속되는 장소를 제공하는 볼 랜드(ball land)로 정의될 수 있다. 개구(132)는 대체로 반도체 칩(10)의 가장자리에 위치할 수 있다. 일례로, 솔더마스크막(130)은 솔더레지스트(solder resist)를 도포한 후 포토 공정으로 패터닝하여 솔더마스크막(130)을 형성할 수 있다. 다른 예로, 포토 공정을 이용하지 아니하고 스크린 프린팅(screen printing) 혹은 롤-투-롤(roll to roll)을 이용하여 솔더마스크막(130)을 형성할 수 있다. 스크린 프린팅 혹은 롤-투-롤을 이용하여 솔더마스크막(130)을 형성할 경우 솔더레지스트의 손실이 적고 포토 장비와 같은 고가의 장비가 필요없어 저가 공정을 구현할 수 있다. 스크린 프린팅과 롤-투-롤에 대해서는 도 8a와 8b에서 후술된다. 본 실시예에 의하면, 솔더마스크막(130)은 가령 스크린 프린팅 방식으로 이용하여 대략 10㎛ 두께(T4)를 가지도록 형성할 수 있다.
선택적으로, 지지판(101)을 반도체 칩(10)으로부터 제거할 수 있다. 지지판(101) 제거시 접착막(105)도 함께 제거될 수 있다. 지지판(101)은 솔더마스크막(130)을 형성하기 이전에 혹은 이후에 제거할 수 있다. 지지판(101)이 제거되면 기판(11)의 하면(11b)이 드러나므로 반도체 칩(10)을 외부환경으로부터 보호하기 위해 하면(11b)을 덮는 몰딩막을 더 형성하는 것이 바람직하다.
도 2h를 참조하면, 반도체 칩(10) 상에 외부단자로서 솔더볼(150)을 형성할 수 있다. 예컨대, 볼 랜드(127)에 솔더볼(150)을 접속시켜 라웃팅 패턴(126)를 매개로 본딩 패드(13)와 전기적으로 연결되는 외부단자를 형성할 수 있다. 도 4c에 도시된 바와 같이, 라웃팅 패턴(126)의 표면(126a)이 울퉁불퉁하므로 볼 랜드(127) 역시 울퉁불퉁할 수 있다. 본 실시예에 의하면, 라웃팅 패턴(126)의 표면(126a)이 매끄러운 경우에 비해 울퉁불퉁한 라웃팅 패턴(126)과 솔더볼(150)과의 경계면이 요철 형태와 같이 울퉁불퉁하므로 접촉 면적이 더 확대되고, 이에 따라 솔더 결합 신뢰성(SJR)이 향상될 수 있다.
솔더볼(150)을 형성한 이후 혹은 이전에 레이저 혹은 커터를 이용하여 스크라이브 라인(142)을 따라 반도체 칩들(10)을 낱개로 슬라이싱할 수 있다. 이에 따라, 지지판(101) 상에 반도체 칩(10)이 부착된 도 1a에 도시된 반도체 패키지(100)를 형성할 수 있다. 본 실시예에 의하면, 반도체 패키지(100)는 인쇄회로기판(PCB) 및 본딩 와이어(bonding wire)의 형성없이 팬-인 (fan-in) 구조로 형성될 수 있다. 다른 예로, 라웃팅 패턴(126)을 반도체 칩(10)의 외부로 더 확장하고 확장된 라웃팅 패턴(126)에 연결되는 외부단자(150)를 접속시켜 팬-아웃(fan-out) 구조의 반도체 패키지(100)를 형성할 수 있다.
(그루브 형성의 변형예)
도 5a 내지 5c는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법에 있어서 그루브 형성의 변형예를 도시한 단면도이다.
도 5a를 참조하면, 지지판(101) 상에 복수개의 반도체 칩(10)을 부착하고 몰딩막(110)을 형성한 후 덴트 장치(3)를 이용하여 몰딩막(110)에 몰드 비아홀(112)과 그루브(114)를 형성할 수 있다. 덴트 장치(3)는 음각 형태의 몰드 비아홀(112)과 그루브(114)에 대응되는 양각 형태를 가진 양각부(3a)를 가질 수 있다. 예컨대, 덴트 장치(3)를 지지판(101) 상부에 정렬시키고 하방으로 이동시켜 몰딩막(110)에 압력을 가할 수 있다. 이에 따라 몰딩막(110)에는 양각부(3a)의 형태에 따라 몰드 비아홀(112)과 그루브(114)가 동시에 형성될 수 있다. 덴트 장치(3)는 지지판(101)과 동일 유사한 크기 혹은 그보다 작은 크기를 가질 수 있다. 따라서, 덴트 장치(3)는 모든 반도체 칩들(10) 혹은 복수개의 반도체 칩들(10)을 가공할 수 있다.
몰딩막(110)이 경화된 경우 덴트 장치(3)에 인가되는 압력이 매우 커야 할 것이고 이에 따라 반도체 칩(10)에 기계적 손상을 입힐 가능성이 클 수 있다. 또는 몰딩막(110)의 경화로 인해 몰드 비아홀(112) 및 그루브(114) 형성이 되지 않거나 혹은 의도된 형태나 깊이를 가지도록 형성되지 않을 수 있다. 따라서, 본 실시예에 있어서는 몰딩막(110)을 경화하기 이전에 덴트 장치(3)를 이용하여 반도체 칩들(10)을 가공하는 것이 바람직하다. 본 실시예에서는 레이저를 이용하지 않으므로 도 2a에서와 같이 레이저 스톱막(19)을 형성할 필요가 없을 수 있다. 일례로, 빛을 이용하여 본딩 패드(13)의 위치를 인식하기 위해선 도 1a와 동일 유사하게 몰딩막(110)은 투명 소재로 형성할 수 있다.
도 5b를 참조하면, 덴트 장치(4)는 하나의 반도체 칩(10)에 몰드 비아홀(112)과 그루브(114)를 동시에 형성할 수 있는 크기를 가질 수 있다. 덴트 장치(3)와 유사하게, 덴트 장치(4)는 몰드 비아홀(112)과 그루브(114)에 대응되는 양각 형태의 양각부(4a)를 가질 수 있다. 본 실시예에선 덴트 장치(4)가 수평 이동하여 반도체 칩들(10) 각각을 가공할 수 있다.
도 5c를 참조하면, 덴트 장치(3)는 몰딩막(110)을 제거하는 것이 아니므로 몰딩막(110)의 잔류물(29: residue)이 몰드 비아홀(112) 및/또는 그루브(14) 내에 잔존할 수 있다. 일례로, 몰드 비아홀(112) 내에 잔존하는 잔류물(29)은 본딩 패드(13)와 라웃팅 패턴(도 2h의 126)과의 전기적 연결을 방해할 수 있으므로 잔류물(29)을 제거하는 것이 바람직하다. 잔류물(29)의 제거는 반도체 칩(10)에 대한 세정 공정을 이용할 수 있다.
(지지판 제거예)
도 6a 및 6b는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법의 변형예를 도시한 단면도이다.
도 6a를 참조하면, 지지판(101) 상에 복수개의 반도체 칩(10)을 부착시키고 몰딩막(110)을 형성한 후 지지판(101)을 제거할 수 있다. 지지판(101) 제거시 접착막(105)도 함께 제거될 수 있다. 지지판(101)이 제거되더라도 반도체 칩들(10)은 몰딩막(110)에 의해 지지될 수 있다. 지지판(101)이 제거되면 기판(11)의 하면(11b)이 노출될 수 있다. 선택적으로, 반도체 칩(10)을 외부환경으로부터 보호하기 위해 기판(11)의 하면(11b)을 덮는 하부 몰딩막(111)을 더 형성하는 것이 바람직하다. 하부 몰딩막(111)은 몰딩막(110)과 더불어 반도체 칩(10)을 완전히 감싸는 몰딩막(113)을 구성할 수 있다.
도 6b를 참조하면, 도 2c 내지 2g에서 설명한 바와 동일 유사한 공정으로 라웃팅 패턴(126)과, 볼 랜드(127)를 노출시키는 개구(132)를 갖는 솔더마스크막(130)과, 볼 랜드(127)에 접속되는 솔더볼(150)을 형성할 수 있다. 그런다음, 스크라이브 라인(142)을 따라 몰딩막(113)을 슬라이싱하여 반도체 칩들(10)을 분리할 수 있다. 본 실시예에 의하면, 몰딩막(113)에 의해 완전히 감싸지는 반도체 칩(10)을 포함하는 도 1c에 도시된 반도체 패키지(100a)가 형성될 수 있다.
(몰딩막 형성의 변형예)
도 7a 및 7b는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법에 있어서 몰딩막 형성의 변형예를 도시한 단면도이다.
도 7a를 참조하면, 지지판(101) 상에 복수개의 반도체 칩(10)을 부착시키고 몰딩막(110)을 형성한 후 지지판(101)을 접착막(105)과 함께 제거할 수 있다. 지지판(101)의 제거로 인해 기판(11)의 하면(11b)이 노출될 수 있다. 몰딩막(110)은 가령 에폭시 소재의 불투명막 혹은 실리콘하이브리드 소재의 투명막일 수 있다. 본 실시예에 의하면, 몰딩막(110)의 투명 여부에 상관없이 반도체 칩(10)을 몰딩할 수 있는 어떠한 물질로 형성할 수 있다. 또한, 몰딩막(110)은 그 색깔이 한정되지 아니하며, 블랙 계열의 몰딩 소재를 채택할 수 있다.
도 7b를 참조하면, 몰딩막(110)을 패터닝하여 몰드 비아홀(112)과 그루브(114)를 형성할 수 있다. 몰딩막(110)의 패터닝은 레이저(1)를 이용한 레이저 드릴링 공정을 이용할 수 있다. 레이저 드릴링 공정시 레이저(1)를 본딩 패드(13)와 정렬시킬 필요가 있을 수 있다. 본 실시예에 의하면, 기판(11)의 하면(11b)이 노출되어 있으므로 본딩 패드(13)의 위치를 인식하기 위해 빛은 반도체 칩(10)의 아래로부터 조사될 수 있다. 이처럼 본 실시예는 빛의 경로가 반도체 칩(10)의 위로부터가 아닌 아래로부터 조사되는 것이므로 몰딩막(110)의 소재나 색깔에 구애되지 않을 수 있다. 다른 예로, 몰딩막(110)을 투명막으로 형성한 경우 빛은 반도체 칩(10)의 위에서 조사될 수 있다. 레이저 드리릴 공정 이후에 도 6a에서와 같이 기판(11)의 하면(11b)을 덮는 하부 몰딩막을 더 형성할 수 있다. 이어서, 도 6b에서 설명한 바와 동일 유사한 공정으로 도 1c에 도시된 반도체 패키지(100a)를 형성할 수 있다.
(솔더마스크막 형성방법의 예)
도 8a 및 8b는 본 발명의 실시예에 따른 반도체 패키지의 제조방법에 있어서 솔더마스크막의 형성방법을 도시한 단면도이다.
도 8a를 참조하면, 솔더마스크막(130)은 스크린 프린팅 방식을 이용하여 형성할 수 있다. 예컨대, 플라스틱이나 스테인레스 스틸로 구성되고 개구(50a)가 형성된 메쉬마스크(50: mesh mask)를 반도체 칩(10) 상에 올려놓고, 그 메쉬마스크(50) 상에 솔더레지스트(129)를 제공할 수 있다. 개구(50a)의 위치 및 형태가 솔더마스크막(130)의 위치 및 형태에 부합하는 메쉬마스크(50)를 제공할 수 있다. 그런다음, 스퀴지(52: sqeegee)를 솔더레지스트(129)를 가압하면서 이동시키면 솔더레지스트(129)가 개구(50a)를 통해 반도체 칩(10) 상에 제공되어 솔더마스크막(130)이 형성될 수 있다.
도 8b를 참조하면, 솔더마스크막(130)은 롤-투-롤 방식을 이용하여 형성할 수 있다. 예컨대, 외주면에 솔더레지스트(129)가 제공된 로울러(60)를 회전시킴과 동시에 로울러(60)를 좌측 방향으로 및/또는 지지판(101)을 우축 방향으로 이동시켜 솔더레지스트(129)가 반도체 칩(10) 상에 제공되도록 할 수 있다. 이에 따라, 반도체 칩(10) 상에 솔더마스크막(130)이 형성될 수 있다.
(방법실시예의 변형)
도 9a 내지 9f는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도이다. 도 10a 내지 10c는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 것이다. 도 10a는 도 9a의 일부를 도 10b는 도 9b의 일부를 도 10c는 도 9e의 일부를 각각 도시한 평면도이다. 도 9a, 9b 및 9e는 도 10a, 10b 및 10c의 A-A' 선을 절개한 단면도이다. 이하에선 도 2a 내지 2h에서 설명한 바와 상이한 점에 대해 자세히 설명하고 동일 유사한 점에 대해서는 생략하거나 개략적으로 설명하기로 한다.
도 9a를 참조하면, 상면(201a)과 하면(201b)을 갖는 몰딩 기판(201)을 제공할 수 있다. 본 명세서에선 몰딩 기판(201)의 상면(201a)과 하면(201b)은 임의적으로 정의한 것이다. 따라서, 상면(201a)과 하면(201b)은 보는 방향에 따라 역으로 정의될 수 있다. 몰딩 기판(201)은 절연성 물질, 가령 레이저 가공이 가능한 색소를 지닌 폴리머로 구성될 수 있다. 몰딩 기판(201)을 가공하여 복수개의 비아홀들(212)과 그루브들(214)을 형성할 수 있다. 도 10a에 도시된 바와 같이 비아홀들(212)은 몰딩 기판(201)의 센터에 일렬 배열될 수 있고, 그루브들(214)은 일직선 형태와 구부러진 형태로 형성되어 몰드 비아홀들(212)과 이어질 수 있다. 비아홀(212)과 그루브(214)는 레이저 드릴링 혹은 샌드 블라스트(sand blast) 공정으로 형성할 수 있다. 본 실시예에 의하면, 몰딩 기판(201)의 상면(201a) 및 하면(201b)과 그루브(214)의 바닥면을 구성하는 몰딩 기판(201)의 내표면(201c)은 표면 거칠기가 다를 수 있다. 예컨대, 몰딩 기판(201)의 상면(201a)은 매끄러운(smooth) 반면에 내표면(201c)은 울퉁불퉁(rugged)할 수 있다. 몰딩 기판(201)은 후술한 수지막(210)과 동일 유사한 소재 혹은 이와 상이한 절연성 물질로 구성될 수 있다.
도 9b를 참조하면, 몰딩 기판(201)을 뒤집어 하면(201b)은 위를 향하고 상면(201a)은 아래를 향하도록 하고, 몰딩 기판(201)의 하면(201b) 상에 복수개의 반도체 칩들(10)을 페이스다운(face down) 상태로 부착할 수 있다. 예컨대, 몰딩 기판(201)의 하면(201b) 상에 접착막(205)을 도포한 후 반도체 칩(10)을 뒤집어 반도체 기판(11)의 상면(11a)이 아래를 향하도록 하여 몰딩 기판(201)의 하면(201b)에 부착시킬 수 있다. 접착 성질이 있는 폴리머를 스크린 프린팅 혹은 롤-투-롤 방식을 이용하여 접착막(205)을 형성하거나 혹은 접착 필름을 부착할 수 있다. 이 경우 반도체 칩(10)의 개구(18)와 몰딩 기판(201)의 비아홀(212)이 상하 대응되도록 하여 본딩 패드(13)가 비아홀(212)을 통해 노출되도록 할 수 있다.
반도체 칩(10)은 도 2a에 도시된 바와 동일 유사하게 구성될 수 있다. 예컨대, 반도체 칩(10)은 본딩 패드(13)가 형성된 상면(11a)과 그 반대면인 하면(11b)을 가지는 반도체 기판(11)과, 반도체 기판(11)의 상면(11a)에 보호막(15)과 절연막(17)이 포함된 메모리 혹은 비메모리 칩일 수 있다. 절연막(17)에는 본딩 패드(13)를 노출시키는 개구(18)가 형성되어 있을 수 있다. 본딩 패드들(13)은 반도체 칩(10)의 센터에 일렬 배열될 수 있다. 본딩 패드들(13)과 비아홀들(212)의 1:1 대응 구조는 도 10b에 도시되어 있다. 본 실시예에서는 반도체 칩(10)에 레이저를 직접 조사하는 공정을 진행할 필요가 없으므로 반도체 칩(10)에 레이저 손상이 가해질 염려가 없다. 이에 따라, 도 2a와 다르게 반도체 칩(10)은 레이저 스톱막(19)을 포함하지 않을 수 있다.
도 9c를 참조하면, 몰딩 기판(201)의 하면(201b) 상에 반도체 칩들(10)을 몰딩하는 수지막(210)을 형성할 수 있다. 수지막(210)은 가령 에폭시 소재의 불투명막 혹은 실리콘하이브리드(silicon hybrid) 소재(예: 메틸 실리콘, 페닐 실리콘)의 투명막일 수 있다. 본 실시예에 의하면, 수지막(210)을 가공할 필요가 없으므로 수지막(210)은 소재 종류나 색깔 등에 구애받지 않을 수 있다. 수지막(210)은 반도체 칩(10)의 측면 및 하면을 덮으며 몰딩 기판(201)은 반도체 칩(10)의 상면을 덮을 수 있다. 이에 따라, 수지막(210)과 몰딩 기판(201)은 반도체 칩(10)을 몰딩하는 몰딩막(211)을 구성할 수 있다.
도 9d를 참조하면, 반도체 칩(10) 상에 씨드막(222)과 도전막(220)을 순차 형성할 수 있다. 예컨대, 몰딩 기판(201)을 뒤집어 상면(201a)이 위를 향하게 한 후 니켈(Ni) 혹은 구리(Cu) 등과 같은 금속을 무전해 도금 방식으로 씨드막(222)을 형성할 수 있다. 이에 따라, 본딩 패드(13)의 상면 및 몰딩 기판(201)의 상면(201a) 전체에 걸쳐 씨드막(222)이 형성될 수 있다. 그런다음, 씨드막(222) 상에 금속의 증착이나 도금으로 도전막(220)을 형성할 수 있다. 예컨대, 도전막(220)은 구리(Cu), 알루미늄(Al), 니켈(Ni), 구리(Cu)/니켈(Ni) 등을 전기 도금하여 형성할 수 있다. 도전막(220)은 반도체 칩들(10) 전체를 충분히 덮을 수 있는 두께를 가지도록 형성할 수 있다.
도 9e를 참조하면, 도전막(220) 및 씨드막(222)을 화학기계적 연마, 에치백, 혹은 그라인딩 방식을 이용하여 선택적으로 제거하여 라웃팅 패턴(226)을 형성할 수 있다. 상기 선택적 제거로 인해 도전막(220)은 얇아지게 되어 비아홀(212)을 채우는 수직패턴(226v)과 그루브(214)를 채우는 수평패턴(226h)으로 구분될 수 있는 라웃팅 패턴(226)이 형성될 수 있다. 비아홀(212)을 통해 본딩 패드(13)와 직접 연결된 스터드 범프(stud bump)와 같은 수직패턴(226v)은 비아홀(212)을 완전히 채우는 구조를 포함할 수 있다. 라웃팅 패턴(226)은 울퉁불퉁한 몰딩 기판(201)의 내표면(201c) 상에 도금 방식으로 형성되고 도전막(220)의 연마 공정시 몰딩 기판(201)과의 소재 차이로 인해 라웃팅 패턴(226)의 표면(226a)은 울퉁불퉁하게 형성될 수 있다. 라웃팅 패턴(226)의 평면 형태는 도 10c에 도시되어 있다.
도 9f를 참조하면, 볼 랜드(227)를 정의할 수 있는 솔더마스크막(230)을 형성하고, 볼 랜드(227)에 접속되는 솔더볼(250)을 형성할 수 있다. 일례로, 포토 공정 혹은 바람직하게는 도 8a의 스크린 프린팅이나 도 8b의 롤-투-롤 방식을 이용하여 볼 랜드(227)를 정의할 수 있는 개구(232)를 갖는 솔더마스크막(230)을 형성할 수 있다. 라웃팅 패턴(226)의 표면(226a)이 울퉁불퉁하므로 볼 랜드(227) 역시 울퉁불퉁할 수 있다. 따라서, 울퉁불퉁한 라웃팅 패턴(226)과 솔더볼(250)과의 접촉 면적이 더 확대되므로써 솔더 결합 신뢰성(SJR)이 향상될 수 있다. 솔더볼(250)을 형성한 이후 혹은 이전에 레이저 혹은 커터를 이용하여 스크라이브 라인(242)을 따라 반도체 칩들(10)을 낱개로 슬라이싱할 수 있다. 이에 따라, 도 1h에 도시된 반도체 패키지(200)를 형성할 수 있다.
(양면 도금공정의 예)
도 11a 및 11b는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법의 변형예를 도시한 단면도이다.
도 11a를 참조하면, 도 9a 내지 도 9c에서 설명한 바와 동일 유사한 공정으로 몰딩 기판(201)의 하면(201b)에 반도체 칩들(10)을 부착하고 반도체 칩들(10)을 몰딩하는 수지막(210)을 형성한 구조체(20)를 서로 접합할 수 있다. 예컨대, 양면 접착막(215)을 몰딩막들(210) 사이에 개재시켜 2개의 구조체(20)를 서로 접합할 수 있다.
도 11b를 참조하면, 접합된 2개의 구조체(20)에 도 9d와 동일 유사한 공정으로 씨드막(222)과 도전막(220)을 형성할 수 있다. 예컨대, 니켈(Ni)이나 구리(Cu)를 무전해 도금하여 씨드막(222)을 형성하고, 구리(Cu)를 전기 도금하여 도전막(220)을 형성할 수 있다. 본 실시예에 의하면, 양면 도금 공정이 가능하므로 공정시간(Turn Around Time)을 단축시킬 수 있다. 이후 2개의 구조체(20)를 분리시켜 도 9e 및 9f에서 설명한 바와 동일 유사한 공정으로 도 1h의 반도체 패키지(200)를 형성할 수 있다.
상기 양면도금 공정은 도 2a 내지 2h를 참조하여 설명한 실시예에 적용가능하다. 예컨대, 도 2e 단계에서 각각 반도체 칩(10)이 부착된 2개의 지지판들(101)을 서로 접합한 후 각각의 몰딩막(110) 상에 씨드막(122) 및 전도막(120)을 도금할 수 있다.
(응용예)
도 12a는 본 발명의 실시예에 따른 반도체 패키지를 구비한 메모리 카드를 도시한 블록도이다.
도 12a를 참조하면, 상술한 본 발명의 다양한 실시예들에 따른 반도체 패키지를 포함하는 반도체 메모리(1210)는 메모리 카드(1200)에 응용될 수 있다. 일례로, 메모리 카드(1200)는 호스트와 메모리(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱한다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
도 12b는 본 발명의 다양한 실시예에 따른 반도체 패키지를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 12b를 참조하면, 정보 처리 시스템(1300)은 본 발명의 실시예에 따른 반도체 패키지를 구비한 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(1300)은 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와 메모리 컨트롤러(1312)를 포함하며, 도 12a의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다. 이러한 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(1310)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 그리고 신뢰성있게 저장할 수 있다.
본 발명의 실시예에 따른 반도체 패키지는 다양한 형태로 패키징될 수 있다. 예를 들면, 본 발명의 실시예에 따른 반도체 패키지는 패키지 온 패키지(Package on Package), 볼 그리드 어레이(Ball Grid Arrays), 칩 스케일 패키지(Chip scale packages), 플라스틱 리드 칩 캐리어(Plastic Leaded Chip Carrier), 플라스틱 듀얼 인라인 패키지(Plastic Dual In-Line Package), 멀티 칩 패키지(Multi Chip Package), 웨이퍼 레벨 패키지(Wafer Level Package), 웨이퍼 레벨 제조 패키지(Wafer Level Fabricated Package), 웨이퍼 레벨 스택 패키지(Wafer Level Stack Package), 다이 온 와플 패키지(Die On Waffle Package), 다이 인 웨이퍼 폼(Die in Wafer Form), 칩 온 보오드(Chip On Board), 세라믹 듀얼 인라인 패키지(Ceramic Dual In-Line Package), 플라스킥 메트릭 쿼드 플랫 패키지(Plastic Metric Quad Flat Pack), 씬 쿼드 플랫 패키지(Thin Quad Flat Pack), 스몰 아웃라인 패키지(Small Outline Package), 축소 스몰 아웃라인 패키지(Shrink Small Outline Package), 씬 스몰 아웃라인 패키지(Thin Small Outline Package), 씬 쿼드 플랫 패키지(Thin Quad Flat Package), 시스템 인 패키지(System In Package) 등과 같은 방식으로 패키징될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (22)

  1. 본딩 패드를 갖는 반도체 칩;
    상기 반도체 칩과 전기적으로 연결되며, 외부단자가 접속되는 단자를 갖는 금속배선;
    상기 금속배선을 덮어 상기 단자를 정의하는 개구를 갖는 절연막; 및
    상기 반도체 칩을 몰딩하는 몰딩막을 포함하고,
    상기 몰딩막은 상기 본딩 패드를 노출시키며 상기 본딩 패드로부터 상기 단자를 향해 연장된 리세스 패턴을 포함하고,
    상기 금속배선은 상기 리세스 패턴 내에 임베드되어 상기 본딩 패드와 접속된 반도체 패키지.
  2. 제1항에 있어서,
    상기 리세스 패턴은:
    상기 본딩 패드를 노출시키는 수직 비아홀과; 그리고
    상기 비아홀로부터 연장되어 상기 몰딩막의 표면을 따라 리세스된 수평 그루브를;
    포함하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 금속배선은:
    상기 비아홀을 채우며 상기 본딩 패드와 직접 혹은 간접적으로 접속되는 수직패턴과; 그리고
    상기 그루부를 채워 상기 수직패턴으로부터 연장되며 상기 단자를 통해 상기 외부단자와 접속되는 수평패턴을;
    포함하는 반도체 패키지.
  4. 제3항에 있어서,
    상기 반도체 칩은 상기 수직패턴과 상기 본딩 패드 사이에 금속막을 더 포함하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 몰딩막은 실리콘하이브리드 소재의 투명막 혹은 에폭시 소재의 불투명막을 포함하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 몰딩막은:
    상기 반도체 칩의 상면을 덮는 몰딩 기판과; 그리고
    상기 반도체 칩의 하면 및 측면들을 덮는 하부 몰딩막을 포함하고,
    상기 몰딩 기판은 상기 리세스 패턴을 포함하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 반도체 칩을 지지하는 지지판을 더 포함하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 금속배선은 상기 몰딩막에 비해 상대적으로 더 거친 표면을 갖는 반도체 패키지.
  9. 제8항에 있어서,
    상기 단자와 상기 외부단자와의 경계면은 요철 형태인 반도체 패키지.
  10. 본딩 패드를 갖는 반도체 칩을 제공하고;
    상기 반도체 칩을 몰딩하는 몰딩막을 형성하고;
    상기 몰딩막 내에 임베드되고 상기 반도체 칩과 전기적으로 연결된 금속배선을 형성하고; 그리고
    상기 금속배선을 덮으며 외부단자가 접속되는 단자를 정의하는 개구를 갖는 절연막을 형성하는 것을;
    포함하는 반도체 패키지의 제조방법.
  11. 제10항에 있어서,
    상기 금속배선을 형성하는 것은:
    상기 몰딩막을 패터닝하여 상기 본딩 패드를 노출시키며 상기 몰딩막의 표면을 따라 연장된 리세스 패턴을 형성하고; 그리고
    상기 리세스 패턴을 금속으로 채워 상기 본딩 패드와 접속되는 상기 금속배선을 형성하는 것을;
    포함하는 반도체 패키지의 제조방법.
  12. 제11항에 있어서,
    상기 리세스 패턴을 형성하는 것은:
    상기 몰딩막을 레이저로 드릴링하여 상기 본딩 패드를 개방하는 수직 비아홀을 형성하고; 그리고
    상기 레이저를 이동시켜 상기 비아홀과 연결되며 상기 몰딩막의 표면을 따라 수평적으로 신장되는 수평 그루브를 형성하는 것을;
    포함하는 반도체 패키지의 제조방법.
  13. 제12항에 있어서,
    상기 반도체 칩을 제공하는 것은:
    상기 본딩 패드를 덮어 상기 본딩 패드를 상기 레이저로부터 보호하는 레이저 스톱막을 형성하는 것을 포함하고,
    상기 레이저 스톱막은 금속의 증착, 전기 도금, 무전해 도금 중 어느 하나를 이용하여 형성하는 반도체 패키지의 제조방법.
  14. 제11항에 있어서,
    상기 리세스 패턴을 형성하는 것은:
    상기 리세스 패턴에 대응되는 양각된 표면을 가진 덴트 장치를 상기 반도체 칩 상에 제공하고; 그리고
    상기 덴트 장치를 상기 반도체 칩을 향해 가압하여 상기 몰딩막의 표면에 상기 양각된 표면과 대응되는 상기 리세스 패턴을 형성하는 것을 포함하고,
    상기 리세스 패턴은 상기 본딩 패드를 개방하는 수직 비아홀과, 상기 수직 비아홀과 연결되며 상기 몰딩막의 표면을 따라 수평하게 신장하는 수평 그루브를 포함하고;
    상기 수직 비아홀과 상기 수평 그루브는 상기 덴트 장치에 의해 동시에 형성되는 반도체 패키지의 제조방법.
  15. 제14항에 있어서,
    상기 리세스 패턴을 형성한 후,
    상기 수직 비아홀 내에 남아있는 잔류물을 제거하는 것을 더 포함하는 반도체 패키지의 제조방법.
  16. 제11항에 있어서,
    상기 금속배선을 형성하는 것은:
    상기 리세스 패턴을 포함하는 상기 몰딩막 상에 무전해 도금으로 씨드막을 형성하고;
    상기 씨드막 상에 전기 도금으로 도전막을 형성하고; 그리고
    상기 도전막 및 씨드막을 연마하여 상기 리세스 패턴 내에 한정된 상기 금속배선을 형성하는 것을:
    포함하는 반도체 패키지의 제조방법.
  17. 제16항에 있어서,
    상기 금속배선을 형성하는 것은:
    상기 리세스 패턴의 바닥면을 이루는 상기 몰딩막의 내표면을 상기 몰딩막의 외표면에 비해 더 거칠게 형성하고;
    상기 몰딩막의 내표면 상에 무전해 도금되는 상기 씨드막의 표면을 상기 몰딩막의 내표면을 따라 거칠게 형성하고;
    상기 씨드막 상에 전기 도금되는 상기 도전막의 표면을 상기 씨드막의 표면을 따라 거칠게 형성하고; 그리고
    상기 금속배선의 표면을 상기 몰딩막의 외표면에 비해 더 거칠게 연마하는 것 중에서 적어도 어느 하나를 포함하는 반도체 패키지의 제조방법.
  18. 제10항에 있어서,
    상기 절연막을 형성하는 것은:
    상기 반도체 칩 상에 상기 단자를 제외한 상기 금속배선 상에 솔더레지스트를 제공할 수 있는 메쉬 마스크를 제공하고; 그리고
    상기 메쉬 마스크를 통해 상기 솔더레지스트를 상기 반도체 칩 상에 제공하는 것을;
    포함하는 반도체 패키지의 제조방법.
  19. 제10항에 있어서,
    상기 절연막을 형성하는 것은:
    상기 반도체 칩 상에 상기 단자를 제외한 상기 금속배선 상에 제공되는 솔더레지스트가 부착된 로울러를 제공하고; 그리고
    상기 로울러를 회전시켜 상기 솔더레지스트를 상기 반도체 칩 상에 제공하는 것을;
    포함하는 반도체 패키지의 제조방법.
  20. 제10항에 있어서,
    상기 몰딩막을 형성하는 것은:
    상면과 하면을 갖는 몰딩 기판을 제공하고;
    상기 몰딩 기판의 상면을 패터닝하여 상기 몰드 기판을 관통하는 수직 비아홀과 상기 수직 비아홀과 연결되고 상기 몰딩 기판의 상면을 따라 연장된 수평 그루브를 포함하는 리세스 패턴을 형성하고;
    상기 몰딩 기판의 하면 상에 상기 반도체 칩의 상면이 상기 몰딩 기판의 하면을 대면하도록 부착하여, 상기 본딩 패드가 상기 비아홀을 통해 노출시키고; 그리고
    상기 몰딩 기판의 하면 상에 상기 반도체 칩의 하면과 측면들을 덮는 하부 몰딩막을 형성하는 것을 포함하고,
    상기 반도체 칩은 상기 몰딩 기판과 상기 하부 몰딩막을 포함하는 상기 몰딩막에 의해 감싸지는 반도체 패키지의 제조방법.
  21. 제20항에 있어서,
    상기 금속배선을 형성하는 것은:
    상기 반도체 칩을 몰딩하는 상기 몰딩막을 2조 형성하고;
    상기 리세스 패턴들이 바깥을 향하는 양면을 이루도록 상기 2조의 몰딩막들을 접합하고;
    상기 양면 각각에 도금 공정으로 상기 씨드막과 상기 도전막을 순차 형성하고; 그리고
    상기 씨드막과 상기 도전막을 연마하여 상기 양면 각각에 상기 금속배선을 형성하는 것을;
    포함하는 반도체 패키지의 제조방법.
  22. 제21항에 있어서,
    상기 씨드막과 상기 도전막을 연마하는 것은 상기 2조의 몰딩막을 서로 분리시킨 후 진행하는 반도체 패키지의 제조방법.
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US13/275,074 US8456018B2 (en) 2010-11-01 2011-10-17 Semiconductor packages
CN201110339704.8A CN102468259B (zh) 2010-11-01 2011-11-01 半导体封装及其制造方法
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101494814B1 (ko) * 2013-04-15 2015-02-23 앰코 테크놀로지 코리아 주식회사 팬 아웃 반도체 패키지 및 그 제조 방법
US9646955B2 (en) 2014-09-05 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Packages and methods of forming packages

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7342312B2 (en) * 2004-09-29 2008-03-11 Rohm Co., Ltd. Semiconductor device
US9000584B2 (en) * 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
KR101874803B1 (ko) * 2012-01-20 2018-08-03 삼성전자주식회사 패키지 온 패키지 구조체
DE102012207519A1 (de) * 2012-05-07 2013-11-07 Osram Opto Semiconductors Gmbh Verfahren zum herstellen eines bauelementträgers, einer elektronischen anordnung und einer strahlungsanordnung und bauelementträger, elektronische anordnung und strahlungsanordnung
US8865585B2 (en) * 2012-07-11 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming post passivation interconnects
US9013017B2 (en) 2012-10-15 2015-04-21 Stmicroelectronics Pte Ltd Method for making image sensors using wafer-level processing and associated devices
US9059058B2 (en) 2012-10-22 2015-06-16 Stmicroelectronics Pte Ltd Image sensor device with IR filter and related methods
US20140162407A1 (en) * 2012-12-10 2014-06-12 Curtis Michael Zwenger Method And System For Semiconductor Packaging
US10483132B2 (en) * 2012-12-28 2019-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Post-passivation interconnect structure and method of forming the same
CN104037141B (zh) * 2013-03-06 2017-03-01 冼荣基 整流二极管结构
US9412702B2 (en) 2013-03-14 2016-08-09 Intel Corporation Laser die backside film removal for integrated circuit (IC) packaging
US8975177B2 (en) * 2013-03-14 2015-03-10 Intel Corporation Laser resist removal for integrated circuit (IC) packaging
US10008413B2 (en) * 2013-08-27 2018-06-26 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level dicing method
US9466581B2 (en) * 2013-10-18 2016-10-11 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package device and manufacturing method thereof
US9202742B1 (en) 2014-01-15 2015-12-01 Stats Chippac Ltd. Integrated circuit packaging system with pattern-through-mold and method of manufacture thereof
US9703056B2 (en) * 2014-01-23 2017-07-11 Nxp Usa, Inc. Copper tube interconnect
US9330994B2 (en) 2014-03-28 2016-05-03 Stats Chippac, Ltd. Semiconductor device and method of forming RDL and vertical interconnect by laser direct structuring
KR102245825B1 (ko) 2014-09-04 2021-04-30 삼성전자주식회사 반도체 패키지
US9640519B2 (en) 2014-11-11 2017-05-02 Texas Instruments Incorporated Photo-sensitive silicon package embedding self-powered electronic system
TWI603447B (zh) 2014-12-30 2017-10-21 精材科技股份有限公司 晶片封裝體及其製造方法
JP2017121032A (ja) * 2015-06-30 2017-07-06 住友電気工業株式会社 高周波装置
EP3168870A1 (en) * 2015-11-11 2017-05-17 Nexperia B.V. Semiconductor device and method of making a semiconductor device
US9666530B1 (en) * 2015-12-28 2017-05-30 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device
TWI612300B (zh) * 2016-02-25 2018-01-21 國立清華大學 感測器及其製造方法
CN107121475B (zh) * 2016-02-25 2019-10-11 王玉麟 传感器的制造方法及传感器
CN107464788A (zh) * 2016-06-06 2017-12-12 万国半导体(开曼)股份有限公司 一种晶圆级芯片尺寸封装结构及其制备方法
KR102595300B1 (ko) * 2016-07-04 2023-10-31 삼성전자주식회사 검사 방법 및 시스템, 및 이를 이용한 반도체 패키지의 제조 방법
KR101973431B1 (ko) * 2016-09-29 2019-04-29 삼성전기주식회사 팬-아웃 반도체 패키지
US10790328B2 (en) 2017-11-28 2020-09-29 Asahi Kasei Microdevices Corporation Semiconductor package and camera module
US11289426B2 (en) * 2018-06-15 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof
US11282761B2 (en) * 2018-11-29 2022-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of manufacturing the same
US11289424B2 (en) * 2018-11-29 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Package and method of manufacturing the same
US11037877B2 (en) * 2019-03-14 2021-06-15 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of manufacturing the same
EP3723117A1 (en) 2019-04-10 2020-10-14 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier and method of manufacturing the same
CN113163572A (zh) * 2020-01-22 2021-07-23 奥特斯(中国)有限公司 具有覆盖有超薄过渡层的部件的部件承载件
EP4185078A1 (en) * 2020-07-31 2023-05-24 Huawei Technologies Co., Ltd. Circuit board assembly and processing method therefor, and electronic device
KR20220147738A (ko) 2021-04-27 2022-11-04 삼성전자주식회사 반도체 패키지 및 그 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040099961A1 (en) * 2002-11-25 2004-05-27 Chih-Liang Chu Semiconductor package substrate having bonding pads with plated layer thereon and process of manufacturing the same
US20050199979A1 (en) * 2002-05-27 2005-09-15 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US20050260790A1 (en) * 2004-05-24 2005-11-24 Goodner Michael D Substrate imprinting techniques
US20090039496A1 (en) * 2007-08-10 2009-02-12 Infineon Technologies Ag Method for fabricating a semiconductor and semiconductor package

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100430203B1 (ko) * 1999-10-29 2004-05-03 가부시키가이샤 히타치세이사쿠쇼 반도체 장치 및 그 제조 방법
CN1901177B (zh) * 2000-09-25 2010-05-12 揖斐电株式会社 半导体元件及其制造方法、多层印刷布线板及其制造方法
TW557521B (en) * 2002-01-16 2003-10-11 Via Tech Inc Integrated circuit package and its manufacturing process
CN100461391C (zh) * 2002-02-04 2009-02-11 卡西欧计算机株式会社 半导体装置
JP4271590B2 (ja) * 2004-01-20 2009-06-03 新光電気工業株式会社 半導体装置及びその製造方法
US7452748B1 (en) * 2004-11-08 2008-11-18 Alien Technology Corporation Strap assembly comprising functional block deposited therein and method of making same
JP4428337B2 (ja) 2005-12-02 2010-03-10 ソニー株式会社 半導体装置の製造方法
US8759964B2 (en) 2007-07-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and fabrication methods
KR100850243B1 (ko) * 2007-07-26 2008-08-04 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US20090170241A1 (en) 2007-12-26 2009-07-02 Stats Chippac, Ltd. Semiconductor Device and Method of Forming the Device Using Sacrificial Carrier
CN101477956B (zh) * 2008-01-04 2012-05-16 南茂科技股份有限公司 小片重新配置的封装结构及封装方法
JP5203108B2 (ja) * 2008-09-12 2013-06-05 新光電気工業株式会社 配線基板及びその製造方法
US20100096754A1 (en) * 2008-10-17 2010-04-22 Samsung Electronics Co., Ltd. Semiconductor package, semiconductor module, and method for fabricating the semiconductor package
KR101061860B1 (ko) 2009-03-26 2011-09-02 주식회사 원우이엔지 고배율 cctv 투명반구용 금형을 이용한 투명반구의 제조방법
US8372666B2 (en) * 2010-07-06 2013-02-12 Intel Corporation Misalignment correction for embedded microelectronic die applications

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050199979A1 (en) * 2002-05-27 2005-09-15 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
US20040099961A1 (en) * 2002-11-25 2004-05-27 Chih-Liang Chu Semiconductor package substrate having bonding pads with plated layer thereon and process of manufacturing the same
US20050260790A1 (en) * 2004-05-24 2005-11-24 Goodner Michael D Substrate imprinting techniques
US20090039496A1 (en) * 2007-08-10 2009-02-12 Infineon Technologies Ag Method for fabricating a semiconductor and semiconductor package

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101494814B1 (ko) * 2013-04-15 2015-02-23 앰코 테크놀로지 코리아 주식회사 팬 아웃 반도체 패키지 및 그 제조 방법
US9646955B2 (en) 2014-09-05 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Packages and methods of forming packages
US10157899B2 (en) 2014-09-05 2018-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Packages and methods of forming packages
US10510735B2 (en) 2014-09-05 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Packages and methods of forming packages
US11094680B2 (en) 2014-09-05 2021-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Packages and methods of forming packages
US11715727B2 (en) 2014-09-05 2023-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Packages and methods of forming packages

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