DE102011054012A1 - Halbleitergehäuse und Verfahren, dieselben herzustellen - Google Patents

Halbleitergehäuse und Verfahren, dieselben herzustellen Download PDF

Info

Publication number
DE102011054012A1
DE102011054012A1 DE102011054012A DE102011054012A DE102011054012A1 DE 102011054012 A1 DE102011054012 A1 DE 102011054012A1 DE 102011054012 A DE102011054012 A DE 102011054012A DE 102011054012 A DE102011054012 A DE 102011054012A DE 102011054012 A1 DE102011054012 A1 DE 102011054012A1
Authority
DE
Germany
Prior art keywords
layer
impression
semiconductor chip
forming
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE102011054012A
Other languages
English (en)
Inventor
Sangwook Park
Jonggi Lee
Wonchul Lim
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE102011054012A1 publication Critical patent/DE102011054012A1/de
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02311—Additive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02375—Top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82035—Reshaping, e.g. forming vias by heating means
    • H01L2224/82039—Reshaping, e.g. forming vias by heating means using a laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8312—Aligning
    • H01L2224/83143—Passive alignment, i.e. self alignment, e.g. using surface energy, chemical reactions, thermal equilibrium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1437—Static random-access memory [SRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

Es werden Halbleitergehäuse und ein Verfahren, dieselben herzustellen, zur Verfügung gestellt. Das Halbleitergehäuse weist einen Halbleiterchip mit einer Bondinsel, eine Metallleitung, die elektrisch mit dem Halbleiterchip verbunden ist und einen Anschluss hat, der einen externen Anschluss kontaktiert, eine Isolationsschicht, die die Metallleitung bedeckt und eine Öffnung hat, die den Anschluss definiert, und eine Abformschicht auf, die den Halbleiterchip abformt, wobei die Abformschicht ein Aussparungsmuster aufweist, welches die Bondinsel offen lässt und sich von der Bondinsel zu dem Anschluss erstreckt, und die Metallleitung in dem Aussparungsmuster eingebettet ist, um die Bondinsel zu kontaktieren.

Description

  • QUERVERWEIS AUF EINE VERWANDTE ANMELDUNG
  • Diese nicht vorläufige US-Patentanmeldung beansprucht Priorität gemäß 35 U. S. C. § 119 von der koreanischen Patentanmeldung Nr. 10-2010-0107831 , eingereicht am 1. November 2010, deren gesamter Inhalt hierin durch Verweis aufgenommen ist.
  • HINTERGRUND
  • Die vorliegende Offenbarung bezieht sich auf einen Halbleiter und genauer auf ein Halbleitergehäuse und ein Verfahren, dasselbe herzustellen.
  • Weil elektronische Geräte miniaturisiert werden, wird eine Größe eines Halbleitergehäuses ebenfalls kleiner, dünner und leichter. In der Regel werden in einem Halbleitergehäuse Halbleiterchips auf einer Leiterplatte (PCB) angebracht und die Halbleiterchips werden elektrisch miteinander mit Hilfe von Bonddrähten oder Lötkugeln verbunden. Bei der Herstellung eines Halbleitergehäuses ist ein Photoprozess durchgeführt worden, welcher relativ teure Photoausstattung verwendet. Entsprechend wird ein Verfahren, ein Halbleitergehäuse mit einer einfachen Struktur herzustellen, ohne relativ teure Ausstattung zu verwenden, benötigt.
  • ZUSAMMENFASSUNG
  • Ausführungsformen der vorliegenden Offenbarung stellen ein Halbleitergehäuse, welches eine Struktur hat, um Herstellungskosten zu reduzieren, und ein Verfahren, dasselbe herzustellen, zur Verfügung.
  • Ausführungsformen des erfinderischen Konzepts stellen Halbleitergehäuse zur Verfügung, welche einen Halbleiterchip mit einer Bondinsel, eine Metallleitung, die elektrisch mit der Bondinsel verbunden ist und eine Kontaktstelle, die elektrisch einen externen Anschluss kontaktiert, hat, eine Isolationsschicht, welche die Metallleitung bedeckt und eine Öffnung hat, welche die Kontaktstellte definiert, und eine Abformschicht auf dem Halbleiterchip aufweisen, wobei die Abformschicht ein Aussparungsmuster aufweist, welches die Bondinsel offen lässt und sich von der Bondinsel zu der Kontaktstelle erstreckt, und die Metallleitung in dem Aussparungsmuster so angeordnet ist, dass sie die Bondinsel kontaktiert.
  • In manchen Ausführungsformen kann das Aussparungsmuster ein vertikales Durchloch, das die Bondinsel offen lässt, und einen horizontalen Einschnitt aufweisen, welcher sich von dem Durchloch, das ausgespart werden soll, entlang einer Oberfläche der Abformschicht erstreckt.
  • In manchen Ausführungsformen kann die Metallleitung ein vertikales Muster, welches das Durchloch füllt und direkt oder indirekt die Bondinsel kontaktiert, und ein horizontales Muster aufweisen, welches sich von dem vertikalen Muster erstreckt, indem es den Einschnitt füllt und den externen Anschluss durch die Kontaktstelle kontaktiert.
  • In manchen Ausführungsformen kann der Halbleiterchip ferner eine Metallschicht zwischen dem vertikalen Muster und der Bondinsel aufweisen.
  • In manchen Ausführungsformen kann die Abformschicht eine transparente Schicht aus einem Siliziumhybridmaterial oder eine opake Schicht aus Epoxidharzmaterial aufweisen.
  • In manchen Ausführungsformen kann die Abformschicht ein Abformsubstrat, welches eine obere Oberfläche des Halbleiterchips bedeckt, und eine untere Abformschicht aufweisen, welche eine untere Oberfläche und Seiten des Halbleiterchips bedeckt, wobei das Abformsubstrat das Aussparungsmuster aufweist.
  • In manchen Ausführungsformen kann das Halbleitergehäuse ferner eine Trägerplatte aufweisen, welche den Halbleiterchip trägt.
  • In manchen Ausführungsformen kann die Metallleitung eine relativ rauere Oberflächentextur haben als die der Abformschicht.
  • In manchen Ausführungsformen kann eine Grenzoberfläche zwischen der Kontaktstelle und dem externen Anschluss uneben sein.
  • In manchen Ausführungsformen des erfinderischen Konzepts weisen Verfahren der Herstellung eines Halbleitergehäuses auf: Bereitstellung eines Halbleiterchips mit einer Bondinsel, Ausformen einer Abformschicht auf dem Halbleiterchip, Ausformen einer Metallleitung in der Abformschicht, elektrisch kontaktiert an die Bondinsel und Ausformen einer Isolationsschicht, welche die Metallleitung bedeckt und eine Öffnung hat, welche eine Kontaktstelle definiert, die einen externen Anschluss kontaktiert.
  • In manchen Ausführungsformen kann das Ausformen der Metallleitung die Strukturierung der Abformschicht, um ein Aussparungsmuster auszuformen, welches die Bondinsel offen lässt und sich entlang einer Oberfläche der Abformschicht erstreckt, und Ausformen der Metallleitung aufweisen, die die Bondinsel durch Füllung des Aussparungsmuster mit Metall kontaktiert.
  • In manchen Ausführungsformen kann das Ausformen des Aussparungsmusters Ausformen eines vertikalen Durchlochs, welches die Bondinsel offen lässt, durch Durchbohren der Abformschicht mit einem Laser und Ausformen eines horizontalen Einschnitts aufweisen, der mit dem Durchloch verbunden ist und sich horizontal entlang der Oberfläche der Abformschicht erstreckt.
  • In manchen Ausführungsformen kann die Bereitstellung des Halbleiterchips Ausformen einer Laserstoppschicht aufweisen, welche die Bondinsel vor dem Laser schützt, indem sie die Bondinsel bedeckt. Die Laserstoppschicht wird ausgebildet durch Verwendung von entweder Abscheidung, Elektroplattieren oder stromlosem Plattieren von Metall.
  • In manchen Ausführungsformen kann das Ausformen des Aussparungsmusters aufweisen: Bereitstellen eines Stempelgeräts auf dem Halbleiterchip, wobei das Stempelgerät eine geprägte Oberfläche hat, die dem Aussparungsmuster entspricht, und Ausformen des Aussparungsmuster entsprechend der geprägten Oberfläche auf der Oberfläche der Abformschicht durch Drücken des Stempelgeräts gegen den Halbleiterchip in die Abformschicht, wobei das Aussparungsmuster ein vertikales Durchloch, welches die Bondinsel offen lässt, und einen horizontalen Einschnitt aufweist, der mit dem vertikalen Durchloch verbunden ist und sich horizontal entlang der Oberfläche der Abformschicht erstreckt, und das vertikale Durchloch und der horizontale Einschnitt gleichzeitig von dem Stempelgerät ausgebildet werden.
  • In manchen Ausführungsformen weisen die Verfahren weiterhin Entfernen eines Rests, welcher in dem vertikalen Durchloch zurück bleibt, nach Ausformen des Aussparungsmusters auf.
  • In manchen Ausführungsformen kann das Ausformen der Metallleitung aufweisen: Ausformen einer Keimschicht auf der Abformschicht einschließlich des Aussparungsmusters durch stromloses Plattieren, Ausformen einer leitenden Schicht auf der Keimschicht durch Elektroplattieren und Ausformen der Metallleitung, welche in dem Aussparungsmuster definiert ist, durch Polieren der leitenden Schicht und der Keimschicht.
  • In manchen Ausführungsformen kann das Ausformen der Metallleitung wenigstens einen der folgenden Schritte aufweisen: Ausformen einer inneren Oberfläche der Abformschicht, welche ein untere Oberfläche des Aussparungsmusters darstellt, so dass sie eine rauere Textur als eine äußere Oberfläche der Abformschicht hat, Ausformen der stromlos plattierten Keimschicht auf der inneren Oberfläche der Abformschicht, so dass sie eine raue Oberflächentextur hat, und Polieren einer Oberfläche der Metallleitung, so dass sie eine rauere Oberflächentextur als die äußere Oberfläche der Abformschicht hat.
  • In manchen Ausführungsformen kann das Ausformen der Isolationsschicht aufweisen: Bereitstellen einer Netzmaske auf dem Halbleiterchip, wobei die Netzmaske eine Öffnung aufweist, und Bereitstellen des Lötlacks durch die Öffnung der Netzmaske auf die Metallleitung des Halbleiterchips außer an der Kontaktstelle.
  • In manchen Ausführungsformen kann das Ausformen der Isolationsschicht aufweisen: Bereitstellen einer Walze auf dem Halbleiterchip, wobei die Walze eine auf ihr aufgetragenen Lötlack hat, und Bereitstellen des Lötlacks auf die Metallleitung des Halbleiterchips außer an der Kontaktstelle durch Rotieren der Walze.
  • In manchen Ausführungsformen kann das Ausformen der Abformschicht aufweisen: Bereitstellen eines Abformsubstrats mit einer oberen Oberfläche und einer unteren Oberfläche, Ausformen eines Aussparungsmusters, welches ein Durchloch aufweist, das das Abformsubstrat durch Strukturierung der oberen Oberfläche des Abformsubstrats durchdringt, und das einen horizontalen Einschnitt aufweist, welcher mit dem vertikalen Durchloch verbunden ist und sich entlang der oberen Oberfläche des Abformsubstrats erstreckt, Offenlassen der Bondinsel durch das Durchloch durch Befestigen einer oberen Oberfläche des Halbleiterchips auf einer unteren Oberfläche des Abformsubstrats und auf eine untere Oberfläche des Abformsubstrats schauend, und Ausformen einer unteren Abformschicht, welche eine untere Oberfläche und Seiten des Halbleiterchips bedeckt, auf der unteren Oberfläche des Abformsubstrats, wobei der Halbleiterchip von dem Abformsubstrat und der Abformschicht einschließlich der unteren Abformschicht umgeben ist.
  • In manchen Ausführungsformen kann das Ausformen der Metallleitung Ausformen von Abformschichten auf einer Mehrzahl von Halbleiterchips, Verbinden der unteren Schichten von Abformschichten von jeweils wenigstens zwei Halbleiterchips, um die Aussparungsmuster auf zwei gegenüberliegenden, nach außen schauenden Seiten zu orientieren, Ausformen der Keimschicht und dann der leitenden Schicht auf jeder der zwei gegenüberliegenden, nach außen schauenden Seiten durch einen Plattierprozess und Ausformen der Metallleitung auf jeder der zwei gegenüberliegenden, nach außen schauenden Seiten durch Polieren der Keimschicht und der leitenden Schicht.
  • In manchen Ausführungsformen kann das Polieren der Keimschicht und der leitenden Schicht nach Trennung der zwei Sätze von Abformschichten voneinander durchgeführt werden.
  • Ein Halbleitergehäuse gemäß einer Ausführungsform der vorliegenden Erfindung weist auf: einen Halbleiterchip mit einer Mehrzahl von Bondinseln, die in einer Spalte bei oder ungefähr bei einem Mittelteil des Halbleiterchips angeordnet sind, und eine Mehrzahl von externen Anschlüssen, die sich an Randteilen des Halbleiterchips befinden, eine Mehrzahl von Metallleitungen, wobei jede Metallleitung jeweils elektrisch zwischen einer Bondinsel der Mehrzahl von Bondinseln und einem externen Anschluss von der Mehrzahl von externen Anschlüssen verbunden ist, wobei eine erste Gruppe von den Metallleitungen Metallleitungen aufweist, die wenigstens einen gebogenen Abschnitt in einer Draufsicht haben, und eine zweite Gruppe von den Metallleitungen Metallleitungen aufweist, die eine Konfiguration in einer geraden Linie in einer Draufsicht haben, eine Isolationsschicht, die die Metallleitungen bedeckt und eine Mehrzahl von Öffnungen hat, die jeweilige Kontaktstellen auf den Metallleitungen offen lassen, die die externen Anschlüsse kontaktieren, und eine Abformschicht auf dem Halbleiterchip, wobei die Abformschicht eine Mehrzahl von Aussparungsmustern aufweist, die die Bondinseln offen lassen und sich von den Bondinseln zu den Kontaktstellen erstrecken, und wobei die Metallleitungen in den Aussparungsmustern angeordnet sind.
  • In manchen Ausführungsformen weist ein Aussparungsmuster ein Loch, das die Bondinsel offen lässt und sich in einer ersten Richtung in die Abformschicht erstreckt, und einen Einschnitt auf, der sich von einem oberen Teil des Lochs in einer zweiten Richtung senkrecht zu der ersten Richtung entlang einer Oberfläche der Abformschicht erstreckt.
  • In manchen Ausführungsformen weist eine Metallleitung ein erstes Muster, das das Loch füllt und elektrisch die Bondinsel kontaktiert, und ein zweites Muster auf, das den Einschnitt füllt und sich von dem ersten Muster erstreckt, wobei das zweite Muster einen externen Anschluss elektrisch an einer Kontaktstelle kontaktiert.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die begleitenden Zeichnungen sind eingeschlossen, um ein tieferes Verständnis der Ausführungsformen des erfinderischen Konzepts zu geben, und sind in diese Spezifikation eingefügt und stellen einen Teil von ihr dar. Die Zeichnungen illustrieren beispielhafte Ausführungsformen des erfinderischen Konzepts. In den Zeichnungen ist/sind:
  • 1A eine Querschnittansicht eines Hableitergehäuses entlang der Geraden A-A' von 1B gemäß einer Ausführungsform des erfinderischen Konzepts;
  • 1B eine Draufsicht eines Halbleitergehäuses gemäß einer Ausführungsform des erfinderischen Konzepts;
  • 1C eine Querschnittansicht, die ein Halbleitergehäuse gemäß einer Ausführungsform des erfinderischen Konzepts illustriert;
  • 1D eine Querschnittansicht eines Halbleitergehäuses entlang der Geraden B-B' von 1E gemäß einer Ausführungsform es erfinderischen Konzepts;
  • 1E eine Draufsicht eines Halbleitergehäuses gemäß einer Ausführungsform des erfinderischen Konzepts;
  • 1F eine Querschnittansicht eines Halbleitergehäuses entlang der Geraden C-C' von 1G gemäß einer Ausführungsform des erfinderischen Konzepts;
  • 1G eine Draufsicht eines Halbleitergehäuses gemäß einer Ausführungsform des erfinderischen Konzepts;
  • 1H eine Querschnittansicht, die ein Halbleitergehäuse gemäß einer Ausführungsform des erfinderischen Konzepts illustriert;
  • 2A bis 2H Querschnittansichten, die ein Verfahren der Herstellung einer Halbleitergehäuses gemäß einer Ausführungsform des erfinderischen Konzepts illustrieren;
  • 3A eine Draufsicht, die einen Teil von 2A illustriert;
  • 3B eine Draufsicht, die einen Teil von 2C illustriert;
  • 3C eine Draufsicht, die einen Teil von 2D illustriert;
  • 3D eine Draufsicht, die einen Teil von 2F illustriert;
  • 4A eine vergrößerte Querschnittansicht eines Teils von 2D;
  • 4B eine vergrößerte Querschnittansicht eines Teils von 2F;
  • 4C eine vergrößerte Querschnittansicht eines Teils von 2H;
  • 5A bis 5C Querschnittansichten, die eine Ausformung eines Einschnitts in einem Verfahren der Herstellung eines Halbleitergehäuses gemäß einer Ausführungsform des erfinderischen Konzepts illustrieren;
  • 6A und 6B Querschnittansichten, die ein Verfahren der Herstellung eines Halbleitergehäuses gemäß einer Ausführungsform des erfinderischen Konzepts illustrieren;
  • 7A und 7B Querschnittansichten, die eine Ausformung einer Abformschicht in einem Verfahren der Herstellung eines Halbleitergehäuses gemäß einer Ausführungsform des erfinderischen Konzepts illustrieren;
  • 8A und 8B Querschnittansichten, die ein Ausformungsverfahren einer Lötmaske in einem Verfahren der Herstellung eines Halbleitergehäuses gemäß einer Ausführungsform des erfinderischen Konzepts illustrieren;
  • 9A bis 9F Querschnittansichten, die ein Verfahren der Herstellung eines Halbleitergehäuses gemäß einer Ausführungsform des erfinderischen Konzepts illustrieren;
  • 10A eine Draufsicht, die einen Teil von 9A illustriert;
  • 10B eine Draufsicht, die einen Teil von 9B illustriert;
  • 10C eine Draufsicht, die einen Teil von 9E illustriert;
  • 11A und 11B Querschnittansichten, die ein Verfahren der Herstellung eines Halbleitergehäuses gemäß einer Ausführungsform des erfinderischen Konzepts illustrieren;
  • 12A ein Blockdiagramm, das eine Speicherkarte mit einem Halbleitergehäuse gemäß Ausführungsformen des erfinderischen Konzepts illustriert; und
  • 12B ein Blockdiagramm, das ein System zur Informationsverarbeitung mit einem Halbleitergehäuse gemäß Ausführungsformen des erfinderischen Konzepts illustrieren.
  • AUSFÜHRLICHE BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Im Anschluss werden beispielhafte Ausführungsformen des erfinderischen Konzepts genau unter Bezugnahme auf die begleitenden Zeichnungen beschrieben.
  • Beispielhafte Ausführungsformen des erfinderischen Konzepts werden unten genauer unter Bezugnahme auf die begleitenden Zeichnungen beschrieben. Das erfinderische Konzept sei jedoch in verschiedenen Formen ausgeführt und sollte nicht als beschränkt auf die Ausführungsformen, die hier dargelegt sind, angesehen werden. Gleiche Referenzzahlen sollen sich durchgehend auf gleiche Elemente beziehen.
  • 1A und 1B sind Ansichten, welche ein Halbleitergehäuse gemäß einer Ausführungsform des erfinderischen Konzepts illustrieren. 1A ist eine Querschnittansicht entlang der Geraden A-A' von 1B. 1B ist eine Draufsicht des Halbleitergehäuses von 1A.
  • Bezug nehmend auf 1A und 1B weist ein Halbleitergehäuse 100 einen Halbleiterchip 10, der von einer Abformschicht 110 abgeformt wird, auf. Der Halbleiterchip 10 ist an einer Trägerplatte 101 befestigt. Die Trägerplatte 101 ist aus einem isolierenden Material ausgebildet, zum Beispiel einem Material, das identisch oder ähnlich der Abformschicht 110 ist, oder einem isolierenden Material, das verschieden von der Abformschicht 110 ist, wie etwa Glas. Als ein anderes Beispiel ist die Trägerplatte 101 gemäß einer Ausführungsform des erfinderischen Konzepts aus metallischem Material wie etwa Edelstahl oder Eisen ausbildet. Die Trägerplatte 101 hat eine flache oder gestufte obere Oberfläche, auf der der Halbleiterchip 10 angeordnet ist. Zum Beispiel weist die Trägerplatte 101 ferner ein hervorstehendes Befestigungsteil 103 auf, welches eine Fläche definiert, wo der Halbleiterchip 10 befestigt wird. Der Halbleiterchip 10 wird auf dem Befestigungsteil 103 platziert, wobei eine Haftschicht 105 zwischen den Halbleiterchip 10 und den Befestigungsteil 103 eingefügt wird.
  • Der Halbleiterchip 10 kann ein Speicherchip, Chip ohne Speicher oder eine Kombination davon sein. Der Halbleiterchip 10 weist ein Halbleitersubstrat 11 einschließlich einer oberen Oberfläche 11a mit einer Bondinsel 13 und einer unteren Oberfläche 11b, die sich gegenüber der oberen Oberfläche 11a befindet, eine Passivierungsschicht 15, die die obere Oberfläche 11a bedeckt und eine offene Stelle aufweist, welche die Bondinsel 13 offen lässt, und eine Isolationsschicht 17 auf, welche die Passivierungsschicht 15 bedeckt. Gemäß einer Ausführungsform des erfinderischen Konzepts ist die obere Oberfläche 11a des Halbleitersubstrats 11 eine aktive Oberfläche, wo ein Schaltkreismuster (nicht gezeigt), welches elektrisch mit der Bondinsel 13 verbunden ist, ausgebildet ist, und die untere Oberfläche 11b des Halbleitersubstrats 11 ist eine inaktive Oberfläche, Der Hableiterchip 10 hat eine zentrale Inselstruktur, wo eine Mehrzahl von Bondinseln 13 in mindestens einer Spalte bei der Mitte des Halbleiterchips 10 angeordnet ist. Wie in der Querschnittansicht von 1A gezeigt ist, weist die Isolationsschicht 17 eine Öffnung 18 auf, die die Bondinsel 13 offen lässt. Der Halbleiterchip 10 weist eine Schicht 19 auf, welche die gesamte oder einen Teil der Bondinsel 13 bedeckt. Diese Schicht 19 ist eine Laserstoppschicht, die die Bondinsel 13 und/oder den Halbleiterchip 10 davor schützt, von einem Laser beschädigt zu werden, wie unten beschrieben wird.
  • Das Halbleitergehäuse 100 benötigt gemäß einer Ausführungsform keine Leiterplatte, die elektrisch mit dem Hableiterchip 10 verbunden ist, um eine elektrische Verbindung mit einem externen Gerät zu gewährleisten, und dementsprechend wird auch nicht eine Bondschicht oder eine Lötkugel benötigt, welche den Halbleiterchip 10 elektrisch mit der Leiterplatte verbindet. Gemäß dieser Ausführungsform weist die Abformschicht 110 einen externen Anschluss 150, welcher das Halbleitergehäuse 100 elektrisch mit einem externen Gerät verbindet, und eine Metallleitung 126 auf, welche elektrisch den externen Anschluss 150 mit dem Halbleiterchip 10 verbindet. Zum Beispiel wird ein Leitmuster 126, welches eine Metallleitung ist, die elektrisch mit der Bondinsel 13 verbunden ist, in die Abformschicht 110 eingebettet. Ein Ende des Leitmusters 126 durchdringt die Abformschicht 110, um direkt die Bondinsel 13 zu kontaktieren oder indirekt die Bondinsel 13 durch die Laserstoppschicht 19 zu kontaktieren, und das andere Ende des Leitmusters 126 erstreckt sich zu dem Rand in einer linearen oder gebogenen Form, um den externen Anschluss 150, zum Beispiel eine Lötkugel zu kontaktieren. Das Leitmuster 126 ist aufgeteilt in ein vertikales Muster 126v in der Form einer zapfenartigen Delle und ein horizontales Muster 126h in der Form einer horizontalen Linie, welche sich von dem vertikalen Muster 126v, das die Bondinsel 13 oder die Laserstoppschicht 19 kontaktiert, erstreckt. Gemäß einer Ausführungsform des erfinderischen Konzepts benötigt das Halbleitergehäuse 100 keine Umverteilungsleitung, weil das Leitmuster 126 als Umverteilungsleitung dient.
  • Eine Lötmaskenschicht 130 wird auf der Abformschicht 110 ausgebildet, um das Leitmuster 126 zu bedecken. Die Lötmaskenschicht 130 weist eine Öffnung auf, um ein Lötauge 127 offen zu lassen, an der die Lötkugel 150 befestigt wird. Ein Teil des horizontalen Musters 126h des Leitmusters 126 wird als das Lötauge 127 definiert. Obwohl in dieser Ausführungsform eine Lötkugel 150 als Beispiel für den externen Anschluss verwendet wird, schließt dies nicht die Verwendung eines anderen elektrischen Verbindungsmediums wie zum Beispiel einen Bonddraht als externen Anschluss aus. Gemäß einer Ausführungsform des erfinderischen Konzepts hat das Halbleitergehäuse 100 eine zusammengefügte Struktur, wo die Lötkugel 150 innerhalb eines Bereichs des Halbleiterchips 10 angeordnet ist.
  • In dem Halbleitergehäuse 100 hat das Lötauge 127 eine andere Oberflächenrauigkeit als die Abformschicht 110. Zum Beispiel ist eine Oberfläche d es Lötauges 127 rauer als die Abformschicht 110. Die raue Oberfläche des Lötauges 127 gewährleistet eine verbesserte Zuverlässigkeit der Lötverbindung mit der Lötkugel 150. Dies wird unten genauer unter Bezugnahme auf 4A bis 4C beschrieben.
  • 1C ist eine Querschnittansicht, die ein Halbleitergehäuse gemäß einer Ausführungsform des erfinderischen Konzepts illustriert.
  • Bezug nehmend auf 1C, die identisch mit oder ähnlich zu 1A ist, weist ein Halbleitergehäuse 100a eine Abformschicht 113, in der ein Leitmuster 126 eingebettet ist, und eine Lötkugel 150 auf der Abformschicht 113 als einen externen Anschluss auf, welcher das Leitmuster 126 kontaktiert. Das Halbleitergehäuse 100a weist anders als 1A keine Trägerplatte 101 auf. Wenn es gemäß dieser Ausführungsform die Trägerplatte 101 nicht gibt, ist eine untere Oberfläche 11b eines Halbleitersubstrats 11 offen. Also wird, um das Halbleitergehäuse 100a zu schützen, die Abformschicht 113 vergrößert, um die untere Oberfläche 11b des Halbleitersubstrats 11 zu bedecken.
  • 1D und 1E sind Ansichten, die ein Halbleitergehäuse gemäß einer Ausführungsform des erfinderischen Konzepts illustrieren. 1D ist eine Querschnittansicht entlang der Geraden B-B' von 1E. 1E ist eine Draufsicht des Halbleitergehäuses von 1D.
  • Bezug nehmend auf 1D und 1E, die identisch mit oder ähnlich zu 1A sind, weist ein Halbleitergehäuse 100b einen Halbleiterchip 10, welcher auf einer Trägerplatte 101 angeordnet ist und von einer Abformschicht 110 abgeformt ist, ein Leitmuster 126, welches in die Abformschicht 110 eingebettet ist, und eine Lötkugel 150 als einen externen Anschluss auf, welche auf der Abformschicht 110 angeordnet ist und mit dem Leitmuster 126 elektrisch verbunden ist. Anders als 1A hat der Halbleiterchip 10 eine Bondinselstruktur am Rand, Zum Beispiel ist eine Mehrzahl von Bondinseln 13 am Rand des Halbleiterchips 10 angeordnet. Gemäß dieser Ausführungsform ist die Lötkugel 150 in wenigstens einer Spalte oder in einem Zickzack-Muster bei der Mitte des Halbleiterchips 10 angeordnet. Gemäß einer Ausführungsform des erfinderischen Konzepts kann das Halbleitergehäuse 100b auf eine Trägerplatte 101, genauso wie oder ähnlich zu 1C, verzichten. In diesem Fall kann die Abformschicht 110 vergrößert werden, um eine untere Oberfläche 11b eines Halbleitersubstrats 11 zu bedecken.
  • 1F und 1G sind Ansichten, die ein Hableiterpaket gemäß einer Ausführungsform des erfinderischen Konzepts illustrieren. 1F ist eine Querschnittansicht entlang der Geraden C-C' von 1G. 1G ist eine Draufsicht des Halbleiterpaktes von 1F.
  • Bezug nehmend auf 1F und 1G hat ein Halbleitergehäuse 100c eine verzweigte Struktur anders als 1A. Zum Beispiel erstreckt sich ein Leitmuster 126 über den Rand des Halbleiterchips 10 hinaus und ein Lötauge 127 ist in einem Bereich außerhalb des Halbleitergehäuses 10 definiert, um eine Lötkugel 150 zu kontaktieren. In einer alternativen Ausführungsform weist das Halbleitergehäuse 100c, genause oder ähnlich wie in 1C, keine Trägerplatte 101 auf und eine Abformschicht 110 erstreckt sich so, dass sie eine untere Oberfläche 11b eines Halbleitersubstrats 11 bedeckt. In einer anderen beispielhaften Ausführungsform hat der Halbleiterchip 10 eine Bondinselstruktur am Rand, so dass eine Mehrzahl von Lötkugeln 150 bei der Mitte des Halbleiterpaktes 100c angeordnet sind.
  • 1H ist eine Querschnittansicht, die ein Halbleitergehäuse gemäß einer Ausführungsform des erfinderischen Konzepts veranschaulicht.
  • Bezug nehmend auf 1H weist ein Halbleitergehäuse 200 einen Halbleiterchip 10, eine Harzschicht 210, welche untere und seitliche Oberflächen des Halbleiterchips 10 bedeckt, ein Abformsubstrat 201, welches an einer oberen Oberfläche des Halbleiterchips 10 befestigt ist, und eine Lötkugel 250 als einen externen Anschluss auf, welche elektrisch mit dem Halbleiterchip 10 verbunden ist. In dem Halbleiterchip 10 werden die unteren und seitlichen Oberflächen von der Harzschicht 210 abgeformt und die obere Oberfläche wird von dem Abformsubstrat 201 abgeformt. In dieser Spezifikation werden die Harzschicht 210 und das Abformsubstrat 201 als eine Abformschicht 211 definiert, die den Halbleiterchip 10 umgibt. Gemäß dieser Ausführungsform wird ein Leitmuster 226, das den Halbleiterchip 10 elektrisch mit der Lötkugel 250 verbindet, in das Abformsubstrat 201 eingebettet. Das Halbleitergehäuse 200 hat eine planare Struktur, identisch mit oder ähnlich zu der von 1B.
  • Gemäß dieser Ausführungsform gibt es, anders als bei 1A, keinen Bedarf, den Halbleiterchip 10 direkt mit einem Laser zu behandeln, so dass auf die Laserstoppschicht 19, die die Bondinsel 13 und den Halbleiterchip 10 vor Laserschaden beschützt, verzichtet wird. Dies wird genauer mit Bezugnahme auf 9A und 9B beschrieben werden.
  • 2A bis 2H sind Querschnittansichten, die ein Verfahren der Herstellung eines Halbleitergehäuses gemäß einer Ausführungsform des erfinderischen Konzepts illustrieren.
  • 3A bis 3D sind Ansichten, die ein Verfahren der Herstellung eines Halbleitergehäuses gemäß einer Ausführungsform des erfinderischen Konzepts illustrieren. 3A, 3B und 3C sind Ansichten, die jeweilige Teile von 2A, 2C und 2D illustrieren. Teile von 2A, 2C, 2D und 2F sind Querschnittansichten entlang der Geraden A-A von 3A, 3B, 3C bzw. 3D.
  • 4A bis 4C sind Ansichten, die ein Verfahren der Herstellung einer Halbleitergehäuses gemäß einer Ausführungsform des erfinderischen Konzepts illustrieren. 4A, 4B und 4C sind vergrößerte Querschnittansichten von jeweiligen Teilen von 2C, 2F und 2H.
  • Bezug nehmend auf 2A gibt es eine Trägerplatte 101 und ein Halbleiterchip 10 ist auf der Trägerplatte 101 befestigt. Die obere Oberfläche der Trägerplatte 101 ist flach oder gestuft, um eine Fläche zur Verfügung zu stellen, auf der der Halbleiterchip 10 befestigt wird. Zum Beispiel wird eine Mehrzahl von Befestigungsteilen 103 auf der oberen Oberfläche der Trägerplatte 101 ausgebildet, um Flächen zur Verfügung zu stellen, auf der eine Mehrzahl von Halbleiterchips 10 platziert werden. Die Befestigungsteile 103 werden in gleichen Abständen angeordnet. Ein flüssiger Haftvermittler wird auf der Trägerplatte 10 aufgetragen, um eine Haftschicht 105 auf dem Befestigungsteil 103 zu bilden. Die Haftschicht 105 ist eine flüssige Haftschicht, die Wasser als ein Lösungsmittel und ein Material auf Siliziumbasis als ein wesentliches Haftmaterial aufweist. Die Haftschicht 105 ist ein Material, das eine relativ hohe Viskosität hat, damit sie nicht von dem Befestigungsteil 103 wegfließt und stattdessen sich auf dem Befestigungsteil 103 ansammelt. Auf der Trägerplatte 101 mit der Haftschicht 105 gibt es eine Mehrzahl von Halbleiterchips 10. Die Mehrzahl von Halbleiterchips 10, welche als ein guter Die (integriert Schaltkreis) während eines Testvorgangs bestimmt worden sind, wird auf der Trägerplatte 101 platziert, um die Herstellung und/oder den Ertrag zu verbessern. Der Halbleiterchip 10 schwimmt auf der Haftschicht 105 und wird durch die Oberflächenspannung der flüssigen Haftschicht 105 in Position gehalten. In einem anderen Beispiel besteht die Haftschicht 105 in Form eines festen Films auf dem Befestigungsteil 103.
  • Der Halbleiterchip 10 kann ein Speicherchip, Chip ohne Speicher oder eine Kombination davon sein. Der Halbleiterchip 10 weist ein Halbleitersubstrat 11 mit einer oberen Oberfläche 11a mit einer Bondinsel 13 und eine untere Oberfläche 11b, gegenüber von der oberen Oberfläche 11a, eine Passivierungsschicht 15 und eine Isolationsschicht 17, die auf der oberen Oberfläche 11a ausgebildet wird, auf. In dem Halbleiterchip 11 ist die obere Oberfläche 11a eine aktive Oberfläche und die untere Oberfläche 11b ist eine inaktive Oberfläche. Wenn der Halbleiterchip 10 auf die Trägerplatte 101 gefügt wird, liegt die untere Oberfläche 11b des Substrats 11 auf dem Befestigungsteil 103. Gemäß einer Ausführungsform des erfinderischen Konzepts werden die Bondinseln 13 eines Halbleiterchips 10 in einer Reihe bei der Mitte des Halbleiterchips 10 angeordnet. Wie in der Querschnittansicht von 2A gezeigt wird, hat die Isolationsschicht 17 eine Öffnung 18, welche die Bondinsel 13 offen lässt. Eine Schicht 19, die aus leitendem Material ausgebildet ist, das die Bondinsel 13 bedeckt, wird ferner in der Öffnung 18 ausgebildet. Diese Schicht 19 verhindert, dass die Bondinsel 13 und der Halbleiterchip 10 von einem Laser während eines Laserbohrungsvorgangs beschädigt werden. In dieser Spezifikation wird die Schicht 19 als eine Laserstoppschicht bezeichnet. Diese Laserstoppschicht 19 kann aus einem leitenden Material wie etwa Metall, z. B. Kupfer oder Nickel ausgebildet sein. Die Laserstoppschicht kann durch ein Verfahren der Abscheidung, des Elektroplattierens oder stromlosen Plattierens ausgebildet werden. Gemäß dieser Ausführungsform wird die Laserstoppschicht 19 mit einer vorher festgelegten Dicke (zum Beispiel etwa 5 μm) durch ein stromloses Nickelplattierverfahren ausgebildet. In einem anderen Beispiel kann auf die Bildung der Laserstoppschicht 19 verzichtet werden, wie unten genauer beschrieben wird.
  • Bezug nehmend auf 2B wird eine Abformschicht 110, die den Halbleiterchip 10 abform, auf der Trägerplatte 101 ausgebildet. Die Abformschicht 110 wird mit einer solchen Dicke ausgebildet, dass sie eine Oberseite des Halbleiterchips 10 bedeckt. Die Abformschicht 110 kann eine opake Schicht aus Epoxiharzmaterial oder eine transparente Schicht aus einem Siliziumhybridmaterial (zum Beispiel Methylsilizium, Phenylsilizium) sein. Gemäß dieser Ausführungsform ist die Abformschicht 110 eine transparente Schicht aus einem Siliziumhybridmaterial. Wie unten beschreiben kann ein Einschnitt in der Abformschicht 110 ausgebildet werden. Dementsprechend hat ein oberer Teil der Abformschicht 110, von der oberen Oberfläche des Halbleiterchips 10 bis zur oberen Oberfläche der Abformschicht 110, eine ausreichende Dicke, um einen Einschnittbereich aufzunehmen. Zum Beispiel ist, ohne dass damit die Ausführungsformen des erfinderischen Konzepts eingeschränkt werden sollen, eine Dicke T1 der Trägerplatte 101 etwa 100 μm, eine Dicke T2 des Halbleiterchips 10 ist etwa 500 μm und eine Dicke T3 von dem Halbleiterchip 10 zur oberen Oberfläche der Abformschicht 110 ist etwa 80 μm.
  • Bezug nehmend auf 2C wird ein Abformdurchloch 112, das die Bondinsel 13 offen lässt, ausgebildet, indem die Abformschicht 110 strukturiert wird. Zum Beispiel kann das Abformdurchloch 112 ausgebildet werden, indem selektiv die Abformschicht 110 durch einen Laserbohrungsschritt, der Laser 1 verwendet, entfernt wird. Während eines Laserbohrungsschritts kann ein Laser 1 die Bondinsel 13 beschädigen oder die Bondinsel 13 durchdringen, so dass er den Halbleiterchip 10 beschädigt. Allerdings verhindert gemäß dieser Ausführungsform die Laserstoppschicht 19 die Laserbeschädigung. Das Abformdurchloch 112 wird mit einer Öffnungsform ausgebildet, die vertikal ausgespart ist, wobei es einen Querschnitt hat, der kleiner in Richtung der Unterseite der Öffnung ist. In einem Beispiel ist eine Größe des Formdurchlochs 112 identisch mit oder ähnlich zu oder kleiner als die der Öffnung 13. In einem Beispiel kann das Abformdurchloch 112 eine Dimension von etwa 30 μm haben. In einem anderen Beispiel wird ein Prozess mit mechanischem Bohren oder Ätzen verwendet, um das Abformdurchloch 112 auszuformen. Während des Laserbohrprozesses erkennt der Laser 1 eine Position der Bondinsel 13. Dementsprechend wird nach der Erkennung einer Position der Bondinsel 13 mit Licht eine Position eingestellt, auf die der Laser 1 projiziert werden soll. Weil die Trägerplatte 101 an der unteren Oberfläche 11b des Halbleiterchips 10 befestigt ist, wird Licht gegen die obere Oberfläche 11a des Substrats 11 projiziert. Weil gemäß dieser Ausführungsform die Abformschicht 110 eine transparente Sicht aus Siliziumhybridmaterial ist, wird die Erkennung einer Position der Bondinsel 13 mit Licht erleichtert.
  • Bezug nehmend auf 2D werden Einschnitte 114 ausgebildet, indem die Abformschicht 110 strukturiert wird. Gemäß einer Ausführungsform des erfinderischen Konzepts werden die Einschnitte 114 mit dem Laser 1 ausgebildet. Zum Beispiel werden die Einschnitte 114, die entlang der Oberfläche der Abformschicht 110 ausgespart werden, ausgebildet, indem der Laser 1 horizontal bewegt wird und dann selektiv die Abformschicht 110 entfernt wird. Die Einschnitte 114 werden in einer geraden Linie und mit gebogenen Abschnitten wie in 3C gezeigt oder nur mit geraden Linien oder nur mit gebogenen Formen ausgebildet, so dass die Einschnitte 114 mit dem Abformdurchloch 112 verbunden werden können. Gemäß einer Ausführungsform des erfinderischen Konzepts hat der Einschnitt 114 ein Aussparungsmuster zum Beispiel mit einer Tiefe D von etwa 20 μm bis etwa 30 μm, was ein kleinerer Wert ist als die Dicke T3 von 2B von dem Halbleiterchip 10 bis zur oberen Oberfläche der Abformschicht 110. Wie in 4A gezeigt wird, haben eine äußere Oberfläche 110a, welche die obere Oberfläche der Abformschicht 110 darstellt, und eine innere Oberfläche 110c der Abformschicht 110, welche die untere Oberfläche des Einschnitts 114 darstellt, jeweils verschiedene Oberflächentexturen. Zum Beispiel ist die äußere Oberfläche 110a der Abformschicht 110 glatt und flach und die innere Oberfläche 110c ist rau und uneben.
  • Bezug nehmend auf 2E wird eine leitende Schicht 120 auf dem Halbleiterchip 10 ausgebildet. Zum Beispiel wird die leitende Schicht 120 durch Abscheiden oder Plattieren von Metall wie etwa Kupfer, Gold, Nickel oder Kombinationen davon (zum Beispiel Cu/Ni) ausgebildet. Gemäß dieser Ausführungsform wird die leitende Schicht 120 mit einem Verfahren des Elekroplattierens ausgebildet. Wenn Elektroplattieren verwendet wird, kann die leitende Schicht nicht auf der oberen Oberfläche der Abformschicht 110, die nicht elektrisch leitend ist, ausgebildet werden, obwohl die leitende Schicht 120 auf der oberen Oberfläche der elektrische leitenden Laserstoppschicht 19 oder der oberen Oberfläche der elektrisch leitenden Bondinsel 13 ausgebildet werden kann. Entsprechend wird vor der Ausformung der leitenden Schicht 120 eine Keimschicht 122 so ausgebildet, dass sie den Halbleiterchip 10 bedeckt. Die Keimschicht 122 wird ausgebildet, indem Metall abgeschieden oder plattiert wird. Gemäß dieser Ausführungsform wird die Keimschicht 122 ausgebildet, indem ein Verfahren des stromlosen Plattierens verwendet wird. Wenn die Keimschicht 122 durch ein Verfahren des Elektroplattierens ausgebildet wird, kann sie nicht auf der oberen Oberfläche der Abformschicht 110 ausgebildet werden. Dementsprechend wird die Keimschicht 122 mit einem Verfahren des stromlosen Plattierens ausgebildet. In einem Beispiel wird die Keimschicht 122 durch ein Verfahren des stromlosen Plattierens von Kupfer ausgebildet. In einem anderen Beispiel wird die Keimschicht 122 durch ein Verfahren des stromlosen Plattierens von Nickel ausgebildet, so dass sie sich mit der Bondinsel 13 oder der Laserstoppschicht 19 kombiniert. Gemäß einer Ausführungsform des erfinderischen Konzepts wird die Keimschicht 122 so ausgebildet, dass sie eine Dicke von etwa 0,1 μm bis etwa 0,5 μm hat, zum Beispiel etwa 0,3 μm. Die leitende Schicht 120 wird mit einer ausreichenden Dicke ausgebildet, so dass die leitende Schicht höher als die obere Oberfläche der Abformschicht 110 ist.
  • Bezug nehmend auf 2F wird ein Leitmuster 126 selektiv ausgebildet, indem die leitende Schicht 120 entfernt wird. Die leitende Schicht 120 wird selektiv entfernt durch Verwendung eines Verfahrens des chemisch-mechanischen Polierens, Rückätzens oder Abschleifens verwendet wird. Die leitende Schicht 120 wird selektiv entfernt, so dass sie zumindest die obere Oberfläche der Abformschicht 110 offen lässt. An diesem Punkt wird ein Teil der Keimschicht 122, zum Beispiel der Teil, welcher auf der oberen Oberfläche der Abformschicht 110 ausgebildet ist, und nicht der Teil in dem Einschnitt 114 und in dem Abformdurchloch 112 selektiv entfernt. Wegen der selektiven Entfernung der leitenden Schicht 120 wird eine Dicke der leitenden Schicht 120 reduziert, so dass das Leitmuster 126 den Einschnitt 114 und das Abformdurchloch 112 füllt. Das Leitmuster 126 wird wie in 3D gezeigt elektrisch mit der Bondinsel 13 durch das Abformdurchloch 112 verbunden. Das Leitmuster 126 hat eine Dicke von zum Beispiel etwa 20 μm bis etwa 30 μm, die der Dicke D des Einschnitts 114, wie in 2D gezeigt, entspricht.
  • Wenn das Leitmuster 126 ausgebildet wird, indem die leitende Schicht 120 poliert wird, ist die Oberfläche 126a des polierten Leitmusters 126 wie in 4B gezeigt uneben. Die obere Oberfläche 110a der Abformschicht 110 wird zusammen mit dem Leitmuster 126 poliert. Weil das Leitmuster 126 zum Beispiel aus einem metallischen Material ausgebildet ist und die Abformschicht 110 zum Beispiel einem Polymermaterial ausgebildet ist, ist die Oberfläche 126a des Leitmusters 126 nach Polieren rauer als die obere Oberfläche 110a der Abformschicht 110. In einem Beispiel wird die leitende Schicht 120 aus demselben Material wir die Keimschicht 122 ausgebildet. In einem anderen Beispiel wird die leitende Schicht 120 aus einem anderen Material als die Keimschicht 122 ausgebildet. Weil das Leitmuster die Keimschicht 122 umfasst, wird auf die Illustration der Keimschicht in den folgenden Zeichnungen verzichtet.
  • Bezug nehmend auf 2G wird eine Lötmaske 130 auf der Abformschicht 110 ausgebildet, um einen Bereich zu definieren, an den ein externer Anschluss befestigt wird. Zum Beispiel weist eine Lötmaskenschicht 130 eine Öffnung 132 auf, welche einen Teil 127 des Leitmusters 126 offen lässt. Der Teil 127 des Leitmusters 126 wird als ein Lötauge definiert, welches eine Fläche bereitstellt, an die ein externer Anschluss wie etwa eine Lötkugel befestigt wird. Die Öffnung 132 wird zum Beispiel an einem Rand des Halbleiterchips 10 angeordnet. Gemäß einer Ausführungsform des erfinderischen Konzepts wird die Lötmaskenschicht 130 ausgebildet, indem ein Lötlack aufgetragen wird und dann der Lötlack durch einen Photoprozess strukturiert wird. Gemäß einer anderen Ausführungsform des erfinderischen Konzepts wird die Lötmaske 130 durch ein Siebdruckverfahren oder ein „Roll-to-roll”-Verfahren ausgebildet, ohne einen Photoprozess zu verwenden. Wenn die Lötmaskenschicht 130 durch ein Siebdruckverfahren oder ein „Roll-to-roll”-Verfahren statt eines Photoprozesses ausgebildet wird, ist der Verlust von Lötlack geringer und niedrigere Herstellungskosten können realisiert werden, weil Ausstattung wie etwa Photoausstattung unnötig ist. Die Siebdruck- und „Roll-to-roll”-Verfahren werden unten mit Bezug auf 8A und 8B beschrieben. Gemäß dieser Ausführungsform wird die Lötmaskenschicht 130 so durch ein Siebdruckverfahren ausgebildet, dass sie eine Dicke T4 von etwa 10 μm hat.
  • Das Trägerplatte 101 wird selektiv von dem Halbleiterchip 10 entfernt. Während der Entfernung der Trägerplatte 101 wird auch die Haftschicht 105 entfernt. Die Trägerplatte 101 wird vor oder nach der Ausformung der Lötmaskenschicht 130 entfernt. Sobald die Trägerplatte 101 entfernt ist, wird die untere Oberfläche 11b des Substrats 11 offen gelegt, so dass eine Abformschicht weiter so ausgebildet werden kann, dass sie die untere Oberfläche 11b des Substrats 11 bedeckt, um den Halbleiterchip 10 von externen Umgebungen zu schützen.
  • Bezug nehmend auf 2H wird eine Lötkugel 150 als ein externer Anschluss auf dem Halbleiterchip 10 ausgebildet. Zum Beispiel wird eine Lötkugel 150 an das Lötauge 127 befestigt, so dass das Lötauge 150 mit der Bondinsel 13 durch das Leitmuster 126 elektrisch verbunden ist. Wie in 4C gezeigt wird, ist die Oberfläche 126a des Leitmusters 126 uneben und deshalb ist auch das Lötauge 127 uneben. Gemäß dieser Ausführungsform wird die Kontaktfläche vergrößert, weil die Grenzfläche zwischen dem unebenen Leitmuster 126 und der Lötkugel 150 uneben ist, verglichen mit dem Fall, wenn die Oberfläche 126a des Leitmusters 126 glatt ist. Entsprechend wird die Zuverlässigkeit der Lötverbindung verbessert.
  • Nach oder vor Ausformung der Lötkugel 150 werden die Halbleiterchips 10 entlang Ritzlinien 142 mit einem Laser oder einem Schneidegerät in Teile geschnitten. Entsprechend wird das Halbleitergehäuse 100 wie 1A gezeigt, wo das Halbleitergehäuse auf einer Trägerplatte 101 befestigt ist, ausgebildet. Entsprechend einer Ausführungsform wird das Halbleitergehäuse 100 mit einer zusammengeführten Struktur ohne die Ausformung einer Leiterplatte und eines Bonddrahtes ausgebildet. Gemäß einen anderen Ausführungsform des erfinderischen Konzepts wird das Halbleitergehäuse 100 mit einer verzweigten Struktur ausgebildet, indem das Leitmuster 126 außerhalb des Halbleiterchips 10 fortgesetzt wird und ein externer Anschluss 150 an das fortgesetzte Muster 126 ankontaktiert wird.
  • 5A bis 5C sind Querschnittansichten, welche einen Prozess der Ausformung eines Einschnitts in einem Verfahren der Herstellung eines Halbleitergehäuses gemäß einer Ausführungsform des erfinderischen Konzepts veranschaulichen.
  • Bezug nehmend auf 5A werden ein Abformdurchloch 112 und ein Einschnitt 114 in der Abformschicht 110 mit einem Stempelgerät 3 ausgebildet, nachdem eine Mehrzahl von Halbleiterchips 10 auf einer Trägerplatte 101 montiert worden sind und eine Abformschicht 110 ausgebildet worden ist. Das Stempelgerät 3 weist einen geprägten Teil 3a auf, welcher Vorsprünge hat, die dem Abformdurchloch 112 und dem Einschnitt 114 entsprechen. Zum Beispiel wird das Stempelgerät 3 an der Oberseite der Trägerplatte 101 ausgerichtet und wird nach unten geführt, um Druck auf die Abformschicht 110 auszuüben. Daraus resultierend werden das Abformdurchloch 112 und der Einschnitt 114 gleichzeitig auf der Abformschicht 110 auf Grundlage der Form des geprägten Teils 3a ausgebildet. Das Stempelgerät 3 kann eine identische oder ähnliche Größe wie oder eine kleinere Größe als die Trägerplatte 101 haben. Entsprechend kann das Stempelgerät 3 den gesamten Halbleiterchip 10 oder einen Teil des Halbleiterchips 10 prozessieren oder bearbeiten.
  • Wenn die Abformschicht 110 ausgehärtet ist, muss der Druck, der auf das Stempelgerät 3 ausgeübt wird, erhöht werden und dementsprechend besteht die Möglichkeit, dass mechanischer Schaden am Halbleiterchip 10 auftreten kann. Außerdem können möglicherweise wegen der Aushärtung der Abformschicht 110 das Abformdurchloch 110 und der Einschnitt 114 nicht ausgebildet werden oder werden möglicherweise nicht mit beabsichtigten Form oder Tiefe ausgebildet. Dementsprechend wird der Halbleiterchip 10 gemäß einer Ausführungsform vor der Aushärtung der Abformschicht 110 mit dem Stempelgerät 3 prozessiert. Weil diese Ausführungsform keinen Laser verwendet, muss die Laserstoppschicht 19 von 2A nicht ausgebildet werden. In einem Beispiel wird die Abformschicht 110 aus transparentem Material ausgebildet, welches identisch oder ähnlich zu 1A ist, um eine Position der Bondinsel 13 mit Licht zu erkennen.
  • Bezug nehmend auf 5B kann ein Stempelgerät 4 eine Größe zur gleichzeitigen Ausformung des Formdurchlochs 112 und des Einschnitts 114 in einem Halbleiterchip 10 haben. Ähnlich zu dem Stempelgerät 3 weist das Stempelgerät 4 einen geprägten Teil 4a auf, welcher Überstände hat, die dem Abformdurchloch 112 und dem Einschnitt 114 entsprechen. Gemäß einer Ausführungsform wird das Stempelgerät 4 horizontal bewegt, um jeden der Halbleiterchips 10 zu prozessieren.
  • Bezug nehmend auf 5C wird ein Rest 29 der Abformschicht 110 in dem Abformdurchloch 112 und/oder dem Einschnitt 114 zurückbleiben, weil das Stempelgerät 3 die Abformschicht 110 nicht entfernt. Gemäß einer Ausführungsform des erfinderischen Konzepts wird der Rest 29 entfernt, weil der Rest 29 in dem Abformdurchloch 112 eine elektrische Verbindung zwischen der Bondinsel 13 und dem Leitmuster 126 von 2H stören kann. Ein Reinigungsprozess für den Halbleiterchip 10 kann verwendet werden, um den Rest 29 zu entfernen.
  • 6A und 6B sind Querschnittansichten, die ein Verfahren der Herstellung eines Halbleitergehäuses gemäß einer Ausführungsform des erfinderischen Konzepts veranschaulichen.
  • Bezug nehmend auf 6A wird eine Mehrzahl von Halbleiterchips 10 auf einer Trägerplatte 101 montiert und die Trägerplatte 101 wird nach der Ausformung einer Abformschicht 110 entfernt. Während der Entfernung der Trägerplatte 101 wird eine Haftschicht 105 auch entfernt. Sogar wenn die Trägerplatte 101 entfernt ist, wird der Halbleiterchip 10 von der Abformschicht 110 getragen. Sobald die Trägerplatte 101 entfernt ist, liegt die untere Oberfläche 11b des Substrats 11 offen. Selektiv wird eine untere Abformschicht 111, welche die untere Oberfläche 11b des Substrats 11 bedeckt, weiterhin ausgebildet, um den Halbleiterchip 10 von äußeren Umgebungen zu schützen. Die untere Abformschicht 111 weist eine Abformschicht 113 zusammen mit der Abformschicht 110 auf. Gemäß einer Ausführungsform des erfinderischen Konzepts umgibt die Abformschicht 113 den Halbleiterchip 10 vollständig.
  • Bezug nehmend auf 6B werden ein Leitmuster 126, eine Lötmaske 130 mit einer Öffnung 132, die ein Lötauge 127 offen lässt, und eine Lötkugel 150, die das Lötauge 127 kontaktiert, durch identische oder ähnliche Prozesse, wie mit Bezug auf 2C bis 2G beschrieben worden ist, ausgebildet. Dann werden die Halbleiterchips 10 getrennt, indem die Abformschicht 113 entlang von Ritzlinien 142 geschnitten wird. Gemäß dieser Ausführungsform wird das Halbleitergehäuse 100c, das in 1C gezeigt wird, einschließlich des Halbleiterchips 10, welcher vollständig von der Abformschicht 113 bedeckt wird, ausgebildet.
  • 7A und 7B sind Querschnittansichten, die die Ausformung einer Abformschicht in einem Verfahren der Herstellung eines Halbleitergehäuses gemäß einer Ausführungsform des erfinderischen Konzepts illustrieren.
  • Bezug nehmend auf 7A werden eine Mehrzahl von Halbleiterchips 10 auf einer Trägerplatte 101 montiert und nach Ausformung einer Abformschicht 110 werden die Trägerplatte 101 und eine Haftschicht 105 gleichzeitig entfernt. Wegen der Entfernung der Trägerplatte 101 wird die untere Oberfläche 11b eines Substrats 11 frei gelegt. Gemäß Ausführungsformen des erfinderischen Konzepts kann eine Abformschicht 110 eine opake Schicht, die aus Epoxidharz ausgebildet ist, oder eine transparente Schicht sein, die aus einem Siliziumhybridmaterial ausgebildet ist. Gemäß dieser Ausführungsform wird die Abformschicht 110 unabhängig von der Transparenz der Abformschicht 110 aus irgendeinem Material ausgebildet, das zur Abformung des Halbleiterchips 10 verwendet werden kann. Darüberhinaus ist die Abformschicht 110 nicht hinsichtlich der Farbe eingeschränkt und kann zum Beispiel ein Formmaterial mit schwarzer Farbe annehmen.
  • Bezug nehmend auf 7B werden ein Abformdurchloch 112 und ein Einschnitt 114 ausgebildet, indem die Abformschicht 110 strukturiert wird. Die Abformschicht 110 wird strukturiert unter Verwendung eines Laserbohrprozesses mit einem Laser 1. Während des Laserbohrprozesses wird der Laser 1 auf die Bondinsel 13 ausgerichtet. Gemäß dieser Ausführungsform 13 kann Licht von der Unterseite des Halbleiterchips 10 projiziert werden, um eine Position der Bondinsel 13 zu erkennen, weil die untere Oberfläche 11b des Substrats 11 offen liegt. Gemäß dieser Ausführungsform gibt es keine Einschränkung für das Material oder die Farbe des Halbleiterchips 110, weil Licht von der Unterseite des Halbleiterchips 10 und nicht von der Oberseite projiziert wird. In einem anderen Beispiel kann Licht von oberhalb des Halbleiterchips 10 projiziert werden, wenn die Abformschicht 110 aus einem transparenten Material ausgebildet ist. Nach dem Laserbohrprozess kann ferner eine untere Abformschicht, die die untere Oberfläche 11b des Substrats 11 bedeckt, ausgebildet werden, wie in 6A gezeigt wird. Danach wird das Halbleitergehäuse 100a, welches in 1C gezeigt wird, durch identische oder ähnliche Prozesse ausgebildet, wie mit Bezug auf 6B beschrieben worden ist.
  • 8A und 8B sind Querschnittansichten, die ein Verfahren zur Ausformung einer Lötmaskenschicht in einem Verfahren der Herstellung eines Halbleitergehäuses gemäß einer Ausführungsform des erfinderischen Konzepts illustrieren.
  • Bezug nehmend auf 8A wird eine Lötmaskenschicht 130 ausgebildet, indem ein Siebdruckverfahren verwendet wird. Zum Beispiel wird eine Netzmaske 50, die aus Plastik oder Edelstahl ausgebildet ist und eine Mehrzahl von Öffnungen 50a hat, auf einem Halbleiterchip 10 angeordnet und dann wird ein Lötlack 129 auf die Netzmaske 50 gegeben. In der Netzmaske 50 stimmen Positionen und Formen der Öffnungen 50a mit Positionen und Formen der Lötmaskenschicht 130 überein. Ein Abzieher 52 wird entlang der Netzmaske 50 bewegt und übt Druck auf den Lötlack 129 auf, um Lötlack 129 auf den Halbleiterchip 10 durch die Öffnungen 50a zu bringen, so dass die Lötmaskenschicht 130 ausgebildet werden kann.
  • Bezug nehmend auf 8B wird die Lötmaskenschicht 130 durch ein „Roll-to-roll”-Verfahren ausgebildet. Zum Beispiel wird der Lötlack 129 auf den Halbleiterchip 10 gebracht, indem gleichzeitig eine Walze 60 mit einem Lötlack 129 auf dem äußeren Umfang der Walze rotiert wird und die Walze 60 in die Pfeilrichtung bewegt wird und/oder die Trägerplatte 101 in eine Richtung entgegen der Pfeilrichtung bewegt wird. Dementsprechend wird eine Lötmaskenschicht 130 auf dem Halbleiterchip 10 ausgebildet.
  • 9A bis 9F sind Querschnittansichten, welche ein Verfahren der Herstellung eines Halbleitergehäuses gemäß einer Ausführungsform des erfinderischen Konzepts illustrieren. 10A bis 10C sind Ansichten, die ein Verfahren der Herstellung einer Halbleitergehäuses gemäß einer Ausführungsform des erfinderischen Konzepts illustrieren, 10A, 10B und 10C sind Draufsichten, die Teile von 9A, 9B bzw. 9E illustrieren. 9A, 9B und 9E sind Querschnittansichten entlang der Gerade A-A' von 10A, 10B bzw. 10C. Im Folgenden werden Beschreibungen, die anders als 2A bis 2H sind, genauer beschrieben und identische oder ähnliche Beschreibungen wie in 2A bis 2H werden ausgelassen oder werden kurz beschrieben.
  • Bezug nehmend auf 9A wird eine Abformschicht 201 mit einer oberen Oberfläche 201a und einer unteren Oberfläche 201b zur Verfügung gestellt. Es ist offenkundig, dass die obere Oberfläche 201a und die untere Oberfläche 201b umgekehrt entsprechend einer Blickrichtung definiert werden können. Gemäß einer Ausführungsform des erfinderischen Konzepts wird das Abformsubstrat 201 aus Polymer mit einem Pigment, welches für Laserprozessierung empfänglich ist, ausgebildet. Eine Mehrzahl von Durchlöchern 212 und Einschnitten 214 wird durch Prozessierung des Abformsubstrats 201 ausgebildet. Wie in 10A gezeigt wird, sind die Durchlöcher 212 in einer Reihe bei der Mitte des Abformsubstrats 201 angeordnet und die Einschnitte 214 werden in einer geraden Linie und mit gebogenen Formen ausgebildet, um mit den Formdurchlöchern 212 verbunden zu werden. Die Durchlöcher 212 und die Einschnitte 214 werden zum Beispiel durch einen Laserbohr- oder einen Sandstrahlprozess ausgebildet. Gemäß dieser Ausführungsform können die obere Oberfläche 201a und die untere Oberfläche 201b des Abformsubstrats 201 andere Oberflächentexturen haben als die innere Oberfläche 210c der Abformschicht 201, welche die untere Oberfläche des Einschnitts 214 darstellt. Zum Beispiel ist die obere Oberfläche 201a des Abformsubstrats 201 glatt, die innere Oberfläche 201c ist jedoch rau. Das Abformsubstrat 201 wird aus einem identischen oder ähnlichen Material wie oder einem anderen Material als eine Harzschicht 210, die unten beschrieben wird, ausgebildet.
  • Bezug nehmend auf 9B wird ein Abformsubstrat 201 umgedreht, so dass die untere Oberfläche 201b nach oben schaut und die obere Oberfläche 201a nach unten schaut, und dann wird die Mehrzahl der Halbleiterchips 10 in einer Position mit der Oberseite nach unten auf die untere Oberfläche 201b des Abformsubstrats 201 platziert. Zum Beispiel schaut die obere Oberfläche 11a des Halbleitersubstrats 11 nach unten und der Halbleiterchip 10 wird dann auf der unteren Oberfläche 201b des Abformsubstrats 201 montiert, nachdem eine Haftschicht 205 auf die untere Oberfläche 201b des Abformsubstrats 201 aufgetragen worden ist. Ein Polymer mit Hafteigenschaften kann die Haftschicht 205 mittels eines Siebdrucks- oder „Roll-to-roll”-Verfahren bilden oder ein Haftfilm kann auf die untere Oberfläche 201b des Abformsubstrats 201 aufgetragen werden. In diesem Fall wird die Bondinsel 13 durch ein Durchloch 212 offen gelassen, weil das Durchloch 212 des Abformsubstrats der Öffnung 18 des Halbleiterchips in der vertikalen Richtung entspricht.
  • Der Halbleiterchip 10 wird identisch oder ähnlich zu dem von 2A ausgelegt. Zum Beispiel kann der Halbleiterchip 10 ein Speicherchip, ein Chip ohne Speicher oder eine Kombination davon sein. Der Halbleiterchip weist ein Halbleitersubstrat 11 einschließlich einer oberen Oberfläche 11a, auf der eine Bondinsel 13 ausgebildet wird, und einer unteren Oberfläche 11b, die der oberen Oberfläche 11a gegenüber liegt, eine Passivierungsschicht 15 und eine Isolationsschicht 17 auf, die auf der oberen Oberfläche 11a des Halbleitersubstrats 11 angeordnet sind. Eine Öffnung 18, die die Bondinsel 13 offen lässt, wird in der Isolationsschicht 17 ausgebildet. Die Bondinseln 13 werden in einer Reihe bei der Mitte des Halbleiterchips angeordnet. Eine 1:1 entsprechende Struktur der Bondinseln 13 und der Durchlöcher 212 wird in 10B gezeigt. Gemäß dieser Ausführungsform gibt es keine Notwendigkeit, einen Prozess zur direkten Projektion eines Lasers auf den Halbleiterchip 10 durchzuführen. Folglich tritt keine Laserbeschädigung am Halbleiterchip 10 auf und anders als 2A weist der Halbleiterchip 10 keine Laserstoppschicht 19 auf.
  • Bezug nehmend auf 9C wird eine Harzschicht 210 zur Ausformung des Halbleiterchips 10 auf der unteren Oberfläche 201b des Abformsubstrats 201 ausgebildet. Die Harzschicht 210 kann eine opake Schicht aus einem Epoxidharzmaterial oder eine transparente Schicht aus einem Siliziumhybridmaterial sein (z. B. Methylsilizium, Phenylsilizium). Gemäß dieser Ausführungsform gibt es keine Notwendigkeit, die Harzschicht 210 zu prozessieren, folglich ist die Harzschicht 210 nicht hinsichtlich Materialarten oder bestimmten Farben beschränkt. Die Harzschicht 210 bedeckt die seitlichen und unteren Oberflächen des Halbleiterchips 10 und das Abformsubstrat 201 bedeckt die obere Oberfläche des Halbleiterchips 10. Entsprechend stellen die Harzschicht 210 und das Abformsubstrat 201 die Abformschicht 211 zur Abformung des Halbleiterchips 10 dar.
  • Bezug nehmend auf 9D werden nacheinander eine Keimschicht 222 und eine leitende Schicht 220 auf dem Halbleiterchip 10 ausgebildet. Zum Beispiel wird die Keimschicht 222 durch ein Verfahren des stromlosen Plattierens mit metallischem Material wie etwa Nickel oder Kupfer ausgebildet, nachdem das Abformsubstrat 201 umgedreht worden ist, so dass die obere Oberfläche 201a nach oben schaut. Dementsprechend kann die Keimschicht 222 über die gesamte obere Oberfläche der Bondinsel 13 und die obere Oberfläche 201a des Abformsubstrats 201 ausgebildet werden. Anschließend wird die leitende Schicht 220 auf der Keimschicht 222 durch Metallabscheidung oder -plattieren ausgebildet. Zum Beispiel wird die leitende Schicht 220 durch Elektroplattieren von Kupfer, Aluminium, Nickel oder Kupfernickel ausgebildet. Die leitende Schicht 220 wird so ausgebildet, dass sie eine ausreichende Dicke hat, um den gesamten Halbleiterchip 20 zu bedecken.
  • Bezug nehmend auf 9E wird ein Leitmuster 226 ausgebildet, indem selektiv die leitende Schicht 220 und die Keimschicht 222 mit einem Verfahren des chemisch-mechanischen Polieren, Rückätzens oder Abschleifens entfernt wird. Wegen der selektivem Entfernung wird eine Dicke der leitenden Schicht 220 reduziert, so dass das Leitmuster 226 so ausgebildet wird, dass es ein vertikales Muster 226v, welches das Durchloch 212 füllt, und ein horizontales Muster 226h hat, welches den Einschnitt 214 füllt. Das vertikale Muster 226v, wie etwa eine zapfenartige Delle, welche direkt mit der Bondinsel 13 durch Durchloch 212 verbunden ist, hat eine Struktur, die das Durchloch 212 vollständig füllt. Das Leitmuster 226 wird auf der rauen inneren Oberfläche 201c des Abformsubstrats 201 durch ein Plattierverfahren ausgebildet. Während des Polierprozesses der leitenden Schicht 220 wird die Oberfläche 226a des Leitmusters 226 so aufgrund der Verschiedenheit des Materials mit dem Abformsubstrat 201 ausgebildet, dass sie rau ist. Eine Draufsicht des Leitmusters 226 wird in 10C gezeigt.
  • Bezug nehmend auf 9F wird eine Lötmaskenschicht 230, die ein Lötauge 227 definiert, ausgebildet und Lötkugeln 250, die die Lötaugen 227 kontaktieren, werden ausgebildet. In einem Beispiel wird die Lötmaskenschicht 230, die eine Öffnung 232 hat, welche das Lötauge 227 definiert, durch einen Photoprozess, den Siebdruck von 8A oder das „Roll-to-roll”-Verfahren von 8B ausgebildet. Weil die Oberfläche 226a des Leitmusters 226 rau ist, ist die Oberfläche des Lötauges 227 ebenfalls rau. Weil dementsprechend eine Kontaktfläche zwischen dem rauen Leitmuster 226 und der Lötkugel 250 vergrößert wird, wird die Verlässlichkeit der Lötverbindung verbessert. Nach oder vor der Ausformung der Lötkugeln 250 kann der Halbleiterchip 10 entlang Ritzlinien 242 durch Verwendung eines Lasers oder eines Schneidegeräts in Teile geschnitten werden. Dementsprechend kann das Halbleitergehäuse 200 von 1H ausgebildet werden.
  • 11A und 11B sind Querschnittansichten, die ein Verfahren der Herstellung eines Halbleitergehäuses gemäß einer Ausführungsform des erfinderischen Konzepts illustrieren.
  • Bezug nehmend auf 11A werden mit einem identischen oder ähnlichen Prozess wie mit Bezug auf 9A bis 9C beschrieben Strukturen 20 zusammengefügt, wo Halbleiterchips 10 auf den unteren Oberflächen 201b von Abformsubstraten 201 befestigt werden und Harzschichten 210 zur Abformung der Halbleiterchips 10 ausgebildet werden. Zum Beispiel wird eine doppelt aufgetragene Haftschicht 215 zwischen die Abformschichten 210 eingefügt, um zwei Strukturen 20 zusammenzufügen.
  • Bezug nehmend auf 11B werden Keimschichten 222 und leitende Schichten 220 in den zusammengeschlossenen zwei Strukturen 20 durch einen identischen oder ähnlichen Prozess, wie mit Bezug auf 9D beschrieben worden ist, ausgebildet. Zum Beispiel werden die Keimschichten 222 durch stromloses Plattieren von Nickel oder Kupfer ausgebildet und die leitenden Schichten 220 werden durch Elektroplattieren von Kupfer ausgebildet. Gemäß dieser Ausführungsform kann die Durchlaufzeit reduziert werden, weil ein zweiseitiger Plattierprozess durchgeführt werden kann. Nach Trennung der zwei Strukturen 20 kann das Halbleitergehäuse 200 von 1H durch einen identischen oder ähnlichen Prozess, wie mit Bezug auf 9E und 9F beschrieben worden ist, ausgebildet werden.
  • Der zweiseitige Plattierprozess kann anwendbar auf die Ausführungsformen sein, die mit Bezug auf 2A bis 2H beschrieben worden sind. Zum Beispiel können die Keimschicht 122 und die leitende Schicht 120 auf den jeweiligen Abformschichten 110 plattiert werden, nachdem zwei Trägerplatten 101 mit dem Halbleiterchip 10, der in 2E befestigt ist, aneinander befestigt worden sind.
  • 12A ist ein Blockdiagramm, das eine Speicherkarte mit einem Halbleitergehäuse gemäß Ausführungsformen des erfinderischen Konzepts illustriert.
  • Bezug nehmend auf 12A wird ein Halbleiterspeicher 1210 mit einem Halbleitergehäuse gemäß Ausführungsformen des erfinderischen Konzepts in einer Speicherkarte 1200 angebracht. In einem Beispiel weist die Speicherkarte 1200 eine Speichersteuerung 1220 auf, die den allgemeinen Datenaustausch zwischen einem Host und einem Speicher 1210 steuert. Ein SRAM 1221 kann als ein Arbeitsspeicher eines Prozessors 1222 verwendet werden. Eine Hostschnittstelle 1223 weist ein Datenaustauschprotokoll eines Host auf, der mit der Speicherkarte 1200 verbunden ist. Ein Fehlerkorrekturcode 1224 erfasst und korrigiert Fehler in Daten, die von dem Speicher 1210 ausgelesen werden. Eine Speicherschnittstelle 1225 stellt eine Schnittstelle mit dem Speicher 1210 her. Der Prozessor 1222 führt allgemeine Steueroperationen zum Datenaustausch mit einer Speichersteuerung 1220 aus.
  • 12B ist ein Blockdiagramm, das ein System zur Informationsverarbeitung illustriert, welches ein darin angebrachtes Halbleitergehäuse gemäß Ausführungsformen des erfinderischen Konzepts hat.
  • Bezug nehmend auf 12B weist ein System zur Informationsverarbeitung 1300 ein Speichersystem 1310 gemäß Ausführungsformen des erfinderischen Konzepts auf. Das System zur Informationsverarbeitung 1300 kann ein mobiles Gerät oder einen Rechner einschließen. In einem Beispiel weist das System zur Informationsverarbeitung 1300 eine Speichersystem 1310, ein Modem 1320, einen Prozessor 1330, ein RAM 1340 und eine Anwenderschnittstelle 1350 auf, welche elektrisch mit einem Systembus 1360 verbunden sind. Das Speichersystem 1310 weist einen Speicher 1314 und eine Speichersteuerung 1312 auf und kann im Wesentlichen dasselbe sein wie die Speicherkarte 1200 von 12A. Das Speichersystem 1310 speichert Daten, welche von dem Prozessor 1330 verarbeitet werden, oder Daten, die von einer externen Quelle eingegeben worden sind. Das System zur Informationsverarbeitung 1300 kann als eine Speicherkarte, ein Festkörperlaufwerk, ein Kamerabildsensor und Anwendungschipsätze von anderen Systemen zur Informationsverarbeitung gegeben sein. In einem Beispiel kann das Speichersystem 1310 ein Halbleiterlaufwerkgerät aufweisen und in diesem Fall speichert das System zur Informationsverarbeitung 1300 stabil und zuverlässig einen großen Umfang an Daten in dem Speichersystem 1310.
  • Ein Halbleitergehäuse gemäß einer Ausführungsform des erfinderischen Konzepts kann in verschiedenen Formen gepackt sein. Das Halbleitergehäuse kann durch Verfahren wie zum Beispiel Package an Package (PoP), Ball Grid Arrays (BGAs), Chip Scale Packages (CSPs), Plastic Leaded Chip Carrier (PLCC), Plastic Dual In-Line Package (PDIP), Multi Chip Package (MCP), Wafer Level Package (WLP), Wafer-level Fabricated Package (WFP), Wafer-level Processed Stack Package (WSP), Die On Waffle Package, Die In Wafer Form (DIWF), Chip On Board (COB), Ceramic Dual In-Line Package (CERDIP), Plastic Metric Quad Flat Pack (MQFP), Thin Quad Flat Pack (TQFP), Small Outline Integrated Circuit (SOIC), Shrink Small Outline Package (SSOP), Thin Small Outline Package (TSOP), Thin Quad Flat Pack und System In Package (SIP) gepackt werden.
  • Gemäß Ausführungsformen des erfinderischen Konzepts kann eine vereinfachte Struktur realisiert werden und Herstellungskosten werden reduziert, weil es keine Notwendigkeit für eine Leiterplatte und einen Banddraht/eine Lötkugel gibt. Außerdem wird die Verlässlichkeit von Lötverbindungen gemäß Ausführungsformen des erfinderischen Konzepts verbessert, indem eine Kontaktfläche zwischen einer Lötkugel und einer Metallleitung vergrößert wird. Folglich werden mechanische und elektrische Eigenschaften eines Hableiterpakets verbessert.
  • Obwohl das vorliegende erfinderische Konzept in Verbindung mit den Ausführungsformen des vorliegenden erfinderischen Konzepts, die in den begleitenden Zeichnungen illustriert werden, beschrieben worden ist, ist es nicht darauf beschränkt. Für den Fachmann wird es offenkundig sein, dass zahlreiche Ersetzungen, Modifikationen und Veränderungen daran vorgenommen werden können, ohne vom Rahmen und Geist des erfinderischen Konzepts abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • KR 10-2010-0107831 [0001]

Claims (25)

  1. Halbleitergehäuse (100, 200) mit: einem Halbleiterchip (10) mit einer Bondinsel (13); einer Metallleitung (126, 226), die elektrisch mit der Bondinsel verbunden ist und eine Kontaktstelle (127, 227) hat, die einen externen Anschluss (150, 250) kontaktiert; einer Isolationsschicht (130, 230), die die Metallleitung bedeckt und eine Öffnung (132, 232) hat, die die Kontaktstelle definiert; und einer Abformschicht (110, 113, 211) auf dem Hableiterchip, wobei die Abformschicht ein Aussparungsmuster (126, 226) aufweist, das die Bondinsel offen lässt und sich von der Bondinsel zu der Kontaktstelle erstreckt; und wobei die Metallleitung in das Aussparungsmuster angeordnet ist, um die Bondinsel zu kontaktieren.
  2. Halbleitergehäuse nach Anspruch 1, wobei das Aussparungsmuster aufweist: ein vertikales Durchloch (112, 212), das die Bondinsel offen lässt; und einen horizontalen Einschnitt (114, 214), der sich von dem vertikalen Durchloch erstreckt, wobei der horizontale Einschnitt entlang einer Oberfläche der Abformschicht ausgespart ist.
  3. – Halbleitergehäuse nach Anspruch 2, wobei die Metallleitung aufweist: ein vertikales Muster (126v), das das Durchloch füllt und elektrisch die Bondinsel kontaktiert; und ein horizontales Muster (126h), das den horizontalen Einschnitt füllt und sich von dem vertikalen Muster erstreckt, wobei das horizontale Muster elektrisch den externen Anschluss an der Kontaktstelle kontaktiert.
  4. Halbleitergehäuse nach Anspruch 3, wobei der Halbleiterchip ferner eine Metallschicht (19) zwischen dem vertikalen Muster und der Bondinsel aufweist.
  5. Halbleitergehäuse nach Anspruch 1, wobei die Abformschicht eine transparente Schicht mit einem Siliziumhybridmaterial oder eine opake Schicht mit einem Epoxidharzmaterial aufweist (110, 210).
  6. Halbleitergehäuse nach Anspruch 1, wobei die Abformschicht aufweist: ein Abformsubstrat (201), das eine obere Oberfläche des Halbleiterchips bedeckt; und eine untere Abformschicht (210), die eine untere Oberfläche und Seiten des Halbleiterchips bedeckt, wobei das Abformsubstrat das Aussparungsmuster (226) aufweist.
  7. Halbleitergehäuse nach Anspruch 1, ferner eine Trägerplatte (101), die an den Halbleiterchip befestigt ist, aufweisend.
  8. Halbleitergehäuse nach Anspruch 1, wobei die Metallleitung eine Oberfläche (126a) aufweist, die eine rauere Textur als eine Oberfläche (110a) der Abformschicht hat.
  9. Halbleitergehäuse nach Anspruch 8, wobei eine Grenzoberfläche (127) zwischen der Kontaktstelle und dem externen Anschluss uneben ist.
  10. Verfahren der Herstellung eines Halbleitergehäuses (100, 200), wobei das Verfahren aufweist: Bereitstellen eines Halbleiterchips (10) mit einer Bondinsel (13); Ausbilden einer Abformschicht (110, 113, 211) auf dem Halbleiterchip; Ausbilden einer Metallleitung (126, 226) in der Abformschicht, elektrisch mit der Bondinsel verbunden; und Ausbilden einer Isolationsschicht (130, 230), die die Metallleitung bedeckt, wobei die Isolationsschicht eine Öffnung (132, 232) aufweist, die eine Kontaktstelle (127, 227) auf der Metallleitung definiert, wobei die Kontaktstelle einen externen Anschluss (150, 250) kontaktiert.
  11. Verfahren nach Anspruch 10, wobei das Ausbilden der Metallleitung aufweist: Strukturieren der Abformschicht, um ein Aussparungsmuster (126, 226) auszuformen, das die Bondinsel offen lässt und sich entlang einer Oberfläche der Abformschicht erstreckt; und füllen des Aussparungsmusters mit Metall, um die Metallleitung, die die Bondinsel kontaktiert, auszubilden.
  12. Verfahren nach Anspruch 11, wobei das Ausbilden des Aussparungsmusters auf weist: Bohren der Abformschicht mit einem Laser (1), um ein vertikales Durchloch (112, 212), das die Bondinsel offen lässt, auszubilden; und Ausbilden eines horizontalen Einschnitts (114, 214), welcher mit dem Durchloch verbunden ist und sich horizontal entlang der Oberfläche der Abformschicht erstreckt.
  13. Verfahren nach Anspruch 12, ferner aufweisend: Ausbilden einer Laserstoppschicht (19) auf der Bondinsel, wobei die Laserstoppschicht durch Verwendung von entweder Abscheidung, Elektroplattieren oder stromlosen Plattieren von Metall ausgebildet wird.
  14. Verfahren nach Anspruch 11, wobei das Ausbilden des Aussparungsmusters aufweist: Pressen eines Stempelgeräts (3, 4) mit einer geprägten Oberfläche (3a, 4a), die dem Aussparungsmuster entspricht, in die Abformschicht, um das Aussparungsmusters in der Abformschicht auszubilden, wobei das Aussparungsmuster ein vertikales Durchloch (126v), das die Bondinsel offen lässt, und einen horizontalen Einschnitt (126h) aufweist, der sich horizontal entlang der Oberfläche der Abformschicht erstreckt, wobei der horizontale Einschnitt mit dem vertikalen Durchloch verbunden ist, und wobei das vertikale Durchloch und der horizontale Einschnitt gleichzeitig durch das Stempelgerät ausgebildet werden.
  15. Verfahren nach Anspruch 14, ferner Entfernen eines Rests (29), der in dem vertikalen Durchloch zurückbleibt, nach Ausbilden des Aussparungsmusters aufweisend.
  16. Verfahren nach Anspruch 11, wobei das Ausbilden der Metallleitung aufweist: Ausbilden einer Keimschicht (122, 222) durch stromloses Plattieren auf der Abformschicht, einschließlich in dem Aussparungsmuster; Ausbilden einer leitenden Schicht (120, 220) durch Elektroplattieren auf der Keimschicht; und Polieren der leitenden Schicht und der Keimschicht, um die Metallleitung in dem Aussparungsmuster auszubilden.
  17. Verfahren nach Anspruch 16, wobei das Ausbilden der Metallleitung wenigstens eines der folgenden aufweist: Ausbilden einer unteren Oberfläche (110c, 201c) des Aussparungsmusters mit einer raueren Textur als eine Textur einer äußeren Oberfläche (110a) der Abformschicht; Ausbilden einer Oberfläche der stromlos plattierten Keimschicht auf der unteren Oberfläche des Aussparungsmusters mit einer rauen Textur; Ausbilden einer Oberfläche der elektroplattierten leitenden Schicht auf der Keimschicht mit einer rauen Textur; und Polieren einer Oberfläche (126a) der Metallleitung, so dass sie eine rauere Textur als die äußere Oberfläche der Abformschicht (110a) hat.
  18. Verfahren nach Anspruch 10, wobei das Ausbilden der Isolationsschicht aufweist: Legen einer Netzmaske (50) auf den Halbleiterchip; und Auftragen eines Lötlacks (129) durch eine Öffnung (50a) in der Netzmaske auf die Metallleitung mit Ausnahme der der Kontaktstelle.
  19. Verfahren nach Anspruch 10, wobei das Ausbilden der Isolationsschicht aufweist: Auflegen einer Walze (60) auf den Halbleiterchip, wobei die Walze einen Lötlack (129) hat, der an der Walze haftet; und Auftragen des Lötlacks auf die Metallleitung mit der Ausnahme der Kontaktstelle durch Rotieren der Walze.
  20. Verfahren nach Anspruch 10, wobei das Ausbilden der Abformschicht aufweist: Bereitstellen eines Abformsubstrats (201) mit einer oberen Oberfläche (201a) und einer unteren Oberfläche (201b); Strukturieren der oberen Oberfläche des Abformsubstrats, um ein Aussparungsmuster (226) auszubilden, welches ein vertikales Durchloch (112, 212), das das Abformsubstrat durchdringt, und einen horizontalen Einschnitt (114, 214) aufweist, der mit dem vertikalen Durchloch verbunden ist und sich entlang der oberen Oberfläche des Abformsubstrats erstreckt; Befestigen einer oberen Oberfläche des Halbleiterchips (11a) an der unteren Oberfläche des Abformsubstrats (201b), um die Bondinsel durch das Durchloch offen zu lassen; und Ausbilden einer unteren Abformschicht (210), die eine untere Oberfläche (11b) und Seiten des Halbleiterchips bedeckt, wobei der Halbleiterchip von der Abformschicht mit dem Abformsubstrat und der unteren Abformschicht umgeben ist.
  21. Verfahren nach Anspruch 20, wobei das Ausbilden der Metallleitung aufweist: Ausbilden von Abformschichten auf einer Mehrzahl von Halbleiterchips; Verbinden der unteren Schichten der Abformschichten von jeweils wenigstens zwei Halbleiterchips, so dass die Aussparungsmuster auf zwei gegenüberliegenden, nach außen schauenden Seiten orientiert sind. Ausbilden der Keimschicht und dann der leitenden Schicht auf jeder der zwei gegenüberliegenden, nach außen schauenden Seiten durch einen Plattierprozess; und Ausbilden der Metallleitung auf jeder der zwei gegenüberliegenden, nach außen schauenden Seiten durch Polieren der Keimschicht und der leitenden Schicht.
  22. Verfahren nach Anspruch 21, wobei das Polieren der Keimschicht und der leitenden Schicht nach Trennen der unteren Schichten der Abformschichten voneinander durchgerührt wird.
  23. Halbleitergehäuse (100a, 100c, 200) mit: einem Halbleiterchip (10) mit einer Mehrzahl von Bondinseln (13), die in einer Spalte bei oder ungefähr bei einem Mittelteil des Halbleiterchips angeordnet sind, und einer Mehrzahl von externen Anschlüssen (150, 250), die sich an Randteilen des Halbleiterchips befinden; einer Mehrzahl von Metallleitungen (126, 226), wobei jede Metallleitung jeweils elektrisch zwischen einer Bondinsel von der Mehrzahl von Bondinseln und einem externen Anschluss von der Mehrzahl von externen Anschlüssen verbunden ist, wobei eine erste Gruppe von den Metallleitungen Metallleitungen aufweist, die wenigstens einen gebogenen Abschnitt in einer Draufsicht haben, und eine zweite Gruppe von den Metallleitungen Metallleitungen aufweist, die eine Konfiguration in einer geraden Linie in einer Draufsicht haben; einer Isolationsschicht (130, 230), die die Metallleitungen bedeckt und eine Mehrzahl von Öffnungen (132, 232) hat, die jeweilige Kontaktstellen (127, 227) auf den Metallleitungen, die die externen Anschlüsse kontaktieren, offen lassen; und einer Abformschicht (110, 113, 211) auf dem Halbleiterchip, wobei die Abformschicht eine Mehrzahl von Aussparungsmustern (126, 226) aufweist, die die Bondinseln offen lassen und sich von den Bondinseln zu den Kontaktstellen erstrecken; und wobei die Metallleitungen in den Aussparungsmustern angeordnet sind.
  24. Halbleitergehäuse nach Anspruch 23, wobei ein Aussparungsmuster (126, 226) aufweist: ein Loch (112, 212), das die Bondinsel offen lässt und sich in einer ersten Richtung in die Abformschicht erstreckt; und einen Einschnitt (114, 214), der sich von einem oberen Teil des Lochs in einer zweiten Richtung senkrecht zu der ersten Richtung entlang einer Oberfläche der Abformschicht erstreckt.
  25. Halbleitergehäuse nach Anspruch 24, wobei eine Metallleitung aufweist: ein erstes Muster (126v), das das Loch füllt und elektrisch die Bondinsel kontaktiert; und ein zweites Muster (126h), das den Einschnitt füllt und sich von dem ersten Muster erstreckt, wobei das zweite Muster einen externen Anschluss elektrisch an einer Kontaktstelle kontaktiert.
DE102011054012A 2010-11-01 2011-09-28 Halbleitergehäuse und Verfahren, dieselben herzustellen Withdrawn DE102011054012A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020100107831A KR101718011B1 (ko) 2010-11-01 2010-11-01 반도체 패키지 및 그 제조방법
KR10-2010-0107831 2010-11-01

Publications (1)

Publication Number Publication Date
DE102011054012A1 true DE102011054012A1 (de) 2012-05-03

Family

ID=45935765

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102011054012A Withdrawn DE102011054012A1 (de) 2010-11-01 2011-09-28 Halbleitergehäuse und Verfahren, dieselben herzustellen

Country Status (4)

Country Link
US (2) US8456018B2 (de)
KR (1) KR101718011B1 (de)
CN (1) CN102468259B (de)
DE (1) DE102011054012A1 (de)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7342312B2 (en) 2004-09-29 2008-03-11 Rohm Co., Ltd. Semiconductor device
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
KR101874803B1 (ko) * 2012-01-20 2018-08-03 삼성전자주식회사 패키지 온 패키지 구조체
DE102012207519A1 (de) * 2012-05-07 2013-11-07 Osram Opto Semiconductors Gmbh Verfahren zum herstellen eines bauelementträgers, einer elektronischen anordnung und einer strahlungsanordnung und bauelementträger, elektronische anordnung und strahlungsanordnung
US8865585B2 (en) * 2012-07-11 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming post passivation interconnects
US9013017B2 (en) 2012-10-15 2015-04-21 Stmicroelectronics Pte Ltd Method for making image sensors using wafer-level processing and associated devices
US9059058B2 (en) 2012-10-22 2015-06-16 Stmicroelectronics Pte Ltd Image sensor device with IR filter and related methods
US20140162407A1 (en) * 2012-12-10 2014-06-12 Curtis Michael Zwenger Method And System For Semiconductor Packaging
US10483132B2 (en) * 2012-12-28 2019-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Post-passivation interconnect structure and method of forming the same
CN104037141B (zh) * 2013-03-06 2017-03-01 冼荣基 整流二极管结构
US8975177B2 (en) * 2013-03-14 2015-03-10 Intel Corporation Laser resist removal for integrated circuit (IC) packaging
US9412702B2 (en) 2013-03-14 2016-08-09 Intel Corporation Laser die backside film removal for integrated circuit (IC) packaging
KR101494814B1 (ko) * 2013-04-15 2015-02-23 앰코 테크놀로지 코리아 주식회사 팬 아웃 반도체 패키지 및 그 제조 방법
US10008413B2 (en) 2013-08-27 2018-06-26 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level dicing method
US9466581B2 (en) * 2013-10-18 2016-10-11 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package device and manufacturing method thereof
US9202742B1 (en) 2014-01-15 2015-12-01 Stats Chippac Ltd. Integrated circuit packaging system with pattern-through-mold and method of manufacture thereof
US9703056B2 (en) * 2014-01-23 2017-07-11 Nxp Usa, Inc. Copper tube interconnect
US9330994B2 (en) 2014-03-28 2016-05-03 Stats Chippac, Ltd. Semiconductor device and method of forming RDL and vertical interconnect by laser direct structuring
KR102245825B1 (ko) 2014-09-04 2021-04-30 삼성전자주식회사 반도체 패키지
US9646955B2 (en) 2014-09-05 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Packages and methods of forming packages
US9640519B2 (en) * 2014-11-11 2017-05-02 Texas Instruments Incorporated Photo-sensitive silicon package embedding self-powered electronic system
TWI603447B (zh) * 2014-12-30 2017-10-21 精材科技股份有限公司 晶片封裝體及其製造方法
JP2017121032A (ja) * 2015-06-30 2017-07-06 住友電気工業株式会社 高周波装置
EP3168870A1 (de) * 2015-11-11 2017-05-17 Nexperia B.V. Halbleiterbauelement und verfahren zur herstellung eines halbleiterbauelements
US9666530B1 (en) * 2015-12-28 2017-05-30 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device
TWI612300B (zh) * 2016-02-25 2018-01-21 國立清華大學 感測器及其製造方法
CN107121475B (zh) * 2016-02-25 2019-10-11 王玉麟 传感器的制造方法及传感器
CN107464788A (zh) * 2016-06-06 2017-12-12 万国半导体(开曼)股份有限公司 一种晶圆级芯片尺寸封装结构及其制备方法
KR102595300B1 (ko) * 2016-07-04 2023-10-31 삼성전자주식회사 검사 방법 및 시스템, 및 이를 이용한 반도체 패키지의 제조 방법
KR101973431B1 (ko) * 2016-09-29 2019-04-29 삼성전기주식회사 팬-아웃 반도체 패키지
US10790328B2 (en) 2017-11-28 2020-09-29 Asahi Kasei Microdevices Corporation Semiconductor package and camera module
US11289426B2 (en) * 2018-06-15 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof
US11282761B2 (en) * 2018-11-29 2022-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of manufacturing the same
US11289424B2 (en) * 2018-11-29 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Package and method of manufacturing the same
US11037877B2 (en) * 2019-03-14 2021-06-15 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of manufacturing the same
EP3723117A1 (de) * 2019-04-10 2020-10-14 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Komponententräger und verfahren zur herstellung davon
CN113163572A (zh) * 2020-01-22 2021-07-23 奥特斯(中国)有限公司 具有覆盖有超薄过渡层的部件的部件承载件
EP4185078A1 (de) * 2020-07-31 2023-05-24 Huawei Technologies Co., Ltd. Leiterplattenanordnung und verarbeitungsverfahren dafür sowie elektronische vorrichtung
KR20220147738A (ko) 2021-04-27 2022-11-04 삼성전자주식회사 반도체 패키지 및 그 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100107831A (ko) 2009-03-26 2010-10-06 주식회사 원우이엔지 고배율 ｃｃｔｖ 투명반구용 금형 및 이를 이용한 투명반구의 제조방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100430203B1 (ko) * 1999-10-29 2004-05-03 가부시키가이샤 히타치세이사쿠쇼 반도체 장치 및 그 제조 방법
KR100797422B1 (ko) * 2000-09-25 2008-01-23 이비덴 가부시키가이샤 반도체소자, 반도체소자의 제조방법, 다층프린트배선판 및다층프린트배선판의 제조방법
TW557521B (en) * 2002-01-16 2003-10-11 Via Tech Inc Integrated circuit package and its manufacturing process
CN100461391C (zh) * 2002-02-04 2009-02-11 卡西欧计算机株式会社 半导体装置
JP3871609B2 (ja) * 2002-05-27 2007-01-24 松下電器産業株式会社 半導体装置及びその製造方法
US20040099961A1 (en) * 2002-11-25 2004-05-27 Chih-Liang Chu Semiconductor package substrate having bonding pads with plated layer thereon and process of manufacturing the same
JP4271590B2 (ja) * 2004-01-20 2009-06-03 新光電気工業株式会社 半導体装置及びその製造方法
US20050260790A1 (en) * 2004-05-24 2005-11-24 Goodner Michael D Substrate imprinting techniques
US7452748B1 (en) * 2004-11-08 2008-11-18 Alien Technology Corporation Strap assembly comprising functional block deposited therein and method of making same
JP4428337B2 (ja) 2005-12-02 2010-03-10 ソニー株式会社 半導体装置の製造方法
US8759964B2 (en) 2007-07-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and fabrication methods
KR100850243B1 (ko) * 2007-07-26 2008-08-04 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US8258624B2 (en) * 2007-08-10 2012-09-04 Intel Mobile Communications GmbH Method for fabricating a semiconductor and semiconductor package
US20090170241A1 (en) 2007-12-26 2009-07-02 Stats Chippac, Ltd. Semiconductor Device and Method of Forming the Device Using Sacrificial Carrier
CN101477956B (zh) * 2008-01-04 2012-05-16 南茂科技股份有限公司 小片重新配置的封装结构及封装方法
JP5203108B2 (ja) * 2008-09-12 2013-06-05 新光電気工業株式会社 配線基板及びその製造方法
US20100096754A1 (en) * 2008-10-17 2010-04-22 Samsung Electronics Co., Ltd. Semiconductor package, semiconductor module, and method for fabricating the semiconductor package
US8372666B2 (en) * 2010-07-06 2013-02-12 Intel Corporation Misalignment correction for embedded microelectronic die applications

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100107831A (ko) 2009-03-26 2010-10-06 주식회사 원우이엔지 고배율 ｃｃｔｖ 투명반구용 금형 및 이를 이용한 투명반구의 제조방법

Also Published As

Publication number Publication date
US8456018B2 (en) 2013-06-04
KR20120045936A (ko) 2012-05-09
KR101718011B1 (ko) 2017-03-21
CN102468259B (zh) 2016-04-06
US8921163B2 (en) 2014-12-30
CN102468259A (zh) 2012-05-23
US20120104625A1 (en) 2012-05-03
US20130267066A1 (en) 2013-10-10

Similar Documents

Publication Publication Date Title
DE102011054012A1 (de) Halbleitergehäuse und Verfahren, dieselben herzustellen
DE10229182B4 (de) Verfahren zur Herstellung einer gestapelten Chip-Packung
DE69728234T2 (de) Verfahren zur herstellung von erhöhten metallischen kontakten auf elektrischen schaltungen
DE69635603T2 (de) Höckerkontakt für eine Leiterplatte und Halbleitermodul mit derselben
DE3125518C2 (de) Verfahren zur Herstellung einer dünnen Verdrahtungsanordnung
DE10321692B9 (de) Verbesserung einer Drahtkontaktierbarkeit in einer gehäusten Sensoranordnung
DE4134617A1 (de) Verbindungsvorrichtung mit in gleicher ebene liegenden kontakthoeckern und das verfahren zur herstellung einer derartigen vorrichtung
DE102009044561A1 (de) Verfahren zum Herstellen eines Halbleiter-Package unter Verwendung eines Trägers
DE4113954A1 (de) Matrix-verbindungsglied
DE4403916C2 (de) Verfahren zur Herstellung einer Halbleiterchip-Kontaktstelle
DE112010005011T5 (de) Polymerblockgehäuse mit Durchkontakten
DE10320646A1 (de) Elektronisches Bauteil, sowie Systemträger und Nutzen zur Herstellung desselben
DE102005025452A1 (de) Halbleitervorrichtung mit einer Durchgangselektrode und Verfahren zu ihrer Herstellung
DE102009044605A1 (de) Verfahren zum Herstellen eines Halbleiter-Package unter Verwendung eines Trägers mit einem Hügel
DE4230187A1 (de) Baueinheit mit speicher-ic, sowie verfahren zum herstellen einer solchen baueinheit
DE102004013056A1 (de) Verfahren zur Herstellung eines Halbleiterbauelements und zugehörige Leiterplatte
DE19817128A1 (de) Zuleitungsrahmen, den Zuleitungsrahmen benutzende Halbleitervorrichtung und Verfahren zum Herstellen der Halbleitervorrichtung
DE112021003770T5 (de) Verfahren zur Herstellung eines Verpackungssubstrats
DE10224124A1 (de) Elektronisches Bauteil mit äußeren Flächenkontakten und Verfahren zu seiner Herstellung
DE69723801T2 (de) Herstellungsverfahren einer Kontaktgitter-Halbleiterpackung
DE102014117246A1 (de) Verfahren zum Herstellen eines Substratadapters, Substratadapter und Verfahren zum Kontaktieren eines Halbleiterelements
DE69932135T2 (de) Herstellungsverfahren einer Halbleiteranordnung
DE602005003351T2 (de) Flexibler scrub-ring-kontakt
DE60216182T2 (de) Verfahren zur Herstellung einer gedruckten Leiterplatte
US20190259660A1 (en) Methods of fabricating conductive traces and resulting structures

Legal Events

Date Code Title Description
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee