DE102004013056A1 - Verfahren zur Herstellung eines Halbleiterbauelements und zugehörige Leiterplatte - Google Patents

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Abstract

Die Erfindung bezieht sich auf ein Verfahren zur Herstellung eines Halbleiterbauelements, insbesondere einer Halbleiterchippackung, sowie auf eine Leiterplatte, die für das Verfahren verwendbar ist. DOLLAR A Erfindungsgemäß umfasst das Herstellungsverfahren die Verwendung einer Form (121), um einen ersten Formhohlraum (120a), der den ersten Hableiterchip aufnimmt, über der ersten Seite der Leiterplatte zu bilden und einen zweiten Formhohlraum (120b), der den zweiten Halbleiterchip aufnimmt, über der zweiten Seite der Leiterplatte zu bilden, sowie das gleichzeitige Füllen des ersten und des zweiten Formhohlraums mit einem Füllmaterial über einen Formeinlass (122, 123), der wenigstens teilweise durch eine Öffnung (122) in der Leiterplatte von der ersten Seite zu der zweiten Seite definiert ist. DOLLAR A Verwendung z. B. zur Herstellung von verkapselten Waferebenenchippackungen.

Description

  • Die Erfindung bezieht sich auf ein Verfahren zur Herstellung eines Halbleiterbauelements, insbesondere einer Halbleiterchippackung, sowie auf eine Leiterplatte, die für das Verfahren verwendbar ist.
  • Elektronische Module werden allgemein durch Anbringen mehrerer Halbleiterchippackungen an einer Leiterplatte hergestellt, und in der letzten Zeit ging der Trend dahin, Chippackungen an beiden Seiten einer Leiterplatte anzubringen, um die Packungsdichte zu erhöhen.
  • Die Waferebenenpackung (WLP) ist ein Typ einer an einer Leiterplatte angebrachten Chippackung. WLPs sind charakterisiert durch externe Anschlüsse, die in einer zweidimensionalen Anordnung über einer Oberfläche des Halbleiterchips verteilt sind. Dies reduziert den Signalpfad des Halbleiterchips zu einer E/A(I/O)-Stelle der Packung, wodurch die Betriebsgeschwindigkeit des Bauelements verbessert wird. Des Weiteren belegt die WLP im Unterschied zu anderen Chippackungen mit peripheren Leitungen, die sich von den Seiten der Packung aus erstrecken, nicht mehr Oberfläche der Leiterplatte (PCB) als in etwa die Abmessung des Chips selbst.
  • Die WLP enthält typischerweise metallische Lothügel, die als externe Anschlüsse fungieren, welche die Packung mit der Leiterplatte verbinden. Die Lothügel des WLP-Bauelements werden an der Leiterplatte angebracht und dann in einem Epoxidmaterial verkapselt, um eine zuverlässige Verbindung mit der Leiterplatte sicherzustellen und die WLP vor einer äußeren Umgebung zu schützen. Die 1 bis 4 sind Querschnittansichten zur Erläuterung eines herkömmlichen Verfahrens der Verkapselung von WLP-Packungen auf entgegengesetzten Seiten einer Leiterplatte.
  • 1 zeigt eine Querschnittansicht einer typischen Waferebenenpackung 14. Die Waferebenenpackung beinhaltet im Allgemeinen einen Halbleiterchip 10 und eine Mehrzahl von Lothügeln 12, die über einer Oberfläche des Halbleiterchips 10 ausgebildet sind. Wenngleich nicht gezeigt, sind die Lothügel 12 in der Art eines Feldes auf der Oberfläche des Halbleiterchips 10 angeordnet, und eine oder mehrere Schichten sind zwischen die Lothügelanordnung und den Halbleiterchip 10 zwischengefügt.
  • Bezugnehmend auf 2 sind Waferebenenpackungen 14 an entgegengesetzten Seiten einer Leiterplatte 18 angebracht, wie gezeigt. Auf diese Weise werden Halbleiterchips 10 mit der Leiterplatte 18 über die Lothügel 12 elektrisch verbunden.
  • Bezugnehmend auf 3 ist die Leiterplatte 18 in einem Formkörper positioniert, der allgemein einen oberen Formkörperteil 22 und einen nicht gezeigten, unteren Formkörperteil beinhaltet. Der obere Formkörperteil 22 weist einen darin definierten Formhohlraum auf und ist auf einer Seite der Leiterplatte 18 positioniert, um so die Waferebenenpa ckung 14 aufzunehmen, die an der Oberseite der Leiterplatte angebracht ist.
  • Der obere Formkörperteil 22 weist außerdem einen Formeinlass 24 auf, der benachbart zu der Oberseite der Leiterplatte 18 vorgesehen ist und in Fluidverbindung mit dem Formhohlraum steht. Wie durch den Pfeil von 3 dargestellt, wird der Formhohlraum über diesen Formeinlass 24 mit einem Verkapselungsmaterial 26 gefüllt. Das Verkapselungsmaterial 26 besteht vorzugsweise aus einer Epoxidgießverbindung (EMC).
  • Nachfolgend wird, wenngleich nicht gezeigt, die resultierende Struktur mit der Oberseite nach unten gedreht, und dann wird die Waferebenenpackung auf der anderen Seite der Leiterplatte in der gleichen Weise verkapselt. 4 ist eine Querschnittansicht des vollständigen elektronischen Moduls, bei dem die Waferebenenpackungen in der gegossenen EMC auf beiden Seiten der Leiterplatte 18 verkapselt sind.
  • Wie vorstehend beschrieben, ist es zur Verkapselung der Waferebenenpackungen auf beiden Seiten der Leiterplatte notwendig, den gleichen Gießprozess zweimal auszuführen, d.h. einmal auf jeder Seite der Leiterplatte. Die inhärente Redundanz des Prozesses weist den Nettoeffekt auf, die Prozesszeit und die Fertigungskosten zu erhöhen.
  • Der Erfindung liegt als technisches Problem die Bereitstellung eines Verfahrens zur vergleichsweise effektiven Herstellung eines Halbleiterbauelements mit einem oder mehreren, an einer Leiterplatte angebrachten Halbleiterchips sowie die Bereitstellung einer für das Verfahren verwendbaren Leiterplatte zugrunde.
  • Die Erfindung löst dieses Problem durch die Bereitstellung eines Herstellungsverfahrens mit den Merkmalen des Patentanspruchs 1, 5, 7, 9, 16, 21, 24 oder 28 sowie einer Leiterplatte mit den Merkmalen des Patentanspruchs 31.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt. Hierbei zeigen:
  • 1 eine schematische Querschnittansicht einer herkömmlichen Waferebenenpackung (WLP);
  • 2 bis 4 schematische Querschnittansichten zur Erläuterung eines herkömmlichen Verfahrens zu Verkapselung von Waferebenenpackungen auf einer Leiterplatte;
  • 5 eine schematische Querschnittansicht einer Leiterplatte gemäß einer Ausführungsform der Erfindung;
  • 6 eine schematische Draufsicht auf eine Leiterplatte gemäß einer Ausführungsform der Erfindung;
  • 7 und 8 schematische Querschnittansichten zur Erläuterung eines Verfahrens zur Verkapselung von Waferebenenpackungen auf einer Leiterplatte gemäß einer Ausführungsform der Erfindung;
  • 9 eine schematische Draufsicht auf eine Leiterplatte gemäß einer weiteren Ausführungsform der Erfindung;
  • 10 eine schematische Draufsicht auf eine Leiterplatte gemäß einer weiteren Ausführungsform der Erfindung;
  • 11 bis 13 schematische Querschnittansichten zur Erläuterung eines Verfahrens zur Verkapselung von Waferebenenpackungen auf einer Leiterplatte gemäß einer weiteren Ausführungsform der Erfindung;
  • 14 eine schematische Draufsicht auf eine Leiterplatte gemäß einer weiteren Ausführungsform der Erfindung und
  • 15 eine schematische Draufsicht auf eine Leiterplatte gemäß einer weiteren Ausführungsform der Erfindung.
  • Die Erfindung wird nachstehend mittels mehrerer nicht beschränkender, bevorzugter Ausführungsformen detailliert beschrieben. Zunächst wird eine Leiterplatte (PCB) einer Ausführungsform der Erfindung unter Bezugnahme auf die schematischen Darstellungen der 5 und 6 beschrieben, wobei 5 eine Teilquerschnittansicht von 6 ist. Wie weiter unten erläutert wird, kann die PCB dieser Ausführungsform dazu verwendet werden, Halbleiterbauelemente gemäß Herstellungsverfahren der Erfindung zu fertigen.
  • Bezugnehmend auf die 5 und 6 beinhaltet ein allgemein flacher und langgestreckter Leiterplattenkörper 100 eine erste Oberfläche 150 und eine entgegengesetzte zweite Oberfläche 160 sowie eine erste Längskante A und eine entgegengesetzte zweite Längskante B. Die Dicken-, Längen- und Breitenabmessungen des Plattenkörpers 100 sind vorzugsweise konform mit Standards, wie sie vom Joint Electronic Device Engineering Council (JEDEC) festgelegt wurden. Der Plattenkörper 100 ist allgemein aus mehreren leitfähigen strukturierten Schichten und isolierenden Schichten gebildet, die aufeinander gestapelt sind.
  • Ein Kantenverbindungselement 108 befindet sich an der zweiten Längskante B des Plattenkörpers 100. Bauelementmontagebereiche 106 befinden sich auf der ersten Oberfläche 150 des Plattenkörpers 100 und einander benachbart entlang der Längserstreckung des Plattenkörpers 100 zwischen der ersten Längskante A und der zweiten Längskante B. Jeder Montagebereich ist vorzugsweise ein leitfähiger Pfad für die Anbringung eines Waferebenenpackungs(WLP)-Bauelements. Wenngleich in den 5 und 6 nicht gezeigt, befinden sich außerdem Bauelementmontagebereiche auf der zweiten Oberfläche 160 des Plattenkörpers 100, und zwar jeweils justiert zu den Bauelementmontagebereichen 106 auf der ersten Oberfläche 150 des Plattenkörpers 100. Mit anderen Worten sind die Bauelementmontagegebiete 106 auf der ersten Oberfläche 150 im Wesentlichen spiegelbildlich zu jenen auf der zweiten Oberfläche 160 angeordnet.
  • Eine Mehrzahl von Formeinlassöffnungen 104 erstreckt sich durch den Plattenkörper 100 hindurch von der ersten Seite 150 zu der zweiten Seite 160. In dieser Ausführungsform sind die Formeinlassöffnungen 104 in Eins-zu-Eins-Entsprechung mit jedem fluchtenden Paar von Bauelementmontagegebieten 106 vorgesehen. Außerdem befinden sich die Formeinlassöffnungen 104 in dieser Ausführungsform zwischen der zweiten Längskante A (gegenüber einem Verbindungselement 110, das später erörtert wird) und den jeweiligen Waferebenenpackungs-Montagebereichen 106, vorzugsweise in enger Nachbarschaft zu den Waferebenenpackungs-Montagebereichen 106.
  • Wenngleich nicht gezeigt, ist das Kantenverbindungselement 108 vorzugsweise als Kamm aus gedruckten Verbindungskontaktflächen konfiguriert. Elektronische Module werden typischerweise durch Anbringen an einer Hauptplatine mittels eines weiblichen Kantenverbindungselements verbunden, das physikalisch an der Hauptplatine befestigt und mit dieser elektrisch verbunden ist. Das Kantenverbindungselement 108 führt die doppelte Funktion einer elektrischen Verbindung des Moduls mit der Hauptplatine und des physischen Tragens des Moduls aus.
  • Nunmehr wird ein Verfahren zum Verkapseln von Waferebenenpackungen auf einer Leiterplatte gemäß einer Ausführungsform der Erfindung unter Bezugnahme auf die schematischen Querschnittansichten der 7 und 8 beschrieben. Bezugnehmend auf die 7 und 8 wird ein erster Halbleiterchip 110A an einer ersten Seite einer Leiterplatte 100 angebracht, und ein zweiter Halbleiterchip 110B wird an einer entgegengesetzten zweiten Seite der Leiterplatte 100 angebracht. Die Leiterplatte 100 ist mit einer Formeinlassöffnung 122 versehen und kann wie die vorstehend in Verbindung mit den 5 und 6 erörterte Leiterplatte 100 konfiguriert sein. In diesem Fall sind der erste und der zweite Halbleiterchip 110A, 110B zueinander ausgerichtet. Außerdem sind der erste und der zweite Halbleiterchip 110A, 110B vorzugsweise Waferebenenpackungen, die auf leitfähigen Kontaktstellen der Leiterplatte 100 angebracht sind.
  • Nach Anbringen der Halbleiterchips 110A, 110B an der Leiterplatte 100 wird die Leiterplatte 100 in einem Formkörper 121 positioniert. Der Formkörper 121 beinhaltet einen oberen Formkörper 121a und einen unteren Formkörper 121b. Der obere Formkörper 121a weist einen darin definierten ersten Formhohlraum 120a auf, und der untere Formkörper 121b weist einen darin definierten zweiten Formhohlraum 120b auf. Der obere Formkörper 121a ist auf einer Seite der Leiterplatte 100 derart positioniert, dass der Halbleiterchip 110B innerhalb des oberen Formhohlraums 120a aufgenommen wird. In gleicher Weise ist der untere Formkörper 121b auf einer entgegengesetzten Seite der Leiterplatte 100 derart positioniert, dass der Halbleiterchip 110A innerhalb des unteren Formhohlraums 121b aufgenommen wird. Hierbei stehen der obere und der untere Formhohlraum 120a, 120b in Fluidverbindung mit der Formeinlassöffnung 122 der Leiterplatte 100.
  • Der obere Formkörper 121a oder der untere Formkörper 121b weisen außerdem einen Formeinlass 123 auf, der benachbart zu einer Oberfläche der Leiterplatte 18 vorgesehen ist und in Fluidverbindung mit der Formeinlassöffnung 122 steht.
  • Als nächstes werden die Formhohlräume 120a, 120b gleichzeitig gefüllt. Das heißt bezugnehmend auf die Pfeile und einen Bereich C von 8, dass ein Verkapselungsmaterial in den Formeinlass 123 eingeleitet wird, so dass es in die Formhohlräume 120a, 120b fließt. Der Formhohlraum auf der dem Formeinlass 123 entgegengesetzten Seite der Leiterplatte 100 wird durch die Formeinlassöffnung 122 gefüllt. Wie aus 8 ersichtlich, erlaubt die Formeinlassöffnung 122 der Leiterplatte 100 das gleichzeitige Füllen der Formhohlräume 120a und 120b.
  • Nach dem Erstarren des Verkapselungsmaterials wird der Formkörper 121 entfernt. 7 ist eine Querschnittansicht des fertiggestellten elektronischen Moduls. In einer bevorzugten Ausführungsform werden die Waferebenenpackungen 110A, 110B innerhalb der gegossenen EMC 120 auf beiden Seiten der Leiterplatte 100 verkapselt.
  • In der vorstehenden Beschreibung sind lediglich ein erster und ein zweiter Halbleiterchip 110A, 110B gezeigt und erörtert. Bezugnehmend auf 6 besteht jedoch ein bevorzugtes Verfahren darin, eine Mehrzahl von Halbleiterchips auf den jeweiligen Kontaktstellen 106 auf beiden Seiten der Leiterplatte anzubringen. In diesem Fall kann der obere Formkörper eine Mehrzahl von oberen Formhohlräumen definieren, die jeweils in Fluidverbindung mit je einer der Formeinlassöffnungen 104 stehen. In gleicher Weise kann der untere Formkörper eine Mehrzahl von unteren Formhohlräumen definieren, die jeweils in Fluidverbindung mit je einer der Formeinlassöffnungen 104 stehen. Der obere Formkörper und/oder der untere Formkörper können dann einen oder mehrere Formeinlässe in Fluidverbindung mit den Formeinlassöffnungen 104 beinhalten. Auf diese Weise können die Mehrzahl von oberen Formhohlräumen und die Mehrzahl von unteren Formhohlräumen gleichzeitig mit Verkapselungsmaterial gefüllt werden.
  • In der Ausführungsform von 6 sind die Formeinlassöffnungen 104 in Eins-zu-Eins-Entsprechung mit den Bauelementmontageflächen 106 vorgesehen. Die Erfindung ist jedoch nicht darauf beschränkt. Wie in 9 gezeigt, können zum Beispiel zwei oder mehrere benachbarte Bauelementmontageflächen 106 die gleiche Formeinlassöffnung 104 gemeinsam nutzen.
  • 10 zeigt in einer schematischen Draufsicht eine Leiterplatte gemäß einer weiteren Ausführungsform der Erfindung, bei der auf wenigstens einer Seite eines Plattenkörpers 101 eine Mehrzahl von Bauelementmontagebereichen 106 vorgesehen ist. Ein Kantenverbindungselement 108 befindet sich an einer Kante B des Plattenkörpers 101.
  • Der Plattenkörper 101 ist in einen Wegwerfteil 130 und einen Nutzteil 140 unterteilt. Wie gezeigt, befindet sich der Wegwerfteil entlang der Kante A des Plattenkörpers 101 entgegengesetzt zu dem Verbindungselement 108. Die Dicken-, Längen- und Breitenabmessungen des Nutzteils 140 des Plattenkörpers 101 sind vorzugsweise konform mit Standards, die durch das Joint Electronic Device Engineering Council (JEDEC) festgelegt wurden.
  • In dem Wegwerfteil 130 befindet sich eine Mehrzahl von Formeinlassöffnungen 104. In diesem Beispiel sind die Formeinlassöffnungen 104 in Eins-zu-Eins-Entsprechung mit den Bauelementmontagebereichen 106 vorgesehen.
  • Nunmehr wird ein Verfahren zur Verkapselung von Waferebenenpackungen auf einer Leiterplatte gemäß einer weiteren Ausführungsform der Erfindung unter Bezugnahme auf die schematischen Querschnittansichten der 11 bis 13 beschrieben. Bezugnehmend auf 11 werden eine erste und eine zweite Waferebenenpackung 110 an entgegengesetzten Seiten einer Leiterplatte 101 angebracht und dann mit einer Epoxidgießverbindung in der gleichen Weise verkapselt, wie vorstehend in Verbindung mit den 7 und 8 beschrieben. Die Leiterplatte 101 kann insbesondere in der gleichen Weise konfiguriert werden, wie die in 10 gezeigte Leiterplatte.
  • Als nächstes wird unter Bezugnahme auf 12 ein Sägeblatt oder eine Druckapparatur verwendet, um den Wegwerfteil 130 von dem Leiterplattenkörper 101 zu entfernen. Das resultierende endgültige Modulprodukt ist in 13 gezeigt.
  • Die Ausführungsform der 11 bis 13 ist dahingehend vorteilhaft, dass Teile der Leiterplatte des endgültigen Produkts nicht von den Formeinlassöffnungen belegt sind. Das heißt, die hohe Dichte und Komplexität in den leitfähigen Strukturen der Leiterplatte können es schwierig machen, Platz für die Formeinlassöffnungen zu finden und um diese herum zu designen. Diese Schwierigkeit kann durch Anordnen der Formeinlassöffnungen in einem Wegwerfteil des Plattenkörpers und anschließendes Separieren des Wegwerfteils überwunden werden, um das endgültige Produkt zu erhalten.
  • In der Ausführungsform von 10 sind die Formeinlassöffnungen 104 in Eins-zu-Eins-Entsprechung mit den Bauelementmontageflächen 106 vorgesehen. Die Erfindung ist jedoch nicht darauf beschränkt. Wie zum Beispiel in 14 gezeigt, können zwei oder mehr benachbarte Bau elementmontageöffnungen 106 die gleiche Formeinlassöffnung 104 gemeinsam nutzen.
  • In der Ausführungsform von 10 befinden sich alle Formeinlassöffnungen in dem Wegwerfteil 130. Die Erfindung ist jedoch nicht darauf beschränkt. Wie zum Beispiel in 15 gezeigt, können sich einige der Formeinlassöffnungen in dem Nutzteil 140 befinden, während sich andere in dem Wegwerfteil 130 befinden. Dieser Konfigurationstyp kann Flexibilität bereitstellen, wenn die Qualität des Gießprozesses optimiert wird.
  • In den Zeichnungen und der Beschreibung sind typische bevorzugte Ausführungsformen dieser Erfindung offenbart, und wenngleich spezifische Beispiele dargelegt sind, werden sie lediglich in einem generischen und beschreibenden Sinn und nicht zwecks Beschränkung verwendet. In den vorstehenden Ausführungsformen werden zum Beispiel die Formhohlräume auf entgegengesetzten Seiten der Leiterplatte gleichzeitig unter Verwendung einer Öffnung in der Leiterplatte gefüllt. Es ist jedoch auch möglich, die Formhohlräume mittels Bereitstellen jeweiliger Formeinlässe gleichzeitig zu füllen, die sich von einer Kante der Leiterplatte auf entgegengesetzten Seiten der Leiterplatte erstrecken. Als weiteres Beispiel ist es des Weiteren möglich, die Ausführungsformen, bei denen der Wegwerfteil der Leiterplatte zur Bildung eines Teils des Formeinlasses verwendet wird, auf den Fall anzuwenden, bei dem ein Halbleiterchip lediglich auf einer Seite der Leiterplatte angebracht wird.

Claims (36)

  1. Verfahren zur Herstellung eines Halbleiterbauelements, bei dem – ein erster Halbleiterchip (110A) an einer ersten Seite einer Leiterplatte (100) angebracht wird und – ein zweiter Halbleiterchip (110B) an einer zweiten Seite der Leiterplatte entgegengesetzt zu der ersten Seite der Leiterplatte angebracht wird, gekennzeichnet durch folgende Schritte: – Verwenden einer Form (121), um einen ersten Formhohlraum (120a), der den ersten Halbleiterchip aufnimmt, über der ersten Seite der Leiterplatte zu bilden und einen zweiten Formhohlraum (120b), der den zweiten Halbleiterchip aufnimmt, über der zweiten Seite der Leiterplatte zu bilden, und – gleichzeitiges Füllen des ersten und des zweiten Formhohlraums mit einem Füllmaterial über einen Formeinlass (122, 123), wobei der Formeinlass wenigstens teilweise durch eine Öffnung (122) in der Leiterplatte von der ersten Seite zu der zweiten Seite definiert ist.
  2. Verfahren nach Anspruch 1, weiter gekennzeichnet durch das Entfernen der Form nach dem Füllen des ersten und des zweiten Hohlraums und anschließendes Abtrennen eines Teils (130) der Leiterplatte, der die Öffnung enthält, von einem Teil (140) der Leiterplatte, der den ersten und den zweiten Halbleiterchip enthält.
  3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass sich der Formeinlass von einer ersten Kante der Leiterplatte zu der Öffnung in der Leiterplatte und des Weiteren von der Öffnung zu dem ersten und dem zweiten Formhohlraum erstreckt.
  4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass das Füllmaterial aus einer Epoxidgießverbindung besteht.
  5. Verfahren zur Herstellung eines Halbleiterbauelements, bei dem – ein erster Halbleiterchip an einer ersten Seite eines Nutzteils (140) einer Leiterplatte (101) angebracht wird und – ein zweiter Halbleiterchip an einer zweiten Seite des Nutzteils der Leiterplatte entgegengesetzt zu der ersten Seite der Leiterplatte angebracht wird, gekennzeichnet durch folgende Schritte: – Verwenden einer Form, um einen ersten Formhohlraum, der den ersten Halbleiterchip aufnimmt, über der ersten Seite der Leiterplatte zu bilden und einen zweiten Formhohlraum, der den zweiten Halbleiterchip aufnimmt, über der zweiten Seite der Leiterplatte zu bilden, wobei die Form des Weiteren einen Formeinlass bildet, der eine Grenze zwischen einem Wegwerfteil (130) und dem Nutzteil (140) der Leiterplatte kreuzt, – gleichzeitiges Füllen des ersten und des zweiten Formhohlraums mit einem Füllmaterial über den Formeinlass, – Entfernen der Form, um das Füllmaterial freizulegen, das durch den ersten und den zweiten Hohlraum und durch den Formeinlass definiert ist, und – Abtrennen des Wegwerfteils der Leiterplatte von dem Nutzteil der Leiterplatte.
  6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass der erste Halbleiterchip, der an der ersten Seite der Leiterplatte angebracht wird, zu dem zweiten Halbleiterchip auf der zweiten Seite der Leiterplatte ausgerichtet ist.
  7. Verfahren zur Herstellung eines Halbleiterbauelements, bei dem – ein Halbleiterchip an einer ersten Seite eines Nutzteils (140) einer Leiterplatte (101) angebracht wird, gekennzeichnet durch folgende Schritte: – Verwenden einer Form, um einen Formhohlraum, der den Halbleiterchip aufnimmt, über der ersten Seite der Leiterplatte zu bilden, wobei die Form des Weiteren einen Formeinlass bildet, der eine Grenze zwischen einem Wegwerfteil (130) und dem Nutzteil der Leiterplatte (140) kreuzt, – Füllen des Formhohlraums mit einem Füllmaterial über den Formeinlass, – Entfernen der Form, um das Füllmaterial freizulegen, das durch den Formhohlraum und durch den Formeinlass definiert ist, und – Abtrennen des Wegwerfteils der Leiterplatte von dem Nutzteil der Leiterplatte.
  8. Verfahren nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, dass sich der Formeinlass von einer ersten Kante der Leiterplatte zu dem Nutzteil der Leiterplatte erstreckt.
  9. Verfahren zur Herstellung eines Halbleiterbauelements, bei dem – eine Mehrzahl von ersten Halbleiterchips an einer ersten Seite der Leiterplatte angebracht wird und, – eine Mehrzahl von zweiten Halbleiterchips an einer zweiten Seite der Leiterplatte entgegengesetzt zu der ersten Seite der Leiterplatte angebracht wird, gekennzeichnet durch folgende Schritte: – Verwenden einer Form, um wenigstens einen ersten Formhohlraum, der die ersten Halbleiterchips aufnimmt, über der ersten Seite der Leiterplatte zu bilden und wenigstens einen zweiten Formhohlraum, der die zweiten Halbleiterchips aufnimmt, über der zweiten Seite der Leiterplatte zu bilden, und – gleichzeitiges Füllen des ersten und des zweiten Formhohlraums mit einem Füllmaterial über wenigstens einen Formeinlass.
  10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass ein oder eine Mehrzahl von Formeinlässen wenigstens teilweise durch eine oder eine Mehrzahl von Öffnungen durch die Leiterplatte hindurch von der ersten Seite zu der zweiten Seite definiert sind.
  11. Verfahren nach Anspruch 9 oder 10, dadurch gekennzeichnet, dass der wenigstens eine erste Formhohlraum eine Mehrzahl von ersten Formhohlräumen beinhaltet, welche die Mehrzahl von ersten Halbleiterchips aufnehmen, und dass der wenigstens eine zweite Formhohlraum eine Mehrzahl von zweiten Formhohlräumen beinhaltet, welche die Mehrzahl von zweiten Halbleiterchips aufnehmen.
  12. Verfahren nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, dass eine Mehrzahl von Formeinlässen wenigstens teilweise durch eine Mehrzahl von jeweiligen Öffnungen definiert ist, die sich durch die Leiterplatte hindurch von der ersten Seite zu der zweiten Seite erstrecken.
  13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass sich die Mehrzahl von Formeinlässen von einer ersten Kante der Leiterplatte zu der Mehrzahl von Öffnungen in der Leiterplatte und des Weiteren von der Mehrzahl von Öffnungen zu der Mehrzahl von ersten und zweiten Formhohlräumen erstreckt.
  14. Verfahren nach einem der Ansprüche 10 bis 13, weiter gekennzeichnet durch das Entfernen der Form nach dem Füllen der Mehrzahl von ersten und zweiten Hohlräumen und anschließendes Abtrennen eines Teils der Leiterplatte, der die Mehrzahl von Öffnungen enthält, von einem Teil der Leiterplatte, der die Mehrzahl von ersten und zweiten Halbleiterchips enthält.
  15. Verfahren nach einem der Ansprüche 9 bis 14, dadurch gekennzeichnet, dass der Formeinlass wenigstens teilweise durch eine Mehrzahl von Öffnungen durch die Leiterplatte hindurch von der ersten Seite zu der zweiten Seite definiert ist, wobei sich einige der Mehrzahl von Öffnungen in einem Wegwerfteil des Plattenkörpers befinden und sich andere der Mehrzahl von Öffnungen in einem Nutzteil des Plattenkörpers befinden und wobei der erste und der zweite Halbleiterchip in dem Nutzteil des Plattenkörpers angebracht sind.
  16. Verfahren zur Herstellung eines Halbleiterbauelements, bei dem – eine Mehrzahl von ersten Halbleiterchips an einer ersten Seite eines Nutzteils einer Leiterplatte angebracht wird und – eine Mehrzahl von zweiten Halbleiterchips an einer zweiten Seite des Nutzteils der Leiterplatte entgegengesetzt zu der ersten Seite der Leiterplatte angebracht wird, gekennzeichnet durch folgende Schritte: – Verwenden einer Form, um wenigstens einen ersten Formhohlraum, der die ersten Halbleiterchips aufnimmt, über der ersten Seite der Leiterplatte zu bilden und wenigstens einen zweiten Formhohlraum, der die zweiten Halbleiterchips aufnimmt, über der zweiten Seite der Leiterplatte zu bilden, wobei die Form des Weiteren wenigstens einen Formeinlass bildet, der eine Grenze zwischen einem Wegwerfbereich und dem Nutzbereich der Leiterplatte kreuzt, – gleichzeitiges Füllen des ersten und des zweiten Formhohlraums mit einem Füllmaterial über den wenigstens einen Formeinlass, – Entfernen der Form, um das Füllmaterial freizulegen, das durch den ersten und den zweiten Hohlraum und den wenigstens einen Formeinlass definiert ist, und – Abtrennen des Wegwerfbereichs der Leiterplatte von dem Nutzbereich der Leiterplatte.
  17. Verfahren nach einem der Ansprüche 9 bis 16, dadurch gekennzeichnet, dass die erste Mehrzahl von Halbleiterchips, die an der ersten Seite der Leiterplatte angebracht sind, zu der zweiten Mehrzahl von Halbleiterchips auf der zweiten Seite der Leiterplatte ausgerichtet ist.
  18. Verfahren nach einem der Ansprüche 9 bis 17, dadurch gekennzeichnet, dass wenigstens ein Formeinlass wenigstens teilweise durch eine Mehrzahl von Öffnungen durch die Leiterplatte hindurch von der ersten Seite zu der zweiten Seite definiert ist und dass die Mehrzahl von Formeinlassöffnungen in Eins-zu-Eins-Entsprechung oder in einer Zuordnung von weniger als eins-zu-eins mit den ausgerichteten ersten und zweiten Halbleiterchips vorgesehen ist.
  19. Verfahren nach einem der Ansprüche 16 bis 18, dadurch gekennzeichnet, dass wenigstens ein Formeinlass wenigstens teilweise durch eine Mehrzahl von Öffnungen durch die Leiterplatte hindurch von der ersten Seite zu der zweiten Seite definiert ist, wobei sich einige der Mehrzahl von Öffnungen in dem Wegwerfteil des Plattenkörpers befinden und sich andere der Mehrzahl von Öffnungen in dem Nutzteil des Plattenkörpers befinden und wobei die ersten und die zweiten Halbleiterchips in dem Nutzteil des Plattenkörpers angebracht sind.
  20. Verfahren nach einem der Ansprüche 9 bis 19, dadurch gekennzeichnet, dass Dicken-, Längen und Breitenabmessungen des Leiterplattenkörpers konform mit einem Standard des Joint Electronic Device Engineering Council (JEDEC) gewählt werden.
  21. Verfahren zur Herstellung eines Halbleiterbauelements, bei dem – eine Mehrzahl von Halbleiterchips an einer ersten Seite eines Nutzteils einer Leiterplatte angebracht wird, gekennzeichnet durch folgende Schritte: – Verwenden einer Form, um wenigstens einen ersten Formhohlraum, der die Halbleiterchips enthält, über der ersten Seite der Leiterplatte zu bilden, wobei die Form des Weiteren wenigstens einen Formeinlass bildet, der eine Grenze zwischen einem Wegwerfbereich und dem Nutzbereich der Leiterplatte kreuzt, – Füllen des wenigstens einen Formhohlraums mit einem Füllmaterial über den Formeinlass, – Entfernen der Form, um das Füllmaterial freizulegen, das durch den wenigstens einen Formhohlraum und den Formeinlass definiert ist, und – Abtrennen des Wegwerfbereichs der Leiterplatte von dem Nutzbereich der Leiterplatte.
  22. Verfahren nach einem der Ansprüche 16 bis 21, dadurch gekennzeichnet, dass der wenigstens eine Formeinlass einen oder eine Mehrzahl von Formeinlässen beinhaltet, die sich von einer ersten Kante der Leiterplatte zu dem Nutzbereich der Leiterplatte erstrecken.
  23. Verfahren nach einem der Ansprüche 8, 13 bis 15 und 22, dadurch gekennzeichnet, dass eine zweite Kante der Leiterplatte entgegengesetzt zu der ersten Kante ein Kantenverbindungselement beinhaltet.
  24. Verfahren zur Herstellung eines Halbleiterbauelements, bei dem – eine langgestreckte Leiterplatte mit einem Kantenverbindungselement bereitgestellt wird, das sich an einer ersten Längskante derselben befindet, – eine Mehrzahl von ersten Waferebenenpackungen auf einer ersten Oberfläche der Leiterplatte derart angebracht wird, dass selbige entlang der Längserstreckung der Leiterplatte zwischen der ersten Längskante und einer zweiten Längskante der Leiterplatte einander benachbart sind, und, – eine Mehrzahl von zweiten Waferebenenpackungen auf einer zweiten Oberfläche der Leiterplatte entgegengesetzt zu der ersten Oberfläche derart angebracht wird, dass selbige entlang der Längserstreckung der Leiterplatte einander benachbart sind und jeweils zu den ersten Waferebenenpackungen ausgerichtet sind, gekennzeichnet durch folgende Schritte: – Verwenden einer Form, um wenigstens einen ersten Formhohlraum, der die ersten Waferebenenpackungen aufnimmt, über der ersten Seite der Leiterplatte zu bilden und wenigstens einen zweiten Formhohlraum, der die zweiten Waferebenenpackungen aufnimmt, über der zweiten Seite der Leiterplatte zu bilden, und – gleichzeitiges Füllen des ersten und des zweiten Formhohlraums mit einem Füllmaterial über wenigstens einen Formeinlass, der sich von der zweiten Kante der Leiterplatte zu dem ersten und dem zweiten Formhohlraum erstreckt.
  25. Verfahren nach Anspruch 24, dadurch gekennzeichnet, dass der wenigstens eine erste Formhohlraum eine Mehrzahl von ersten Formhohlräumen beinhaltet, welche die Mehrzahl von ersten Waferebenenpackungen aufnehmen, und dass der wenigstens eine zweite Formhohlraum eine Mehrzahl von zweiten Formhohlräumen beinhaltet, welche die Mehrzahl von zweiten Waferebenenpackungen aufnehmen.
  26. Verfahren nach Anspruch 25, dadurch gekennzeichnet, dass der wenigstens eine Formeinlass eine Mehrzahl von Formeinlässen beinhaltet, die sich zwischen der zweiten Kante der Leiterplatte und den mehreren ersten und zweiten Formhohlräumen erstrecken.
  27. Verfahren nach Anspruch 26, dadurch gekennzeichnet, dass sich eine Mehrzahl von Öffnungen durch die Leiterplatte hindurch erstreckt, welche jeweils einen Teil eines der Formeinlässe definieren.
  28. Verfahren zur Herstellung eines Halbleiterbauelements, bei dem – eine Leiterplatte mit einer ersten Seite und einer zweiten Seite, die entgegengesetzt zu der zweiten Seite ist, bereitgestellt wird und – ein Halbleiterchip an der ersten Seite der Leiterplatte angebracht wird, gekennzeichnet durch folgende Schritte: – Verwenden einer Form, um einen ersten Formhohlraum, der den Halbleiterchip aufnimmt, über der ersten Seite der Leiterplatte zu bilden, und – Füllen des ersten Formhohlraums mit einem Füllmaterial über einen Formeinlass, der wenigstens teilweise durch eine Öffnung in der Leiterplatte von der ersten Seite zu einer entge gengesetzten zweiten Seite definiert ist, wobei sich die Öffnung außerhalb eines Teils der Leiterplatte befindet, die unter dem angebrachten Halbleiterchip liegt.
  29. Verfahren nach Anspruch 28, dadurch gekennzeichnet, dass sich die Öffnung in einem Wegwerfteil der Leiterplatte befindet und das Verfahren des Weiteren das Abtrennen des Wegwerfteils der Leiterplatte von einem verbleibenden Teil der Leiterplatte beinhaltet, der den Halbleiterchip enthält.
  30. Verfahren nach einem der Ansprüche 1 bis 23, 28 und 29, dadurch gekennzeichnet, dass der eine oder wenigstens einer der Halbleiterchips aus einer Waferebenenpackung besteht.
  31. Leiterplatte mit – einem flachen, langgestreckten Plattenkörper mit einer ersten Oberfläche (150) und einer entgegengesetzten zweiten Oberfläche (160) sowie mit einer ersten Längskante (B) und einer entgegengesetzten zweiten Längskante (A), – einem Kantenverbindungselement (108), das sich an der ersten Längskante (B) des Plattenkörpers befindet, – einer ersten Mehrzahl von Halbleiterpackungsmontagebereichen (106) auf der ersten Oberfläche des Plattenkörpers und einander entlang der Längserstreckung des Plattenkörpers zwischen der ersten Längskante und einer zweiten Längskante benachbart und – einer zweiten Mehrzahl von Halbleiterpackungsmontagebereichen (106) auf der zweiten Oberfläche des Plattenkörpers und zu jeweils einem der ersten Halbleiterpackungsmontagebereiche ausgerichtet, gekennzeichnet durch – eine Mehrzahl von Formeinlassöffnungen (104), die sich durch den Plattenkörper hindurch erstrecken und sich zwischen der zweiten Längskante (A) und den Halbleiterpackungsmontagebereichen (106) befinden.
  32. Leiterplatte nach Anspruch 31, dadurch gekennzeichnet, dass die Mehrzahl von Formeinlassöffnungen in Eins-zu-Eins-Entsprechung oder in einer Zuordnung von weniger als eins-zu-eins zu den ausgerichteten ersten und zweiten Halbleiterpackungsmontagebereichen vorgesehen ist.
  33. Leiterplatte nach Anspruch 31 oder 32, dadurch gekennzeichnet, dass sich die Mehrzahl von Formeinlassöffnungen in einem Wegwerfteil des Plattenkörpers befindet und sich die ersten und zweiten Halbleiterpackungsmontagebereiche in einem Nutzteil des Plattenkörpers befinden.
  34. Leiterplatte nach Anspruch 31 oder 32, dadurch gekennzeichnet, dass sich einige der Mehrzahl von Formeinlassöffnungen in einem Wegwerfteil des Plattenkörpers befinden und sich andere der Mehrzahl von Formeinlassöffnungen in einem Nutzteil des Plattenkörpers befinden und dass sich die ersten und zweiten Halbleiterpackungsmontagebereiche in dem Nutzteil des Plattenkörpers befinden.
  35. Leiterplatte nach einem der Ansprüche 31 bis 34, dadurch gekennzeichnet, dass Dicken-, Längen- und Breitenabmessungen des Plattenkörpers und/oder des Nutzteils des Plattenkörpers konform mit einem Standard des Joint Electronic Device Engineering Council (JEDEC) sind.
  36. Leiterplatte nach einem der Ansprüche 31 bis 35, dadurch gekennzeichnet, dass die ersten und zweiten Halbleiterpackungen Waferebenenpackungen sind.
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