DE112006003599T5 - Eingehauste Halbleitervorrichtung mit zwei freiliegenden Oberflächen und Verfahren zur Herstellung - Google Patents

Eingehauste Halbleitervorrichtung mit zwei freiliegenden Oberflächen und Verfahren zur Herstellung Download PDF

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Ruben P. Lapu-lapu Madrid
Romel N. Manatad
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Fairchild Semiconductor Corp
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Fairchild Semiconductor Corp
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Abstract

Eingehauste Halbleitervorrichtung, umfassend:
a. wenigstens einen Halbleiterchip, umfassend einen Vertikaltransistor, der wenigstens einen Steuerbereich und wenigstens einen ersten Anschlussbereich und einen zweiten Anschlussbereich aufweist;
b. einen thermischen Clip mit einer ersten Oberfläche und einer zweiten Oberfläche, wobei die zweite Oberfläche des thermischen Clips mit dem zweiten Anschlussbereich des zweiten Halbleiterchips verbunden ist;
c. wenigstens eine erste Anschluss-Padstruktur mit einer ersten Oberfläche, einer zweiten Oberfläche und wenigstens einem ersten Anschlussleiter, der sich von einer Seite der ersten Anschluss-Padstruktur erstreckt, wobei der erste Anschlussbereich des Halbleiterchips mit der ersten Oberfläche der ersten Anschluss-Padstruktur verbunden ist;
d. wenigstens eine Steuer-Padstruktur mit einer ersten Oberfläche, einer zweiten Oberfläche und wenigstens einem Steuerleiter, der sich von einem Ende der Steuer-Padstruktur erstreckt, wobei der Steuerbereich des Halbleiterchips mit der ersten Oberfläche der Steuer-Padstruktur verbunden ist;
e. wenigstens eine zweite Anschluss-Padstruktur mit einer ersten Oberfläche, einer zweiten Oberfläche und wenigstens einem zweiten...

Description

  • VERWEIS AUF VERWANDTE ANMELDUNGEN
  • Diese Erfindung beansprucht die Priorität der US-Gebrauchsmusteranmeldung mit der Seriennummer 11/364,399, eingereicht am 28. Februar 2006, die den Nutzen der vorläufigen US-Patentanmeldung Nr. 60/755,241, eingereicht am 30. Dezember 2005, beansprucht.
  • HINTERGRUND DER ERFINDUNG
  • Halbleitervorrichtungen werden in vielen Konsumelektronikprodukten wie z. B. Handys und Laptops verwendet. Vor der Verwendung müssen die Halbleiter jedoch in der Weise gestaltet sein, dass sie dem zugewiesenen Raum in dem Produkt entsprechen, in welchem sie verwendet werden, sowie andere Probleme lösen, die aus dem Betrieb der Vorrichtung selbst entstehen.
  • Erstens ist eine Abführung von Wärme von dem Halbleiterchip während seines Betriebs wünschenswert, da der Chip während des Betriebs Wärme erzeugt. Wärmeableitung ist deshalb wünschenswert, weil Wärme die Wirksamkeit des Chips verringern oder die Vorrichtung sogar unbehebbar schädigen kann. Es sind thermische Clips an Halbleiterchips befestigt worden, um als natürliche Wärmesenke zu dienen; verbesserte Verfahren zum Ableiten von Wärme oder Kühlen des Chips sind jedoch wünschenswert.
  • Zweitens ist Vielseitigkeit hinsichtlich der Befestigung an gedruckten Schaltungsplatinen erwünscht. Da Konsumprodukte immer kleiner werden, besteht erhöhte Notwendigkeit einer Vielseitigkeit von Halbleitern. Die Erzeugung von eingehausten Halbleitervorrichtungen, die zur umkehrbaren Befestigung an gedruckten Schaltungsplatinen (PCBs) geeignet sind, ist wünschenswert. Weiterhin sind eingehauste Halbleitervorrichtungen mit derselben Grundfläche wünschenswert, die unterschiedliche Chipgrößen oder mehrere Chips aufnehmen können. Elektronikprodukte können hinsichtlich des Grades ihrer Fähigkeiten variieren, so dass unterschiedliche Halbleiterchips oder sogar mehrere Chips, dabei aber dieselbe Grundfläche für die Herstellung erforderlich sind. Somit ist eine eingehauste Vorrichtung erwünscht, die unterschiedliche Chipgrößen oder mehrere Chips mit derselben Grundfläche zulässt. Die Erfindung dient der Lösung der erwähnten sowie anderer Probleme, in separaten Ausführungsformen kollektiv und separat.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die Ausführungsformen der Erfindung betreffen eine eingehauste Halbleitervorrichtung und ein Verfahren zur Herstellung der eingehausten Vorrichtung.
  • Die Erfindung betrifft eine Halbleitervorrichtung, die Folgendes umfasst: (a) wenigstens einen Halbleiterchip, umfassend eine erste Oberfläche, eine zweite Oberfläche und einen Vertikaltransistor mit wenigstens einem Steuerbereich und wenigstens einem ersten Anschlussbereich an der ersten Oberfläche sowie einem zweiten Anschlussbereich an der zweiten Oberfläche; (b) einen thermischen Clip mit einer ersten Oberfläche und einer zweiten Oberfläche, wobei die zweite Oberfläche mit dem Drain-Bereich des Halbleiterchips verbunden ist; (c) wenigstens eine erste Anschluss-Padstruktur mit einer ersten Oberfläche, einer zweiten Oberfläche und wenigstens einem Source-Leiter, der sich von einer Seite der ersten Anschluss-Padstruktur erstreckt, wobei der erste Anschlussbereich des Halbleiterchips mit der ersten Oberfläche der ersten Anschluss-Padstruktur verbunden ist; (d) wenigstens eine Steuer-Padstruktur mit einer ersten Oberfläche, einer zweiten Oberfläche und wenigstens einem Steuerleiter, der sich von einem Ende der Steuer-Padstruktur erstreckt, wobei der Steuerbereich des Halbleiterchips mit der ersten Oberfläche der Steuer-Padstruktur verbunden ist; (e) wenigstens eine zweite Anschluss-Padstruktur mit einer ersten Oberfläche, einer zweiten Oberfläche und wenigstens einem zweiten Anschlussleiter, der sich von einem Ende der zweiten Anschluss-Padstruktur erstreckt, wobei die erste Oberfläche des zweiten Anschluss-Pads mit der zweiten Oberfläche des thermischen Clips verbunden ist; und (f) ein nichtleitendes Formmaterial, das den Halbleiterchips kapselt, wobei die erste Oberfläche des thermischen Clips und die zweite Oberfläche der ersten Anschluss-Padstruktur durch das nichtleitende Formmaterial freiliegen und wobei der Steuerleiter, der erste Anschlussleiter und der zweite Anschlussleiter durch das nichtleitende Formmaterial freiliegen.
  • Die erste Ausführungsform enthält ein Mosfet. Die Ausführungsform enthält einen oben freiliegenden thermischen Clip und ein unten freiliegendes Source-Pad, wobei ein Halbleiterchip einen Gate-, Source- und Drain-Bereich aufweist, der so ausgerichtet ist, dass die Bereiche des Halbleiterchips mit der entsprechenden Struktur in Kontakt stehen (z. B. ist der Source-Bereich des Chips an dem Source-Pad befestigt). Weiterhin sind die Source-, Gate- und Drain-Leiter alle mit dem unten freiliegenden Source-Pad koplanar.
  • Die zweite Ausführungsform ist der ersten Ausführungsform ähnlich, jedoch mit einem oben freiliegenden Source-Pad und einem unten freiliegenden thermischen Clip, wobei die Source-, Gate- und Drain-Leiter alle mit dem thermischen Clip koplanar sind.
  • Die dritte Ausführungsform der Vorrichtung, die wiederum ein Mosfet aufweist, enthält einen Halbleiterchip, der zwei Source-Bereiche und zwei Gate-Bereiche aufweist. Daher sind zwei Source-Pads, die oben freiliegen, und zwei Gate-Pads notwendig, die an den entsprechenden Bereichen des Chips befestigt sind. Die Gate-, Source- und Drain-Leiter sind alle mit dem unten freiliegenden thermischen Clip koplanar.
  • Die vierte Ausführungsform der Vorrichtung ist ein oben freiliegender thermischer Clip mit einem Halbleiterchip, der zwei Source- und Gate-Bereiche aufweist, wodurch zwei Source- und Gate-Pads zur Befestigung an dem Chip erforderlich sind. Die Source-, Gate- und Drain-Leiter dieser Ausführungsform sind mit den unten freiliegenden Source-Pads koplanar.
  • All diese Ausführungsformen sind mit einem nichtleitenden Formmaterial eingehausten, das die Halbleitervorrichtung kapselt, um sie vor Verunreinigungen von außen und Umgebungsfaktoren zu schützen. Mit diesen Ausführungsformen sind die Ausführungsformen der eingehausten Vorrichtung nicht vollständig genannt. Es ist möglich, in dieser Erfindung mehrere Halbleiterchips zu verwenden. Weiterhin kann der Transistor ein Vertikal-Bipolartransistor sein. Das durchgängige Merkmal dieser Vorrichtung ist jedoch eine Grundfläche, die aus Folgendem besteht: (1) den Steuer- und ersten Anschlussleitern, (2) entweder einem thermischen Clip oder einem ersten Anschluss-Pad, der bzw. das unten freiliegt, und (3) zweiten Anschlussleitern.
  • Die Erfindung betrifft auch das Verfahren zur Herstellung dieser Vorrichtungen, umfassend: (a) Bereitstellen von wenigstens einem Halbleiterchip, umfassend eine erste Oberfläche, eine zweite Oberfläche und einen Vertikaltransistor, der wenigstens einen Steuerbereich und wenigstens einen ersten Anschlussbereich an der ersten Oberfläche und einen zweiten Anschlussbereich an der zweiten Oberfläche aufweist; (b) Bereitstellen eines thermischen Clips mit einer ersten Oberfläche und einer zweiten Oberfläche; (c) Bereitstellen eines Leadframe-Arrays im Matrixformat, wobei der Leadframe umfasst: wenigstens eine erste Anschluss-Padstruktur mit wenigstens einem ersten Anschlussleiter, der sich von einer Seite der ersten Anschluss-Padstruktur erstreckt; wenigstens eine Steuer-Padstruktur mit wenigstens einem Steuerleiter, der sich von einem Ende der Steuer-Padstruktur erstreckt; wenigstens eine zweite Anschluss-Padstruktur mit wenigstens einem zweiten Anschlussleiter, der sich von einem Ende der zweiten Anschluss-Padstruktur erstreckt, wobei der Leadframe eine erste Oberfläche und eine zweite Oberfläche aufweist; (d) Bereitstellen eines nichtleitenden Formmaterials; (e) Befestigen des zweiten Anschlussbereichs des Halbleiterchips an der zweiten Oberfläche des thermischen Clips; (f) Befestigen des Steuerbereichs des Halbleiterchips an der ersten Oberfläche der Steuer-Padstruktur und des ersten Anschlussbereichs an der ersten Oberfläche der ersten Anschluss-Padstruktur in dem Leadframe; (g) Befestigen der zweiten Oberfläche des thermischen Clips an der ersten Oberfläche der zweiten Anschluss-Padstruktur in dem Leadframe und (h) Kapseln des Halbleiterchips, des thermischen Clips und des Leadframes mit dem nichtleitenden Formmaterial, wobei die erste Oberfläche des thermischen Clips und die erste Anschluss-Padstruktur auf der zweiten Oberfläche des Leadframes sowie der Steuerleiter, die ersten Anschlussleiter und die zweiten Anschlussleiter durch das Formmaterial freiliegen.
  • Die Erfindung hat gegenüber dem Stand der Technik eine Reihe von Vorteilen. Erstens wird erfindungsgemäß hohe thermische Kapazität erwartet, da beide Seiten der eingehausten Halbleitervorrichtung Freiliegen. Das Freiliegen des thermischen Clips sorgt in der eingehausten Vorrichtung für eine natürliche Wärmesenke. Durch das Freiliegen sowohl des thermischen Clips als auch des Source-Pads wird ermöglicht, dass der Halbleiter während seines Betriebs auf natürliche Weise gekühlt wird, wodurch verbesserte thermische Kapazität bereitgestellt wird. Zweitens können beide Seiten der eingehausten Vorrichtung an einem PCB befestigt sein. Drittens kann der eingehauste Halbleiter Halbleiterchips verschiedener Größe oder sogar mehrere Chips enthalten und dennoch dieselbe Grundfläche aufweisen. Viertens ist der Herstellungsprozess der Vorrichtung insofern einfacher, als vorbeschichtete Leadframes verwendet werden können, anstatt die Leadframes während der Herstellung zu beschichten. Schließlich ist die Vorrichtung sowohl mit Kupfer-Bumps als auch mit stromlosen Nickel-Gold-Bumps flexibel anwendbar.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1 zeigt eine Ansicht der eingehausten Halbleitervorrichtung mit oben freiliegendem thermischem Clip von oben.
  • 2 zeigt eine Unteransicht der eingehausten Halbleitervorrichtung mit oben freiliegendem thermischem Clip.
  • 3 zeigt eine Ansicht der eingehausten Halbleitervorrichtung mit oben freiliegendem thermischen Clip von oben, wobei das Formmaterial und der thermische Clip teilweise entfernt sind, so dass der Halbleiterchip freiliegt.
  • 4 zeigt eine Unteransicht der eingehausten Halbleitervorrichtung mit oben freiliegendem thermischem Clip, wobei die Formmasse teilweise entfernt ist.
  • 5 zeigt eine Explosionsansicht der Teile in der eingehausten Halbleitervorrichtung mit oben freiliegendem thermischem Clip.
  • 6 zeigt eine Schnittansicht der eingehausten Vorrichtung mit oben freiliegendem thermischem Clip.
  • 7 zeigt eine Ansicht der eingehausten Halbleitervorrichtung mit oben freiliegendem Source-Pad von oben.
  • 8 zeigt eine Unteransicht der eingehausten Halbleitervorrichtung mit oben freiliegendem Source-Pad.
  • 9 zeigt eine Ansicht der eingehausten Halbleitervorrichtung mit oben freiliegendem Source-Pad von oben, wobei die Formmasse teilweise entfernt ist.
  • 10 zeigt eine Unteransicht der eingehausten Halbleitervorrichtung mit oben freiliegendem Source-Pad, wobei das Formmaterial und der thermische Clip teilweise entfernt sind, so dass der Halbleiterchip freiliegt.
  • 11 zeigt eine Schnittansicht der eingehausten Vorrichtung mit oben freiliegendem Source-Pad.
  • 12 zeigt eine Ansicht eines Schemas eines eingehausten Halbleiters mit oben freiliegendem Source-Pad mit einem Chip, der mehrere Source- und Gate-Bereiche aufweist, von oben.
  • 12a zeigt eine Schnittansicht eines Schemas eines eingehausten Halbleiters mit oben freiliegendem Source-Pad mit einem Chip, der mehrere Source- und Gate-Bereiche aufweist.
  • 13 zeigt eine Ansicht eines Schemas eines eingehausten Halbleiters mit oben freiliegendem thermischem Clip mit einem Chip, der mehrere Source- und Gate-Bereiche aufweist, von oben.
  • 13a zeigt eine Schnittansicht eines Schemas eines eingehausten Halbleiters mit oben freiliegendem thermischem Clip mit einem Chip, der mehrere Source- und Gate-Bereiche aufweist.
  • 14 zeigt den Prozessablauf eines Verfahrens zur Herstellung der eingehausten Halbleitervorrichtung.
  • DETAILLIERTE BESCHREIBUNG
  • Die Erfindung betrifft eine eingehauste Halbleitervorrichtung. Die Vorrichtung enthält einen Halbleiterchip, beispielsweise einen Flip-Chip, der eine Oberfläche mit wenigstens einem Gate- und Source-Bereich und auf der gegenüberliegenden Oberfläche einen Drain-Bereich aufweist. Der Halbleiterchip kann auf der Source/Gate-Oberfläche Vorsprünge aufweisen, wodurch der Flip-Chip an eine Oberfläche eines Chipbefestigungs-Pads in einem Leadframe oder insbesondere an die Source- und Gate-Pads gekoppelt ist. Der Drain-Bereich des Flip-Chips ist an einer Oberfläche des thermischen Clips befestigt. Die Vorrichtung kann entweder einen oben freiliegenden oder thermischen Clip oder ein oben freiliegendes Source-Pad aufweisen und weist ein unten freiliegendes Source-Pad bzw. einen unten freiliegenden thermischen Clip auf. Diese montierte Vorrichtung wird dann mit einem nichtleitenden Formmaterial wie etwa einem Kunststoffharz bedeckt. Das Formmaterial ist notwendig, um den Flip-Chip vor Verunreinigungen oder anderen Faktoren in seiner Umgebung zu schützen, und isoliert außerdem bestimmte Teile innerhalb der Vorrichtung elektrisch (z. B. das Gate-Pad von dem Source-Pad). Die Gate-, Source- und Drain-Leiter liegen jedoch durch das Formmaterial frei, wie auch die äußeren Oberflächen des Source-Pads und des thermischen Clips, unabhängig davon, ob sie oben oder unten freiliegen. Die Leiter sind mit der unten freiliegenden Oberfläche koplanar, unabhängig davon, ob es sich um ein Source-Pad oder einen thermischen Clip handelt.
  • Die eingehauste Halbleitervorrichtung hat mehrere Vorteile. Das Freiliegen des thermischen Clips und des Source-Pads sorgt für hohe thermische Kapazität, wodurch für den Chip im Betrieb ein Kühlmechanismus bereitgestellt wird. Außerdem kann die Erfindung Ausführungsformen mit Halbleiterchips verschiedener Größen oder mit mehreren Chips haben und dennoch dieselbe Grundfläche aufweisen. Der Typ oder die Menge der Halbleiterchips kann berücksichtigt werden, ohne die Gehäuseform aufzugeben, so dass Einheitlichkeit bei der Herstellung des Endproduktes ermöglicht wird, in welchem der eingehauste Halbleiter verwendet wird. Weiterhin ist diese Erfindung in ihrer Gestalt mit Vorrichtungen mit 8-Pin-SOP-Gehäuse (Std S08) und mit verlustfreiem Gehäuse (FLPAK) vergleichbar.
  • 1–13a zeigen mehrere Ausführungsformen der Erfindung, und 14 zeigt ein Verfahren zur Herstellung der Vorrichtung. In 1 und 2 wird eine erste Ausführungsform einer eingehausten Halbleitervorrichtung mit einem oben freiliegenden thermischen Clip 100 gezeigt, wobei als Halbleiterchip ein Flip-Chip verwendet wird. Die Vorrichtung enthält einen thermischen Clip 101, einen Gate-Leiter 104, Source-Leiter 105, Drain-Leiter 106, ein Source-Pad 108, ein Gate-Pad 109 und nichtleitendes Formmaterial 103. Der thermische Clip 101 und das Source-Pad 108 weisen jeweils eine Oberfläche auf, die durch das nichtleitende Formmaterial 103 freiliegt. Das Gate-Pad 109 liegt zwar durch das Formmaterial 103 frei, ist jedoch mit nichtleitendem Lack bedeckt. Bezüglich 2 liegen der Gate-Leiter 104 und die Source-Leiter 105 seitlich durch das Formmaterial 103 an der linken Seite des eingehausten Halbleiters 100 frei, und Drain-Leiter 106 liegen seitlich an der rechten Seite durch Formmaterial 103 frei.
  • 1 und 2 zeigen nur einen Gate-Leiter 104, drei Source-Leiter 105 und vier Drain-Leiter 106. Es gibt andere Ausführungsformen, die mehrere Source- und Gate-Leiter aufweisen, wobei jeder Leiter an einem eigenen Source- oder Gate-Pad befestigt ist. Der Gate-Leiter 104 und die Source-Leiter 105 haben Knickflügelform, so dass die Leiter 104, 105 mit dem unten freiliegenden Source-Pad 108 koplanar sind. Ein wichtiges Merkmal der Erfindung ist die Koplanarität des Gate-Leiters 104, Source-Leiters 105 und Drain-Leiters 106 mit dem Source-Pad 108, um eine Grundfläche auszubilden. Das Erzeugen einer einzigen Grundfläche ist für Herstellungszwecke im Hinblick auf andere Vorrichtungen von Bedeutung, in denen der Halbleiter verwendet wird.
  • 3 und 4 zeigen eine angeschnittene Ansicht sowohl der Oberseite als auch der Unterseite des eingehausten Halbleiters 100 in dieser ersten Ausführungsform. Ein aus dieser Ansicht ersichtliches Merkmal ist die Halbätzung 114, 116 auf sowohl dem thermischen Clip 101 als auch dem Source-Pad 108. Die Halbätzung 114 um den thermischen Clip 101 legt das nichtleitende Formmaterial 103 fest. In ähnlicher Weise legt die Halbätzung 116 um das Source-Pad 108 das nichtleitende Formmaterial 103 an der Vorrichtung fest, so dass die eingehauste Halbleitervorrichtung 100 entsteht.
  • Von der angeschnittenen Ansicht in 3 nach innen gesehen, verbindet eine Schicht Lotpaste 115 den thermischen Clip 101 mit dem Drain-Bereich des Flip-Chips 112. Der Flip-Chip 112 weist an einer Seite einen Drain-Bereich auf, wobei die gegenüberliegende Seite die Source- und Gatebereiche enthält. In dieser ersten Ausführungsform zeigt der Flip-Chip 112 einen der nicht freiliegenden Oberfläche des thermischen Clips 101 zugewandten Drain-Bereich. Das Drain-Pad 113 ist ebenfalls mit Lotpaste 115 an der nicht freiliegenden Oberfläche des thermischen Clips 101 befestigt. Der Flip-Chip 112 weist eine Anzahl Bumps auf, die sowohl von den Gate- als auch von den Source-Bereichen vorstehen und mit Lotpaste bedeckt sind, wodurch eine sichere Verbindung zwischen dem Source-Pad 108, dem Gate-Pad 109 und dem Flip-Chip 112 hergestellt wird. In dieser ersten Ausführungsform sind ein Gate-Bump 111 und mehrere Source-Bumps 110 vorhanden, die jeweils von dem Gate-Bereich bzw. dem Source-Bereich des Flip-Chips 112 vorstehen. Das Gate-Bump 111 und das Gate-Pad 109 sowie die Source-Bumps 110 und das Source-Pad 108 sind jeweils mit Lotpaste befestigt.
  • Weiterhin steht ein Steg 107 von dem Source-Pad 108 vor. Der Steg 107 verbindet das Source-Pad mit dem Leadframe. Generell wird der Leadframe bei der Herstellung genutzt. Der Leadframe enthält die Source-, Gate- und Drain-Leiter und -Pads oder eine Chipbefestigungs-Pad und Leiter. Diese Leadframes haben ein Array-Format, in dem sie alle durch Verbindungsschienen verbunden sind. Diese Verbindungsschienen verlaufen parallel zueinander, wobei das Chipbefestigungs-Pad und Leiter, beispielsweise zwischen den zwei Verbindungsschienen, durch Stege gestützt werden. Die Stege stützen das Chipbefestigungs-Pad während der Herstellung und befestigen das Chipbefestigungs-Pad, das in der Mitte aufgehängt ist, an den Verbindungsschienen. Sobald die Halbleiterchips an dem Chipbefestigungs-Pad in dem Leadframe befestigt sind und der Leadframe der Formung unterzogen wird, können sie dann zu einzelnen Stücken geschnitten oder aus dem Leadframe herausgestanzt werden, so dass eine eingehauste Halbleitervorrichtung zurückbleibt. In diesem Fall stützen die Stege 107 das Source-Pad 108 während der Montage.
  • 4 zeigt eine angeschnittene Ansicht des unten freiliegenden Source-Pads 108 des eingehausten Halbleiters 100 in der ersten Ausführungsform. Das Source-Pad 108 weist um seinen Umfang Halbätzung 116 auf, um das Formmaterial 103 an der Vorrichtung 100 festzulegen. Das Gate-Pad 109 und das Drain-Pad 113 stehen nicht in direktem Kontakt mit dem Source-Pad 108. Das Formmaterial 103 umgibt die Kanten des Source-Pads 108 vollständig, wobei eine Oberfläche des Source-Pads 108 durch das Formmaterial 103 freiliegt, so dass das Source-Pad 108 nicht direkt mit dem Gate-Pad 109 und dem Drain-Pad 113 in Kontakt steht. Weiterhin bedeckt das Formmaterial 103 teilweise die Source-Leiter 105, Gate-Leiter 104 und Drain-Leiter 106, so dass die Leiter durch das Formmaterial 103 freiliegen. Der Steg 107, der ein Überrest des Leadframes ist, ist an der Seite am nächsten an dem Drain-Pad 113 zu sehen, die sich von dem Source-Pad 108 erstreckt. Das Gate-Pad 109 weist einen Gate-Leiter 104 auf, der sich davon erstreckt und ebenfalls eine Halbätzung 118 aufweist. Wieder ist die Halbätzung 118 dabei von Nutzen, das Formmaterial 103 zur korrekten Einhausung der Vorrichtung an der Struktur festzulegen.
  • 5 ist eine Explosionsansicht der eingehausten Halbleitervorrichtung von oben nach unten und zeigt: den thermischen Clip 101 mit einer Halbätzung 114 um seinen Umfang; den Flip-Chip 112 mit dem Drain-Bereich, der dem thermischen Clip 101 zugewandt ist; das Source-Pad 109 mit Source-Leitern 105 und mit Lotpaste 117 zur Aufnahme und Befestigung der Bumps auf dem Source-Bereich des Flip-Chips 112; das Gate-Pad 109 mit einem Gate-Leiter 104 und mit Lotpaste 117 zur Aufnahme und Befestigung des Gate-Bumps auf dem Flip-Chip 112 an dem Gate-Pad 109; das Drain-Pad 113 mit Drain-Leitern 106 sowie das Formmaterial 103 zum Kapseln der Vorrichtung.
  • 6 ist eine Schnittansicht der eingehausten Halbleitervorrichtung 100. Von links nach rechts ist der Gate-Leiter 104 teilweise mit Formmaterial 103 bedeckt dargestellt. Bei Betrachtung des Gate-Pads 109 ist die Halbätzung 118 zu sehen, und ebenso das Formmaterial 103 zwischen dem Gate-Pad 109 und dem Source-Pad 108, so dass die beiden Strukturen elektrisch isoliert sind. Außerdem ist die Halbätzung 116 um den Umfang des Source-Pads 108 zu sehen. Sowohl auf dem Source-Pad 108 als auch auf dem Gate-Pad 109 befindet sich Lotpaste 117, welche die Source-Bumps 110 und das Gate-Bump 111, die von dem Flip-Chip 112 vorstehen, mit dem Source-Pad 108 bzw. dem Gate-Pad 109 verbinden. Der Drain-Bereich des Flip-Chips 112 ist mit Lotpaste 115 an dem thermischen Clip 101 befestigt. Das Drain-Pad 113 ist ebenfalls mit Lotpaste 115 auf derselben Oberfläche wie der Flip-Chip 112 an dem thermischen Clip 101 befestigt. Das Drain-Pad 113 und der Flip-Chip 112 sind ebenfalls durch das Formmaterial 112 elektrisch isoliert. Die Drain-Leiter 106 erstrecken sich durch das Formmaterial 103. Die Drain-Leiter 106, Source-Leiter [in dieser Figur nicht dargestellt] und der Gate-Leiter 104 sind mit dem unten freiliegenden Source-Pad 108 koplanar, wodurch eine Grundfläche erzeugt wird.
  • In einer zweiten Ausführungsform zeigen 7 und 8 eine eingehauste Halbleitervorrichtung 200 mit einem oben freiliegenden Source-Pad. 7 zeigt eine Oberfläche des Source-Pads 201, die durch das Formmaterial 203 freiliegt. Das Gate-Pad 202 liegt ebenfalls durch das Formmaterial 203 frei, ist jedoch mit nichtleitendem Lack bedeckt. Der Gate-Leiter 205, die Source-Leiter 206 und die Drain-Leiter 207 liegen durch das Formmaterial 203 frei. 8 zeigt die Unterseite des eingehausten Halbleiters 200, wobei eine Oberfläche des thermischen Clips 209 durch das Formmaterial 203 freiliegt. Der Gate-Leiter 205, die Source-Leiter 206 und die Drain-Leiter 207 sind mit dem thermischen Clip 209 koplanar, wodurch eine Grundfläche erzeugt wird.
  • 9 und 10 sind angeschnittene Ansichten der zweiten Ausführungsform, gesehen von oben und unten. Bezüglich 9 ist das Merkmal der Halbätzung 211 um das Source-Pad 201 zum Festlegen des Formmaterials 203 an dem Source-Pad 201 sichtbar. Das Source-Pad 201 weist einen Steg 208 auf, der ein Überrest des Leadframes ist. Das Gate-Pad 202 weist eine Halbätzung 218 zum Festlegen des Formmaterials 203 an dem Gate-Pad 202 auf. Das Formmaterial 203 umgibt das Source-Pad 201 vollständig, so dass keine direkte Verbindung zwischen dem Source-Pad 203 und entweder dem Gate-Pad 202 oder dem Drain-Pad 210 besteht.
  • 10 zeigt die Unteransicht des eingehausten Halbleiters 200. Der thermische Clip 209 weist um den Umfang Halbätzung 216 auf, um das nichtleitende Formmaterial 203 festzulegen. Das Drain-Pad 210 und der Flip-Chip 212 haften mit Lotpaste 213 an der nicht freiliegenden Oberfläche des thermischen Clips 210. Der Flip-Chip 212 weist an einer Seite des Chips einen Drain-Bereich auf und weist an der gegenüberliegenden Seite einen Gate- und Source-Bereich auf. Der Flip-Chip 212 weist ein Gate-Bump 215 und Source-Bumps 214 auf, die von dem jeweiligen Gate- und Source-Bereich auf dem Flip-Chip 212 vorstehen. Diese Bumps 214, 215 verbinden den Flip-Chip 212 mit dem Source-Pad 201 und dem Gate-Pad 202. Die Source-Leiter 206, der Gate-Leiter 205 und die Drain-Leiter 207 sind mit dem thermischen Clip 209 koplanar.
  • Bezüglich 11 wird eine Schnittansicht in die Halbleitervorrichtung 200 gezeigt. Der Gate-Leiter 205 und der Source-Leiter [in dieser Figur nicht dargestellt] sind mit dem thermischen Clip 209 koplanar. Der Gate-Leiter 205 ist teilweise mit dem nichtleitenden Formmaterial 203 bedeckt. Das Gate-Pad 202 ist mit dem Formmaterial 203 bedeckt, wodurch es von dem Source-Pad 201 isoliert ist. Das Gate-Pad 203 und das Source-Pad 201 weisen Lotpaste 217 auf, die das Gate-Bump 215 und die Source-Bumps 214, die von dem Flip-Chip 212 vorstehen, mit dem Gate-Pad 202 bzw. dem Source-Pad 201 verbinden. Auf der gegenüberliegenden Seite des Flip-Chips 212 befindet sich Lotpaste 213, die den Flip-Chip 112 an dem thermischen Clip 209 befestigt. Das Drain-Pad 210 ist auch mit Lotpaste 213 an dem thermischen Clip 209 befestigt. Das Formmaterial 203 trennt das Drain-Pad 210 von dem Flip-Chip 212 und bedeckt auch teilweise die Drain-Leiter 207. Die Drain-Leiter 207 sind mit dem thermischen Clip 209 koplanar.
  • 12, 12a, 13 und 13a zeigen zwei andere Ausführungsformen, bei denen die Flip-Chips 309, 409 mehrere Gate- und Source-Bereiche aufweisen. Insbesondere weisen die Flip-Chips 309, 409 zwei Gate-Bereiche und zwei Source-Bereiche auf. 12 und 12a zeigen einen eingehausten Halbleiter 300 mit oben freiliegendem Source-Pad in einer dritten Ausführungsform, während 13 und 13a einen eingehausten Halbleiter 400 mit oben freiliegendem thermischem Clip in einer vierten Ausführungsform zeigen.
  • 12 und 12a zeigen die Gate-Leiter 304, die sich von dem Gate-Pad 303 durch das nichtleitende Formmaterial 314 erstrecken. In ähnlicher Weise erstrecken sich die Source-Leiter 305 von dem Source-Pad 302 durch das nichtleitende Formmaterial 314. Das Source-Pad 320 liegt durch das Formmaterial 314 frei. Die Source-Leiter 305 und Gate-Leiter 304 haben Stufenform, so dass sie mit dem thermischen Clip 301 koplanar sind. Die in der Vorrichtung 300 erzeugte Grundfläche ist dieselbe wie die in der zweiten Ausführungsform erzeugte Grundfläche. Der thermische Clip 301 weist eine unten freiliegende Oberfläche durch das Formmaterial 314 auf und weist eine Halbätzung 313 auf, um das Formmaterial 314 festzulegen. Der Flip-Chip 309 und das Drain-Pad 308 sind mit Lotpaste an dem thermischen Clip 301 befestigt. Der Flip-Chip 309 ist mit Lotpaste, welche die Source-Bumps 311 bzw. Gate-Bumps 310 hält und aufnimmt, mit dem Source-Pad 302 und dem Gate-Pad 303 verbunden. Das Gate-Pad 303 und das Source-Pad 302 sind durch Formmaterial 314 voneinander getrennt, und die Source-Pads 302 weisen um den Umfang eine Halbätzung 312 auf, um das Formmaterial 314 festzulegen. Die Halbätzung 315 in dem Gate-Pad 303 ist auch aus der Perspektive in 12a zu sehen. Weiterhin weisen die Source-Pads 302 Stege 307 auf, die Überreste des bei der Herstellung verwendeten Leadframes sind. Diese Stege 307 trennen die beiden Drain-Pads 308 voneinander und erstrecken sich durch das Formmaterial 314.
  • 13 und 13a zeigen einen oben freiliegenden thermischen Clip 401 und ein unten freiliegendes Source-Pad 402 mit einem Flip-Chip 404 mit zwei Gate-Bereichen und Source-Bereichen entsprechend den beiden Gate-Pads 403, Source-Pads 402 und Drain-Pads 405. Die Source-Leiter 406 und Gate-Leiter 407 haben Knickflügelform, so dass sie mit dem Source-Pad 402 und den Drain-Leitern 406 koplanar sind. Die in dieser Vorrichtung erzeugte Grundfläche ist dieselbe wie die aus der ersten Ausführungsform. Die Source-Leiter 406, Gate-Leiter 407 und Drain-Leiter 406 sind mit dem Source-Pad 402 koplanar. Die Merkmale der Halbleitervorrichtung 400 sind denen der Halbleitervorrichtung 300 in 12 und 12a ähnlich, wobei jedoch der thermische Clip 301 oben freiliegt und ein Source-Pad 302 unten freiliegt, während der thermische Clip 401 und die Source-Pads 402 in 13 und 13a sich in entgegengesetzten Positionen befinden.
  • 14 zeigt einen Prozess zum Herstellen der eingehausten Halbleitervorrichtung. Das Herstellungsverfahren ist für die verschiedenen Ausführungsformen dasselbe, variiert jedoch hinsichtlich der Anzahl oder Typen der verwendeten Halbleiterchips sowie der Anzahl und Typen der Source-, Drain- und Gate-Strukturen (d. h. Strukturen, die sowohl das Pad als auch die Leiter enthalten). Lotpaste wird auf die Oberfläche des thermischen Clips abgegeben, der sich in einem Array-Format befindet, und der Drain-Bereich des Halbleiterchips wird an dem thermischen Clip befestigt (Schritt 501, 502). Sodann wird der thermische Clip mit dem befestigten Chip singuliert (Schritt 503). Der Leadframe wird dann vorbereitet, indem Lotpaste auf die Bereiche abgegeben wird, wo das Source-Pad und das Gate-Pad die Source- und Gate-Bumps auf dem Halbleiterchip aufnehmen (Schritt 504). Gleichzeitig wird die Paste auf das Drain-Pad zur Befestigung an dem thermischen Clip abgegeben (Schritt 504). Der thermische Clip mit dem Chip wird dann an dem Leadframe befestigt (Schritt 505). Ein Aufschmelzlötprozess wird verwendet, um schließlich zu verbonden: (1) den thermischen Clip und den Chip, (2) den thermischen Clip und das Drain-Pad, (3) das Gate-Pad und das Gate-Bump sowie (4) das Source-Pad und die Source-Bumps [nicht dargestellt].
  • Nach dem Aufschmelzlötprozess wird die Vorrichtung dann durch Anwendung eines nichtleitenden Formmaterials zum Kapseln der Vorrichtung eingehaust, wobei der thermische Clip, das Source-Pad sowie die Gate-, Source- und Drain-Leiter durch das Formmaterial frei bleiben (Schritt 506). Verfahren zum Formen der Vorrichtung sind dem Fachmann bekannt. Die eingehauste Vorrichtung kann dann markiert werden (Schritt 507). Nach dem Markieren der Vorrichtung wird sie beschnitten und geformt (Schritt 508). Die Vorrichtung wird dann mit jedem dem Fachmann bekannten Verfahren singuliert, beispielsweise durch Sägen, wodurch die Gate-, Source- und Drain-Pads von dem Leadframe-Array getrennt werden und die Stege von den Verbindungsschienen geschnitten werden, welche die Leadframe-Arrays verbinden (Schritt 509). Das entstehende Produkt ist eine eingehauste Halbleitervorrichtung mit zwei freiliegenden Oberflächen und Leitern, die mit der unten freiliegenden Oberfläche koplanar sind.
  • Die vorangehenden Ausführungsformen wurden im Zusammenhang mit einem Vertikal-Mosfet-Transistor beschrieben. Für den Fachmann versteht sich jedoch, dass eine Ersetzung durch andere Transistoren und Vorrichtungen möglich ist. Beispielsweise könnte der Mosfet durch einen Vertikal-Bipolartransistor ersetzt werden, wobei Emitterbereiche und -kontakte den Source-Bereichen und -Kontakten entsprechen, ein Basisbereich und -kontakt dem Gate-Bereich und den Gate-Kontakten entsprechen und ein Kollektorbereich und -kontakt dem Drain-Bereich und Drain-Kontakt entspricht.
  • Die Erfindung ist zwar in Bezug auf bevorzugte Ausführungsformen beschrieben worden, für den Fachmann versteht sich jedoch, dass verschiedene Änderungen vorgenommen werden können und Elemente daraus durch Äquivalente ersetzt werden können, um eine Anpassung an bestimmte Situationen vorzunehmen, ohne vom Umfang der Erfindung abzuweichen. Es ist daher beabsichtigt, dass die Erfindung nicht auf die besonderen Ausführungsformen beschränkt ist, die als bester zur Ausführung dieser Erfindung vorgesehener Modus offenbart sind, sondern dass die Erfindung alle Ausführungsformen umfasst, die innerhalb des Umfangs und Gedankens der beigefügten Ansprüche liegen.
  • Zusammenfassung
  • Die beanspruchte Erfindung ist eine eingehauste Halbleitervorrichtung mit zwei freiliegenden Oberflächen und ein Verfahren zur Herstellung der Vorrichtung. Ein thermischer Clip und ein oder mehrere Source-Pads liegen an entgegengesetzten Enden der Vorrichtung durch ein zum Einhausen der Vorrichtung verwendetes, nichtleitendes Formmaterial frei. Der thermische Clip und das Source-Pad können entweder oben oder unten freiliegen. Die Gate-, Source- und Drain-Leiter liegen durch das Formmaterial frei, und alle Leiter sind mit der unten freiliegenden Oberfläche koplanar. Die Vorrichtung kann mehrere Halbleiterchips oder Chips mit unterschiedlichen Größen aufweisen und dabei dennoch eine einzige, konstante Grundfläche haben. Das Verfahren zur Herstellung erfordert die Befestigung des Halbleiterchips an einem thermischen Clip und dann die Befestigung des Chips mit dem befestigten thermischen Clip an einem Leadframe. Die so entstehende Vorrichtung wird dann geformt, markiert, beschnitten und singuliert, in dieser Reihenfolge, wobei eine eingehauste Halbleitervorrichtung mit zwei freiliegenden Oberflächen erzeugt wird.
    • 100
    eingehauster Halbleiter mit oben freiliegendem thermischem Clip
    101
    thermischer Clip
    103
    Formmaterial
    104
    Gate-Leiter
    105
    Source-Leiter
    106
    Drain-Leiter
    107
    Steg
    108
    Source-Pad
    109
    Gate-Pad
    110
    Source-Bumps
    111
    Gate-Bumps
    112
    Flip-Chip
    113
    Drain-Pad
    114
    Halbätzung um thermischen Clip
    115
    Lotpaste zum Befestigen von thermischem Clip und Drain-Pad an Flip-Chip
    116
    Halbätzung um Source-Pad
    117
    Lotpaste zum Befestigen von Source-Pad und Gate-Pad an Flip-Chip
    118
    Halbätzung um Gate-Pad
    200
    Halbleiter mit oben freiliegendem Source-Pad
    201
    Source-Pad
    202
    Gate-Pad
    203
    Formmaterial
    205
    Gate-Leiter
    206
    Source-Leiter
    207
    Drain-Leiter
    208
    Steg
    209
    thermischer Clip
    210
    Drain-Pad
    211
    Halbätzung um Source-Pad
    212
    Flip-Chip
    213
    Lotpaste zum Befestigen von thermischem Clip und Drain-Pad an Flip-Chip
    214
    Source-Bumps
    215
    Gate-Bumps
    216
    Halbätzung um thermischen Clip
    217
    Lotpaste zum Befestigen von Gate-Pad und Source-Pad an Flip-Chip
    218
    Halbätzung um Gate-Pad
    300
    eingehauster Halbleiter mit oben freiliegenden Source-Pads mit Flip-Chip, mit mehreren Source- und Gate-Bereichen
    301
    thermischer Clip
    302
    Source-Pad
    303
    Gate-Pad
    304
    Gate-Leiter
    305
    Source-Leiter
    306
    Drain-Leiter
    307
    Steg
    308
    Drain-Pad
    309
    Flip-Chip
    310
    Gate-Bumps
    311
    Source-Bumps
    312
    Halbätzung um Source-Pad
    313
    Halbätzung um thermischen Clip
    314
    Formmaterial
    315
    Halbätzung um Gate-Pad
    400
    eingehauster Halbleiter mit oben freiliegendem thermischem Clip mit Flip-Chip, mit mehreren Source- und Gatebereichen
    401
    thermischer Clip
    402
    Source-Pad
    403
    Gate-Pad
    404
    Gate-Leiter
    405
    Source-Leiter
    406
    Drain-Leiter
    407
    Steg
    408
    Drain-Pad
    409
    Flip-Chip
    410
    Gate-Bumps
    411
    Source-Bumps
    412
    Halbätzung um Source-Pad
    413
    Halbätzung um thermischen Clip
    414
    Formmaterial
    415
    Halbätzung um Gate-Pad
    Schritt 501
    Abgeben von Lotpaste auf thermischen Clip und Drain-Bereich eines Halbleiterchips
    Schritt 502
    Befestigen des Flip-Chips an thermischem Clip
    Schritt 503
    Singulieren des thermischen Clips
    Schritt 504
    Abgeben von Lotpaste auf Leadframe
    Schritt 505
    Befestigen von Halbleiterchip und thermischem Clip an Leadframe
    Schritt 506
    Formmaterial-Kapselung
    Schritt 507
    Markieren der eingehausten Vorrichtung
    Schritt 508
    Beschneiden und Formen der eingehausten Vorrichtung
    Schritt 509
    Singulieren der eingehausten Vorrichtung

Claims (14)

  1. Eingehauste Halbleitervorrichtung, umfassend: a. wenigstens einen Halbleiterchip, umfassend einen Vertikaltransistor, der wenigstens einen Steuerbereich und wenigstens einen ersten Anschlussbereich und einen zweiten Anschlussbereich aufweist; b. einen thermischen Clip mit einer ersten Oberfläche und einer zweiten Oberfläche, wobei die zweite Oberfläche des thermischen Clips mit dem zweiten Anschlussbereich des zweiten Halbleiterchips verbunden ist; c. wenigstens eine erste Anschluss-Padstruktur mit einer ersten Oberfläche, einer zweiten Oberfläche und wenigstens einem ersten Anschlussleiter, der sich von einer Seite der ersten Anschluss-Padstruktur erstreckt, wobei der erste Anschlussbereich des Halbleiterchips mit der ersten Oberfläche der ersten Anschluss-Padstruktur verbunden ist; d. wenigstens eine Steuer-Padstruktur mit einer ersten Oberfläche, einer zweiten Oberfläche und wenigstens einem Steuerleiter, der sich von einem Ende der Steuer-Padstruktur erstreckt, wobei der Steuerbereich des Halbleiterchips mit der ersten Oberfläche der Steuer-Padstruktur verbunden ist; e. wenigstens eine zweite Anschluss-Padstruktur mit einer ersten Oberfläche, einer zweiten Oberfläche und wenigstens einem zweiten Anschlussleiter, der sich von einem Ende der zweiten Anschlussleiter-Padstruktur erstreckt, wobei die erste Oberfläche des zweiten Anschluss-Pads mit der zweiten Oberfläche des thermischen Clips verbunden ist; und f. ein nichtleitendes Formmaterial, das den Halbleiterchip kapselt, wobei die erste Oberfläche des thermischen Clips und die zweite Oberfläche der ersten Anschluss-Padstruktur durch das nichtleitende Formmaterial freiliegen und wobei der Steuerleiter, der erste Anschlussleiter und der zweite Anschlussleiter durch das nichtleitende Formmaterial freiliegen.
  2. Vorrichtung gemäß Anspruch 1, wobei die erste Oberfläche des thermischen Clips durch das Formmaterial oben freiliegt und und die zweite Oberfläche der ersten Anschluss-Padstruktur durch das Formmaterial unten freiliegt.
  3. Vorrichtung gemäß Anspruch 2, wobei der Steuerleiter, der erste Anschlussleiter und der zweite Anschlussleiter zu der unten freiliegenden zweiten Oberfläche der ersten Anschluss-Padstruktur koplanar sind.
  4. Vorrichtung gemäß Anspruch 1, wobei die zweite Oberfläche der ersten Anschluss-Padstruktur durch das Formmaterial oben freiliegt und die erste Oberfläche des thermischen Clips durch das Formmaterial unten freiliegt.
  5. Vorrichtung gemäß Anspruch 4, wobei der Steuerleiter, der erste Anschlussleiter und der zweite Anschlussleiter zu der unten freiliegenden ersten Oberfläche des thermischen Clips koplanar sind.
  6. Vorrichtung gemäß Anspruch 1, wobei der Halbleiterchip ein Mosfet ist und der erste Anschlussbereich ein Source-Bereich ist, der Steuerbereich ein Gate-Bereich ist, der zweite Anschlussbereich ein Drain-Bereich ist und wobei die erste Anschluss-Padstruktur und der erste Anschlussleiter ein Source-Pad und -Leiter sind, die Steuer-Padstruktur und der Steuerleiter ein Gate-Pad und -Leiter sind und die zweite Anschluss-Padstruktur und der zweite Anschlussleiter ein Drain-Pad und -Leiter sind.
  7. Vorrichtung gemäß Anspruch 1, wobei der Halbleiterchip ein Bipolartransistor ist und der erste Anschlussbereich ein Emitterbereich ist, der Steuerbereich ein Basisbereich ist und der zweite Anschlussbereich ein Kollektorbereich ist und wobei die erste Anschluss-Padstruktur und der erste Anschlussleiter ein Emitter-Pad und -Leiter sind, die Steuer-Padstruktur und der Steuerleiter ein Basis-Pad und -Leiter sind und die zweite Anschluss-Padstruktur und der zweite Anschlussleiter ein Kollektor-Pad und -Leiter sind.
  8. Verfahren zur Herstellung einer eingehausten Halbleitervorrichtung, wobei das Verfahren umfasst: a. Bereitstellen wenigstens eines Halbleiterchips, der einen Transistor umfasst, welcher wenigstens einen Steuerbereich und wenigstens einen ersten Anschlussbereich und einen zweiten Anschlussbereich aufweist; b. Bereitstellen eines thermischen Clips mit einer ersten Oberfläche und einer zweiten Oberfläche c. Bereitstellen eines Leadframe-Arrays in Matrixformat, wobei der Leadframe umfasst: wenigstens eine erste Anschluss-Padstruktur mit wenigstens einem ersten Anschlussleiter, der sich von einer Seite der ersten Anschlussleiter-Padstruktur erstreckt; wenigstens eine Steuer-Padstruktur mit wenigstens einem Steuerleiter, der sich von einem Ende der Steuer-Padstruktur erstreckt; und wenigstens eine zweite Anschluss-Padstruktur mit wenigstens einem zweiten Anschlussleiter, der sich von einem Ende der zweiten Anschluss-Padstruktur erstreckt, wobei der Leadframe eine erste Oberfläche und eine zweite Oberfläche aufweist; d. Bereitstellen eines nichtleitenden Formmaterials; e. Befestigen des zweiten Anschlussbereichs des Halbleiterchips an der zweiten Oberfläche des thermischen Clips; f. Befestigen des Steuerbereichs des Halbleiterchips an der ersten Oberfläche der Steuer-Padstruktur und des ersten Anschlussbereichs an der ersten Oberfläche der ersten Anschluss-Padstruktur in dem Leadframe; g. Befestigen der zweiten Oberfläche des thermischen Clips an der ersten Oberfläche der zweiten Anschluss-Padstruktur in dem Leadframe; h. Kapseln des Halbleiterchips, des thermischen Clips und des Leadframes mit dem nichtleitenden Formmaterial, wobei die erste Oberfläche des thermischen Clips und die erste Anschluss-Padstruktur auf der zweiten Oberfläche des Leadframes und der Steuerleiter, die ersten Anschlussleiter und die zweiten Anschlussleiter durch das Formmaterial freiliegen.
  9. Verfahren gemäß Anspruch 8, weiterhin umfassend das Befestigen des Halbleiterchips, des Leadframes und des thermischen Clips mit Lotpaste.
  10. Verfahren gemäß Anspruch 9, weiterhin umfassend die Verwendung eines Aufschmelzlötprozesses vor der Kapselung.
  11. Verfahren gemäß Anspruch 10, weiterhin umfassend das Markieren der Vorrichtung.
  12. Verfahren gemäß Anspruch 11, weiterhin umfassend das Singulieren der Vorrichtung von dem Leadframe.
  13. Verfahren gemäß Anspruch 8, wobei der Halbleiterchip ein Mosfet ist und der erste Anschlussbereich ein Source-Bereich ist, der Steuerbereich ein Gate-Bereich ist, der zweite Anschlussbereich ein Drain-Bereich ist und wobei die erste Anschluss-Padstruktur und der erste Anschlussleiter ein Source-Pad und -Leiter sind, die Steuer-Padstruktur und der Steuerleiter ein Gate-Pad und -Leiter sind und die zweite Anschluss-Padstruktur und der zweite Anschlussleiter ein Drain-Pad und -Leiter sind.
  14. Verfahren gemäß Anspruch 8, wobei der erste Halbleiterchip ein Bipolartransistor ist und der erste Anschlussbereich ein Emitterbereich ist, der Steuerbereich ein Basisbereich ist und der zweite Anschlussbereich ein Kollektorbereich ist, wobei der Basisbereich zwischen dem Emitter- und dem Kollektorbereich angeordnet ist und wobei die erste Anschluss-Padstruktur und der erste Anschlussleiter ein Emitter-Pad und -Leiter sind, die Steuer-Padstruktur und der Steuerleiter ein Basis-Pad und -Leiter sind und die zweite Anschluss-Padstruktur und der zweite Anschlussleiter ein Kollektor-Pad und -Leiter sind.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11600558B2 (en) 2019-04-12 2023-03-07 Infineon Technologies Ag Plurality of transistor packages with exposed source and drain contacts mounted on a carrier

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090057852A1 (en) * 2007-08-27 2009-03-05 Madrid Ruben P Thermally enhanced thin semiconductor package
US7629676B2 (en) * 2006-09-07 2009-12-08 Infineon Technologies Ag Semiconductor component having a semiconductor die and a leadframe
KR101340512B1 (ko) * 2006-12-01 2013-12-12 삼성디스플레이 주식회사 반도체 칩 패키지 및 이를 포함하는 인쇄 회로 기판어셈블리
US8106501B2 (en) 2008-12-12 2012-01-31 Fairchild Semiconductor Corporation Semiconductor die package including low stress configuration
GB2451077A (en) * 2007-07-17 2009-01-21 Zetex Semiconductors Plc Semiconductor chip package
JP2009043820A (ja) 2007-08-07 2009-02-26 Rohm Co Ltd 高効率モジュール
US8816482B2 (en) * 2007-12-11 2014-08-26 United Test And Assembly Center Ltd. Flip-chip leadframe semiconductor package
US8063472B2 (en) * 2008-01-28 2011-11-22 Fairchild Semiconductor Corporation Semiconductor package with stacked dice for a buck converter
US20090230519A1 (en) * 2008-03-14 2009-09-17 Infineon Technologies Ag Semiconductor Device
US8680658B2 (en) * 2008-05-30 2014-03-25 Alpha And Omega Semiconductor Incorporated Conductive clip for semiconductor device package
US8023279B2 (en) * 2009-03-12 2011-09-20 Fairchild Semiconductor Corporation FLMP buck converter with a molded capacitor and a method of the same
US8003496B2 (en) * 2009-08-14 2011-08-23 Stats Chippac, Ltd. Semiconductor device and method of mounting semiconductor die to heat spreader on temporary carrier and forming polymer layer and conductive layer over the die
US8354303B2 (en) * 2009-09-29 2013-01-15 Texas Instruments Incorporated Thermally enhanced low parasitic power semiconductor package
CN102738022B (zh) * 2011-04-15 2017-05-17 飞思卡尔半导体公司 组装包括绝缘衬底和热沉的半导体器件的方法
US8436429B2 (en) * 2011-05-29 2013-05-07 Alpha & Omega Semiconductor, Inc. Stacked power semiconductor device using dual lead frame and manufacturing method
US9653370B2 (en) * 2012-11-30 2017-05-16 Infineon Technologies Austria Ag Systems and methods for embedding devices in printed circuit board structures
US9070721B2 (en) 2013-03-15 2015-06-30 Semiconductor Components Industries, Llc Semiconductor devices and methods of making the same
KR102153041B1 (ko) * 2013-12-04 2020-09-07 삼성전자주식회사 반도체소자 패키지 및 그 제조방법
EP4148779A1 (de) * 2021-09-14 2023-03-15 Nexperia B.V. Halbleiterbauelement und verfahren zur herstellung
JP6198068B2 (ja) 2014-11-19 2017-09-20 株式会社デンソー 電子装置
JP6201966B2 (ja) 2014-11-25 2017-09-27 株式会社デンソー 電子装置
JP6488752B2 (ja) * 2015-02-19 2019-03-27 株式会社オートネットワーク技術研究所 基板ユニット
US9685398B2 (en) * 2015-03-27 2017-06-20 Fairchild Semiconductor Corporation Thin semiconductor device packages
KR101652423B1 (ko) * 2016-07-07 2016-08-30 제엠제코(주) 핑거 클립 본딩 반도체 패키지
US10825757B2 (en) 2016-12-19 2020-11-03 Nexperia B.V. Semiconductor device and method with clip arrangement in IC package
US10727151B2 (en) * 2017-05-25 2020-07-28 Infineon Technologies Ag Semiconductor chip package having a cooling surface and method of manufacturing a semiconductor package
US11302613B2 (en) 2019-07-17 2022-04-12 Infineon Technologies Ag Double-sided cooled molded semiconductor package
US10886199B1 (en) 2019-07-17 2021-01-05 Infineon Technologies Ag Molded semiconductor package with double-sided cooling

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6521982B1 (en) * 2000-06-02 2003-02-18 Amkor Technology, Inc. Packaging high power integrated circuit devices
US6870254B1 (en) * 2000-04-13 2005-03-22 Fairchild Semiconductor Corporation Flip clip attach and copper clip attach on MOSFET device
US6777786B2 (en) * 2001-03-12 2004-08-17 Fairchild Semiconductor Corporation Semiconductor device including stacked dies mounted on a leadframe
US6756658B1 (en) * 2001-04-06 2004-06-29 Amkor Technology, Inc. Making two lead surface mounting high power microleadframe semiconductor packages
US6891256B2 (en) * 2001-10-22 2005-05-10 Fairchild Semiconductor Corporation Thin, thermally enhanced flip chip in a leaded molded package
US6777800B2 (en) * 2002-09-30 2004-08-17 Fairchild Semiconductor Corporation Semiconductor die package including drain clip
JP2004349347A (ja) * 2003-05-20 2004-12-09 Rohm Co Ltd 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11600558B2 (en) 2019-04-12 2023-03-07 Infineon Technologies Ag Plurality of transistor packages with exposed source and drain contacts mounted on a carrier
US11915999B2 (en) 2019-04-12 2024-02-27 Infineon Technologies Ag Semiconductor device having a carrier, semiconductor chip packages mounted on the carrier and a cooling element

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Publication number Publication date
KR20080080347A (ko) 2008-09-03
US7816178B2 (en) 2010-10-19
US7576429B2 (en) 2009-08-18
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US20070161151A1 (en) 2007-07-12
WO2007079399A3 (en) 2008-08-14
US20090269885A1 (en) 2009-10-29
TW200729433A (en) 2007-08-01

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