DE102008061068B4 - Elektronikbauelement und Verfahren zur Herstellung eines Elektronikbauelements - Google Patents

Elektronikbauelement und Verfahren zur Herstellung eines Elektronikbauelements Download PDF

Info

Publication number
DE102008061068B4
DE102008061068B4 DE102008061068A DE102008061068A DE102008061068B4 DE 102008061068 B4 DE102008061068 B4 DE 102008061068B4 DE 102008061068 A DE102008061068 A DE 102008061068A DE 102008061068 A DE102008061068 A DE 102008061068A DE 102008061068 B4 DE102008061068 B4 DE 102008061068B4
Authority
DE
Germany
Prior art keywords
structural element
die pad
system carrier
bus
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE102008061068A
Other languages
English (en)
Other versions
DE102008061068A1 (de
Inventor
Thomas Bemmerl
Thomas Mende
Bernd Rakow
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102008061068A1 publication Critical patent/DE102008061068A1/de
Application granted granted Critical
Publication of DE102008061068B4 publication Critical patent/DE102008061068B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49531—Additional leads the additional leads being a wiring board
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48253—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a potential ring of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

Elektronikbauelement (50; 50'; 100; 150; 250; 350; 450; 550), umfassend: einen Systemträger (54; 154; 254; 354; 454; 554), der eine erste Fläche (82) umfasst, die ein Die-Pad (58; 158; 258; 358; 458; 558) definiert, und mehrere Anschlussdrähte (60), die konfiguriert sind, mit einem an das Die-Pad (58; 158; 258; 358; 458; 558) angebrachten Chip (52; 152; 252; 352; 452; 552) zu kommunizieren, mindestens einen von dem Die-Pad (58; 158; 258; 358; 458; 558) aus verlaufenden Haltesteg (62; 162; 262; 362; 462; 562) und einen Massering (66), der um das Die-Pad (58; 158; 258; 358; 458; 558) herum angeordnet ist und integral mit dem Systemträger (54; 154; 254; 354; 454; 554) und dem Haltesteg (62; 162; 262; 362; 462; 562) ausgebildet ist; ein erstes Strukturelement (80; 180; 280; 380; 480; 580), das von der ersten Fläche (82) des Systemträgers (54; 154; 254; 354; 454; 554) getrennt ist und daran gekoppelt ist; mindestens ein elektrisches Verbindungsstück (72a), das zwischen den Chip (52; 152; 252; 352; 452; 552) und das erste Strukturelement (80; 180; 280; 380; 480; 580) gekoppelt ist; und mindestens ein elektrisches Verbindungsstück (72b), das zwischen das erste Strukturelement (80; 180; 280; 380; 480; 580) und einen der mehreren Anschlussdrähte (60) gekoppelt ist.

Description

  • Die Erfindung betrifft ein Elektronikbauelement und ein Verfahren zur Herstellung eines Elektronikbauelements.
  • Integrierte Schaltungschips sind herkömmlicherweise in einem Baustein eingeschlossen, der Schutz vor Umgebungsbedingungen bietet. Eine Form von Baustein ist ein Baustein ohne Anschlussdrähte mit einem Träger, der eine Schnittstelle für eine elektrische Verbindung zu anderen Bauelementen definiert. Eine andere Form von Baustein ist ein mit Anschlussdrähten versehener Baustein mit Anschlussdrähten, die eine elektrische Zusammenschaltung zwischen dem Chip und einer anderen elektrischen Komponente wie etwa einer gedruckten Leiterplatte oder einer Mutterplatine ermöglichen. Ein derartiger, mit Anschlussdrähten versehener Halbleiterbaustein ist ein Quad-Flat-Package mit einem tragenden Systemträger, einem oder mehreren elektrisch an den Systemträger gekoppelten Chips, über dem Systemträger und dem oder den Chips ausgeformtem Kapselungsmaterial und mehreren von dem Kapselungsmaterial verlaufenden Anschlussdrähten.
  • Der Systemträger wird aus Metall gestanzt oder geätzt, so dass er das Die-Pad oder die Insel enthält, wobei Haltestege von dem Die-Pad aus verlaufen, einen Stromsteg und einen Massering, der konfiguriert ist, mit dem Die-Pad zu kommunizieren, und die Anschlussdrähte. Die Anschlussdrähte enthalten Eingangs-/Ausgangsanschlussdrähte, wobei mindestens ein Anschlussdraht an den Stromsteg gekoppelt ist, und mindestens einen an den Massering gekoppelten Anschlussdraht. Verbindungsstücke sind geeigneterweise zwischen den Anschlussdrähten und dem Chip verdrahtet. Der Leistungssteg und der Massering sind mit vordefinierten Anschlussdrähten verbunden. Infolgedessen und notwendigerweise sind einige der Anschlussdrähte mit dem Stromsteg verbunden und einige der Anschlussdrähte mit dem Massering verbunden. Die Verwendung der Anschlussdrähte zum Verbinden mit dem Stromsteg und/oder dem Massering reduziert unerwünschterweise die Anzahl der verbleibenden und verfügbaren Eingangs-/Ausgangsanschlussdrähte zum Ausbilden eines elektrischen Wegs zum Chip. Außerdem erfordert jedes neue Chiplayout ein anderes Systemträgerdesign.
  • Die Druckschrift US 6 798 046 B1 beschreibt ein Halbleiter-Package mit einer Ringstruktur um ein Die-Pad herum, auf dem ein Halbleiterchip montiert ist. Die Ringstruktur ist mit dem Halbleiterchip und mit zumindest einem von mehreren Anschlüssen (leads) eines Leiterrahmens (leadframe) elektrisch verbunden.
  • Die Druckschrift US 5 818 102 A beschreibt ein Package mit einem integrierten Schaltkreis und einem Leiterrahmen, das zwei um den integrierten Schaltkreis herum verlaufende Spannungs- und Massebusse aufweist, die dazu genutzt werden, einzelne Kontakte des integrierten Schaltkreises mit einzelnen Leads des Leiterrahmens zu verbinden.
  • Die Druckschrift US 5 936 303 A beschreibt ein Halbleiter-Package mit einem Kühlkörper und einem auf dem Kühlkörper angebrachten strukturierten Leiterrahmen, der einen Spannungskorridor und einen Massekorridor aufweist, die um eine zentrale Öffnung des Leadframes herum angeordnet sind, wobei die Öffnung dazu dient, einen Chip aufzunehmen, so dass der Chip in direktem Kontakt mit dem Kühlkörper steht.
  • Die Druckschrift US 6 258 629 B1 beschreibt ein Halbleiter-Package mit einer integrierten Schaltung, die auf einem zentralen Die-Pad eines Leiterrahmens angebracht ist, und einem ebenen Metallring, der um das Die-Pad herum verläuft und gegenüber dem Die-Pad isoliert ist.
  • Die Druckschrift US 6 630 733 B2 beschreibt ein Halbleiter-Package mit einem Halbleiterchip und einem Leiterrahmen, der einen erweiterten Lead-Anschluss aufweist, der um einen Teil des Umfangs des Halbleiterchips herum verläuft. Der erweiterte Lead-Anschluss bildet einen Spannungs- oder Masseanschluss und sorgt für die nötige Flexibilität beim Anschließen der Leads.
  • Aus diesen und anderen Gründen besteht ein Bedarf an der vorliegenden Erfindung.
  • Ein Aspekt liefert ein Elektronikbauelement, das folgendes enthält: einen Systemträger mit einer ersten Fläche, die ein Die-Pad definiert, und mehreren Anschlussdrähten, die konfiguriert sind, mit einem an dem Die-Pad angebrachten Chip zu kommunizieren, mindestens einem von dem Die-Pad aus verlaufenden Haltesteg und einem Massering, der um das Die-Pad herum angeordnet ist und integral mit dem Systemträger und dem Haltesteg ausgebildet ist, ein erstes Strukturelement, das von einer ersten Fläche des Systemträgers getrennt und daran gekoppelt ist, mindestens ein elektrisches Verbindungsstück, das zwischen den Chip und das erste Strukturelement gekoppelt ist, und mindestens ein elektrisches Verbindungsstück, das zwischen das erste Strukturelement und einen der mehreren Anschlussdrähte gekoppelt ist.
  • Die beiliegenden Zeichnungen sind aufgenommen, um ein eingehendes Verständnis der Ausführungsformen zu vermitteln, und sind in diese Spezifikation aufgenommen und stellen einen Teil dieser dar. Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung der Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der damit einhergehenden Vorteile von Ausführungsformen lassen sich ohne weiteres verstehen, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind relativ zueinander nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
  • 1 ist eine Draufsicht auf einen Halbleiterbaustein gemäß einer Ausführungsform.
  • 2 ist eine Querschnittsansicht des Halbleiterbausteins von 1 mit einem Strukturelement, das von einer Fläche eines Systemträgers getrennt und daran gekoppelt ist.
  • 3A ist ein Flussdiagramm eines Fabrikationsprozesses für einen Halbleiterbaustein mit einem Open-Tool-Systemträger (Offenes-Werkzeug-Systemträger) gemäß einer Ausführungsform.
  • 3B ist eine Draufsicht auf einen Abschnitt eines Systemträgerstreifens mit einem Strukturelement, das an Haltestege eines Systemträgers gemäß einer Ausführungsform gekoppelt ist.
  • 3C ist eine Draufsicht auf den Systemträgerstreifen von 3B mit einem Chip, der an einer Insel des Systemträgers gemäß einer Ausführungsform angebracht ist.
  • 3D ist eine Draufsicht auf den Systemträgerstreifen von 3C mit einem Verbindungsstück, das elektrisch zwischen den Chip und das Strukturelement gemäß einer Ausführungsform geschaltet ist.
  • 3E ist eine Draufsicht auf den Systemträgerstreifen von 3D mit einem Verbindungsstück, das elektrisch zwischen das Strukturelement und einen Anschlussdraht des Systemträgers gemäß einer Ausführungsform geschaltet ist.
  • 3F ist eine Draufsicht auf den in 3E gezeigten Systemträger mit Kapselungsmaterial, das über den Systemträger, den Chip, das Strukturelement und einen Abschnitt der Anschlussdrähte gemäß einer Ausführungsform ausgeformt ist.
  • 3G ist ein Flussdiagramm eines weiteren Fabrikationsprozesses für einen Halbleiterbaustein mit einem Open-Tool-Systemträger (Offenes-Werkzeug-Systemträger) gemäß einer Ausführungsform.
  • 4 ist eine Draufsicht auf einen weiteren Halbleiterbaustein mit einem Strukturelement, das auf einer Insel eines Systemträgers gemäß einer Ausführungsform angeordnet ist.
  • 5 ist eine Schnittansicht von oben auf einen Halbleiterbaustein gemäß einer weiteren Ausführungsform.
  • 6 ist eine Querschnittsansicht des Halbleiterbausteins von 5 entlang der Linie 6-6.
  • 7 ist eine Querschnittsansicht des Halbleiterbausteins von 5 entlang der Linie 7-7.
  • 8–12 sind Draufsichten auf andere Systemträger von anderen Halbleiterbausteinen gemäß anderen Ausführungsformen.
  • 13 ist eine Perspektivansicht einer Halbleiterbaugruppe mit einem vereinzelten Halbleiterbaustein, der an einer gedruckten Leiterplatte gemäß einer Ausführungsform angebracht ist.
  • Die in den 4 und 8 bis 12 dargestellten Halbleiterbauelemente weisen jedoch nicht den erfindungsgemäßen Massering auf.
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa ”Oberseite”, ”Unterseite”, ”Vorderseite”, ”Rückseite”, ”vorderer”, ”hinterer” usw. unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Weil Komponenten von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet und ist in keinerlei Weise beschränkend. Es versteht sich, dass andere Ausführungsformen genutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb nicht in einem beschränkenden Sinne zu verstehen, und der Schutzbereich der vorliegenden Erfindung wird durch die beigefügten Ansprüche definiert.
  • Es versteht sich, dass Merkmale der verschiedenen hierin beschriebenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch etwas anderes angegeben ist. Der Ausdruck ”elektrisch gekoppelt” bedeutet, wie er in dieser Spezifikation verwendet wird, nicht, dass die Elemente direkt zusammen gekoppelt sein müssen; dazwischenliegende Elemente können zwischen den ”elektrisch gekoppelten” Elementen vorgesehen sein.
  • Es wird ein Halbleiterbaustein bereitgestellt, der konfiguriert ist, ein flexibles Open-Tool-Systemträgerdesign (Offenen-Werkzeug-Systemträgerdesign) zu haben, das für Hochleistungsbausteine/-chips und andere Schaltungen geeignet ist. Das flexible Open-Tool-Systemträgerdesign enthält Strom-/Masseelemente, die unabhängig von und getrennt von an den Systemträger gekoppelten Eingangs-/Ausgangsanschlussdrähten mit dem Systemträger verbunden sind. Das flexible Open-Tool-Systemträgerdesign berücksichtigt Hochleistungsbausteine/-chips und andere Kapselungslösungen.
  • Bei einer Ausführungsform ist mindestens ein Strom-/Masseelement separat und zusätzlich zu dem Systemträger vorgesehen und konfiguriert zum selektiven elektrischen Koppeln, wodurch ein oder mehrere Anschlussdrähte zusätzlich für das Koppeln an einen Signalsteg oder einen Stromsteg oder einen Massering übrig bleiben.
  • Unten beschriebene Ausführungsformen stellen einen Systemträger mit einem oder mehreren Strom-/Masseelementen bereit, die von dem Systemträger getrennt und daran gekoppelt sind, beispielsweise auf einer oberen Fläche des Systemträgers. Die Strom-/Masseelemente sind von dem Systemträger unabhängig, so dass die Eingangs-/Ausgangsanschlussdrähte für ausgewählte Signal- oder andere elektrische Verbindungen zur Verfügung stehen.
  • Bei einer Ausführungsform enthält ein Halbleiterbaustein einen mit einer Referenzspannung ausgestatteten Massering, ein mit einer von der Referenzspannung verschiedenen ersten Spannung ausgestattetes erstes Strom-/Masseelement und ein mit einer von der Referenzspannung und der ersten Spannung verschiedenen zweiten Spannung ausgestattetes zweites Strom-/Masseelement. Ein derartiger Halbleiterbaustein ist mit Chip-on-Chip-(Chip-auf-Chip)-, Chip-Side-by-Side-Chip-(Chip-neben-Chip)- und Multi-Chip-(Mehrfach-Chip)-Halbleiterdesigns kompatibel.
  • 1 ist eine Draufsicht auf einen Halbleiterbaustein 50 oder ein Elektronikbauelement 50 gemäß einer Ausführungsform. Das Elektronikbauelement 50 enthält Kapselungsmaterial 56, das über einem Chip ausgeformt ist, der an einem Systemträger angebracht ist, und Anschlussdrähte 60, die von dem Kapselungsmaterial 56 aus verlaufen. Bei einer Ausführungsform enthält der Halbleiterbaustein 50 einen mit Anschlussdrähten versehenen Quad-Flat-Package (QFP). Auch andere Bausteinformen sind akzeptabel, wie etwa Dual-In-Line-Bausteine (DIP) oder Quad-Flat-Non-leaded-Bausteine (QFN).
  • 2 ist eine Querschnittsansicht des in 1 gezeigten Halbleiterbausteins 50 mit einem Strukturelement 80, das von einer Fläche eines Systemträgers 54 getrennt und daran gekoppelt ist. Bei einer Ausführungsform enthält der Systemträger 54 ein Die-Pad 58/eine Insel 58, Anschlussdrähte 60, die Eingangs-/Ausgangsanschlüsse liefern, die geeignet sind für eine elektrische Verbindung zu Pads 64 auf dem Chip 52, und einen Massering 66, der mit der Insel 58 verbunden ist. Der Chip 52 ist durch Kleber 59 oder Epoxid 59 oder ein anderes Die-Attach-Material wie etwa Weichlot oder Klebeband an dem Die-Pad/der Insel 58 angebracht. Bei einer Ausführungsform wird der Chip 52 durch Down-Bonding (Bonden mit der Kontaktseite nach unten) eines Bonddrahtes zwischen dem Pad 64 des Chips 52 und dem Die-Pad 58 geerdet.
  • Bei einem herkömmlichen Systemträgerdesign begrenzt das elektrische Koppeln des Chips an die Anschlussdrähte die Anzahl der verfügbaren Anschlussdrähte, die übrig bleiben, um Signale in den Chip hinein und aus diesem herauszubringen. Im Gegensatz dazu ist das Strukturelement 80 wie unten beschrieben an einem Abschnitt des Systemträgers 54 angebracht und liefert einen Systemträger 54 mit einem flexiblen Open-Tool-Systemträgerdesign, das Hochleistungschips 52 und/oder Kapselungslösungen aufnimmt. Das Strukturelement 80 enthält Strom-/Masseelemente, die von dem Systemträger 54 getrennt sind und zusätzlich dazu vorliegen, die das selektive elektrische Koppeln an und von dem Chip 52 ermöglichen. Auf diese Weise werden mehr Anschlussdrähte 60 für die Signalkopplung verfügbar gemacht, da die Stromzufuhr- und Erdungsfunktionen für den Baustein 50 durch das Strukturelement 80 getrennt berücksichtigt werden.
  • Der Chip 52 enthält Halbleiterchips im Allgemeinen, Speicher- und/oder Logikchips, integrierte Schaltungen mit vertikalen Leistungstransistoren oder jeden Chip, der zur Verwendung in einem Halbleiterbaustein geeignet ist. Der Systemträger 54 wird im Allgemeinen aus einem Blech gestanzt oder auf ein Blech geätzt. Es sind auch andere Formen des Systemträgers 54 akzeptabel. Bei einer Ausführungsform werden der Systemträger 54 und die Anschlussdrähte 60 aus einem Systemträgerstreifen aus Kupfer gestanzt. Bei einer Ausführungsform ist der Systemträger 54 ein mit Anschlussdrähten versehener Quad-Flat-Pack-Systemträger und Anschlussdrähte 60 erstrecken sich von dem Kapselungsmaterial 56. Das Kapselungsmaterial 56 isoliert den Baustein 50 elektrisch und enthält Epoxid, vernetztes oder vernetzbares Polymer, Harz oder anderes elektrisch isolierendes Material, das sich zum Ausformen und/oder Kapseln des Chips 52 eignet.
  • 3A ist ein Flussdiagramm 90 eines Prozesses zum Herstellen eines Halbleiterbausteins 50 mit einem Open-Tool-Systemträger 54 mit einem Strukturelement 80 gemäß einer Ausführungsform, wie durch 3B–3F dargestellt.
  • Unter doppelter Bezugnahme auf 3A und 3B–3F liefert das Flussdiagramm 90 einen Prozess 91, bei dem mindestens ein Systemträger 54 aus einem Systemträgerstreifen 81 gestanzt oder geätzt wird und mindestens ein an den Systemträger 54 angebrachtes Strukturelement 80 enthält. Bei einer Ausführungsform liefert ein Lieferant den Systemträgerstreifen 81, der geeignet ausgebildet ist, so dass er das an dem Systemträger 54 angebrachte Strukturelement 80 enthält. Die Strukturelemente 80, 86 beinhalten einfache und kosteneffektive Elemente wie etwa leitende Stege oder Streifen einschließlich Metallstegen, Metallrahmen, Metallstreifen und dergleichen. Ein geeignetes Metall beinhaltet Kupfer, wenngleich auch andere Metalle akzeptabel sind. Zwei Systemträger 54 sind dargestellt, doch enthält der Systemträgerstreifen 81 bei einer Ausführungsform eine Matrix aus Systemträgern 54 wie etwa eine 2×8-Matrix aus Systemträgern 54 oder eine 1×8-Matrix aus Systemträgern 54 oder eine 4×16-Matrix aus Systemträgern 54, als Beispiele.
  • Es wird ein Prozess 92 bereitgestellt, bei dem ein Die 52 an der Insel 58 des Systemträgers 54 angebracht ist. Bei einer Ausführungsform wird der Die 52 durch Befestigungsmaterial 59 adhäsiv an die Insel 58 gebondet oder gelötet. Bei einer Ausführungsform enthält der Chip 52 eine integrierte Schaltung mit einem vertikalen Leistungstransistor, und der Chip 52 ist mit einem leitenden Befestigungsmaterial 59 an der Insel 58 angebracht, um einen Strom von einer Oberseite (Quelle/Source) des Chips 52 zu einer Rückseite (Senke/Drain) des Chips 52 fließen zu lassen. Der Systemträger 54 und die Strukturelemente 80 sind so konfiguriert, dass sie eine große Palette an ausgewählten Chips 52 aufnehmen.
  • Bei einer Ausführungsform wird ein Prozess 93 bereitgestellt, bei dem das Die-Befestigungsmaterial 59 thermisch gehärtet wird. Andere Arten des Härtens des Die-Befestigungsmaterials 59 oder überhaupt keine Härtung (z. B. in dem Fall, wo der Die mit Lot angebracht ist) sind ebenfalls akzeptabel.
  • Der Prozess 94 liefert den selektiven elektrischen Zwischenträger zwischen dem Chip 52 und dem Systemträger 54 einschließlich Verbindungen mit Strukturelementen 80, 86 und Anschlussdrähten 60. Bei einer Ausführungsform sind Verbindungen zwischen dem Chip 52 und dem Systemträger 54/den Elementen 80, 86 mit Golddrähten ausgebildet. Auch andere Verbindungsstücke sind akzeptabel. Der Systemträger 54 und die Strukturelemente 80 sind so konfiguriert, dass sie eine große Palette von variierenden Verdrahtungsmustern aufnehmen, was eine große Palette an Kapselungslösungen ermöglicht.
  • Der Prozess 95 sorgt für das Kapseln des Systemträgers 54, des Chips 52, der Strukturelemente 80, 86 und eines Abschnitts von Anschlussdrähten 60 mit Kunststoff. Bei einer Ausführungsform werden diese Komponenten in einer Hohlraumform auf eine Weise überformt, die das Abbauen von Verspannungen in dem Systemträger 54 vor dem Ausformen ermöglicht. Nach dem Herausnehmen des ausgeformten Systemträgerstreifens 81 aus dem Formhohlraum wird der Kunststoff abkühlen und härten gelassen.
  • Bei einer Ausführungsform wird ein Prozess 96 bereitgestellt, bei dem das Kunststoffformmaterial gehärtet wird, um die gewünschten Charakteristiken für das Äußere des Bausteins 50 zu erzielen. Ein geeigneter Härteprozess ist eine thermische Härtung, wenngleich andere Härtungsprozesse wie etwa Strahlungshärten ebenfalls akzeptabel sind.
  • Bei einer Ausführungsform wird ein Prozess 97 bereitgestellt, bei dem die Anschlussdrähte 60 mit einem Material plattiert sind, das Oxidation widersteht. Bei einer Ausführungsform sind die Anschlussdrähte 60 mit Zinn oder einer Zinnlegierung plattiert. Es sind auch andere Formen des Plattierens von Anschlussdrähten 60 akzeptabel. Der Prozess 97 ist ein optionaler Prozess für den Fall, dass ein vorplattierter Systemträger verwendet wird.
  • Bei einer Ausführungsform wird ein Prozess 98 bereitgestellt, bei dem Bausteine 50 von dem Systemträgerstreifen 81 vereinzelt werden, indem die Anschlussdrähte 60 von dem Systemträgerstreifen 81 abgetrennt werden. Danach werden die vereinzelten Bausteine 50 in einem Testprozess 99 evaluiert, um die gewünschte Bausteinleistung sicherzustellen und zu validieren.
  • 3B ist eine Draufsicht auf einen Abschnitt des Systemträgerstreifens 81 mit zwei aus dem Streifen 81 ausgebildeten Systemträgern 54 jeweils mit einem an Haltestege 62 des Systemträgers 54 gekoppelten Strukturelement 80 gemäß einer Ausführungsform.
  • Bei einer Ausführungsform enthält der Systemträgerstreifen 81 Kupfer, und der Systemträger 54 ist aus dem Streifen 81 so ausgestanzt, dass er die Insel 58, Anschlussdrähte 60, Haltestege 62, die von der Insel 58 aus verlaufen, um den Baustein 50 (1) während der Fabrikation zu stützen, und einen Massering 66, der an die Insel 58 angeschlossen ist, enthält. Bei einer Ausführungsform ist der Massering 66 aus dem Systemträgerstreifen 81 gestanzt und separat von dem Die-Pad 58 vorgesehen. Bei einer anderen Ausführungsform ist der Massering 66 nicht vorgesehen und Masseverbindungen werden direkt zum Die-Pad 58 hergestellt. Bei einer Ausführungsform verlaufen vier Haltestege 62a, 62b, 62c und 62d von vier Ecken der Insel 58 derart, dass die Haltestege 62a und 62d sich jeweils neben den Haltestegen 62b und 62c befinden (oder diesen beigefügt sind). Auf gleiche Weise befinden sich die Haltestege 62b und 62c jeweils neben den Haltestegen 62a und 62d.
  • Bei einer Ausführungsform wird das Strukturelement 80 an den Haltestegen 62 durch elektrisch isolierendes Material 88 angebracht, das mindestens auf einem Abschnitt jedes Haltestegs 62a–d abgeschieden ist, und Strukturelemente 80, 86 werden an das Material 88 auf den Haltestegen 62a–d angebracht. Die Strukturelemente 80, 86 sind somit von der ersten Fläche 82 (oder Oberseite) des Systemträgers 54 getrennt und daran gekoppelt. Bei einer Ausführungsform ist das elektrisch isolierende Material 88 ein isolierendes doppelseitiges Klebeband, wenngleich auch andere Formen von elektrisch isolierendem Material akzeptabel sind.
  • 3C ist eine Draufsicht auf den Systemträgerstreifen 81 von 3B mit dem durch Befestigungsmaterial 59 an der Insel 58 des Systemträgers 54 angebrachten Chip 52.
  • 3D ist eine Draufsicht auf den Systemträgerstreifen 81 von 3C mit einem Verbindungsstück 72a, das elektrisch zwischen den Chip 52 und das Strukturelement 80 gemäß einer Ausführungsform geschaltet ist. Bei einer Ausführungsform enthält der Chip 52 Pads 64, die konfiguriert sind, den Chip 52 elektrisch an die ”Außenwelt” zu koppeln, und das Verbindungsstück 72a stellt eine elektrische Verbindung zwischen dem Pad 64 und dem Strukturelement 80 her. Bei einer Ausführungsform beinhaltet das Verbindungsstück 72a Drähte, Bonddrahtverbindungsstücke, Klips usw., wenngleich auch andere Verbindungsstücke akzeptabel sind.
  • Bei einer Ausführungsform ist das Strukturelement 80 ein Strombus, und das Verbindungsstück 72a verbindet den Chip 52 mit dem Strombus 80. Bei einer Ausführungsform ist das Strukturelement 80 Masse und das Verbindungsstück 72a verbindet den Chip 52 mit Masse.
  • 3E ist eine Draufsicht auf den Systemträgerstreifen 81 von 3D mit einem elektrisch zwischen das Strukturelement 80 und einen Anschlussdraht 60 des Systemträgers 54 geschalteten Verbindungsstück 72b. Das Verbindungsstück 72b ist ähnlich dem Verbindungsstück 72a. Bei einer Ausführungsform ist das Strukturelement 80 ein Strombus und das Verbindungsstück 72b verbindet den Anschlussdraht 60 mit dem Element 80, um den Baustein 50 zu bestromen. Bei einer Ausführungsform ist das Strukturelement 80 Masse, und das Verbindungsstück 72b verbindet den Anschlussdraht 60 mit Masse.
  • 3F ist eine Draufsicht auf den in 3E gezeigten angeschlossenen Systemträger 54 mit Kapselungsmaterial 56, das über dem Systemträger 54, dem Chip 52, dem Strukturelement 80 und einem Abschnitt der Anschlussdrähte 60 ausgeformt ist, um einen QFP-Baustein 50 gemäß einer Ausführungsform bereitzustellen.
  • Bei einer Ausführungsform wird der Baustein 50 nach der Kapselung durch Formmaterial 56 vereinzelt bzw. von dem Systemträgerstreifen 81 abgetrennt. Beispielsweise werden die Anschlussdrähte 60 und die Haltestege 62a–62d von dem Systemträgerstreifen 81 abgetrennt, wodurch die Anschlussdrähte 60 zurückbleiben, die sich von dem Kapselungsmaterial 56 aus erstrecken. Der Baustein 50 ist somit bereit für das Testen und konfiguriert für eine elektrische Verbindung zu anderen Elektronikbauelementen wie etwa gedruckten Leiterplatten und/oder Mutterplatinen.
  • 3G ist ein Flussdiagramm 101 eines weiteren Fabrikationsprozesses für einen Halbleiterbaustein mit einem Open-Tool-Systemträger gemäß einer Ausführungsform. Der Prozess beinhaltet das Bereitstellen eines Systemträgerstreifens mit mindestens einem Systemträger, wobei jeder Systemträger eine Insel und mehrere Anschlussdrähte bei 102 enthält; Anbringen eines Strukturelements an dem oder den Systemträgern bei 103; Anbringen eines Chips an der Insel des oder der Systemträger bei 104; elektrisches Verbinden des Chips mit dem Strukturelement bei 105 und elektrisches Verbinden des Strukturelements mit einem der mehreren Anschlussdrähte bei 106.
  • 4 ist eine Draufsicht auf einen weiteren Halbleiterbaustein 50' mit einem auf der Insel 58 des Systemträgers 54 angeordneten Strukturelement 80' gemäß einer Ausführungsform, der jedoch nicht den erfindungsgemäßen Massering aufweist. Das Strukturelement 80' ist von einer Fläche der Insel 58 durch ein elektrisch isolierendes Material getrennt und daran gekoppelt, ähnlich dem oben beschriebenen Material 88. Das Strukturelement 80' liefert den Systemträger 54 mit einem flexiblen Open-Tool-Systemträgerdesign, das Hochleistungsbausteine/-chips und andere Kapselungslösungen aufnimmt. Das Strukturelement 80' enthält oben beschriebene Strom-/Masseelemente, die von dem Systemträger 54 getrennt sind und zusätzlich dazu sind, und ist konfiguriert, um das selektive elektrische Koppeln an und von dem Chip 52 zu ermöglichen, wodurch mehr verfügbare Anschlussdrähte 60 für Signalkopplung bereitgestellt werden, da die Stromzufuhr- und Erdungsfunktionen für den Baustein 50 von dem Strukturelement 80 separat berücksichtigt werden.
  • 5 ist im Schnitt eine Draufsicht auf einen Halbleiterbaustein 100 gemäß einer weiteren Ausführungsform mit einem auf dem Systemträger 54 angeordneten ersten Strukturelement 80 und einem auf dem Systemträger 54 angeordneten zweiten Strukturelement 86, von dem ersten Strukturelement 80 getrennt. Ein Teil des Kapselungsmaterials 56 wurde entfernt, um den Systemträger 54 und die Strukturelemente 80, 86 besser darzustellen.
  • Bei einer Ausführungsform enthalten die Strukturelemente 80, 86 Metallstege, Metallstreifen, Metallrahmen, Metalldrähte und sind geeigneterweise aus Kupfer oder einem anderen elektrisch leitenden Material ausgebildet. Im Allgemeinen sind die Strukturelemente 80, 86 an mindestens zwei Haltestege 62 des Systemträgers 54 durch ein elektrisch isolierendes Material wie etwa einen Kleber, ein Epoxid oder ein doppelseitiges Klebeband gekoppelt.
  • Bei einer Ausführungsform wird der Massering 66 des Systemträgers 54 auf einer Referenzspannung von null Volt gehalten, das erste Strukturelement 80 ist ein Stromring, der beispielsweise bei 3,3 Volt gehalten wird, und das zweite Strukturelement 86 ist ein Masse-/Stromring, der bei einer von null und 3,3 Volt verschiedenen Spannung gehalten wird. Die Strukturelemente 80, 86 enthalten um das Die-Pad 58 herum angeordnete Ringe oder getrennte Streifen parallel zu einer oder mehreren Kanten des Die-Pads 58. Es sind auch andere Konfigurationen für die Strukturelemente 80, 86 akzeptabel.
  • Unter Bezugnahme auf die linke Seite von 5 ist bei einer Ausführungsform der erste Anschlussdraht 60a durch das Verbindungsstück 72b an das Strom-/Massestrukturelement 86 drahtgebondet, der zweite Anschlussdraht 60b durch ein anderes Verbindungsstück 72b an das Strom-/Massestrukturelement 80 drahtgebondet und der dritte Anschlussdraht 60c durch ein weiteres Verbindungsstück 72c an den Massering 66 drahtgebondet, wodurch die Anschlussdrähte 60d, 60e, 60f, 60g, 60h und 60i für eine Verbindung mit Signal, Masse oder Strom zur Verfügung bleiben. Die rechte Seite von 5 liefert auch mehrere Anschlussdrähte, die für Verbindung mit Signal, Masse oder Strom verfügbar sind. Die Anschlussdrähte 60a–c sind mit dem Stromsteg 80 und dem Massering 66 verbunden worden. Mehr oder weniger Anschlussdrähte 60 könnten selektiv mit dem Stromsteg 80 und dem Massering 66 gekoppelt werden, so dass der Systemträger 54 eine Open-Tool-Designstruktur mit zusätzlichen Anschlussdrähten 60d–60i liefert, die für andere Verbindungskonfigurationen zur Verfügung stehen.
  • Bei einer Ausführungsform sind die Strukturelemente 80, 86 vertikal gestapelt, während sie horizontal versetzt sind, wobei jedes jeweils näher an (oder weiter von) dem Die-Pad 58 platziert ist. Bei einer weiteren Ausführungsform sind die Strukturelemente 80, 86 auf der gleichen Ebene platziert, d. h. in einer koplanaren Anordnung.
  • 6 ist eine Querschnittsansicht der linken Seite des Bausteins 100 durch die Linie 6-6 von 5. Der Haltesteg 62a verläuft von dem Die-Pad 58 aus, und in dieser Ansicht befindet sich der Anschlussdraht 60a vor dem Haltesteg 62a. Bei einer Ausführungsform sind die Strukturelemente 80, 86 durch ein elektrisch isolierendes Material 88 zwischen benachbarten Haltestegen 62a, 62c gekoppelt. Die elektrische Isolation der Strukturelemente 80, 86 ermöglicht das selektive elektrische Koppeln zwischen dem Anschlussdraht 60a, den Strukturelementen 80, 86 und dem Chip 52.
  • Beispielsweise enthält der Systemträger 54 die erste Fläche 82 gegenüber der zweiten Fläche 84, und ein erstes Verbindungsstück 72 verläuft zwischen dem Anschlussdraht 60a und dem Strukturelement 86 und verbindet diese elektrisch. Ein weiteres Verbindungsstück 72 erstreckt sich zwischen dem Strukturelement 86 und dem Pad 64 auf dem Chip 52 und verbindet diese elektrisch. Ein separates Verbindungsstück 72 erstreckt sich zwischen dem Strukturelement 80 und dem Pad 64 des Chips 52 und verbindet diese elektrisch. Ein separates Verbindungsstück 72 erstreckt sich zwischen dem Massering 66 und dem Pad 64 auf dem Chip 52 und verbindet diese elektrisch. Wie oben angemerkt wird der Massering 66 bei einer Ausführungsform auf Referenzspannung gehalten, das Strukturelement 80 auf einer von der Referenzspannung verschiedenen Spannung und das Strukturelement 86 auf einer von der Referenzspannung verschiedenen Spannung (die die gleiche ist wie die Spannung des Strukturelements 80 oder von dieser verschieden ist).
  • Bei einer Ausführungsform reicht ein einzelnes Drahtverbindungsstück oder ein anderes Verbindungsstück aus, um Strom-/Massestrukturelemente 80, 86 elektrisch zu verbinden. Bei einer Ausführungsform ist, wie dargestellt, der Massering 66 als Teil des Systemträgers 54 ausgebildet. Bei anderen Ausführungsformen wird der Massering 66 getrennt von dem und durch ein isolierendes Material mit dem Systemträger 54 gekoppelt bereitgestellt, auf eine Weise ähnlich den Strukturelementen 80, 86 wie dargestellt.
  • 7 ist eine Querschnittsansicht des Halbleiterbausteins 100 von 5 entlang der Linie 7-7. Der Haltesteg 62a verläuft von der Insel 58 aus, der Massering 66 ist integral mit dem Systemträger 54 und dem Haltesteg 62a ausgebildet, und Strukturelemente 80, 86 sind durch isolierendes Material 88 an den Haltesteg 62a gekoppelt.
  • 8–12 sind Draufsichten auf andere Systemträger von anderen Halbleiterbausteinen gemäß anderen Ausführungsformen, die jedoch nicht den erfindungsgemäßen Massering aufweisen. Bei jeder der Draufsichten wurde ein Teil des Kapselungsmaterials der Halbleiterbausteine entfernt, um den Systemträger und die an den Systemträger gekoppelten Strukturelemente zu identifizieren.
  • 8 ist eine Draufsicht auf einen weiteren Halbleiterbaustein 150 mit einem an einen Systemträger 154 gekoppelten Chip 152. Der Systemträger 154 enthält ein Die-Pad 158, der an den Chip 152 gekoppelt ist, Anschlussdrähte 160, die für eine elektrische Kommunikation mit dem Die-Pad 158 und/oder dem Chip 152 konfiguriert sind, und Haltestege 162, die von dem Die-Pad 158 aus verlaufen. Bei einer Ausführungsform ist der Systemträger 154 aus Kupfer gestanzt und enthält vier Haltestege 162a, 162b, 162c, 162d, die von einer jeweiligen Ecke des Die-Pads 158 aus verlaufen.
  • Bei einer Ausführungsform wird ein erstes Strukturelement 180 bereitgestellt, das von dem Systemträger 154 getrennt und an diesen gekoppelt ist. Beispielsweise ist bei einer Ausführungsform das Strukturelement 180 ein Metallring, der über einen Umfang des Die-Pads 158 angeordnet ist, und ist durch ein elektrisch isolierendes Klebematerial 188 an die Haltestege 162a–d gekoppelt. Bei einer Ausführungsform ist das Strukturelement 180 ein Stromring. Bei einer anderen Ausführungsform ist das Strukturelement 180 ein Massering. Wie oben beschrieben ist das Strukturelement 180 für eine selektive elektrische Verbindung mit einem der Anschlussdrähte 160 konfiguriert.
  • 9 ist eine Draufsicht auf einen Halbleiterbaustein 250 gemäß einer weiteren Ausführungsform. Der Halbleiterbaustein 250 enthält einen an einen Systemträger 254 gekoppelten Chip 252. Der Systemträger 254 enthält ein Die-Pad 258, für elektrische Kommunikation mit dem Die-Pad 258 und/oder dem Chip 252 konfigurierte Anschlussdrähte 260 und von Ecken der Die-Pads 258 verlaufende Haltestege 262. Bei einer Ausführungsform ist der Systemträger 254 aus Kupfer gestanzt und enthält vier Haltestege 262a–262d, die von jeweiligen Ecken des Die-Pads 258 aus verlaufen.
  • Bei einer Ausführungsform ist ein erstes Strukturelement 280 um einen Umfang des Die-Pads 258 herum angeordnet und ist durch ein elektrisch isolierendes Material 288 an die Haltestege 262a–262d gekoppelt. Bei einer Ausführungsform ist ein zweites Strukturelement 286 um einen Umfang des Die-Pads 258 herum und einen Umfang des ersten Strukturelements 280 herum angeordnet und ist gleichermaßen getrennt von den Haltestegen 262 und durch elektrisch isolierendes Material 288 daran gekoppelt vorgesehen. Bei einer Ausführungsform ist das erste Strukturelement 280 um einen Umfang des Die-Pads 258 herum angeordnet und ist durch ein elektrisch isolierendes Material 288 an die Haltestege 262a–262d gekoppelt, elektrische Verbindungen sind zum ersten Strukturelement 280 hergestellt, ein oberer Abschnitt des ersten Strukturelements 280 ist elektrisch isoliert und das zweite Strukturelement 286 ist in einer gestapelten Anordnung auf dem ersten Strukturelement 280 angeordnet.
  • Bei einer Ausführungsform ist das erste Strukturelement 280 ein Massering und das zweite Strukturelement 286 ein Stromring. Bei anderen Ausführungsformen ist das erste Strukturelement 280 ein Strom-/Massering, und das zweite Strukturelement 286 ist ebenfalls ein Strom-/Massering. Ausführungsformen stellen mehrere Strom-/Masseringe 280, 286 bereit, die so konfiguriert sind, dass sie elektrisch an beliebige der Anschlussdrähte 260 gekoppelt sind. Bei einer Ausführungsform sind mehr als zwei Strukturelemente getrennt von den Haltestegen 262 und durch elektrisch isolierendes Material 288 an diese gekoppelt bereitgestellt.
  • 10 ist eine Draufsicht auf einen Halbleiterbaustein 350 gemäß einer weiteren Ausführungsform. Der Halbleiterbaustein 350 enthält einen an einen Systemträger 354 gekoppelten Chip 352. Der Systemträger 354 enthält ein Die-Pad 358, Anschlussdrähte 360, die konfiguriert sind, elektrisch mit dem Die-Pad 358 und dem Chip 352 zu kommunizieren, und Haltestege 362, die von dem Die-Pad 358 aus verlaufen.
  • Bei einer Ausführungsform enthalten die Haltestege 362 einen ersten Haltesteg 362a, einen zweiten Haltesteg 362b, einen dritten Haltesteg 362c und einen vierten Haltesteg 362d, wobei jeder der Haltestege 362 von einer jeweiligen Ecke des Die-Pads 358 aus verläuft. Bei einer Ausführungsform ist der Haltesteg 362a dem Haltesteg 362b und dem Haltesteg 362c benachbart.
  • Bei einer Ausführungsform definiert das Die-Pad 358 eine erste Seite 390 und eine zweite Seite 392, und das erste Strukturelement 380 ist bei der ersten Seite 390 und das zweite Strukturelement 386 bei der zweiten Seite 392 angeordnet. Bei einer Ausführungsform ist ein erstes Strukturelement 380 separat von dem Systemträger 354 und durch ein elektrisch isolierendes Klebematerial 388 zwischen benachbarten Haltestegen 362a, 362c vorgesehen, und ein zweites Strukturelement 386 ist getrennt von dem Systemträger 354 und dem ersten Strukturelement 380 und durch ein elektrisch isolierendes Klebematerial 388 zwischen benachbarten Haltestegen 362c, 362d gekoppelt vorgesehen.
  • Bei einer Ausführungsform ist das erste Strukturelement 380 ein metallischer Streifen, und das zweite Strukturelement 386 ist ein auf einer Seite der Haltestege 362a, 362c, 362d angeordneter metallischer Streifen. Bei einer Ausführungsform werden das erste Strukturelement 380 und das zweite Strukturelement 386 auf der gleichen Referenzspannung gehalten und sind konfiguriert, selektiv elektrisch an beliebige der Anschlussdrähte 360 angeschlossen zu werden. Bei anderen Ausführungsformen werden die Strukturelemente 380, 386 auf einer anderen Spannung gehalten. Bei dieser und bei anderen Ausführungsformen enthält das erste Strukturelement 380 einen Massebus oder einen Strombus und das zweite Strukturelement 386 einen Massebus oder einen Strombus. Die Busse brauchen keine Ringe zu sein und brauchen nicht parallel zueinander zu liegen.
  • 11 ist eine Draufsicht auf einen Halbleiterbaustein 450 gemäß einer weiteren Ausführungsform. Der Halbleiterbaustein 450 enthält einen an einen Systemträger 454 gekoppelten Chip 452. Der Systemträger 454 enthält ein Die-Pad 458, Anschlussdrähte 460, die konfiguriert sind, elektrisch mit dem Die-Pad 458 und dem Chip 452 zu kommunizieren, und Haltestege 462, die sich von dem Die-Pad 458 aus erstrecken.
  • Bei einer Ausführungsform enthalten die Haltestege 462 einen ersten Haltesteg 462a, einen zweiten Haltesteg 462b, einen dritten Haltesteg 462c und einen vierten Haltesteg 462d, wobei jeder der Haltestege 462 von einer jeweiligen Ecke des Die-Pads 458 aus verläuft. Bei einer Ausführungsform ist der Haltesteg 462a dem Haltesteg 462b und dem Haltesteg 462c benachbart.
  • Bei einer Ausführungsform definiert das Die-Pad 458 eine erste Seite 490, eine zweite Seite 492 und eine dritte Seite 494, und ein erstes Strukturelement 480 ist bei der ersten Seite 490 angeordnet, ein zweites Strukturelement 486 ist bei der zweiten Seite 492 angeordnet und ein drittes Strukturelement 484 ist bei der dritten Seite 494 angeordnet.
  • Bei einer Ausführungsform ist das erste Strukturelement 480 separat von dem Systemträger 454 und zwischen benachbarten Haltestegen 462a, 462c gekoppelt vorgesehen, das zweite Strukturelement 486 ist separat vom Systemträger 454 und zwischen benachbarten Haltestegen 462c, 462d gekoppelt vorgesehen, und das dritte Strukturelement 484 ist separat vom Systemträger 454 und zwischen benachbarten Haltestegen 462b, 462d gekoppelt vorgesehen, wo die Strukturelemente 480, 484 und 486 durch ein elektrisch isolierendes Klebematerial 488 an die Haltestege 462 gekoppelt sind.
  • Bei einer Ausführungsform enthalten die Strukturelemente 480, 484, 486 metallische Streifen. Bei einer anderen Ausführungsform sind die Strukturelemente 480, 484, 486 integral in einer U-förmigen Konfiguration ausgebildet. Bei einer Ausführungsform werden die Strukturelemente 480, 484 und 486 auf der gleichen Referenzspannung gehalten und sind so konfiguriert, dass sie mit beliebigen der Anschlussdrähte 360 selektiv elektrisch verbunden sind. Bei anderen Ausführungsformen werden die Strukturelemente 480, 484 und 486 auf verschiedener Spannung gehalten.
  • 12 ist eine Draufsicht auf einen Halbleiterbaustein 550 gemäß einer weiteren Ausführungsform. Der Halbleiterbaustein 550 enthält einen an einen Systemträger 554 gekoppelten Chip 552. Der Systemträger 554 enthält ein Die-Pad 558, Anschlussdrähte 560, die konfiguriert sind, elektrisch mit dem Die-Pad 558 und dem Chip 552 zu kommunizieren, und Haltestege 562, die sich von dem Die-Pad 558 aus erstrecken.
  • Bei einer Ausführungsform enthalten die Haltestege 562 einen ersten Haltesteg 562a, einen zweiten Haltesteg 562b, einen dritten Haltesteg 562c und einen vierten Haltesteg 562d, wobei jeder der Haltestege 562 von einer jeweiligen Ecke des Die-Pads 558 aus verläuft. Bei einer Ausführungsform ist der Haltesteg 562a dem Haltesteg 562b und dem Haltesteg 562c benachbart.
  • Bei einer Ausführungsform definiert das Die-Pad 558 eine erste Seite 590, eine zweite Seite 592, eine dritte Seite 594 und eine vierte Seite 596, ein erstes Strukturelement 580 ist bei der ersten Seite 590 angeordnet, ein zweites Strukturelement 586 ist bei der zweiten Seite 592 angeordnet, ein drittes Strukturelement 584 ist bei der dritten Seite 494 angeordnet und ein viertes Strukturelement 582 ist bei der vierten Seite 596 angeordnet.
  • Bei einer Ausführungsform ist das erste Strukturelement 580 separat von dem Systemträger 554 und zwischen benachbarten Haltestegen 562a, 562c gekoppelt vorgesehen, das zweite Strukturelement 586 ist separat vom Systemträger 554 und zwischen benachbarten Haltestegen 562c, 562d gekoppelt vorgesehen, das dritte Strukturelement 584 ist separat vom Systemträger 554 und zwischen benachbarten Haltestegen 562b, 562d gekoppelt vorgesehen und das vierte Strukturelement 582 ist separat vom Systemträger 554 und zwischen benachbarten Haltestegen 562a, 562b gekoppelt vorgesehen, wo die Strukturelemente 580, 582, 584 und 586 durch ein elektrisch isolierendes Klebematerial 588 an die Haltestege 562 gekoppelt sind.
  • Bei einer Ausführungsform enthalten die Strukturelemente 580, 582, 584 und 586 metallische Streifen. Bei einer Ausführungsform werden die Strukturelemente 580, 582, 584 und 586 auf der gleichen Referenzspannung gehalten und sind so konfiguriert, dass sie mit beliebigen der Anschlussdrähte 360 selektiv elektrisch verbunden sind. Bei anderen Ausführungsformen werden die Strukturelemente 580, 582, 584 und 586 auf verschiedener Spannung gehalten.
  • 13 ist eine Perspektivansicht einer Halbleiterbaugruppe 650 gemäß einer Ausführungsform. Die Halbleiterbaugruppe 650 enthält einen elektrisch mit einer gedruckten Leiterplatte 652 verbundenen Halbleiterbaustein 50. Bei einer Ausführungsform ist der Halbleiterbaustein 50 im Wesentlichen wie oben beschrieben und die Anschlussdrähte 60 sind elektrisch durch Lötverbindungen 654 mit Kontakten der gedruckten Leiterplatte 652 verbunden, als Beispiel. Ausführungsformen des Halbleiterbausteins 50 enthalten Halbleiterbausteine mit Systemträgerkonfigurationen 50', 54, 154, 254, 354, 454 und 554 und ihren jeweiligen Strukturelementen wie oben beschrieben.
  • Es wurde ein universelles Systemträgerdesign mit Strom-/Masseringen, die getrennt von den Anschlussdrähten und dem Die-Pad/der Insel bereitgestellt werden, beschrieben. Der universelle Systemträger ermöglicht geringere Produktionskosten, Effizienz bei der Herstellung und Halbleiterfabrikation und berücksichtigt eine Vielzahl von Produktdesigns. Die Strom-/Masseringe ermöglichen die selektive Verbindung zwischen den Strom-/Masseringen und einem beliebigen einen oder allen der Anschlussdrähte. Dazu ist der universelle Systemträger kompatibel mit und ermöglicht die Verwendung von höher frequenten Chiplösungen und versieht den Halbleiterbaustein mit einer höheren Anzahl von verfügbaren Signalanschlussdrähten.
  • Wenngleich hierin spezifische Ausführungsformen dargestellt und beschrieben worden sind, versteht der Durchschnittsfachmann, dass eine Vielzahl alternativer und/oder äquivalenter Implementierungen für die gezeigten und beschriebenen spezifischen Ausführungsformen substituiert werden können.

Claims (25)

  1. Elektronikbauelement (50; 50'; 100; 150; 250; 350; 450; 550), umfassend: einen Systemträger (54; 154; 254; 354; 454; 554), der eine erste Fläche (82) umfasst, die ein Die-Pad (58; 158; 258; 358; 458; 558) definiert, und mehrere Anschlussdrähte (60), die konfiguriert sind, mit einem an das Die-Pad (58; 158; 258; 358; 458; 558) angebrachten Chip (52; 152; 252; 352; 452; 552) zu kommunizieren, mindestens einen von dem Die-Pad (58; 158; 258; 358; 458; 558) aus verlaufenden Haltesteg (62; 162; 262; 362; 462; 562) und einen Massering (66), der um das Die-Pad (58; 158; 258; 358; 458; 558) herum angeordnet ist und integral mit dem Systemträger (54; 154; 254; 354; 454; 554) und dem Haltesteg (62; 162; 262; 362; 462; 562) ausgebildet ist; ein erstes Strukturelement (80; 180; 280; 380; 480; 580), das von der ersten Fläche (82) des Systemträgers (54; 154; 254; 354; 454; 554) getrennt ist und daran gekoppelt ist; mindestens ein elektrisches Verbindungsstück (72a), das zwischen den Chip (52; 152; 252; 352; 452; 552) und das erste Strukturelement (80; 180; 280; 380; 480; 580) gekoppelt ist; und mindestens ein elektrisches Verbindungsstück (72b), das zwischen das erste Strukturelement (80; 180; 280; 380; 480; 580) und einen der mehreren Anschlussdrähte (60) gekoppelt ist.
  2. Elektronikbauelement (50; 50'; 100; 150; 250; 350; 450; 550) nach Anspruch 1, weiterhin umfassend: ein zweites Strukturelement (86; 186; 286; 386; 486; 586), das von der ersten Fläche (82) des Systemträgers (54; 154; 254; 354; 454; 554) getrennt und daran gekoppelt ist, wobei das zweite Strukturelement (86; 186; 286; 386; 486; 586) von dem ersten Strukturelement (80; 180; 280; 380; 480; 580) getrennt ist.
  3. Elektronikbauelement (50; 50'; 100; 150; 250; 350; 450; 550) nach Anspruch 2, wobei das erste Strukturelement (80; 180; 280; 380; 480; 580) einen um das Die-Pad (58; 158; 258; 358; 458; 558) herum angeordneten Ring (80; 180; 280) umfasst und das zweite Strukturelement (80; 180; 280; 380; 480; 580) einen um das Die-Pad (58; 158; 258; 358; 458; 558) zwischen dem ersten Strukturelement (80; 180; 280; 380; 480; 580) und dem Die-Pad (58; 158; 258; 358; 458; 558) angeordneten Ring (86; 186; 286) umfasst.
  4. Elektronikbauelement (50; 50'; 100; 150; 250; 350; 450; 550) nach Anspruch 2, wobei das erste Strukturelement (80; 180; 280; 380; 480; 580) einen bei einem ersten Rand (390; 490; 590) des Die-Pads (58; 158; 258; 358; 458; 558) angeordneten Streifen (380; 480; 580) umfasst und das zweite Strukturelement (86; 186; 286; 386; 486; 586) einen bei einem anderen Rand (392; 492; 592) des Die-Pad (58; 158; 258; 358; 458; 558) als dem ersten Rand (390; 490; 590) angeordneten Streifen (386; 486; 586) umfasst.
  5. Elektronikbauelement (50; 50'; 100; 150; 250; 350; 450; 550) nach einem der Ansprüche 2 bis 4, wobei das erste Strukturelement (80; 180; 280; 380; 480; 580) elektrisch von dem zweiten Strukturelement (86; 186; 286; 386; 486; 586) isoliert ist.
  6. Elektronikbauelement (50; 50'; 100; 150; 250; 350; 450; 550) nach einem der Ansprüche 2 bis 5, wobei das erste Strukturelement (80; 180; 280; 380; 480; 580) und das zweite Strukturelement (86; 186; 286; 386; 486; 586) elektrisch von dem Systemträger (54; 154; 254; 354; 454; 554) isoliert sind.
  7. Elektronikbauelement (50; 50'; 100; 150; 250; 350; 450; 550) nach einem der vorhergehenden Ansprüche, wobei der Systemträger (54; 154; 254; 354; 454; 554) mindestens einen von dem Die-Pad (58; 158; 258; 358; 458; 558) verlaufenden Haltesteg (62; 162; 262; 362; 462; 562) umfasst, wobei das erste Strukturelement (80; 180; 280; 380; 480; 580) durch elektrisch nichtleitendes Klebematerial (88; 188; 288; 388; 488; 588) von dem Haltesteg (62; 162; 262; 362; 462; 562) getrennt und daran gekoppelt ist.
  8. Halbleiterbauelement (50; 50'; 100; 150; 250; 350; 450; 550) mit mindestens einem Chip (52; 152; 252; 352; 452; 552), wobei das Halbleiterbauelement folgendes umfasst: einen Systemträger (54; 154; 254; 354; 454; 554), der ein Die-Pad (58; 158; 258; 358; 458; 558) und benachbarte Haltestege (62; 162; 262; 362; 462; 562) umfasst, die von dem Die-Pad (58; 158; 258; 358; 458; 558) aus verlaufen; mindestens einen Bus (80; 180; 280; 380; 480; 580), der an die benachbarten Haltestege (62; 162; 262; 362; 462; 562) des Systemträgers (54; 154; 254; 354; 454; 554) gekoppelt und von diesen elektrisch isoliert ist und elektrisch von dem Die-Pad (58; 158; 258; 358; 458; 558) isoliert ist; und einen Massering (66), der um das Die-Pad (58; 158; 258; 358; 458; 558) herum angeordnet ist und integral mit dem Systemträger (54; 154; 254; 354; 454; 554) und den Haltestegen (62; 162; 262; 362; 462; 562) ausgebildet ist.
  9. Halbleiterbauelement (50; 50'; 100; 150; 250; 350; 450; 550) nach Anspruch 8, wobei der mindestens eine Bus (80; 180; 280; 380; 480; 580) einen ersten Bus (80; 180; 280; 380; 480; 580), der von den benachbarten Haltestegen (62; 162; 262; 362; 462; 562) getrennt und daran gekoppelt ist, und mindestens einen zusätzlichen Bus (86; 186; 286; 386; 486; 586), der von den benachbarten Haltestegen (62; 162; 262; 362; 462; 562). getrennt und daran gekoppelt ist, umfasst.
  10. Halbleiterbauelement (50; 50'; 100; 150; 250; 350; 450; 550) nach Anspruch 9, wobei die Busse (80, 86; 180, 186; 280, 286; 380, 386; 480, 486; 580, 586) durch ein elektrisch isolierendes Material (88; 188; 288; 388; 488; 588) an die Haltestege (62; 162; 262; 362; 462; 562) gekoppelt sind.
  11. Halbleiterbauelement (50; 50'; 100; 150; 250; 350; 450; 550) nach Anspruch 9 oder 10, wobei der erste Bus (80; 180; 280; 380; 480; 580) und der mindestens eine zusätzliche Bus (86; 186; 286; 386; 486; 586) jeweils elektrisch von dem Die-Pad (58; 158; 258; 358; 458; 558) isoliert sind.
  12. Halbleiterbauelement (50; 50'; 100; 150; 250; 350; 450; 550) nach einem der Ansprüche 8 bis 11, wobei der mindestens eine Bus (80; 180; 280; 380; 480; 580) einen Strombus oder einen Massebus umfasst.
  13. Halbleiterbauelement (50; 50'; 100; 150; 250; 350; 450; 550) nach einem der Ansprüche 8 bis 12, wobei der mindestens eine Bus (80; 180; 280; 380; 480; 580) ein erstes Strukturelement (80; 180; 280; 380; 480; 580), das auf eine erste Fläche (82) des Systemträgers (54; 154; 254; 354; 454; 554) gekoppelt ist, und ein zweites Strukturelement (86; 186; 286; 386; 486; 586), das auf die erste Fläche (82) des Systemträgers (54; 154; 254; 354; 454; 554) neben dem ersten Strukturelement (80; 180; 280; 380; 480; 580) gekoppelt ist, umfasst.
  14. Halbleiterbaugruppe (650), umfassend: eine gedruckte Leiterplatte (652); und einen Halbleiterbaustein (50; 50'; 100; 150; 250; 350; 450; 550), der elektrisch an die gedruckte Leiterplatte (652) gekoppelt ist, wobei der Halbleiterbaustein (50; 50'; 100; 150; 250; 350; 450; 550) folgendes umfasst: einen Systemträger (54; 154; 254; 354; 454; 554), der ein Die-Pad (58; 158; 258; 358; 458; 558) umfasst, wobei Haltestege (62; 162; 262; 362; 462; 562) von dem Die-Pad (58; 158; 258; 358; 458; 558) aus verlaufen, und mehrere Anschlussdrähte (60), die konfiguriert sind, elektrisch mit dem Die-Pad (58; 158; 258; 358; 458; 558) zu kommunizieren, einen an dem Die-Pad (58; 158; 258; 358; 458; 558) angebrachten Chip (52; 152; 252; 352; 452; 552), ein erstes Strukturelement (80; 180; 280; 380; 480; 580), das von dem Systemträger (54; 154; 254; 354; 454; 554) getrennt und an die Haltestege (62; 162; 262; 362; 462; 562) gekoppelt ist, wobei das erste Strukturelement (80; 180; 280; 380; 480; 580) von jedem der mehreren Anschlussdrähte (60) getrennt ist; ein erstes Verbindungsstück (72a), das den Chip (52; 152; 252; 352; 452; 552) und das erste Strukturelement (80; 180; 280; 380; 480; 580) elektrisch koppelt, ein zweites Verbindungsstück (72b), das das erste Strukturelement (80; 180; 280; 380; 480; 580) elektrisch an einen der mehreren Anschlussdrähte (60) koppelt; und einen Massering (66), der um das Die-Pad (58; 158; 258; 358; 458; 558) herum angeordnet ist und integral mit dem Systemträger (54; 154; 254; 354; 454; 554) und den Haltestegen (62; 162; 262; 362; 462; 562) ausgebildet ist.
  15. Halbleiterbaugruppe (650) nach Anspruch 14, weiterhin umfassend ein zweites Strukturelement (86; 186; 286; 386; 486; 586), getrennt von dem Systemträger (54; 154; 254; 354; 454; 554), das an die Haltestege (62; 162; 262; 362; 462; 562) gekoppelt ist, beabstandet von dem ersten Strukturelement (80; 180; 280; 380; 480; 580).
  16. Halbleiterbaugruppe (650), nach Anspruch 15, wobei das erste (80; 180; 280; 380; 480; 580) und zweite Strukturelement (86; 186; 286; 386; 486; 586) jeweils von jedem der mehreren Anschlussdrähte (60) getrennt sind.
  17. Halbleiterbaugruppe (650) nach Anspruch 15 oder 16, wobei das erste Strukturelement (80; 180; 280; 380; 480; 580) einen bei einer ersten Seite (390; 490; 590) des Die-Pads (58; 158; 258; 358; 458; 558) angeordneten ersten Streifen (380; 480; 580) umfasst und das zweite Strukturelement (86; 186; 286; 386; 486; 586) einen bei einer zweiten Seite (392; 492; 592) des Die-Pads (58; 158; 258; 358; 458; 558) angeordneten zweiten Streifen (386; 486; 586) umfasst.
  18. Halbleiterbauelement (650) nach einem der Ansprüche 14 bis 17, wobei das erste Strukturelement (80; 180; 280; 380; 480; 580) einen um einen Umfang des Die-Pads (58; 158; 258; 358; 458; 558) herum angeordneten Stromring (80; 180; 280) umfasst, wobei das erste Strukturelement (80; 180; 280; 380; 480; 580) an den Chip (52; 152; 252; 352; 452; 552) drahtgebondet ist.
  19. Halbleiterbauelement (650) nach einem der Ansprüche 14 bis 18, wobei das erste Strukturelement (80; 180; 280; 380; 480; 580) einen um einen Umfang des Die-Pads (58; 158; 258; 358; 458; 558) herum angeordneten Massering (80; 180; 280) umfasst, wobei das erste Strukturelement (80; 180; 280; 380; 480; 580) an den Chip (52; 152; 252; 352; 452; 552) drahtgebondet ist.
  20. Verfahren (101) zum Herstellen eines Halbleiterbausteins (50; 50'; 100; 150; 250; 350; 450; 550), umfassend: Bereitstellen eines Systemträgerstreifens (81), der mindestens einen Systemträger (54; 154; 254; 354; 454; 554) umfasst, wobei jeder Systemträger (54; 154; 254; 354; 454; 554) ein Die-Pad (58; 158; 258; 358; 458; 558), mehrere Anschlussdrähte (60), mindestens einen von dem Die-Pad (58; 158; 258; 358; 458; 558) aus verlaufenden Haltesteg (62; 162; 262; 362; 462; 562) und einen Massering (66), der um das Die-Pad (58; 158; 258; 358; 458; 558) herum angeordnet ist und integral mit dem Systemträger (54; 154; 254; 354; 454; 554) und dem Haltesteg (62; 162; 262; 362; 462; 562) ausgebildet ist, enthält; Anbringen eines Strukturelements (80; 180; 280; 380; 480; 580) an den mindestens einen Systemträger (54; 154; 254; 354; 454; 554); Anbringen eines Chips (52; 152; 252; 352; 452; 552) an das Die-Pad (58; 158; 258; 358; 458; 558) des mindestens einen Systemträgers (54; 154; 254; 354; 454; 554); elektrisches Verbinden des Chips (52; 152; 252; 352; 452; 552) mit dem Strukturelement (80; 180; 280; 380; 480; 580); und elektrisches Verbinden des Strukturelements (80; 180; 280; 380; 480; 580) mit einem der mehreren Anschlussdrähte (60).
  21. Verfahren (101) nach Anspruch 20, wobei das Anbringen eines Strukturelements (80; 180; 280; 380; 480; 580) an den mindestens einen Systemträger (54; 154; 254; 354; 454; 554) das Bonden eines Strom-/Masseelements (80; 180; 280; 380; 480; 580) an Haltestege (62; 162; 262; 362; 462; 562) des Systemträgers (54; 154; 254; 354; 454; 554) mit isolierendem Kleber (88; 188; 288; 388; 488; 588) umfasst.
  22. Verfahren (101) nach Anspruch 21, wobei das Bonden eines Strom-/Masseelements (80; 180; 280; 380; 480; 580) an Haltestege (62; 162; 262; 362; 462; 562) des Systemträgers (54; 154; 254; 354; 454; 554) das Bonden eines Strom-/Masserings (80; 180; 280) um einen Umfang des Die-Pad (58; 158; 258; 358; 458; 558) herum umfasst.
  23. Verfahren (101) nach Anspruch 21, wobei das Bonden eines Strom-/Masseelements (80; 180; 280; 380; 480; 580) an Haltestege (62; 162; 262; 362; 462; 562) des Systemträgers (54; 154; 254; 354; 454; 554) das Bonden eines Strom-/Massestreifens (380; 480; 580) umfasst, der zwischen zwei Haltestegen (362a, 362c; 462a, 462c; 562a, 562c) verläuft.
  24. Halbleiterbauelement (50; 50'; 100; 150; 250; 350; 450; 550), umfassend: einen Systemträger (54; 154; 254; 354; 454; 554), der ein Die-Pad (58; 158; 258; 358; 458; 558), ein Paar beabstandete Haltestege (362a, 362c; 462a, 462c; 562a, 562c), die von dem Die-Pad (58; 158; 258; 358; 458; 558) aus verlaufen, einen Massering (66), der um das Die-Pad (58; 158; 258; 358; 458; 558) herum angeordnet ist und integral mit dem Systemträger (54; 154; 254; 354; 454; 554) und den Haltestegen (362a, 362c; 462a, 462c; 562a, 562c) ausgebildet ist, und mehrere Anschlussdrähte (60), die konfiguriert sind, elektrisch mit einem an den Die-Pad (58; 158; 258; 358; 458; 558) gekoppelten Chip (52; 152; 252; 352; 452; 552) zu kommunizieren, umfasst; einen ersten Bus (80; 180; 280; 380; 480; 580), der zwischen die beabstandeten (362a, 362c; 462a, 462c; 562a, 562c) Haltestege gekoppelt ist; mindestens einen zusätzlichen Bus (86; 186; 286; 386; 486; 586), der zwischen die beabstandeten Haltestege (362a, 362c; 462a, 462c; 562a, 562c) gekoppelt ist; wobei der erste Bus (80; 180; 280; 380; 480; 580) an einen ersten Satz der mehreren Anschlussdrähte (60a, 60b) gekoppelt ist, um einen Massebus oder einen Strombus zu definieren, und der mindestens eine zusätzliche Bus (86; 186; 286; 386; 486; 586) an einen zweiten Satz der mehreren Anschlussdrähten (60c) gekoppelt ist, um einen Massebus oder einen Strombus zu definieren.
  25. Halbleiterbauelement (50; 50'; 100; 150; 250; 350; 450; 550) nach Anspruch 24, wobei der erste Bus (80; 180; 280; 380; 480; 580) einen Massebus umfasst, der ein erstes elektrisches Verbindungsstück (72c) enthält, zwischen einen ersten Anschlussdraht (60c) und den Massebus gekoppelt, und ein zweites elektrisches Verbindungsstück (72a), zwischen den Massebus und den Chip (52; 152; 252; 352; 452; 552) gekoppelt, und wobei der mindestens eine zusätzliche Bus (86; 186; 286; 386; 486; 586) einen Strombus umfasst, der ein drittes elektrisches Verbindungsstück (72b) enthält, zwischen einen zweiten Anschlussdraht (60a, 60b) und den Strombus gekoppelt, und ein viertes elektrisches Verbindungsstück (72a), zwischen den Strombus und den Chip (52; 152; 252; 352; 452; 552) gekoppelt.
DE102008061068A 2007-12-12 2008-12-08 Elektronikbauelement und Verfahren zur Herstellung eines Elektronikbauelements Expired - Fee Related DE102008061068B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/954,590 2007-12-12
US11/954,590 US7737537B2 (en) 2007-12-12 2007-12-12 Electronic device

Publications (2)

Publication Number Publication Date
DE102008061068A1 DE102008061068A1 (de) 2009-06-25
DE102008061068B4 true DE102008061068B4 (de) 2013-08-14

Family

ID=40690232

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102008061068A Expired - Fee Related DE102008061068B4 (de) 2007-12-12 2008-12-08 Elektronikbauelement und Verfahren zur Herstellung eines Elektronikbauelements

Country Status (2)

Country Link
US (2) US7737537B2 (de)
DE (1) DE102008061068B4 (de)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8492906B2 (en) 2006-04-28 2013-07-23 Utac Thai Limited Lead frame ball grid array with traces under die
US8487451B2 (en) 2006-04-28 2013-07-16 Utac Thai Limited Lead frame land grid array with routing connector trace under unit
US8310060B1 (en) 2006-04-28 2012-11-13 Utac Thai Limited Lead frame land grid array
US9711343B1 (en) 2006-12-14 2017-07-18 Utac Thai Limited Molded leadframe substrate semiconductor package
US9761435B1 (en) 2006-12-14 2017-09-12 Utac Thai Limited Flip chip cavity package
WO2008140750A1 (en) * 2007-05-10 2008-11-20 Hydra Biosciences Inc. Compounds for modulating trpv3 function
US20110042794A1 (en) * 2008-05-19 2011-02-24 Tung-Hsien Hsieh Qfn semiconductor package and circuit board structure adapted for the same
US9947605B2 (en) 2008-09-04 2018-04-17 UTAC Headquarters Pte. Ltd. Flip chip cavity package
US7875963B1 (en) * 2008-11-21 2011-01-25 Amkor Technology, Inc. Semiconductor device including leadframe having power bars and increased I/O
US20100126764A1 (en) * 2008-11-24 2010-05-27 Seagate Technology, Llc die ground lead
JP5404083B2 (ja) * 2009-02-10 2014-01-29 株式会社東芝 半導体装置
JP5149854B2 (ja) * 2009-03-31 2013-02-20 ルネサスエレクトロニクス株式会社 半導体装置
US8575742B1 (en) * 2009-04-06 2013-11-05 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including power bars
US9449900B2 (en) 2009-07-23 2016-09-20 UTAC Headquarters Pte. Ltd. Leadframe feature to minimize flip-chip semiconductor die collapse during flip-chip reflow
US9355940B1 (en) 2009-12-04 2016-05-31 Utac Thai Limited Auxiliary leadframe member for stabilizing the bond wire process
US8368189B2 (en) * 2009-12-04 2013-02-05 Utac Thai Limited Auxiliary leadframe member for stabilizing the bond wire process
US8575732B2 (en) 2010-03-11 2013-11-05 Utac Thai Limited Leadframe based multi terminal IC package
TWI464852B (zh) * 2010-11-03 2014-12-11 Mediatek Inc 四方扁平無引腳封裝及適用於四方扁平無引腳封裝之線路板
US8866274B2 (en) * 2012-03-27 2014-10-21 Infineon Technologies Ag Semiconductor packages and methods of formation thereof
US9029198B2 (en) 2012-05-10 2015-05-12 Utac Thai Limited Methods of manufacturing semiconductor devices including terminals with internal routing interconnections
US9449905B2 (en) 2012-05-10 2016-09-20 Utac Thai Limited Plated terminals with routing interconnections semiconductor device
US9006034B1 (en) 2012-06-11 2015-04-14 Utac Thai Limited Post-mold for semiconductor package having exposed traces
US8759956B2 (en) * 2012-07-05 2014-06-24 Infineon Technologies Ag Chip package and method of manufacturing the same
JP6164895B2 (ja) * 2013-04-02 2017-07-19 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9305898B2 (en) * 2014-01-23 2016-04-05 Freescale Semiconductor, Inc. Semiconductor device with combined power and ground ring structure
US9177834B2 (en) * 2014-02-19 2015-11-03 Freescale Semiconductor, Inc. Power bar design for lead frame-based packages
US9209120B2 (en) * 2014-03-11 2015-12-08 Freescale Semiconductor, Inc. Semiconductor package with lead mounted power bar
US9805955B1 (en) 2015-11-10 2017-10-31 UTAC Headquarters Pte. Ltd. Semiconductor package with multiple molding routing layers and a method of manufacturing the same
US10276477B1 (en) 2016-05-20 2019-04-30 UTAC Headquarters Pte. Ltd. Semiconductor package with multiple stacked leadframes and a method of manufacturing the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5818102A (en) * 1995-12-29 1998-10-06 Lsi Logic Corporation System having integrated circuit package with lead frame having internal power and ground busses
US5936303A (en) * 1996-06-28 1999-08-10 Kabushiki Kaisha Gotoh Seisakusho Plastic molded semiconductor package
US6258629B1 (en) * 1999-08-09 2001-07-10 Amkor Technology, Inc. Electronic device package and leadframe and method for making the package
US6630733B2 (en) * 1996-09-13 2003-10-07 Micron Technology, Inc. Integrated circuit package electrical enhancement
US6798046B1 (en) * 2002-01-22 2004-09-28 Amkor Technology, Inc. Semiconductor package including ring structure connected to leads with vertically downset inner ends

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6515359B1 (en) * 1998-01-20 2003-02-04 Micron Technology, Inc. Lead frame decoupling capacitor semiconductor device packages including the same and methods
US6034423A (en) * 1998-04-02 2000-03-07 National Semiconductor Corporation Lead frame design for increased chip pinout
KR100298692B1 (ko) * 1998-09-15 2001-10-27 마이클 디. 오브라이언 반도체패키지제조용리드프레임구조
US6285075B1 (en) * 1998-11-02 2001-09-04 Asat, Limited Integrated circuit package with bonding planes on a ceramic ring using an adhesive assembly
US6198163B1 (en) * 1999-10-18 2001-03-06 Amkor Technology, Inc. Thin leadframe-type semiconductor package having heat sink with recess and exposed surface
KR100359304B1 (ko) * 2000-08-25 2002-10-31 삼성전자 주식회사 주변 링 패드를 갖는 리드 프레임 및 이를 포함하는반도체 칩 패키지
US6608366B1 (en) * 2002-04-15 2003-08-19 Harry J. Fogelson Lead frame with plated end leads
US7135760B2 (en) * 2002-09-30 2006-11-14 St Assembly Test Services Ltd. Moisture resistant integrated circuit leadframe package
TWI250632B (en) * 2003-05-28 2006-03-01 Siliconware Precision Industries Co Ltd Ground-enhancing semiconductor package and lead frame
US8536688B2 (en) * 2004-05-25 2013-09-17 Stats Chippac Ltd. Integrated circuit leadframe and fabrication method therefor
US7598599B2 (en) * 2006-03-09 2009-10-06 Stats Chippac Ltd. Semiconductor package system with substrate having different bondable heights at lead finger tips
US7816186B2 (en) * 2006-03-14 2010-10-19 Unisem (Mauritius) Holdings Limited Method for making QFN package with power and ground rings
TWI310979B (en) * 2006-07-11 2009-06-11 Chipmos Technologies Shanghai Ltd Chip package and manufacturing method threrof
TW200814247A (en) * 2006-09-12 2008-03-16 Chipmos Technologies Inc Stacked chip package structure with lead-frame having bus bar with transfer pad
US20080067639A1 (en) * 2006-09-15 2008-03-20 Stats Chippac Ltd. Integrated circuit package system with encapsulation lock

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5818102A (en) * 1995-12-29 1998-10-06 Lsi Logic Corporation System having integrated circuit package with lead frame having internal power and ground busses
US5936303A (en) * 1996-06-28 1999-08-10 Kabushiki Kaisha Gotoh Seisakusho Plastic molded semiconductor package
US6630733B2 (en) * 1996-09-13 2003-10-07 Micron Technology, Inc. Integrated circuit package electrical enhancement
US6258629B1 (en) * 1999-08-09 2001-07-10 Amkor Technology, Inc. Electronic device package and leadframe and method for making the package
US6798046B1 (en) * 2002-01-22 2004-09-28 Amkor Technology, Inc. Semiconductor package including ring structure connected to leads with vertically downset inner ends

Also Published As

Publication number Publication date
US7737537B2 (en) 2010-06-15
US20100213587A1 (en) 2010-08-26
DE102008061068A1 (de) 2009-06-25
US20090152694A1 (en) 2009-06-18
US8030741B2 (en) 2011-10-04

Similar Documents

Publication Publication Date Title
DE102008061068B4 (de) Elektronikbauelement und Verfahren zur Herstellung eines Elektronikbauelements
DE102007006447B4 (de) Elektronisches Modul und Verfahren zur Herstellung des elektronischen Moduls
DE102009005650B4 (de) Elektronikmodul und Verfahren zur Herstellung eines Elektronikmoduls
DE102008012703B4 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE102007019809B4 (de) Gehäuste Schaltung mit einem wärmeableitenden Leitungsrahmen und Verfahren zum Häusen einer integrierten Schaltung
DE102005055761B4 (de) Leistungshalbleiterbauelement mit Halbleiterchipstapel in Brückenschaltung und Verfahren zur Herstellung desselben
DE102014118836B4 (de) Halbleiter-packaging-anordnung und halbleiter-package
DE102014116382B4 (de) Halbleitergehäuse mit zwei Halbleitermodulen und sich seitlich erstreckenden Verbindern und Verfahren zu dessen Herstellung
DE10147955A1 (de) Halbleitervorrichtung
DE102020108851B4 (de) Die-zu-leiter-verbindung in der verkapselung eines gegossenen halbleitergehäuses und verfahren zu dessen herstellung
DE19708002A1 (de) Halbleiterbauelement und Anschlußrahmen dafür
DE4337675A1 (de) Halbleitergehäuse und Verfahren zu dessen Herstellung
DE112013007214T5 (de) Halbleitervorrichtung-Herstellungsverfahren und Halbleitervorrichtung
DE102013105352A1 (de) Mehrchip-Verpackung und Verfahren zu deren Herstellung
DE102017218138B4 (de) Vorrichtung mit Substrat mit leitfähigen Säulen und Verfahren zur Herstellung der Vorrichtung
DE102016000264B4 (de) Halbleiterchipgehäuse, das sich lateral erstreckende Anschlüsse umfasst, und Verfahren zur Herstellung desselben
DE19755675B4 (de) Halbleitergehäuse und Verfahren zu dessen Herstellung
DE102014104497B4 (de) Halbleitergehäuse mit mehreren ebenen und verfahren zu deren herstellung
DE102018128846A1 (de) Bildung von leitfähigen Verbindungsbahnen im Verpackungsformkörper durch stromlose Plattierung
DE102014016319B4 (de) Package und verfahren zum konfigurieren eines packages für eine integrierte schaltung (ic)
DE19929606A1 (de) Integrierte Schaltung und Verfahren zu ihrer Herstellung
DE102017129563B4 (de) Halbleiterbauelemente mit freiliegenden entgegengesetzten chip-pads und herstellungverfahren dafür
DE102020109692A1 (de) Quad-gehäuse mit an anschlüssen an der oberseite eines halbleiterchips angebrachten leitenden clips
DE102020110920A1 (de) Leiterrahmen für halbleitergehäuse
DE102018212438A1 (de) Halbleitergehäuse mit elektromagnetischer abschirmstruktur und verfahren zu dessen herstellung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R082 Change of representative
R020 Patent grant now final

Effective date: 20131115

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee